JP6242997B2 - トランジスタ、半導体装置 - Google Patents

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Description

本発明は、トランジスタに関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
半導体集積回路の高性能化には、その構成要素であるトランジスタの高性能化が必須であ
る。これまで、シリコン材料等を利用したトランジスタの素子性能の向上は、微細化によ
って進められてきた。しかし、近年、微細化には物理的な限界が見え始めており、中でも
短チャネル効果の抑制は、深刻な課題と考えられている。
トランジスタのゲート長を微細化することで生じる短チャネル効果がトランジスタに与え
る悪影響として、閾値電圧が低下する、サブスレッショルド係数が劣化する、ドレイン電
圧がピンチオフ電圧以上の状態でもドレイン電流が飽和しない、ゲート電圧が０Ｖの状態
でもドレイン電流（パンチスルー電流）が流れる、等が挙げられる。
サブスレッショルド係数とは、ドレイン電流が一桁増えるために必要なゲート電圧を示す
。サブスレッショルド係数が小さい程、電流の立ち上がりが鋭く、スイッチング特性が良
いため、同じ閾値電圧下ではパンチスルー電流が小さくなる。ＤＩＢＬ（Ｄｒａｉｎ Ｉ
ｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）効果が生じると、トランジスタのサ
ブスレッショルド係数が劣化し、スイッチングの切れが悪くなる。
ＤＩＢＬ効果とは、ドレイン電圧の印加による影響で、ソースと半導体層との接合部にお
けるエネルギー障壁が減少するために、パンチスルー電流が流れ、サブスレッショルド特
性が劣化する効果である。ドレイン側領域の空乏層幅が広がることでソース側領域の電圧
降下が大きくなる。ＤＩＢＬ効果に弱い短チャネルトランジスタの場合、ドレイン側領域
の空乏層幅の広がりに伴って、ソースと半導体層との接合部におけるエネルギー障壁が減
少すると共に、実効チャネル長（実効チャネル領域の長さ）が短くなり、パンチスルー電
流が増大する原因になる。ドレイン側領域の空乏層幅、ソース側領域の空乏層幅、実効チ
ャネル長が、短チャネルトランジスタの素子性能に与える影響は大きい。
短チャネル効果を抑制するトランジスタの一例として、ゲートの底部とゲート酸化膜とが
接触するＭＯＳトランジスタが考案されている（特許文献１）。該底部は、ソース側領域
とドレイン側領域との間のチャネルの長さに沿って不均一な仕事関数を有する材料で構成
されている。
特表２００９−５１９５８９号公報
短チャネル効果を抑えながらトランジスタの微細化を進めていく方法として、スケーリン
グ則がある。しかしながら、スケーリング則に沿ってトランジスタをスケーリングする際
、電源電圧はそのままスケーリングできないため、短チャネルトランジスタのチャネル領
域には、大きなドレイン電圧がかかることになる。ドレイン電圧に依存してドレイン側領
域の空乏層幅が広がることは、トランジスタの素子性能の低下を招く。
例えば、シリコン半導体を用いたトランジスタは、ソースと半導体層との接合部、及びド
レインと半導体層との接合部に、キャリアの無い層（空乏層）が形成される。これは、ソ
ースの電子が半導体層へ、また、半導体層の正孔がソースへ流れ込むことにより、接合部
付近において、電子と正孔が結合して消滅するためである。ドレインと半導体層との接合
部に形成される空乏層幅ＬＤ Ｓｉを式で表すと以下のようになる。なお、以下の式におい
て、ＮＡは、半導体層（ｐ）のアクセプタ密度を表す。
シリコン半導体を用いたトランジスタにおいて、ＬＤ Ｓｉは、（ｖＤ）１／２に比例して
いる。ｅｖＤは、ドレイン（ｎ＋）と半導体層（ｐ）との接合部におけるエネルギー障壁
とほぼ同じものである。従って、シリコン半導体を用いたトランジスタにおけるドレイン
側領域の空乏層幅ＬＤ Ｓｉは、ドレイン電圧ＶＳＤの依存性が大きいと考えられる。図７
に示すように、シリコン半導体を用いたトランジスタはチャネル長が短くなると、ドレイ
ン電圧の微小な変化に対して空乏層幅ＬＤ Ｓｉが広がり易く、ＤＩＢＬ効果が生じ易い。
そこで、短チャネル効果に強いトランジスタを提供することを課題の一とする。
また、トランジスタの素子性能を向上させることを課題の一とする。
ソース又はドレインと半導体層との接合部において、多数キャリアの密度がある一定の密
度範囲を満たすような半導体を用いることにより、ＤＩＢＬ効果を抑制する。
本明細書で開示する本発明の一態様は、半導体層に接して設けられたソース及びドレイン
と、ゲート絶縁層を介して半導体層上に設けられたゲートと、を有し、半導体層がゲート
と重畳する領域にチャネル領域が形成されるトランジスタであって、チャネル領域は、ソ
ース側領域、実効チャネル領域、及びドレイン側領域を含み、ドレイン側領域の長さをＬ
Ｄ、ドレイン側領域の電圧降下をＶＳＤ Ｄ、ドレイン側領域のエネルギー障壁と、ドレイ
ン側領域の電圧降下と素電荷との積、との差をｅｖＤ、ソースとソース側領域との境界で
のフェルミポテンシャルをφＦ０、真性電子密度をｎｉ、実効チャネル領域とドレイン側
領域との境界での表面電位をφｓ Ｄ、実効チャネル領域とソース側領域との境界での表面
電位をφｓ Ｓ、半導体層のバンドギャップをＥｇ、半導体層の誘電率をε、素電荷をｅ、
ボルツマン定数をｋ、絶対温度をＴとしたとき、ソース側領域の多数キャリアの密度ｎｓ
Ｓが、数式（１）の関係を満たし、ドレイン側領域の多数キャリアの密度ｎｓ Ｄが、数式
（２）の関係を満たし、かつ、ドレイン側領域の長さＬＤが、数式（３）で表されること
を特徴とするトランジスタである。


上記において、チャネル領域の長さが、５ｎｍ以上５００ｎｍ以下であることが好ましい
。
上記において、電子移動度をμ、ドレイン電圧をＶＳＤ、実効チャネル領域の長さをＬ’
としたとき、トランジスタの表面定常電流密度Ｊｓが、数式（４）で表されることが好ま
しい。
上記において、半導体層は酸化物半導体であることが好ましい。
なお、本明細書において、半導体層は、ソース側領域、実効チャネル領域、ドレイン側領
域の３つの領域に分けられるものとする。
また、本明細書において、実効チャネル長とは、実効チャネル領域の長さを指し、チャネ
ル長とは、ドレイン側領域の長さと、ソース側領域の長さと、実効チャネル領域の長さと
の和を指すものとする。
なお、本明細書において、ゲート電圧が閾値電圧以下の領域を、サブスレッショルド領域
と定義するものとする。
短チャネルトランジスタであっても、実効チャネル長をより長くすることで、ＤＩＢＬ効
果の影響をより低減させたトランジスタを提供できる。
擬２次元系トランジスタモデルを説明する図。 チャネル方向のエネルギーバンドを説明する図。 計算結果をグラフ化した図。 計算結果をグラフ化した図。 計算結果をグラフ化した図。 計算結果をグラフ化した図。 シリコントランジスタにおけるＤＩＢＬ効果を説明する図。 トランジスタの構造の一例を示した図。 トランジスタの構造の一例を示した図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
トランジスタにおけるソース又はドレインと半導体層との接合部において、多数キャリア
の密度がある一定の密度範囲を満たすような半導体材料を用いることにより、ＤＩＢＬ効
果を抑制させることができることについて、図１乃至図６を用いて説明する。
半導体層に酸化物半導体を用いた場合、ソース（ｎ＋）と半導体層（ｎ）との接合部は、
（ｎ＋）−（ｎ）接合であり、ドレイン（ｎ＋）と半導体層（ｎ）との接合部は、同様に
（ｎ＋）−（ｎ）接合となる。なお、以下の説明では、半導体層に酸化物半導体を用いた
場合について説明するが、接合部付近において、多数キャリアが存在する半導体であれば
、半導体層に用いられる半導体は、酸化物半導体に限定されない。
一例として、ドレインと半導体層との接合部に形成され多数キャリアが存在する、酸化物
半導体のドレイン側領域の長さＬＤ ＯＳを、式で表すと以下のようになる。
以下では、半導体層に酸化物半導体を用いて擬２次元系にモデル化したトランジスタ４０
０について、上述した酸化物半導体のドレイン側領域の長さＬＤ ＯＳの導出方法を示す。
また、トランジスタ４００の擬２次元系モデルに基づいて半導体層における電位φ及びフ
ェルミポテンシャルφＦの空間分布の導出方法を示す。更に、求めた電位φ及びフェルミ
ポテンシャルφＦを用いて、チャネル領域を流れる電流（パンチスルー電流）及びソース
側領域の電圧降下の導出方法を示す。次に、導出したパンチスルー電流及びソース側領域
の電圧降下から、短チャネルトランジスタのＤＩＢＬ効果による特性劣化について議論す
る。なお、トランジスタにおいて、ゲート電圧で制御できる領域（実効チャネル領域）の
長さは、ドレイン電圧を印加した際のソース側領域の電圧降下、即ちＤＩＢＬ効果の度合
により決定されるため、ソース側領域の電圧降下を検証する。
なお、ゲート電圧が閾値以下（サブスレッショルド領域）の場合、トランジスタがオフ状
態であるため、ＤＩＢＬ効果が与える影響は、顕著になると考えることもできる。従って
、ゲート電圧が閾値以下の場合のパンチスルー電流、ドレイン側領域の長さ等を調べるこ
とは、短チャネル効果に強いトランジスタであるか否かを判定する一つの基準になると考
えることができるため、本明細書における擬２次元系のモデル計算では、ゲート電圧が閾
値以下の場合に限定して議論する。
図１に、トランジスタ４００の擬２次元系モデルを示す。トランジスタ４００は、半導体
層４０１に接して設けられたソース４０２及びドレイン４０３と、ゲート絶縁層４０４を
介して半導体層４０１上に設けられたゲート４０５と、を有する。ソース４０２は、第１
の端子１１と電気的に接続され、ゲート４０５は、第２の端子１２と電気的に接続され、
ドレイン４０３は、第３の端子１３と電気的に接続されている。
ソース４０２及びドレイン４０３は、ｎ＋領域、半導体層４０１は、ｎ領域（ここでは酸
化物半導体を用いている。）である。
第１の端子１１には、接地電位（ＧＮＤ）が印加され、第２の端子１２には、ゲート電圧
（ＶＧ）が印加され、第３の端子１３には、ドレイン電圧（ＶＳＤ）が印加されている。
擬２次元系の（ｘ，ｙ）座標の原点は、ソース４０２と、半導体層４０１と、ゲート絶縁
層４０４とが接する点に取る。なお、図１の紙面と垂直な方向をｚ軸方向とし、ｚ軸方向
には、図１に示す擬２次元系モデルが一様に続くものとする。
なお、計算において、簡単のため、チャネル長Ｌは、ゲート４０５の長さと等しいとする
。
また、ゲート４０５の仕事関数は、半導体層４０１の仕事関数と等しいとする。即ち、第
３の端子１３（ドレイン電圧ＶＳＤ）に０Ｖ、及び第２の端子１２（ゲート電圧ＶＧ）に
０Ｖが印加されるとき、半導体層は、フラットバンドとなる。
図１に示す擬２次元系モデルにおいて、上述のように、半導体層における電位φ及びフェ
ルミポテンシャルφＦの空間分布を導くために、以下の３つの方程式を連立して解く。


次に、図２にエネルギーバンド図を示す。図２に示すように、半導体層を、（１）ソース
側領域（０＜ｙ＜ＬＳ）、（２）実効チャネル領域（ＬＳ＜ｙ＜ＬＳ＋Ｌ’）、（３）ド
レイン側領域（ＬＳ＋Ｌ’＜ｙ＜ＬＳ＋Ｌ’＋ＬＤ）、の３つの領域に分けて考える。
各パラメーターは、次のように定義される。半導体層における電位をφ（ｘ，ｙ）、半導
体層におけるフェルミポテンシャルをφＦ（ｙ）、ソース側領域の長さをＬＳ、チャネル
領域の長さをＬ、実効チャネル領域の長さをＬ’、ドレイン側領域の長さをＬＤ、半導体
層の真性エネルギーレベルをＥｉ０、素電荷をｅ、半導体層の真性電子密度をｎｉ、ボル
ツマン定数をｋ、絶対温度をＴ、半導体層の誘電率をε、電子移動度をμ、電子拡散係数
をＤ、酸化物半導体層のバンドギャップをＥｇとする。
本計算上では、半導体層の表面のみを考えているため、電位φ（ｘ，ｙ）におけるｘ座標
は、０と置くことが可能である。
また、フェルミポテンシャルφＦ（ｙ）はｘ座標には依存しないとして計算する。
第３の端子１３（ＶＳＤ）＝０Ｖ、及び第２の端子１２（ＶＧ）＝０Ｖのとき、電位φ（
ｘ，ｙ）は、座標（０，０）における真性エネルギーレベルＥｉ０と等しくなるため、以
下のように定義する。
また、第３の端子１３（ＶＳＤ）≠０Ｖ、及び第２の端子１２（ＶＧ）≠０Ｖのとき、電
位φ（ｘ，ｙ）は、座標（０，０）における真性エネルギーレベルＥｉ０と、座標（ｘ，
ｙ）における真性エネルギーレベルＥｉ（ｘ，ｙ）との差分と考えることができるため、
以下のように定義する。
また、ｙ＝０のときのフェルミポテンシャルφＦ（ｙ）は、以下のように定義する。
また、ｙ＝０のときのｙ軸方向に変化するフェルミエネルギーＥＦ（ｙ）は、以下のよう
に定義する。
従って、フェルミポテンシャルφＦ（ｙ）は、真性エネルギーレベルＥｉ０と、ｙ軸方向
に変化するフェルミエネルギーＥＦ（ｙ）との差分と考えることができるため、以下のよ
うに定義することができる。
ここで、酸化物半導体は、ソースと半導体層との接合部、及びドレインと半導体層との接
合部に多数キャリアが存在する。従って、フェルミエネルギーＥＦ０は、真性エネルギー
レベルＥｉ０よりも高エネルギー側にあり、φＦ（０）は、次式の関係を満たす。
また、酸化物半導体の接合部は、多数キャリアが存在するため、ポアソン方程式の座標（
ｘ，ｙ）における全電荷密度ρ（ｘ，ｙ）は、電子密度ｎ（ｘ，ｙ）の負電荷と、ドナー
密度ＮＤの正電荷を考慮すれば十分である。更に、ｎ＋領域と接しているソース側領域、
及びｎ＋領域と接しているドレイン側領域においてドナー密度ＮＤの寄与は無視できるの
で、全電荷密度ρ（ｘ，ｙ）は、次式のように表すことができる。
ポアソン方程式に、上式を代入すると、次式のように表すことができる。
電子密度ｎ（ｘ，ｙ）は、電位φ（ｘ，ｙ）、フェルミポテンシャルφＦ（ｙ）を用いて
、次式のように表せる。
また、アインシュタインの関係式を以下に示す。
電子密度ｎ（ｘ，ｙ）の式と、アインシュタインの関係式を用いると、先にも示した以下
の電荷の輸送方程式の第２式から第３式へ式変形できる。
フェルミポテンシャルφＦ（ｙ）がｙ軸方向にのみ依存するとしているため、ｙ軸方向の
電流密度Ｊｙのみを考慮すると、電流連続の式は、以下のようになる。なお、右辺を０に
しているのは、定常状態を考えているためである。
半導体層を（１）ソース側領域、（２）実効チャネル領域、（３）ドレイン側領域の３つ
の領域で分けて考えているため、各領域での境界条件は以下のように表せる。
（１）ソース側領域：０＜ｙ＜ＬＳ
（２）実効チャネル領域：ＬＳ＜ｙ＜ＬＳ＋Ｌ’
（３）ドレイン側領域：ＬＳ＋Ｌ’＜ｙ＜ＬＳ＋Ｌ’＋ＬＤ（＝Ｌ）
ソース（ｎ＋）と半導体層（ｎ）との接合部、及びドレイン（ｎ＋）と半導体層（ｎ）と
の接合部は、多数キャリアが存在し、高電子密度になるため、以下の式を満たすとする。
さらに、（１）ソース側領域及び（３）ドレイン側領域は、ゲート電圧ＶＧで電子密度を
制御不可能な領域とするため、以下の式を満たすとする。
なお、（２）実効チャネル領域は、ゲート電圧ＶＧで電子密度を制御可能な領域とする。
電位φ（ｘ，ｙ）に対する境界条件は、以下のようにする。
本計算上では、実効チャネル領域の電位φ（０，ｙ）を、表面電位φｓと電圧降下の和で
表していることに注意する。
ここで、ソース側領域における電圧降下をＶＳＤ Ｓ、ドレイン側領域における電圧降下を
ＶＳＤ Ｄ、実効チャネル領域における電圧降下をＶＳＤ ’と置いている。従って、ドレイ
ン電圧ＶＳＤに対して以下の式を満たす。
ソース側領域の電圧降下ＶＳＤ Ｓは、ＤＩＢＬ効果の程度を表す指標となる。
ソース（ｎ＋）と半導体層（ｎ）との接合部におけるエネルギー障壁ＥＢは以下の式で表
される。
この式は、ドレイン電圧ＶＳＤを第３の端子１３に印加したときに、ｅＶＳＤ Ｓだけエネ
ルギー障壁の高さが下がることを示している。すなわち、ＤＩＢＬ効果の影響が大きけれ
ば、ｅＶＳＤ Ｓが大きくなる。よって、エネルギー障壁が大きく下がることになる。
酸化物半導体層は、接合部付近において、多数キャリアが存在する。従って、φｓ＞０の
とき、ｘ＝０での該半導体層の表面が電子の蓄積状態になり、チャネル領域に電流が流れ
る。一方、φｓ＜０のとき、該半導体層の表面が電子の空乏状態になり電流は流れない。
従って、本計算でＤＩＢＬ効果を検証しているサブスレッショルド領域はφｓ＝０も含め
、φｓ≦０とする。
シリコン半導体層は、接合部付近において、空乏層が形成される。従って、ｐ型のシリコ
ンの場合、フェルミエネルギーＥＦ０が、真性エネルギーレベルＥｉ０よりも低エネルギ
ー側に存在する。従って、φＦ０＞０となる。更に、φｓ＞２φＦ０のとき、該半導体層
の表面が強反転状態になり、チャネル領域に電流が流れる。一方、φｓ＜２φＦ０のとき
、電流は流れない。従って、本計算でＤＩＢＬ効果を検証しているサブスレッショルド領
域はφｓ＝２φＦ０も含め、φｓ≦２φＦ０である。
一方、フェルミポテンシャルφＦに対する境界条件は以下のようになる。
チャネル長Ｌを一定としたとき、ソース側領域の長さＬＳとドレイン側領域の長さＬＤが
長くなるほど、実効チャネル領域の長さＬ’（実効チャネル長とも記す）は短くなる。従
って、ゲート電圧ＶＧで制御可能な領域である実効チャネル長Ｌ’（（２）実効チャネル
領域の長さ）をより長くするためには、ソース側領域の長さＬＳとドレイン側領域の長さ
ＬＤがより短くなれば良い。
半導体層の（１）ソース側領域及び（３）ドレイン側領域では、ソース及びドレインから
来た電子が蓄積されているので、これらの領域で電位φ及びフェルミポテンシャルφＦを
求めるために解くべきポアソン方程式は以下の通りである。
まず、（１）ソース側領域について考え、（１）ソース側領域の長さＬＳを導出する。以
下に導出方法を示す。
ドレイン電圧ＶＳＤ＝０Ｖ、即ちフェルミポテンシャルφＦ（０）＝φＦ０で一定のとき
に、ポアソン方程式を満たす解φは、境界条件ｙ＝ＬＳの基で、次式を解くことにより算
出される。
（１）ソース側領域：０＜ｙ＜ＬＳにおいて、ｅφ（０，ｙ）は次式のように表せる。
また、ｅφＦ（ｙ）は次式のように表せる。
ただし、ソース側領域の多数キャリアの密度ｎｓ Ｓは、以下で表される。
これを参考に、ドレイン電圧ＶＳＤ＞０Ｖで有限のときの電位φ及びフェルミポテンシャ
ルφＦの関数形を次のように置く。

ここで、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ｃＳは未定係数で、境界条件を満たすように定める。
まず、ｙ＝ＬＳにおける境界条件より、以下のようにＣ１、Ｃ３が決まる。

次に、ｙ＝０の境界条件より、電位φにおいて、以下の式が成り立つ。
したがって、Ｃ２はｃＳを用いて次のように表せる。
同様に、ｙ＝０の境界条件より、フェルミポテンシャルφＦにおいて、以下の式が成り立
つ。
したがって、Ｃ４もｃＳを用いて次のように表せる。
電位φとフェルミポテンシャルφＦはポアソン方程式を満たす必要があるから、上で置い
た関数形をポアソン方程式に代入して、まだ定まっていないＣ２、Ｃ４、ｃＳの関係を導
く。ポアソン方程式の左辺は次式のようになる。
一方、ポアソン方程式の右辺は、次式のようになる。
従ってこれらを解くと、次式のようになる。
両辺の係数を比較することにより、Ｃ２−Ｃ４＝１となる。また、以下の式も成り立つ。
ところで、Ｃ２−Ｃ４は、以下のように表せる。
したがって、Ｃ２−Ｃ４＝１の関係を用いてＣ２−Ｃ４の分母の値が次のように定まる。
したがって、以下のようにＣ２、Ｃ４及びｃＳが定まる。


以上から、（１）ソース側領域：０＜ｙ＜ＬＳにおける電位φ及びフェルミポテンシャル
φＦは次のように決定される。

実際、ＶＳＤ＝０Ｖのときに、ＶＳＤ Ｄ＝０Ｖなので、ｅφ（０，ｙ）及びｅφＦ（ｙ）
はそれぞれ次式のように表せる。

ところで、以下の式により、（１）ソース側領域の長さＬＳも次のように同時に決定され
る。

次に、（３）ドレイン側領域について考え、（３）ドレイン側領域の長さＬＤを導出する
。以下に導出方法を示す。
ドレイン電圧ＶＳＤ＝０Ｖ、即ちフェルミポテンシャルφＦ（０）＝φＦ０で一定のとき
に、ポアソン方程式を満たす解φは、境界条件ｙ＝ＬＳ＋Ｌ’の基で、次式を解くことに
より算出される。
（３）ドレイン側領域：ＬＳ＋Ｌ’＜ｙ＜ＬＳ＋Ｌ’＋ＬＤにおいて、ｅφ（０，ｙ）は
次式のように表せる。
また、ｅφＦ（ｙ）は次式のように表せる。
これを参考に、ドレイン電圧ＶＳＤ＞０Ｖで有限のときの電位φ及びフェルミポテンシャ
ルφＦの関数形を次のように置く。

ここで、Ｃ１’、Ｃ２’、Ｃ３’、Ｃ４’、ｃＤは未定係数で、境界条件を満たすように
定める。まず、ｙ＝ＬＳ＋Ｌ’における境界条件より、以下のようにＣ１’、Ｃ３’が決
まる。

次に、ｙ＝Ｌの境界条件より、電位φにおいて、以下の式が成り立つ。
したがって、Ｃ２’はｃＤを用いて次のように表せる。
同様に、ｙ＝Ｌの境界条件より、フェルミポテンシャルφＦにおいて、以下の式が成り立
つ。
したがって、Ｃ４’もｃＤを用いて次のように表せる。
電位φとフェルミポテンシャルφＦは、ポアソン方程式を満たす必要があるから、上で置
いた関数形をポアソン方程式に代入して、まだ定まっていないＣ２’、Ｃ４’、ｃＤの関
係を導く。ポアソン方程式の左辺は次のようになる。
一方、ポアソン方程式の右辺は、次式のようになる。
従ってこれらを解くと、次式のようになる。
両辺の係数を比較することにより、Ｃ２’−Ｃ４’＝１となる。また、以下の式も成り立
つ。
ところで、Ｃ２ ’−Ｃ４ ’は、以下のように表せる。
したがって、Ｃ２’−Ｃ４’＝１の関係を用いてＣ２’−Ｃ４’の分母の値が次のように
定まる。
したがって、以下のようにＣ２’、Ｃ４’及びｃＤが定まる。


以上から（３）ドレイン側領域：ＬＳ＋Ｌ’＜ｙ＜ＬＳ＋Ｌ’＋ＬＤにおける電位φ及び
フェルミポテンシャルφＦは次のように決定される。

実際、ＶＳＤ＝０Ｖのときに、ＶＳＤ Ｄ＝０Ｖなので、ｅφ（０，ｙ）及びｅφＦ（ｙ）
はそれぞれ次式のように表せる。

ところで、以下の式により、（３）ドレイン側領域の長さＬＤも次のように同時に決定さ
れる。

ここで、シリコン半導体を用いたトランジスタにおけるドレイン側領域の空乏層幅ＬＤ Ｓ
ｉと酸化物半導体を用いたトランジスタにおけるドレイン側領域の長さＬＤ ＯＳとを比較
する。

酸化物半導体の場合、ドレイン側領域の長さＬＤ ＯＳが（ｋＴ）１／２に比例しているの
に対して、シリコン半導体の場合、ドレイン側領域の空乏層幅ＬＤ Ｓｉが（ｅｖＤ）１／
２に比例している。一般的に、室温ではｋＴ＜ｅｖＤが成り立つ。また、酸化物半導体の
バンドギャップの方が、シリコン半導体のバンドギャップよりも大きいため、ｖＤ（Ｓｉ
）＜ｖＤ（ＯＳ）が成り立つ。これらと、サブスレッショルド領域ではＶＳＤ Ｄ〜ＶＳＤ
となる事実と、を考慮すると、シリコン半導体のドレイン側領域の空乏層幅ＬＤ Ｓｉの方
が、ドレイン電圧ＶＳＤの変化により敏感であり、ドレイン電圧ＶＳＤ依存性が大きいこ
とが解る。即ち、酸化物半導体の方がＤＩＢＬ効果を抑制できることが解る。
次に、一般的な半導体層の表面定常電流密度Ｊｓと、半導体層のソース側領域における電
圧降下ＶＳＤ Ｓを導出することを考える。Ｊｓを導出することで、パンチスルー電流の大
きさを、ＶＳＤ Ｓを導出することで、ＤＩＢＬ効果の程度を推測することができるためで
ある。
導出したＪｓ、ＶＳＤ Ｓを、酸化物半導体と、シリコン半導体に適応する。これらの値を
グラフ化し、（ｎ＋）−（ｎ）接合を有する酸化物半導体と、（ｎ＋）−（ｐ）接合を有
するシリコン半導体とで、どちらが短チャネル効果に強い半導体であるかを検証する。
まず、求めた電位φとフェルミポテンシャルφＦを、電荷の輸送方程式に代入して、ソー
ス側領域における電圧降下ＶＳＤ Ｓと表面定常電流密度Ｊｓの関係、ドレイン側領域にお
ける電圧降下ＶＳＤ Ｄと表面定常電流密度Ｊｓの関係を導く。
ソース側領域における電圧降下ＶＳＤ Ｓの導出方法を以下に示す。
電荷の輸送方程式より、以下の式が成り立つ。
上記式の両辺をｙ＝［０，ＬＳ］の範囲で積分すると、以下に示すように、数８４の左辺
からソース側領域での電圧降下ＶＳＤ Ｓが現れる。
一方、数８４の右辺から以下のように計算される。
従って、ＶＳＤ ＳはＪｓを用いて次のように表される。なお、ｆＳは、１／２≦ｆＳ≦１
程度の数因子である。
ドレイン側領域における電圧降下ＶＳＤ Ｄの導出方法を以下に示す。
数８４の両辺をｙ＝［ＬＳ＋Ｌ’，Ｌ］の範囲で積分すると、以下に示すように、数８４
の左辺から（３）ドレイン側領域での電圧降下ＶＳＤ Ｄが現れる。
一方、数８４の右辺から以下のように計算される。
従って、ＶＳＤ ＤはＪｓを用いて次のように表される。なお、ｆＤは、１／２≦ｆＤ≦１
程度の数因子である。
次に、実効チャネル領域における電圧降下ＶＳＤ ’と表面定常電流密度Ｊｓの関係を導く
。
表面定常電流密度Ｊｓの導出方法を以下に示す。
今、ＤＩＢＬ効果が顕著に表れる領域として、サブスレッショルド領域（ゲート電圧ＶＧ
≦閾値電圧Ｖｔｈ）について考察を行っているため、トランジスタがオフ状態でのパンチ
スルー電流を導出したい。サブスレッショルド領域（ＶＧ≦Ｖｔｈ）においては、ドレイ
ン電圧ＶＳＤが有限であっても、実効チャネル領域の電位φ（０，ｙ）＝φｃｏｎｓｔ（
一定）≡φＳ０と見なせる。従って、ｙ＝ＬＳ、ｙ＝ＬＳ＋Ｌ’においてもφ（０，ｙ）
＝φＳ０である（φ（０，ＬＳ）＝φＳ０、φ（０，ＬＳ＋Ｌ’）＝φＳ０）ため、以下
に示す関係がある。
また、電子密度において以下に示す関係もある。
実効チャネル領域での電圧降下ＶＳＤ ’と表面定常電流密度Ｊｓの関係を導くため、電荷
の輸送方程式をｙ＝［ＬＳ，ＬＳ＋Ｌ’］の範囲で両辺積分すると、以下のように計算で
きる。
これにより、以下の関係が導かれる。
上述した、ソース側領域における電圧降下ＶＳＤ Ｓと表面定常電流密度Ｊｓの関係、ドレ
イン側領域における電圧降下ＶＳＤ Ｄと表面定常電流密度Ｊｓの関係、実効チャネル領域
での電圧降下ＶＳＤ ’と表面定常電流密度Ｊｓの関係から、酸化物半導体の場合、ＶＳＤ
Ｓ、ＶＳＤ Ｄ、Ｊｓはそれぞれ、次式のように表せる。

・・・（Ａ）と置く。
また、シリコン半導体の場合、Ｊｓは、次式のように表せる。

・・・（Ａ）’と置く。
式（Ａ）を利用して、酸化物半導体層の表面定常電流密度Ｊｓ ＯＳを導出すると、以下の
式になる。
同様に、式（Ａ）を利用して、酸化物半導体層のソース側領域における電圧降下ＶＳＤ Ｓ
を導出すると、以下の式になる。
同様に、式（Ａ）を利用して、酸化物半導体層の実効チャネル領域における電圧降下ＶＳ
Ｄ ’を導出すると、以下の式になる。
同様に、式（Ａ）を利用して、酸化物半導体層のドレイン側領域における電圧降下ＶＳＤ
Ｄを導出すると、以下の式になる。
但し、ここで、ｖＳＤ≡（ｅＶＳＤ）／ｋＴと置いた。また、導出の際、ｅＶＳＤ＞＞ｋ
Ｔを考慮して、（１／ｖＳＤ）２〜０の項を無視した。さらに、ｅＶＳＤ＞＞ｋＴより、
ＶＳＤ Ｄ〜ＶＳＤ、ＶＳＤ Ｓ〜０Ｖ、ＶＳＤ ’〜０Ｖと近似できる。
従って、サブスレッショルド領域（ＶＧ≦Ｖｔｈ）では、ドレイン側領域でドレイン電圧
ＶＳＤのほとんどが電圧降下することになる。従って、ＶＳＤ ＤをＶＳＤに置き換えると
、結局、酸化物半導体層の表面定常電流密度Ｊｓ ＯＳは、以下のように表せる。
（ｎ＋）−（ｎ）接合を有する酸化物半導体において、表面定常電流密度Ｊｓ ＯＳ及びソ
ース側領域における電圧降下ＶＳＤ Ｄは、それぞれ以下のようになった（図３乃至図６参
照）。

なお、図示する際、ｆＳ＝ｆＤ＝１／２、θＳ＝θＤ＝π／２と置いた。
式（Ａ）’を利用して、シリコン半導体層の表面定常電流密度Ｊｓ Ｓｉを導出すると、以
下の式になる。
なお、ｆは０＜ｆ≦（π）１／２／２程度の数因子である。
同様に、式（Ａ）’を利用して、シリコン半導体層のソース側領域における電圧降下ＶＳ
Ｄ Ｓを導出すると、以下の式になる。
同様に、式（Ａ）’を利用して、シリコン半導体層の実効チャネル領域における電圧降下
ＶＳＤ ’を導出すると、以下の式になる。
同様に、式（Ａ）’を利用して、シリコン半導体層の（３）ドレイン側領域における電圧
降下ＶＳＤ Ｄを導出すると、以下の式になる。
ｅＶＳＤ Ｄ＞＞ｋＴでは、ＶＳＤ Ｄ〜ＶＳＤ、ＶＳＤ Ｓ〜０Ｖ、ＶＳＤ ’〜０Ｖと近似で
き、酸化物半導体層の場合と同様に、シリコン半導体の場合でもサブスレッショルド領域
では、（３）ドレイン側領域でドレイン電圧ＶＳＤのほとんどが電圧降下することになる
。
（ｎ＋）−（ｐ）接合を有するシリコン半導体において、表面定常電流密度Ｊｓ Ｓｉ及び
ソース側領域における電圧降下ＶＳＤ Ｄは、それぞれ以下のようになった（図３乃至図６
参照）。

なお、図示する際、ｆ＝１と置いた。
次に、導出した表面定常電流密度Ｊｓ、ソース側領域における電圧降下ＶＳＤ ＳからＤＩ
ＢＬ効果、及びＤＩＢＬ効果によるパンチスルー電流への影響を、酸化物半導体と、シリ
コン半導体とで比較し考察する。
図３は、表面定常電流密度Ｊｓのドレイン電圧ＶＳＤ依存性を、図４は、ソース側領域に
おける電圧降下ＶＳＤ Ｓのドレイン電圧ＶＳＤ依存性を、図５は、表面定常電流密度Ｊｓ
のチャネル長Ｌ依存性を、図６は、ＤＩＢＬ効果のチャネル長Ｌ依存性を示している。
図３、図４の各パラメーターは、チャネル長Ｌ＝１μｍ、キャリア密度ｎ０＝１．０×１
０１６／ｃｍ３及びｎ０＝１．０×１０１７／ｃｍ３の２水準、酸化物半導体のバンドギ
ャップＥｇ＝３．２ｅＶ、シリコン半導体のバンドギャップＥｇ＝１．１ｅＶとする。但
し、誘電率ε＝１０ε０、絶対温度Ｔ＝３００Ｋ、真性電子密度ｎｉ＝１．０×１０１１
／ｃｍ３は共通としている。また、Ｊｓを電子移動度μで規格化してある。
ここで、酸化物半導体における表面定常電流密度Ｊｓ ＯＳと、シリコン半導体における表
面定常電流密度Ｊｓ Ｓｉとを比較し考察する。図３に示されるように、酸化物半導体の表
面定常電流密度Ｊｓ ＯＳは、シリコン半導体の表面定常電流密度Ｊｓ Ｓｉと比較して、ド
レイン電圧ＶＳＤの依存性が小さいことが解る。特にドレイン電圧ＶＳＤを大きくした場
合、その差は顕著に現れる。
また、図４に示されるように、同じキャリア密度同士で比較すると、シリコン半導体は、
酸化物半導体に比べて、ＤＩＢＬ効果による影響が大きいことが解る。更に、ドレイン電
圧ＶＳＤを大きくした場合、シリコン半導体のＤＩＢＬ効果による影響はより大きくなる
。従って、図３、図４から、ＤＩＢＬ効果によるトランジスタの特性劣化は、シリコン半
導体のほうが強いことが示唆される。
また、短チャネルに対する耐久性を調べるために、キャリア密度ｎ０＝１．０×１０１６
／ｃｍ３、ドレイン電圧ＶＳＤ＝１Ｖにおける表面定常電流密度Ｊｓのチャネル長Ｌ依存
性を図５に、ＤＩＢＬ効果のチャネル長Ｌ依存性を図６にそれぞれ示す。
同じチャネル長において酸化物半導体は、シリコン半導体に比べて、表面定常電流密度Ｊ
ｓ及びＤＩＢＬ効果が低減されていることが明らかに解る。また酸化物半導体は、シリコ
ン半導体に比べて、より短チャネルまで表面定常電流密度Ｊｓ ＯＳの値を持っていること
が解る。
シリコン半導体は、チャネル長Ｌが０．６μｍ程度より小さいと、実効チャネル領域の長
さＬ’（＝Ｌ−ＬＳ−ＬＤ）がＬＤの増大でゼロ以下になり、実効的なチャネルが定義で
きなくなってしまう。即ち、チャネル長Ｌが０．６μｍ以下において、シリコン半導体の
表面定常電流密度Ｊｓ Ｓｉは値を持たない。一方、酸化物半導体は、チャネル長Ｌが０．
２μｍ程度まで、実効チャネル領域の長さＬ’が定義できている。従って、ＤＩＢＬ効果
の影響がより低減された酸化物半導体は、シリコン半導体よりも短チャネル効果に強いこ
とが示唆される。
以上の考察から、（ｎ＋）−（ｎ）接合を有する酸化物半導体のほうが、（ｎ＋）−（ｐ
）接合を有するシリコン半導体よりも、より短チャネル効果に強い半導体であると言える
。なお、上記説明では、（ｎ＋）−（ｎ）接合を有する半導体として酸化物半導体を例に
挙げて検証したが、ソースと半導体層との接合部、及びドレインと半導体層との接合部に
多数キャリアを有する半導体であれば、上記考察は適応可能である。
次に、上記の関係を満たすトランジスタの構造の一例について図８及び図９を用いて説明
する。
トランジスタは、トップゲート型構造であることが好ましいが、ボトムゲート型のトラン
ジスタであっても同様である。
図８（Ａ）及び（Ｂ）に示すトランジスタ５５０ａは、トップゲート型構造のトランジス
タの一例である。図８（Ａ）は、トランジスタ５５０ａの平面図であり、図８（Ｂ）は、
図８（Ａ）の一点鎖線Ａ−Ｂにおける断面図である。なお、図８（Ａ）では煩雑になるこ
とを避けるため、トランジスタ５５０ａの構成要素の一部を省略して図示している。
チャネル長方向の断面図である図８（Ｂ）に示すように、トランジスタ５５０ａを含む半
導体装置は、絶縁膜５３６が設けられた絶縁表面を有する基板５００上に、酸化物半導体
膜５０３、ソース５０５ａ、ドレイン５０５ｂ、ゲート絶縁膜５０２、ゲート５０１、ゲ
ート５０１上に設けられた絶縁膜５０７、層間絶縁膜５１５を有する。
トランジスタ５５０ａにおいてチャネル長は短いことが好ましい。チャネル長は、５ｎｍ
以上５００ｎｍ以下であることがより好ましい。
図９に、他の構造のトランジスタ５５０ｂ、５５０ｃを示す。
図９（Ａ）に示すトランジスタ５５０ｂは、ソース５０５ａ、ドレイン５０５ｂと接して
、配線層５９５ａ、５９５ｂを設ける例である。ソース５０５ａ、ドレイン５０５ｂを層
間絶縁膜５１５に埋め込むように形成し、研磨処理によって該表面を露出させる。露出さ
れたソース５０５ａ、ドレイン５０５ｂ表面に接して配線層５９５ａ、５９５ｂを形成し
、電気的に接続させる。ソース５０５ａが設けられる開口と、ドレイン５０５ｂが設けら
れる開口とは別工程で形成する。該開口を別々のレジストマスクによって別工程で行うこ
とによって、フォトリソグラフィ工程の露光限界よりソース５０５ａとドレイン５０５ｂ
との距離を近づけることができる。トランジスタ５５０ｂにおいては、配線層５９５ａ、
５９５ｂは同工程のフォトリソグラフィ工程を用いて形成するため、配線層５９５ａと配
線層５９５ｂとの距離は、ソース５０５ａとドレイン５０５ｂとの距離より長くなってい
る。
図９（Ｂ）に示すトランジスタ５５０ｃは、ゲート５０１の側壁に側壁層５２３ａ、５２
３ｂを設けており、さらに、ソース５０５ａとドレイン５０５ｂとが酸化物半導体膜５０
３の側面で接して電気的に接続する例である。ソース５０５ａ及びドレイン５０５ｂと、
酸化物半導体膜５０３との電気的なコンタクト領域をゲート５０１と近づけることができ
るため、トランジスタのオン特性向上に効果的である。
トランジスタ５５０ｃにおけるソース５０５ａ、ドレイン５０５ｂ、酸化物半導体膜５０
３の作製方法は、ソース５０５ａ、ドレイン５０５ｂを形成し、ソース５０５ａ、ドレイ
ン５０５ｂ上に酸化物半導体膜を成膜し、ソース５０５ａ、ドレイン５０５ｂが露出する
まで研磨して酸化物半導体膜５０３を形成する方法と、酸化物半導体膜５０３を形成し、
酸化物半導体膜５０３上に導電膜を成膜し、酸化物半導体膜５０３が露出するまで研磨し
てソース５０５ａ、ドレイン５０５ｂを形成する方法などを用いることができる。
側壁層５２３ａ、５２３ｂとしては、絶縁性材料、導電性材料を用いることができる。導
電性材料を用いた場合、側壁層５２３ａ、５２３ｂはゲート５０１の一部として機能する
ことが可能であるため、チャネル長方向においてゲート絶縁膜５０２を介してソース５０
５ａ又はドレイン５０５ｂと重畳する領域を、ゲートが、ゲート絶縁膜を介してソース又
はドレインと重畳する領域（Ｌｏｖ領域）とすることができる。ゲート５０１の側面に自
己整合的に設けられた導電性を有する側壁層５２３ａ、５２３ｂの幅によってＬｏｖ領域
の幅を制御することが可能である。よって、微細なＬｏｖ領域を精度よく加工することが
できる。
酸化物半導体膜に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。
特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジ
スタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウ
ム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有する
ことが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好まし
い。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、
スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（
ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（
移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要
とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素
の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上
げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）又は非晶質などの状態
をとる。酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡ
ＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を
有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、Ｃ
ＡＡＣよりも欠陥準位密度が高い。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。ＣＡＡＣ−
ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体（
微結晶酸化物半導体とも記す）膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶
（ナノ結晶ともいう。）を膜中に含む酸化物半導体を有している。または、微結晶酸化物
半導体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質
混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導
体（非晶質酸化物半導体とも記す）膜は、例えば、原子配列が無秩序であり、結晶成分を
有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有
さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層
構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、結晶部及び非晶質部
を有する結晶−非晶質混相構造の酸化物半導体膜を有している。なお、当該結晶部は、一
辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微
鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）に
よる観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶
部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グ
レインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界
に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ル又は表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て金属原
子が三角形状又は六角形状に配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及
びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５
°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°
以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面
の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。また、
結晶部は、成膜したとき、又は成膜後に熱処理などの結晶化処理を行ったときに形成され
る。従って、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法
線ベクトル又は表面の法線ベクトルに平行な方向となるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動
度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を
形成することが好ましい。
酸化物半導体膜の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下
）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜は、スパッタリングタ
ーゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッ
タ装置を用いて成膜してもよい。
１１ 端子
１２ 端子
１３ 端子
４００ トランジスタ
４０１ 半導体層
４０２ ソース
４０３ ドレイン
４０４ ゲート絶縁層
４０５ ゲート
５００ 基板
５０１ ゲート
５０２ ゲート絶縁膜
５０３ 酸化物半導体膜
５０５ａ ソース
５０５ｂ ドレイン
５０７ 絶縁膜
５１５ 層間絶縁膜
５２３ａ 側壁層
５２３ｂ 側壁層
５３６ 絶縁膜
５５０ａ トランジスタ
５５０ｂ トランジスタ
５５０ｃ トランジスタ
５９５ａ 配線層
５９５ｂ 配線層

Claims (4)

  1. インジウムを有する酸化物半導体層と、
    前記酸化物半導体層に接するソース及びドレインと、
    ゲート絶縁層を介して前記酸化物半導体層上に設けられたゲートと、を有し、
    前記酸化物半導体層が前記ゲートと重畳する領域にチャネル領域が形成されるトランジスタであって、
    前記チャネル領域は、ソース側領域、実効チャネル領域、及びドレイン側領域を含み、
    前記ドレイン側領域の長さをＬＤ、
    前記ドレイン側領域の電圧降下をＶＳＤ Ｄ、
    前記ドレイン側領域のエネルギー障壁と、前記ドレイン側領域の電圧降下と素電荷との積、との差をｅｖＤ、
    前記ソースと前記ソース側領域との境界でのフェルミポテンシャルをφＦ０、
    真性電子密度をｎｉ、
    前記実効チャネル領域と前記ドレイン側領域との境界での表面電位をφｓ Ｄ、
    前記実効チャネル領域と前記ソース側領域との境界での表面電位をφｓ Ｓ、
    前記酸化物半導体層のバンドギャップをＥｇ、
    前記酸化物半導体層の誘電率をε、
    素電荷をｅ、
    ボルツマン定数をｋ、
    絶対温度をＴとしたとき、
    前記ソース側領域の多数キャリアの密度ｎｓ Ｓが、数式（１）の関係を満たし、
    前記ドレイン側領域の多数キャリアの密度ｎｓ Ｄが、数式（２）の関係を満たし、
    かつ、前記ドレイン側領域の長さＬＤが、数式（３）で表されることを特徴とするトランジスタ。
  2. インジウムと亜鉛とを有する酸化物半導体層と、
    前記酸化物半導体層に接するソース及びドレインと、
    ゲート絶縁層を介して前記酸化物半導体層上に設けられたゲートと、を有し、
    前記酸化物半導体層が前記ゲートと重畳する領域にチャネル領域が形成されるトランジスタであって、
    前記チャネル領域は、ソース側領域、実効チャネル領域、及びドレイン側領域を含み、
    前記ドレイン側領域の長さをＬＤ、
    前記ドレイン側領域の電圧降下をＶＳＤ Ｄ、
    前記ドレイン側領域のエネルギー障壁と、前記ドレイン側領域の電圧降下と素電荷との積、との差をｅｖＤ、
    前記ソースと前記ソース側領域との境界でのフェルミポテンシャルをφＦ０、
    真性電子密度をｎｉ、
    前記実効チャネル領域と前記ドレイン側領域との境界での表面電位をφｓ Ｄ、
    前記実効チャネル領域と前記ソース側領域との境界での表面電位をφｓ Ｓ、
    前記酸化物半導体層のバンドギャップをＥｇ、
    前記酸化物半導体層の誘電率をε、
    素電荷をｅ、
    ボルツマン定数をｋ、
    絶対温度をＴとしたとき、
    前記ソース側領域の多数キャリアの密度ｎｓ Ｓが、数式（１）の関係を満たし、
    前記ドレイン側領域の多数キャリアの密度ｎｓ Ｄが、数式（２）の関係を満たし、
    かつ、前記ドレイン側領域の長さＬＤが、数式（３）で表されることを特徴とするトランジスタ。
  3. 請求項１又は請求項２において、
    電子移動度をμ、
    ドレイン電圧をＶＳＤ、
    前記実効チャネル領域の長さをＬ’としたとき、
    表面定常電流密度Ｊｓが、数式（４）で表されることを特徴とするトランジスタ。
  4. 請求項１乃至請求項３のいずれか一項に記載のトランジスタを有することを特徴とする半導体装置。
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