JP6238936B2 - アナログ・デジタル変換で使用するための方法および装置 - Google Patents

Description

アナログ・デジタル（ＡＤＣ）キャパシタンスの事前充電に関係する技法が、本明細書において開示される。たとえば、ＤＡＣキャパシタンスは、アナログ・デジタル変換器（ＡＤＣ）に使用される。アナログ・デジタル変換器の入力は、スイッチト・キャパシタ負荷を形成することができる。たとえば、逐次比較型アナログ・デジタル変換器（ＳＡＲ−ＡＤＣ）の入力は、外部のサンプルアンドホールド（Ｓ／Ｈ）装置、またはＳＡＲ−ＡＤＣ内部のサンプルアンドホールド機能のいずれかを用いて、アナログ入力電圧信号を取り込む。ＳＡＲ−ＡＤＣは、このアナログ入力電圧と、ＳＡＲ−ＡＤＣで使用される基準電圧の既知の端数値とを比較する。この基準電圧は、ＳＡＲ−ＡＤＣの入力電圧範囲全体を決定する。

今日では、逐次比較型アナログ・デジタル変換器は、容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）を使用して、連続的にビット組合せを比較し、該当するビットをデータ・レジスタにセットするか、または消去する。ＳＡＲ−ＡＤＣ変換器の入力において、入力信号はまずスイッチに「入力される」。スイッチを閉じると、このスイッチは、比較器と、入力、基準端子、またはアースのいずれかとの間に選択的に接続された容量性アレイと直列に、スイッチ抵抗を形成する。容量性アレイが入力信号を捕捉すると、入力スイッチが開いて、入力信号から容量性アレイを切断する。次に、選択的に、容量性アレイの少なくとも１つのＤＡＣキャパシタンスが、基準端子に接続される。全てのＤＡＣキャパシタンスに、電荷が再分配される。したがって、比較器入力での電圧が変動する。サンプリング・キャパシタンスでの電圧が、選択されたＤＡＣキャパシタンスによって表される基準電圧の端数値よりも大きい場合は、比較器が０レベルの信号を出力し、小さい場合には、比較器は１レベルの信号を出力する。

以下の説明では、簡略化された概要を提示して、本発明の１つまたは複数の態様の基本的な理解を得る。この概要は、本発明を広範囲に概観するものではなく、本発明の重要もしくは重大な要素を識別するものではなく、またはその範囲を詳細に説明するものでもない。むしろ、この概要の主な目的は、後に提示されるより詳細な説明への導入部として、簡略化された形態で本発明のいくつかの概念を提示することである。

一態様では、独立方法クレームに定義した方法を説明する。別の態様では、独立装置クレームに定義した装置を説明する。各従属クレームは、１つまたは複数の態様での、本発明による実施形態を定義する。特に但し書きがない限り、これらの実施形態の特徴を互いに組み合わせてもよいことに留意されたい。たとえば、方法の実施形態の各要素は、装置の実施形態において実装してもよい。たとえば、装置の一実施形態の特徴を使用して、方法の一実施形態のステップを実行してもよい。

説明する実施形態は、たとえば、アナログ・デジタル変換の分野に役立てることができる。いくつかの実施形態による逐次近似レジスタ・アナログ・デジタル変換器（ＳＡＲ−ＡＤＣ、本明細書ではＳＡＲ変換器ともいう）の入力において、入力信号はまず、スイッチに「入力」され、ここで、閉じたスイッチが容量性アレイと直列にスイッチ抵抗を形成する。これらスイッチト・キャパシタの一方の端子（「比較器側の端子」）が、比較器の反転入力に結合される。もう一方の端子（「基準側の端子」）は、入力電圧、基準電圧、またはアースに接続することができる。初めに、基準側の端子が入力信号に結合する。容量性アレイが入力信号を完全に捕捉すると、入力スイッチが開き、ＳＡＲ変換器が変換プロセスを開始する。変換プロセス中、アナログ信号のデジタル表現における最大有効ビット（ＭＳＢ）に関連するキャパシタの基準側端子が基準電圧に接続され、もう一方のキャパシタがアースに接続される。これを実行することによって、全てのキャパシタに電荷が再分配される。充電の平衡度に従って、比較器の反転入力の電圧が上下する。比較器の反転入力の電圧が、基準電圧の半分よりも高い場合、変換器は、ＭＳＢに「０」を割り当て、その値を、ＳＡＲ−ＡＤＣのシリアル・ポートから送出する。この電圧が、基準電圧の半分よりも低い場合、変換器は、値「１」をシリアル・ポートから送出し、ＭＳＢキャパシタをアースに接続する。ＭＳＢの割当てに続いて、このプロセスをＭＳＢ−１キャパシタで繰り返す。ＳＡＲ−ＡＤＣ変換プロセスを実行するのに要する時間は、捕捉時間および変換時間からなる。変換プロセス全体が終了すると、ＳＡＲ−ＡＤＣは、スリープ・モードに入ることができる。

前述の通り、ＡＤＣは、スイッチト・キャパシタを使用することができる。スイッチト・キャパシタは、基準電圧を使用して充電することができ、この基準電圧には電圧降下が生じる。典型的な構成では、いくつかのスイッチト・キャパシタが同期して動作し、こうした構成においては、充電電流が蓄積して電流スパイクが発生し、これによって機能不良が生じる恐れがある。前述の従来技法およびそれに関連する問題に関して、本明細書において開示される技法の少なくとも１つの効果は、同様機能の従来方法よりも効率的に、記載された方法を実行できることでもよい。少なくとも１つの効果は、同様機能の従来装置よりも効率的に、記載された装置を動作させることができることでもよい。

特許請求の範囲に記載の範囲もしくは意味を曲げて解釈し、またはそれを限定するために使用されるものではないという了解の下に、この概要が提示されている。この概要は、特許請求される主題の重要な特徴または本質的な特徴を識別するものではなく、特許請求される主題の範囲を限定する際の手助けとして使用されるものでもない。他の方法、装置、およびシステムも開示される。以下の詳細な説明を読み、添付図面を見れば、追加の特徴および利点が当業者には理解されよう。

各図面を参照して、特許請求される主題を以下で詳細に説明する。詳細な説明では、添付図を参照する。図面全体を通して同じ参照番号を使用して、同様の特徴および構成要素を参照する。複数桁の参照番号を使用して、実施形態の各要素を示す。複数の実施形態が記載されている場合、複数桁の参照番号の最下位数は、様々な実施形態で同様な特徴および構成要素を示すが、最上位数は、対応する図に示してある特定の実施形態を示すことができる。説明を簡単にするために、様々な実施形態での同様の要素は、通常、ある実施形態でその要素に初めて言及するときにしか紹介しないことになる。スイッチの図を考慮して、以下の図面規則を使用する。すなわち、開いたスイッチが「ｏ」で示してあり、閉じたスイッチが「ｏ」なしで示してある。

いくつかの実施形態によるアナログ・デジタル変換装置の例示的な実装を概略的に示す図である。 図１に示したアナログ・デジタル変換装置における、いくつかの実施形態による容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）の例示的な実装を示す回路図である。 図２に示した容量性デジタル・アナログ変換器（ＤＡＣ）における、いくつかの実施形態によるスイッチ構成の例示的な実装を示す回路図である。 図３に示したスイッチ構成を動作させるときの、スイッチの状態を示す時間表である。 図３に示した例示的な実装の、いくつかの実施形態による一変形形態を示す図である。 図３に示した例示的な実装の、いくつかの実施形態によるさらに別の変形形態を示す図である。 いくつかの実施形態による容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）の例示的な実装を示す回路図である。

説明することを目的とし、特許請求される主題を完全に理解するために、数多くの具体的な詳細を説明する。しかし、場合によっては、特許請求される主題は、これらの具体的な詳細がなくても実施できることが明らかになる可能性がある。

この開示は、アナログ・デジタル変換器（ＡＤＣ）で使用するための回路を、実装し動作させるための技法を対象とするものであり、このＡＤＣは、本明細書で「Ｃ−ＤＡＣ」変換器または単に「ＤＡＣ」とも短く呼ばれる、いわゆる容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）を有し、これは、ＡＤＣでのサンプリング・キャパシタンスに蓄えられる充電と比較する際に使用される充電用の貯蔵装置として使用するためのものであり、このキャパシタは集合的にサンプリング・キャパシタンスと呼ばれる。本明細書に記載の技法は、適所において、または従来のＡＤＣ回路の基準電圧源に加えて、さらなる電圧源を使用する。追加の電圧源は、高抵抗基準電圧源からＣ−ＤＡＣに流れる電流を低減するように構成される。従来の解決策と比較すると、少なくとも１つの効果は、基準電圧源からＣ−ＤＡＣ変換器に流れる電流の量を下げることでもよい。したがって、実施形態によっては、少なくともある程度まで基準電圧源での電圧降下を回避することができるが、なぜならば、基準電圧源からＣ−ＤＡＣに流れる必要のある電流が少ないからである。従来の解決策と比較すると、少なくとも１つの効果は、電流スパイク、およびＡＤＣの動作安定性へのこのようなスパイクの悪影響を回避することでもよい。本明細書に記載の技法によっては、基準電圧源の代わりに、または特に基準電圧源を補うものとして、さらなる電圧源を使用する。

図１は、いくつかの実施形態による装置を実装する、例示的なアナログ・デジタル変換器（ＡＤＣ）１００を概略的に示す図である。ＡＤＣ１００は、複数の機能ブロックおよび／または回路ブロックを備える。具体的には、ＡＤＣ１００は、逐次近似レジスタ（ＳＡＲ）１２０、容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）１４０、サンプルアンドホールド（Ｓ／Ｈ）ユニット１６０、および比較器１８０を備える。本明細書においては、機能ブロックおよび／または回路ブロックとして、先に開示した要素について述べるが、場合によっては、別々に開示された２つのブロックが、２つの機能を提供するように構成された単一の回路ブロックを形成できることを理解されたい。ＡＤＣ１００は、クロック・ライン１１５を介して、クロック信号ＣＬＫを受信するように構成される。実施形態によっては、クロック信号ＣＬＫは、ＡＤＣ１００の一実装環境で使用されるマスタ・クロック信号から得られる。実施形態によっては、クロック信号ＣＬＫは、特にＡＤＣ１００とともに使用するために生成される。実施形態によっては、ＡＤＣ１００は、クロック信号ＣＬＫを生成するように構成されたクロック信号発生器を備える。クロック信号ＣＬＫについて述べるが、クロック信号ＣＬＫは、このクロック信号ＣＬＫの受信側として開示された特定の回路または機能について、必要に応じてクロック信号を代表するものであることを理解されたい。したがって、逐次近似レジスタ（ＳＡＲ）１２０やＣ−ＤＡＣ変換器１４０など、ＡＤＣ１００の互いに異なる部分に供給されるクロック信号ＣＬＫは、実施形態によっては両者において同じではなく、同様にして、ＡＤＣ１００の互いに異なる部分に結合しているクロック・ライン１１５への言及は、実施形態によっては、ＡＤＣ１００の結合部分において必要に応じて、それぞれのクロック信号ＣＬＫを送出するように構成された別々のラインを指す。さらに、ＡＤＣ１００は、基準電圧ライン１３５を介して基準電圧信号ＶＲＥＦを受信し、また入力電圧ライン１５５を介して入力電圧信号ＶＩＮを受信するように構成される。ＡＤＣ１００は、供給電圧ライン１１０に結合されており、このラインの電圧は供給電圧レベルＶＤＤに設定されている。本明細書において、「結合（ｃｏｕｐｌｅｄ）」という用語は、「接続（ｃｏｎｎｅｃｔｅｄ）」および「直接接続（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」の意味に限定されないが、その意味をも含む。たとえば、いくつかの実施形態によれば、供給電圧ライン１１０にＡＤＣ１００を直接接続することができ、この場合に抵抗値が最小になる。いくつかの実施形態によれば、供給電圧ライン１１０へのＡＤＣ１００の結合には、たとえばレベル・シフタおよび／またはフィルタなどの回路素子が含まれ得る。逐次近似レジスタ（ＳＡＲ）１２０は、デジタル制御信号Ｄ０、Ｄ１、Ｄ２、．．．、ＤＮ−２、ＤＮ−１を選択的に出力するように構成された、Ｎ本のデジタル信号ラインのグループ１３０に結合される。さらに、ＡＤＣ１００は、ＳＡＲ出力ライン１２６を介して、デジタル制御信号Ｄ０、Ｄ１、Ｄ２、．．．、ＤＮ−２、ＤＮ−１がアナログ・デジタル変換の結果であることを示すエンドオブコンバージョン信号ＥＯＣを出力するように構成される。

逐次近似レジスタ（ＳＡＲ）１２０は、クロック信号ＣＬＫを受信するためのクロック端子１２１、およびＳＡＲ供給電圧分岐１１８を介して供給電圧ライン１１０に接続された端子１２８を有する。本明細書において、「端子」という用語は、ラインの端部、ソケット、プラグ、または用語「端子」に関連する他の構造上の終始点を意味することに限定されない。むしろ、「端子」という用語は、回路の動作時に、指定された信号を受信するよう定めることができる回路での位置、たとえばクロック端子１２１の場合には、クロック信号ＣＬＫが供給される、かつ／またはクロック信号ＣＬＫを送出する任意の回路部分を示すために使用される。逐次近似レジスタ（ＳＡＲ）１２０は、Ｎ本のデジタル信号ラインのグループ１３０を介してＣ−ＤＡＣ変換器１４０に結合され、Ｃ−ＤＡＣ変換器１４０を制御する際に使用するためデジタル制御信号Ｄ０、Ｄ１、Ｄ２、．．．、ＤＮ−２、ＤＮ−１を選択的に出力するように構成される。本明細書においては、本明細書で開示されるこうした原理が、ＳＡＲ１２０からＣ−ＤＡＣ変換器１４０に出力される全てのデジタル制御信号に同様に適用されるので、ＳＡＲ１２０からＣ−ＤＡＣ変換器１４０に出力される単一のデジタル制御信号、たとえば説明を簡単にするためにデジタル制御信号Ｄ２などについて一例として言及すると、文字「Ｄ」のみを使用してデジタル制御信号を示すことができ、添え字を省くことになる。いくつかの実施形態によれば、逐次近似レジスタ（ＳＡＲ）１２０は、比較器１８０に結合されていて、フィードバック・ライン１９０を介して、フィードバック信号ＦＢを比較器１８０から受信するように構成されたフィードバック端子１２２を備える。逐次近似レジスタ（ＳＡＲ）１２０は、ＳＡＲ出力ライン１２６を介して、エンドオブコンバージョン信号１２５を出力するように構成された、ＡＤＣ制御出力端子１２５を有する。

いくつかの実施形態によれば、容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）１４０は、たとえば何らかの基準電圧源（図示せず）から基準電圧ライン１３５を介して受信するための、または他の方法で基準電圧信号ＶＲＥＦに設定するための基準電圧端子１４１を有する。容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）１４０は、Ｃ−ＤＡＣ供給電圧分岐１３８を介して供給電圧ライン１１０に接続された供給電圧端子１４８を有する。実施形態によっては、Ｃ−ＤＡＣ変換器１４０は、放電ライン１３９を介してアース（接地）１０１に結合されたＤＡＣバイアス端子１４６を有する。実施形態によっては、Ｃ−ＤＡＣバイアス端子１４６は、アース電圧とは異なる電圧レベルに設定された、アナログ・デジタル変換器（ＡＤＣ）１００のバイアス電圧端子に結合することができる。Ｃ−ＤＡＣ変換器１４０は、一群のデジタル信号入力端子１４２を備えており、このデジタル信号入力端子はそれぞれ、デジタル信号ラインのグループ１３０のデジタル信号ラインに結合され、デジタル制御信号ＤをＳＡＲ１２０から受信するように構成される。いくつかの実施形態によれば、Ｃ−ＤＡＣ変換器１４０は、ＤＡＣ基準ライン１７５を介して、ＤＡＣ電圧信号ＶＤＡＣを変換器１８０に出力するように構成されたＤＡＣ出力端子１４５を備える。実施形態によっては、逐次近似レジスタ（ＳＡＲ）１２０は、クロック・ライン１１５に結合されてクロック信号ＣＬＫを受信する、ＳＡＲクロック端子１４９を有する。

いくつかの実施形態によれば、サンプルアンドホールド（Ｓ／Ｈ）ユニット１６０は、入力電圧ライン１５５を介して入力電圧信号ＶＩＮを受信するための、入力電圧信号端子１６１を有する。実装によっては、入力電圧信号ＶＩＮは、時間とともに変動することがあるアナログ信号である。入力電圧信号ＶＩＮを供給して、ＡＤＣによってデジタル化することができる。実施形態によっては、入力電圧信号端子１６１から見ると、サンプルアンドホールド（Ｓ／Ｈユニット１６０は、高インピーダンス回路である。実施形態によっては、この高インピーダンスは、少なくとも１０ｋオームとすることができる。さらに、サンプルアンドホールド（Ｓ／Ｈ）ユニット１６０は、Ｓ／Ｈ供給電圧分岐１５８を介して供給電圧ライン１１０に結合された、供給電圧端子１６８を備える。サンプルアンドホールド（Ｓ／Ｈ）ユニット１６０は、サンプルアンドホールド・ライン１７６を介して、サンプルアンドホールド電圧信号ＶＳＨを比較器１８０に出力するように構成された、サンプルアンドホールド出力端子１６５を備える。いくつかの実施形態によれば、実装によっては、高インピーダンス入力源からサンプルアンドホールド・ユニット１６０を分離するための演算増幅器（オペアンプ）を使用する、ＡＤＣドライバ回路が設けられる。フィルタ抵抗１３２およびフィルタ・キャパシタンス１３３を有するＲ／Ｃ低域通過回路は、演算増幅器とサンプルアンドホールド・ユニット１６０との間を行き交う機能を実行する役割を負うことができる。低域通過回路の抵抗は、低域通過回路のキャパシタンスから増幅器の出力段を分離することによって、増幅器を安定に保つ。低域通過回路のキャパシタンスは、サンプルアンドホールド・ユニット１６０に安定な入力源を提供する。

比較器１８０は、ＤＡＣ基準ライン１７５を介してＤＡＣ電圧信号ＶＤＡＣを受信するように構成された、負の入力端子（−）を有する。比較器１８０は、サンプルアンドホールド・ライン１７６を介してサンプルアンドホールド電圧信号を受信するように構成された、正の入力端子（＋）を有する。さらに、比較器１８０は、比較器供給電圧分岐１７８を介して供給電圧ライン１１０に接続された、供給電圧端子１８８を備える。比較器１８０は、フィードバック・ライン１９０を介して、逐次近似レジスタ（ＳＡＲ）１２０のフィードバック端子１２２にフィードバック信号ＦＢを出力するように構成される。

図２は、図１に示したアナログ・デジタル変換装置における、いくつかの実施形態による容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）の例示的な実装を示す回路図である。Ｃ−ＤＡＣ変換器１４０は、Ｎ個のデジタル・アナログ（ＤＡＣ）キャパシタンス、１４４ａ、１４４ｂ、１４４ｃを備える。本明細書においては、本明細書で開示されるこうした原理が、全てのデジタル・アナログ・キャパシタンスに同様に適用されるので、単一のＤＡＣキャパシタンス、たとえば説明を簡単にするためにＤＡＣキャパシタンス１４４ａなどについて一例として言及すると、参照番号「１４４」のみを使用してＤＡＣキャパシタンスを示すことになり、文字の接尾語は省くことになる。ＤＡＣキャパシタンス１４４ａ、１４４ｂ、１４４ｃの片側は、ＤＡＣ基準ライン１７５に結合される。実施形態によっては、ＤＡＣキャパシタンス１４４ａ、１４４ｂ、１４４ｃの片側は、ＤＡＣ基準ライン１７５に直接接続される。ＤＡＣキャパシタンス１４４のもう一方の側は、関連するＤＡＣスイッチ構成１４３ａ、１４３ｂ、１４３ｃにそれぞれ結合される。本明細書においては、本明細書で開示されるこうした原理が、全てのＤＡＣスイッチに同様に適用されるので、単一のＤＡＣスイッチ構成、たとえば説明を簡単にするためにＤＡＣスイッチ構成１４３ａなどについて一例として言及すると、参照番号「１４３」のみを使用してＤＡＣスイッチ構成を示すことができ、文字の接尾語は省いてもよい。実施形態によっては、ＤＡＣキャパシタンス１４４のもう一方の側は、関連するＤＡＣスイッチ１４３に直接接続される。図２に示した実施形態では、ＤＡＣスイッチ構成１４３ａ、１４３ｂ、１４３ｃは、３つの異なる接続状態にそれぞれ設定できるようにする、Ｎ個の３投式スイッチとして設けられる。ＤＡＣスイッチ構成１４３の例示的な構成を詳細に論じるとき、以下に示す通り、他の実装でも同様の効果を実現することができ、同等な機能をもたらすことができることを理解されたい。事前充電状態では、ＤＡＣスイッチ構成１４３は、（たとえば、ＤＡＣスイッチ１４４ａの場合に示すように）関連するＤＡＣキャパシタンス１４４をＤＡＣ電圧源分岐１３８に結合するように設定される。基準充電状態では、ＤＡＣスイッチ構成１４３は、（たとえば、ＤＡＣスイッチ１４４ｂの場合に示すように）関連するＤＡＣキャパシタンス１４４を基準電圧ライン１３５に結合するように設定される。放電状態では、ＤＡＣスイッチ構成１４４は、（たとえば、ＤＡＣスイッチ１４４ｃの場合に示すように）関連するＤＡＣキャパシタンス１４４を放電ライン１３９に結合するように設定される。

Ｃ−ＤＡＣ変換器１４０は、Ｎ個のデジタル信号入力端子１４２ａ、１４２ｂを備えており、これらの端子は、ＳＡＲ１２０（図２には図示せず）から、デジタル信号ライン１３０ａ、１３０ｂ、１３０ｃのグループ１３０上のデジタル制御信号Ｄ２、ＤＮ−２、ＤＮ−１を受信するように構成される。本明細書においては、本明細書で開示されるこうした原理が、全てのデジタル信号ラインに同様に適用されるので、単一のデジタル信号ライン、たとえば説明を簡単にするためにデジタル信号ライン１３０ａなどについて一例として言及すると、グループの参照番号「１３０」のみを使用してデジタル信号ラインを示すことになり、文字の接尾語は省くことになる。Ｃ−ＤＡＣ変換器１４０は、ＳＡＲユニット１２０から受信したデジタル信号ライン１３０ａ、１３０ｂ、１３０ｃ上のデジタル制御信号を、デジタル信号ライン１３０ａ、１３０ｂ、１３０ｃに関連するＤＡＣスイッチ１４３ａ、１４３ｂ、１４３ｃに送るように構成される。したがって、以下のいくつかの実施形態のより詳細な議論から明らかになるように、たとえば、Ｃ−ＤＡＣ変換器１４０を制御する際にデジタル制御信号を使用して、ＤＡＣスイッチ１４３のスイッチ状態を制御することができる。実施形態によっては、図２に示すように、ＤＡＣスイッチ制御回路１４７ａ、１４７ｂ、１４７ｃが設けられ、逐次近似レジスタ（ＳＡＲ）１２０から受信されたデジタル制御信号Ｄ２、ＤＮ−２、ＤＮ−１を処理し、処理済みのデジタル制御信号としての信号であるデジタル制御信号Ｄ２、ＤＮ−２、ＤＮ−１を、デジタル信号ライン１３０ａ、１３０ｂ、１３０ｃに関連するＤＡＣスイッチ１４３ａ、１４３ｂ、１４３ｃに供給するように構成される。実施形態によっては、処理は、たとえばクロック信号ＣＬＫを考慮に入れて、ＤＡＣスイッチ１４３ａ、１４３ｂ、１４３ｃを不定状態に設定するのを回避する。

一実施形態では、Ｃ−ＤＡＣ変換器１４０の基準電圧端子１４１が、基準電圧ライン１３５上のノード１３４に結合されたフィルタ抵抗１３２およびフィルタ・キャパシタンス１３３を備えるフィルタ構成に結合される。

図３は、図２に示した容量性デジタル・アナログ変換器（ＤＡＣ）における、いくつかの実施形態による３投式スイッチ１４３の一構成の例示的な実装を示す回路図である。ほんの一例として、事前充電状態に設定されたスイッチ構成１４３ａの一構成の実施形態が示してある。ＤＡＣスイッチ構成１４３は、ＣＬＯＳＥ状態にあるときに、ＤＡＣキャパシタンス１４４をＤＡＣ供給電圧分岐１３８に結合するように構成された、事前充電スイッチ１４３１を備える。さらに、ＤＡＣスイッチ構成１４３は、ＣＬＯＳＥ状態にあるときに、ＤＡＣキャパシタンス１４４を基準電圧ライン１３５に結合するように構成された、基準電圧スイッチ１４３２を備える。ＤＡＣスイッチ構成１４３は、ＣＬＯＳＥ状態にあるときに、ＤＡＣキャパシタンス１４４を放電ライン１３９に結合するように構成された、放電スイッチ１４３３を備える。さらに、実施形態によっては、ＤＡＣスイッチ構成１４３は、事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３それぞれの制御端子にデジタル制御信号Ｄを供給するように構成された、デジタル信号ライン１３０の分岐１３０１、１３０２、１３０３を備える。いくつかの実施によれば、ＤＡＣスイッチ構成１４３は、事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３それぞれについて少なくとも１つ、トランジスタを備える。一実施形態では、スイッチ構成１４３ａは、事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３のうち２つのスイッチが同時にＣＬＯＳＥ状態にならないように構成される。デジタル制御信号Ｄを供給するためのデジタル信号ライン１３０に関連して、本明細書で開示され説明される１つのＤＡＣスイッチ構成１４３は、ＤＡＣスイッチ構成１４３ａ、１４３ｂ、１４３ｃについて例示的なものであり、一実施形態では、全てのＤＡＣスイッチ構成のグループについて、容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）１４０に含まれ、３つの状態の間で切り替えるように構成されることを理解されたい。

次に、図４を参照しながら、いくつかの実施形態の動作を開示することになる。図４は、ある期間ＴＣＡＰ全体を通して、図３に示した容量性デジタル・アナログ変換器の実装を動作させて、事前充電段階、基準充電段階、および放電段階を含む作業段階のサイクル４００の処理を受けるときのスイッチの状態を示す時間表である。

例示的なアナログ・デジタル変換器（ＡＤＣ）１００の動作全体を通して、クロック・ライン１１５に供給されるクロック信号ＣＬＫは、ＨＩＧＨレベルとＬＯＷレベルの間で周期的に切り替わる。本明細書において、クロック処理および／または信号処理についての用語「ＨＩＧＨ」レベルおよび「ＬＯＷ」レベルは、特に別段の言及がない限り、単に２つのクロック状態または信号状態をそれぞれ区別するだけのものであり、これらの用語は交換可能に使用することができる。すなわち、説明された動作は、逆の信号処理または混合信号処理、すなわち場合によっては、図４に時刻ｔ０および時刻ｔ４で示したクロック信号ＣＬＫの例に示すように、立下り信号エッジまたは立上り信号エッジで実施することもできる。より具体的には、図４には、時刻ｔ０と時刻ｔ２の間の参照番号４０１で、あるクロック期間ＴＣＬＫが示してある。この例では、クロック信号ＣＬＫは、デューティ・サイクルが５０％であるが、別のデューティ・サイクル値を使用することもできる。クロック信号ＣＬＫを使用して、本明細書に記載の動作を同期する。実施形態によっては、クロック信号ＣＬＫは、逐次近似レジスタ（ＳＡＲ）１２０の動作を同期し、それに応じて、このレジスタは、クロック信号ＣＬＫに同期した容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）１４０にデジタル制御信号Ｄ０、Ｄ１、Ｄ２．．．ＤＮ−２、ＤＮ−１を出力する。実施形態によっては、逐次近似レジスタ（ＳＡＲ）１２０の動作は、別個のクロックなど別のクロック源に同期することができる。たとえば、比較器１８０の動作、ならびに逐次近似レジスタ（ＳＡＲ）１２０の動作に、別のクロック源を使用してもよい。いくつかの実装によれば、ＳＡＲ１２０は、選択装置として動作可能であり、ＤＡＣスイッチ構成１４３ａ、１４３ｂ、１４３ｃを選択して、事前充電段階、基準充電段階、および放電段階の各作業段階のサイクルの処理を受けるように構成される。したがって、いくつかの実装によっては、以下に述べるように、ＤＡＣスイッチ構成１４３ａ、１４３ｂ、１４３ｃのうち選択されたスイッチ構成が、ＳＡＲ１２０からデジタル制御信号を受信してもよい。

時刻ｔ０において、ＤＡＣスイッチ構成１４３の事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３はＯＰＥＮ状態である。クロック信号ＣＬＫに同期されると、逐次近似レジスタ（ＳＡＲ）１２０は、とりわけ、関連するデジタル信号ライン上にデジタル制御信号Ｄを出力する。容量性デジタル・アナログ変換器（Ｃ−ＤＡＣ）１４０、特にデジタル信号ライン１３０に接続するように結合されたスイッチ構成１４３では、デジタル制御信号Ｄが、事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３に分配される。

時刻ｔ１において、選択されたＤＡＣキャパシタンス１４４の事前充電段階、基準充電段階、および放電段階を含む、作業段階のサイクル４００が開始する。事前充電スイッチ１４３１で受信されたデジタル制御信号Ｄによって、事前充電スイッチ１４３１がＣＬＯＳＥ状態に設定される。したがって、事前充電スイッチ１４３１は、供給電圧ライン１１０からＤＡＣ供給電圧分岐１３８および事前充電スイッチ１４３１を介してＤＡＣキャパシタンス１４４に電荷が流れるための接続を実現する。時間間隔４０５において、基準電圧スイッチ１４３２および放電スイッチ１４３３が、開状態であり（図３には図示せず）、その結果、ＤＡＣキャパシタンス１４４は、基準電圧ライン１３５を介して充電を受けることもなく、アースに放電することもない。ＤＡＣキャパシタンス１４４を供給電圧のレベルＶＤＤの近くにまで充電するのに十分長い、ｄｔ１の長さの時間間隔４０５の後、ｔ２において、受信したデジタル制御信号Ｄが、事前充電スイッチ１４３１を制御してＯＰＥＮ状態にする。したがって、事前充電スイッチ１４３１は、電圧源ライン１１０からＤＡＣキャパシタンス１４４を切断する。長さｄｔ２の時間間隔４１０において、ＤＡＣスイッチ構成１４３の事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３はＯＰＥＮ状態である。したがって、２つのスイッチがＣＬＯＳＥ状態でオーバラップすること、およびそれに関連して回路状態が不確定になること、電圧源からアースに流れる短絡回路電流、ならびに装置の安全動作に不都合な他の影響が確実に回避される。いくつかの実施形態によれば、時間間隔４０５の長さｄｔ１と比較して、時間間隔４１０の長さｄｔ２を短くすることができ、この実装を製造する際に使用される製造プロセスの技術的なパラメータが、時間間隔４１０の最短の長さｄｔ２を決定することができる。

時刻ｔ３において、基準電圧スイッチ１４３２で受信されたデジタル制御信号Ｄが、基準電圧スイッチ１４３２を制御してＣＬＯＳＥ状態にする。したがって、基準電圧スイッチ１４３２は、基準電圧源から基準電圧フィルタ構成１３２、１３３、１３４、基準電圧ライン１３５、および基準電圧スイッチ１４３２を介してＤＡＣキャパシタンス１４４に電荷が流れるための接続を実現する。ＤＡＣキャパシタンス１４４を基準電圧のレベルＶＲＥＦにまで充電するのに十分長い、ｄｔ３の長さの時間間隔４１５の後、ｔ４において、受信したデジタル制御信号Ｄが、基準電圧スイッチ１４３２を制御してＯＰＥＮ状態にする。したがって、基準電圧スイッチ１４３２は、基準電圧ライン１３５からＤＡＣキャパシタンス１４４を切断する。長さｄｔ４の時間間隔４２０において、ＤＡＣスイッチ構成１４３の事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３はＯＰＥＮ状態である。したがって、２つのスイッチがＣＬＯＳＥ状態でオーバラップすること、および回路状態が不確定になること、電圧源からアースに流れる短絡回路電流、ならびに装置の安全動作に不都合な他の影響が確実に回避される。時間間隔４０５の長さｄｔ１と比較して、時間間隔４１０の長さｄｔ４を短くすることができる。

時刻ｔ５において、放電スイッチ１４３３で受信されたデジタル制御信号Ｄ２が、放電スイッチ１４３３を制御してＣＬＯＳＥ状態にする。したがって、放電スイッチ１４３３は、ＤＡＣキャパシタンス１４４から放電スイッチ１４３３および放電ライン１３９を介してアース１０１に電荷が流れるための接続を実現する。実装によっては、アース以外の何か他のバイアス電圧レベルに放電を実行してもよい。実施形態によっては、図示してはいないが、充電に関して本明細書において開示される原理は、放電にも適用することができる。したがって、２つ以上の段階で様々な電位に放電が実行される。たとえば、第１の放電段階では、バイアス電圧レベルに放電が実行され、次いで第２の放電段階では、バイアス電圧レベルとは異なるアース電圧レベルに放電が実行される。ＤＡＣキャパシタンス１４４をアースでのバイアス電圧レベルの近くにまで放電するのに十分長い、ｄｔ５の長さの時間間隔４２５の後、ｔ６において、受信したデジタル制御信号Ｄが、放電スイッチ１４３３を制御してＯＰＥＮ状態にする。したがって、放電スイッチ１４３３は、アース１０１からＤＡＣキャパシタンス１４４を切断する。長さｄｔ６の時間間隔４３０において、ＤＡＣスイッチ構成１４３の事前充電スイッチ１４３１、基準電圧スイッチ１４３２、および放電スイッチ１４３３はＯＰＥＮ状態である。したがって、２つのスイッチがＣＬＯＳＥ状態でオーバラップすること、および回路状態が不確定になること、電圧源からアースに流れる短絡回路電流、ならびに装置の安全動作に不都合な他の影響が確実に回避される。時間間隔４０５の長さｄｔ１と比較して、時間間隔４３０の長さｄｔ６を短くすることができる。

時刻ｔ７において、ＤＡＣキャパシタンス１４４ａの事前充電、基準充電、および放電の作業段階の別サイクル４００が開始してこのサイクルを繰り返し、これは、時刻ｔ１で開始し、期間ＴＣＡＰの間実行される。実施形態によっては、たとえば、図４に示した実装の場合のように、デジタル・アナログ（ＤＡＣ）キャパシタンス１４４ａの事前充電が、クロック信号ＣＬＫのある期間ＴＣＬＫ４０１において完了する。対照的に、基準電圧ＶＲＥＦのレベルへの充電が、クロック期間ＴＣＬＫ４０１の倍数で完了する。したがって、実装に必要性に応じて、電流の流れを最適化することができる。具体的には、ある相対的に強いパルスで、電圧源から電流を引いてきて、基準電圧源から電流を引いてくる前に既に事前充電している間に、基準電圧レベルに必要となるＤＡＣキャパシタンス１４４ａ上の充電のほとんどを供給することができる。したがって、ＤＡＣキャパシタンス１４４を基準電圧レベルにまで充電するには、基準電圧源から引いてくる電流が少なくて済み、基準電圧源からの電流の流れに関連する欠点がこのように回避される。

一実施形態では、供給電圧ＶＤＤのレベルの近く、またはちょうど供給電圧ＶＤＤのレベルにまでＤＡＣキャパシタンス１４４を事前充電することにより、基準電圧ライン１３５に結合された基準電圧源からの必要以上の充電の流れが回避されるが、それというのも、ＤＡＣキャパシタンス１４４の事前充電電圧レベルが、基準電圧源の基準電圧レベルＶＲＥＦとは異なる程度にしか、電荷が流れないからである。

図５は、図３に示した例示的な実装の変形形態を示す図であり、この変形形態はさらに、いくつかの実施形態による電圧レベル回路を備える。電圧レベル回路は、電圧源ライン１１０とＤＡＣ電圧源分岐１３８の間に結合されたソースフォロア１３７を備える。さらに、電圧レベル回路は、基準電圧ライン１３５上のノード１３４とソースフォロア１３７との間に接続された電源制御ライン１３６を備える。電圧レベル回路は、供給電圧レベルＶＤＤとは異なる電圧レベルにまで、ＤＡＣキャパシタンス１４４の事前充電を実行できるようにする機能を、前述の実施形態に提供する。したがって、供給電圧レベルＶＤＤに関係なく、この装置は、基準電圧ＶＲＥＦのレベルに近い、または基準電圧ＶＲＥＦのレベルにほぼ等しい、事前充電電圧のレベルを達成するように構成することができる。少なくとも１つの効果は、基準電圧源上の基準充電電流負荷が特に低いことでもよい。

図６は、図３に示した例示的な実装のさらに別の変形形態を示す図であり、この変形形態は、いくつかの実施形態によるタイミング回路を備える。このタイミング回路は、デジタル信号ライン１３０と、容量性スイッチ構成１４３によく似ている容量性スイッチ構成６４３との間に結合されたタイミング・ブロック６００で示してある。いくつかの実施によれば、前述のＡＤＣ１００のＣ−ＤＡＣ変換器１４０では、容量性スイッチ構成６４３が、容量性スイッチ構成１４３に取って代わることができることを理解されたい。以下に説明するように、いくつかの実施形態によれば、タイミング・ブロック６００は、ＳＡＲ１２０から供給されるデジタル制御信号Ｄを処理し、デジタル制御信号Ｄを処理した結果として、イネーブル信号を容量性スイッチ構成６４３に供給するように構成される。本明細書において、「処理」という用語は、少なくとも、デジタル制御信号Ｄを複数の信号経路上に分配すること、デジタル制御信号Ｄに論理演算（たとえば、ＮＯＴ演算、ＡＮＤ演算など）を実行すること、およびデジタル制御信号Ｄの遅延のうちの１つまたは複数を意味することができる。

容量性スイッチ構成６４３は、事前充電スイッチ６４３１、基準電圧スイッチ６４３２、および放電スイッチ６４３３を備える。さらに、容量性スイッチ構成６４３は、事前充電スイッチ６４３１に結合され、制御信号を事前充電スイッチ６４３１に供給するように構成された、事前充電信号分岐６３０１を備える。さらに、容量性スイッチ構成６４３は、基準電圧スイッチ６４３２に結合され、制御信号を基準電圧スイッチ６４３２に供給するように構成された、基準電圧充電信号分岐６３０２を備える。さらに、容量性スイッチ構成６４３は、放電スイッチ６４３３に結合され、制御信号を放電スイッチ６４３３に供給するように構成された、放電信号分岐６３０３を備える。例示的な一実装によれば、容量性スイッチ構成６４３は、イネーブル信号の制御下のスイッチ、たとえば事前充電スイッチ６４３１、基準電圧スイッチ６４３２、および放電スイッチ６４３３に供給されるイネーブル信号を、ＬＯＷレベルに変更することで、このスイッチを制御してＯＰＥＮ状態にするように構成される。さらに、容量性スイッチ構成６４３は、イネーブル信号をＨＩＧＨレベルに変更することで、制御されたスイッチをＣＬＯＳＥ状態に設定するように構成される。

タイミング・ブロック６００内のタイミング回路は、第１の分岐ノード６０１を備え、デジタル信号ライン１３０の経路は、デジタル信号分岐６１１、６２１、６３１に分岐する。事前充電信号分岐６１１が、事前充電制御ＡＮＤゲート６１０への第１の入力に結合されており、基準電圧充電デジタル信号分岐６２１が、基準電圧充電制御ＡＮＤゲート６２０に結合される。放電デジタル信号分岐６３１は、放電制御信号反転器６３０に結合される。さらに、基準電圧充電デジタル信号分岐６２１は、第２の分岐ノード６０２を備え、ここで、遅延要素６０４への経路が分岐し、この経路は、所定の時間だけ遅延要素６０４に入力されるデジタル制御信号の出力を遅延するように構成される。遅延要素６０４の出力は、事前充電制御信号分岐６０５を介して、事前充電制御信号反転器６０８に結合される。事前充電制御信号反転器６０８の出力は、反転信号ライン６１２を介して、事前充電制御ＡＮＤゲート６１０の第２の出力に結合される。さらに、遅延要素６０４の出力は、遅延信号ライン６２２を介して、基準電圧充電制御ＡＮＤゲート６２０の第２の入力に結合される。

次に、具体的には図４および図６を参照して、タイミング・ブロック６００の動作を簡潔に説明する。時刻ｔ０において、デジタル制御信号Ｄが、ＬＯＷレベルからＨＩＧＨレベルに変化する（図４に参照番号４４１で示す）。したがって、事前充電制御ＡＮＤゲート６１０への第１の入力は、第１のノード６０１および事前充電デジタル信号分岐６１１を介して、ＬＯＷレベルからＨＩＧＨレベルに変化するデジタル制御信号Ｄを受信する。事前充電制御ＡＮＤゲート６１０への第２の入力を考慮すると、デジタル制御信号Ｄは、第２のノード６０２を介して遅延要素６０４にも供給される。しかし、遅延要素６０４は、ＬＯＷレベルからＨＩＧＨレベルへの変化４４１の出力を遅延する。その間に、遅延要素６０４は、分岐６０５を介して、事前充電制御信号反転器６０８に供給されるＬＯＷレベルのデジタル制御信号を出力し続ける。したがって、事前充電制御信号反転器６０８は、反転信号ライン６１２を介して、事前充電制御ＡＮＤゲート６１０の第２の入力にＨＩＧＨレベル信号を出力する。したがって、事前充電制御ＡＮＤゲート６１０は、事前充電スイッチ６４３１へのＨＩＧＨレベルの事前充電イネーブル信号を、事前充電信号分岐６３０１に出力する。したがって、遷移している短い時間間隔ｄｔ６の後、事前充電スイッチ６４３１は、ＣＬＯＳＥ状態に設定され、時刻ｔ１において、作業段階の１サイクル４００の動作が開始するが、それというのも、電源ライン１１０から、事前充電スイッチ６４３１を介して、ＤＡＣキャパシタンス１４４に電荷が流れ始めるからである。

時刻ｔ２において、遅延要素６０４は、遅延時間間隔ｄｔ１が終了した後に、ＬＯＷレベルからＨＩＧＨレベルへの信号変化を出力する。したがって、事前充電制御信号反転器６０８は、ＨＩＧＨレベルでの信号を受信し、事前充電制御ＡＮＤゲート６１０の第２の入力にＬＯＷレベル信号を出力する。したがって、事前充電制御ＡＮＤゲート６１０は、事前充電スイッチ６４３１へのＬＯＷレベルの事前充電イネーブル信号を、事前充電信号分岐６３０１に出力する。したがって、事前充電スイッチ６４３１は、ＯＰＥＮ状態に設定され、充電が終了して、電源ライン１１０からＤＡＣキャパシタンス１４４に流れる。

やはり時刻ｔ２において、基準電圧充電制御ＡＮＤゲート６２０の第２の入力が、遅延要素６０４から出力されるときにＬＯＷレベルからＨＩＧＨレベルに変化するイネーブル信号を受信する。したがって、基準電圧充電制御ＡＮＤゲート６２０は、基準電圧スイッチ６４３２に対する基準電圧充電イネーブル信号のＬＯＷレベルからＨＩＧＨレベルへの変化を、基準電圧充電信号分岐６３０２に出力する。したがって、基準電圧スイッチ６４３２はＣＬＯＳＥ状態に設定される。

時刻ｔ３において、遷移時間間隔ｄｔ２が終了した後に、事前充電スイッチ６４３１での切替え状態が完了する。所定の遅延時間間隔ｄｔ１が十分に長かったと仮定すれば、時刻ｔ３のこの時点において、ＤＡＣキャパシタンス１４４が充電されて、供給電圧ＶＤＤのレベルになる。

さらに、時刻ｔ３において、遷移時間間隔ｄｔ２が終了した後に、基準電圧スイッチ６４３２での切替え状態が完了する。ＤＡＣキャパシタンス上の電圧レベルが基準電圧レベルＶＲＥＦよりも低いと仮定すれば、基準電圧源から、基準電圧フィルタ構成１３２、１３３、１３４、基準電圧ライン１３５、および基準電圧スイッチ６４３２を介して、ＤＡＣキャパシタンス１４４に電荷が流れる。

時刻ｔ４において、デジタル制御信号Ｄが、ＨＩＧＨレベルからＬＯＷレベルに変化する（図４に参照番号４４２で示す）。したがって、基準電圧充電制御ＡＮＤゲート６２０の第１の入力は、基準電圧充電デジタル信号分岐６２１を介して、ＨＩＧＨレベルからＬＯＷレベルに変化するデジタル制御信号Ｄを受信する。したがって、基準電圧充電制御ＡＮＤゲート６２０は、基準電圧スイッチ６４３２に対する基準電圧充電イネーブル信号のＨＩＧＨレベルからＬＯＷレベルへの変化を、基準電圧充電信号分岐６３０２に出力する。したがって、基準電圧スイッチ６４３２はＯＰＥＮ状態に設定される。

さらに、時刻ｔ４において、放電制御信号反転器６３０は、第１のノードおよび放電デジタル信号分岐６３１を介して、ＨＩＧＨレベルからＬＯＷレベルに変化するデジタル制御信号Ｄを受信する。したがって、放電制御信号反転器６３０は、放電スイッチ６４３３に対するＨＩＧＨレベルの放電制御信号を、放電信号分岐６３０３に出力する。

時刻ｔ５において、遷移時間間隔ｄｔ４が終了した後に、基準電圧スイッチ６４３２での切替え状態が完了する。時間間隔ｄｔ３が十分に長かったと仮定すれば、時刻ｔ５のこの時点において、ＤＡＣキャパシタンス１４４が充電されて、基準電圧ＶＲＥＦのレベルになる。

さらに、時刻ｔ５において、遷移時間間隔ｄｔ４が終了した後に、基準電圧スイッチ６４３３での切替え状態が完了し、放電スイッチ６４３３がＣＬＯＳＥ状態に設定され、ＤＡＣキャパシタンス１４４から、放電スイッチ６４３３および放電ライン１３９を介して、アース１０１に電荷が流れる。

時刻ｔ６において、デジタル制御信号Ｄが、やはりＬＯＷレベルからＨＩＧＨレベルに変化する（図４に参照番号４４３で示す）。遷移時間間隔ｄｔ６が終了した後に、結果として、放電スイッチ６４３３での切替えが完了する。同様に、充電および放電のサイクルの始まりに関して先に述べた、事前充電スイッチ６４３１での切替えが完了する。

遷移している短い時間間隔ｄｔ６の後、作業段階の１サイクル４００が完了する。

選択されたＤＡＣキャパシタンス１４４を動作させるための、スイッチ構成１４３、６４３のタイミング制御の他の実装は、本開示の範囲内にある。実施形態によっては、先に開示された回路の回路素子は全て、同じ製造技術で製造されて、集積回路チップなど装置のそれぞれの実施形態を実装するのに使用される製造技術に関係なく、所与の回路設計の時間および温度に依存する一貫した挙動を実現する。

代替実施形態によっては、充電段階に関して先に開示された原理が放電段階にも適用され、したがって、この放電段階は、事前放電および放電を、単独で、または事前充電および充電を包含する充電段階と組み合わせて包含し、本開示の範囲内にあることを理解されたい。したがって、実施形態によっては、容量性スイッチ構成は、それぞれのキャパシタンスを事前放電することに関連するスイッチ制御回路を備えるように構成される。

いくつかの実施形態による一態様では、この記述により、アナログ・デジタル変換、具体的にはアナログ・デジタル変換用の回路を動作させる際に使用するための方法が説明されている。この回路は、複数のデジタル・アナログ（ＤＡＣ）キャパシタンスにおいて、少なくとも１つのＤＡＣキャパシタンスを含む。一実施形態は、第１の充電電圧レベルに設定された第１の電圧源を、この少なくとも１つのＤＡＣキャパシタンスに切り替えるステップを含む。少なくとも１つの効果は、ＤＡＣキャパシタンスが、場合によっては第１の充電電圧レベルで事前充電または事前放電され、事前充電の場合には、第１の電圧源から少なくとも１つのＤＡＣキャパシタンスに電荷が流れ、または事前放電の場合には、少なくとも１つのＤＡＣキャパシタンスから第１の電圧源に電荷が流れることでもよい（したがって、第１の電圧源は「第１の電圧低下」を生じる）。一実施形態では、たとえば事前充電の場合、第１の電圧源は供給電圧源である。少なくとも１つの効果は、供給電圧源から充電電流を引いても、他の電圧源に悪影響を及ぼさないことでもよい。実施形態によっては、事前放電の場合、第１の充電電圧レベルとしての事前放電電圧レベルに事前放電電圧端子が設定されることにより、少なくとも１つのＤＡＣキャパシタンスと第１の電圧源との結合が実行される。一実施形態は、少なくとも１つのＤＡＣキャパシタンスから第１の電圧源を分離するステップを含む。少なくとも１つの効果は、少なくとも１つのＤＡＣキャパシタンスの電圧が、第１の充電電圧レベルに保持されることでもよい。一実施形態は、基準電圧レベルに設定された第２の電圧源を、この少なくとも１つのＤＡＣキャパシタンスに切り替えるステップを含む。実施形態によっては、事前放電および放電を実装することで、基準電圧レベルは、事前放電電圧レベルとは異なる放電電圧レベルである。実施形態によっては、放電電圧レベルはアースになる。少なくとも１つの効果は、少なくとも１つのＤＡＣキャパシタンスが、場合によっては基準電圧レベルで充電または放電され、充電の場合には、第２の電圧源から少なくとも１つのＤＡＣキャパシタンスに電荷が流れ、または放電の場合には、少なくとも１つのＤＡＣキャパシタンスから第２の電圧源に電荷が流れることでもよい（したがって、第２の電圧源は「第２の電圧低下」を生じる）。一実施形態では、第２の電圧源は基準電圧源である。少なくとも１つの効果は、第１の電圧源のみが使用される場合よりも高い確度で、基準電圧レベルなど所定の電圧レベルを保持できることでもよい。

一実施形態は、少なくとも１つのＤＡＣキャパシタンスから第２の電圧源を分離するステップを含む。少なくとも１つの効果は、ＤＡＣキャパシタンスの電圧が、第２の電圧レベルに保持されることでもよい。一実施形態は、少なくとも１つのＤＡＣキャパシタンスを、放電電圧レベルに設定された放電端子に切り替えるステップを含む。少なくとも１つの効果は、サンプルアンドホールド回路の以前のサンプリング・サイクル中に収集された電荷が、ＤＡＣキャパシタンスから放電されることでもよい。

一実施形態では、それぞれの切替えは、事前充電段階、基準充電段階、および放電段階を含む一連の作業段階における、互いに異なる作業段階に入ることを示す。一実施形態では、任意の２つの作業段階の間にオーバラップはない。一実施形態は、事前充電電圧レベルを基準電圧レベルに設定するステップを含む。少なくとも１つの効果は、基準充電段階において、少なくとも１つのＤＡＣキャパシタンスに電荷が流れないことでもよい。

実装によっては、充電と放電の両方が、それぞれ事前充電および事前放電を含む。したがって、充電で使用するための第１の基準電圧源、および放電で使用するための第２の基準電圧源が設けられ、互いに異なる電圧レベルに設定される。たとえば、前述の通り、第１の基準電圧レベルは基準電圧レベルであり、第２の基準電圧レベル、すなわち放電電圧レベルはアース電圧のレベルである。さらに、実施形態によっては、事前充電で使用するように構成された第１の電圧源、および事前放電で使用するように構成された第１の電圧源は、同じ電圧レベルに設定された同じ第１の電圧源である。しかし、実施形態によっては、事前充電で使用するように構成された第１の電圧源、および事前放電で使用するように構成された別の第１の電圧源は、別々に設けられ、互いに異なる電圧レベルに設定される。

一実施形態は、供給電圧レベルから、事前充電電圧レベルを導出するステップを含む。少なくとも１つの効果は、基準電圧源が、ＤＡＣキャパシタンスを事前充電することによって影響されないことでもよい。基準電圧への不要な影響を補償するために通常設けられるバッファは、これを省くことができ、または従来よりも狭い面積で設計することができる。一実施形態では、供給電圧レベルは基準電圧レベルである。少なくとも１つの効果は、基準充電段階において、基準電圧源からの電流の流れが回避されることでもよいが、それというのも、事前充電段階においては、ＤＡＣキャパシタンスが、供給電圧源の確度で基準電圧レベルに既に充電されているからである。

一実施形態は、少なくとも１つのＤＡＣキャパシタンスに一連の作業段階を選択的に適用するための切替えを制御するステップを含む。同時には必要とならないＤＡＣキャパシタンスの事前充電、充電、および放電に関連する変位電流による電力損失を、こうして回避することができる。一実施形態は、周期的なパターンを有するクロック信号を供給するステップと、このクロック信号への切替えおよび／または分離を同期するステップとを含む。したがって、各作業段階はクロック信号の倍数であり、各作業段階のいずれかに入るための切替えは、クロック信号に同期することができる。一実施形態では、基準充電段階の持続時間は、事前充電段階の持続時間の数倍分だけ継続する。

この記述は、いくつかの実施形態による一態様では、アナログ・デジタル変換で使用するための装置を説明する。一実施形態は、基準電圧に設定するように構成された基準電圧端子と、この基準電圧端子に切替え可能に結合された少なくとも１つのデジタル・アナログ（ＤＡＣ）キャパシタンスと、少なくとも１つのＤＡＣキャパシタンスに結合され、少なくとも１つのＤＡＣキャパシタンスを選択的に切り替えて、基準電圧を受けるように構成された選択装置と、少なくとも１つのＤＡＣキャパシタンスに結合され、基準電圧を受けるように選択された少なくとも１つのＤＡＣキャパシタンス上に蓄えられた蓄積電荷を表すＤＡＣ電圧を出力するように構成されたバイアス端子と、供給電圧に設定するように構成された供給電圧端子とを備え、少なくとも１つのＤＡＣキャパシタンスが供給電圧端子に切替え可能に結合される。少なくとも１つの効果は、少なくとも１つのＤＡＣキャパシタンスに基準電圧が印加されているときに、装置がＤＡＣ電圧を供給することでもよい。実施形態によっては、この装置は、少なくとも事前放電段階および最終放電段階を含む複数の段階で、少なくとも１つのデジタル・アナログ変換器（ＤＡＣ）のキャパシタンスを放電するように構成される。ＤＡＣキャパシタンスを充電することに関して、このセクションで開示した原理を適用すると、第１の放電電圧レベルまで事前放電している間、および第２の放電電圧レベルまで事前放電している間に放電が実行される。

一実施形態は、供給電圧端子と少なくとも１つのＤＡＣキャパシタンスとの間に結合され、供給電圧端子から少なくとも１つのＤＡＣキャパシタンスへの電荷の流れを制御するように構成された事前充電スイッチを備える。少なくとも１つの効果は、供給電圧端子を使用して、ＤＡＣキャパシタンスを事前充電できることでもよい。

一実施形態は、供給電圧端子と事前充電スイッチの間に結合されたバッファを備える。少なくとも１つの効果は、供給電圧レベルとは異なり、かつ／または基準電圧レベルに近い事前充電電圧レベルをバッファが供給して、基準電圧端子を介して引かれる電流を低減し、基準電圧源から多量の電流を引くことの悪影響を回避できることでもよい。一実施形態では、バッファはソースフォロアとして設けられる。したがって、少なくとも１つのＤＡＣキャパシタンスを事前充電するために、また事前充電を制御するために、様々な電圧源を使用することができる。

一実施形態は、少なくとも１つのＤＡＣキャパシタンスに結合され、電流パルスを供給して、少なくとも１つのＤＡＣキャパシタンスを事前充電するように構成されたパルス発生器を備える。実施形態によっては、少なくとも１つの別のパルス発生器が設けられ、その結果、ＤＡＣキャパシタンスのグループがそれぞれ、互いに異なるパルス発生器と連動し、ＤＡＣキャパシタンスの各グループが、少なくとも１つのＤＡＣキャパシタンスを包含し、ＤＡＣキャパシタンスのどの２つのグループも、共通のＤＡＣキャパシタンスを有することはない。一実施形態では、パルス発生器は、事前充電スイッチと同じタイプの回路素子から構成される。少なくとも１つの効果は、装置性能の依存性、たとえば装置を製造する際に使用されるプロセス技術、装置の動作温度、装置の動作電圧などへの依存性が、パルス発生器および事前充電スイッチにとって同じであることでもよい。様々な依存性を補償するための追加の補償回路を使用しなくても済む。一実施形態では、パルス発生器は、長さが基準電圧とは無関係の事前充電電流パルスを生成するように構成することができる。一実施形態では、パルス発生器は、少なくとも１つのＤＡＣキャパシタンスのうちのいくつかを事前充電するように構成される。一実施形態では、パルス発生器は、少なくとも１つのＤＡＣキャパシタンスのうちの全てのＤＡＣキャパシタンスを事前充電するように構成される。一実施形態では、パルス発生器は、事前充電パルスの持続時間を制御するように構成される。少なくとも１つの効果は、事前充電パルスの幅をデジタル処理で制御できることでもよい。

一実施形態は、周期的なパターンを有するクロック信号を供給するように構成され、事前充電スイッチに結合されて、事前充電スイッチの制御に作用する信号発生器を備える。実施形態によっては、少なくとも１つの別の信号発生器が設けられ、その結果、ＤＡＣキャパシタンスのグループがそれぞれ、互いに異なる信号発生器と連動し、ＤＡＣキャパシタンスの各グループが、少なくとも１つのＤＡＣキャパシタンスを包含し、ＤＡＣキャパシタンスのどの２つのグループも、共通のＤＡＣキャパシタンスを有することはない。少なくとも１つの効果は、ＤＡＣキャパシタンスが事前充電される事前充電段階を実装できることでもよい。一実施形態は、クロック発生器と事前充電スイッチの間に結合されて、事前充電スイッチの制御に作用し、基準電圧端子からＤＡＣキャパシタンスへの電流の流れを遅延するように構成された遅延要素を備える。少なくとも１つの効果は、単一のスイッチ制御信号によって複数のスイッチを連続してアドレスすることができ、遅延要素が、連続して制御される２つのスイッチの切替えの間に遅延をもたらすことでもよい。遅延の持続時間を使用して、ＤＡＣキャパシタンスを事前充電することができ、それにより、基準電圧端子から流れる電荷の量を低減することができる。

この記述は、いくつかの実施形態による一態様では、アナログ・デジタル変換で使用するための機器を説明する。一実施形態は、入力電圧を受けるように構成された入力電圧端子と、ＤＡＣ端子においてＤＡＣ電圧を供給するように構成されたデジタル・アナログ（ＤＡＣ）装置と、入力電圧端子およびＤＡＣ端子に結合され、制御出力信号を供給するように構成された制御出力を有する比較器とを備え、本明細書において開示される実施形態のうち任意の実施形態によるＤＡＣ装置が設けられる。少なくとも１つの効果は、この機器が動作して、比較器の制御出力において、入力電圧端子で供給される入力電圧を、入力電圧のレベルを表すデジタル制御信号に供給することでもよい。

本明細書において、「例示的」という用語は、代表例、具体例、または例証としての働きをもつことを意味するために本明細書で使用される。本明細書で「例示的」と記述されたいかなる態様または設計も、必ずしも好ましいものとして、または他の態様もしくは設計に勝って有利であると解釈されるものではない。むしろ、例示的という用語を使用することは、具体的に概念および技法を提示するものである。本明細書において、たとえば「技法」という用語は、本明細書に記載の文脈が示すように、１つまたは複数の装置、機器、システム、方法、製品、および／またはコンピュータ読取り可能な命令を指してもよい。本明細書において、「または」という用語は、排他的な「または」ではなく、包含的な「または」を意味するものである。すなわち、別段の指定がない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを利用する」は、自然な包含的置換のいずれをも意味するものである。すなわち、ＸがＡを利用する場合である。本明細書において、本出願および添付の特許請求の範囲で使用される冠詞としての「ａ」および「ａｎ」という用語は一般に、別段の指定がない限り、または単数形を指すと文脈から明らかでない限り、「１つまたは複数」を意味するものと解釈すべきである。本明細書において、「結合された」および「接続された」という用語は、様々な用語がどのように結びついているかを説明するのに使用されてきた。このように説明してきた様々な要素の結びつきは、直接的でもよく、間接的でもよい。

態様によっては、機器との関連で説明してきたが、これらの態様はまた、対応する機能性の説明を示し、ブロックまたは装置が、機能の機能性もしくは特徴に対応する。同様に、機能性との関連で説明される態様はまた、対応するブロックもしくはアイテム、または対応する機器の特徴の説明を示す。本明細書に記載の様々な実施形態の特徴は、特に具体的な記載のない限り、互いに組み合わせてもよいことを理解されたい。本明細書において特定の実施形態を例示し、説明してきたが、様々な代替実装および／または同等な実装を、図示して説明した特定の実施形態の代わりとしてもよいことが当業者には理解されよう。本出願は、本明細書において議論した特定の実施形態の任意の改変形態または変形形態を包含するものである。本発明は、特許請求の範囲およびその均等物によってのみ限定されるものである。本明細書において論じた例示的な実装／実施形態は、様々な構成要素を組み合わせてもよい。本明細書における実装は、例示的な実施形態に関して説明してある。しかし、実装の個々の態様は、別々に特許請求してもよく、また様々な実施形態の特徴のうち１つまたは複数を組み合わせてもよいことを理解すべきである。場合によっては、よく知られた特徴を省いて、または簡略化して、例示的な実装の説明を明らかにする。例示的な実装の上記説明では、説明するために、具体的な数、材料構成、および他の詳細について述べて、特許請求の範囲に記載の本発明をよりよく説明する。しかし、特許請求される本発明は、本明細書に記載の例示的な詳細とは異なる詳細を使用して実施してもよいことが、当業者には明白になろう。発明者は、説明した例示的な実施形態／実装を、本質的には例示的なものであると考える。発明者は、これら例示的な実施形態／実装が、添付特許請求の範囲に記載の範囲を限定するものとは考えていない。むしろ、発明者は、特許請求される本発明が、現在または将来の他の技術とともに、他の方式で実施され、また実装されてもよいことを企図してきた。実施形態／実装、および方法／プロセスを説明する順序は、限定的なものと解釈するものではなく、説明された任意の数の実装およびプロセスを組み合わせてもよい。たとえば、いくつかの実装が、第１および第２の機能に関して先に説明されたとき、例示されていない他の実装は、第１の機能（第２の機能ではなく）のみを含んでもよく、または第１の機能（第２の機能ではなく）のみを含んでもよい。先に開示した概念の他の置換えおよび組合せも、本開示内にあるものと企図されている。本開示は、こうした全ての修正形態および変更形態を含み、以下の特許請求の範囲に記載の範囲によってのみ限定される。上記構成要素（たとえば、要素および／またはリソース）によって実行される様々な機能を考慮すると、本明細書で示した本開示の例示的な実装での機能を実行する開示された構造とは構造的に同等ではないが、こうした構成要素を記述するのに使用される用語は、別段の定めがない限り、（たとえば、機能的に同等な）説明された構成要素の指定された機能を実行する任意の構成要素に対応するものである。

１００ アナログ・デジタル変換器
１０１ アース（接地）
１１０ 供給電圧ライン
１３０ デジタル信号ライン
１３２ フィルタ抵抗
１３３ フィルタ・キャパシタンス
１３５ 基準電圧ライン
１４０ デジタル・アナログ変換器
１４１ 基準電圧端子
１４３ ＤＡＣスイッチ
１４４ デジタル・アナログ・キャパシタンス
１４６ ＤＡＣバイアス端子
１８０ 比較器
６０４ 遅延要素
６４３ 容量性スイッチ構成
１４３１ 事前充電スイッチ
１４３２ 基準電圧スイッチ
１４３３ 放電スイッチ
６４３１ 事前充電スイッチ
６４３２ 基準電圧スイッチ
６４３３ 放電スイッチ

Claims (16)

1. アナログ・デジタル変換回路を動作させる方法であって、前記アナログ・デジタル変換回路が、複数のデジタル・アナログ（ＤＡＣ）キャパシタンスにおいて、少なくとも１つのＤＡＣキャパシタンスを含み、前記方法が、
   供給電圧レベルに結合された充電電圧スイッチであって、充電電圧レベルに設定されるよう構成される充電電圧スイッチの供給電圧端子から前記充電電圧レベルを導出するステップであって、前記充電電圧レベルが、前記供給電圧レベルおよび前記充電電圧スイッチの基準電圧端子に供給される基準電圧レベルに基づいて設定されている、ステップと、
   前記少なくとも１つのＤＡＣキャパシタンスを前記充電電圧レベルに設定された第１の電圧源に切り替えるステップと、
   前記第１の電圧源から前記少なくとも１つのＤＡＣキャパシタンスを分離するステップと、
   前記少なくとも１つのＤＡＣキャパシタンスを前記基準電圧レベルに設定された第２の電圧源に切り替えるステップと、
   前記第２の電圧源から前記少なくとも１つのＤＡＣキャパシタンスを分離するステップと、
   前記少なくとも１つのＤＡＣキャパシタンスを放電電圧レベルに設定された第３の電圧源に切り替えるステップと、
   を含み、
   前記少なくとも１つのＤＡＣキャパシタンスを前記第１の電圧源、前記第２の電圧源、および、前記第３の電圧源に切り替えるステップは、前記少なくとも１つのＤＡＣキャパシタンス上に蓄えられた蓄積電荷を表すＤＡＣ電圧に基づいていて、
   前記充電電圧スイッチは、前記供給電圧端子から前記少なくとも１つのＤＡＣキャパシタンスへの電荷の流れを制御するように構成されている、
   方法。
2. 前記充電電圧レベルが、事前充電電圧レベルである、請求項１に記載の方法。
3. それぞれの切り替えるステップが、事前充電段階、基準充電段階、および放電段階を含む一連の作業段階における、互いに異なる作業段階に入ることを示し、任意の２つの作業段階の間にオーバラップがない、請求項１または２に記載の方法。
4. 前記少なくとも１つのＤＡＣキャパシタンスに前記一連の作業段階を選択的に適用するために前記切り替えるステップを制御するステップを含む、請求項３に記載の方法。
5. 前記事前充電電圧レベルを前記基準電圧レベルに設定するステップを含む、請求項２から４のいずれか一項に記載の方法。
6. 周期的なパターンを有するクロック信号を供給するステップと、前記クロック信号への切替えおよび／または分離を同期するステップとを含む、請求項１から５のいずれか一項に記載の方法。
7. 前記基準充電段階の持続時間が、前記事前充電段階の持続時間の数倍分だけ継続する、請求項３から６のいずれか一項に記載の方法。
8. アナログ・デジタル変換で使用するための回路装置であって、
   基準電圧に設定されるように構成された基準電圧端子と、
   供給電圧に設定されるように構成された供給電圧端子と、
   前記供給電圧端子に結合され、前記供給電圧および前記基準電圧に基づく事前充電電圧に設定されるように構成された、事前充電スイッチと、
   放電電圧に設定されるように構成された放電電圧端子と、
   前記基準電圧端子、前記事前充電スイッチ、および、前記放電電圧端子に切替え可能に結合された少なくとも１つのデジタル・アナログ（ＤＡＣ）キャパシタンスと、
   前記少なくとも１つのＤＡＣキャパシタンスに結合され、前記少なくとも１つのＤＡＣキャパシタンスを選択的に切り替えて、
   第１の作業段階における前記基準電圧、
   第２の作業段階における前記事前充電電圧、および
   第３の作業段階における前記放電電圧、
   を受けるように構成された選択装置と、
   前記少なくとも１つのＤＡＣキャパシタンスに結合され、前記少なくとも１つのＤＡＣキャパシタンス上に蓄えられた蓄積電荷を表すＤＡＣ電圧を出力するように構成されたバイアス端子と、
   を備え、
   前記選択装置は、前記少なくとも１つのＤＡＣキャパシタンスを、前記ＤＡＣ電圧に基づいて、前記第１、第２、および第３の作業段階間で選択的に切り替えるように構成されていて、
   前記事前充電スイッチは、前記供給電圧端子と前記少なくとも１つのＤＡＣキャパシタンスとの間に結合され、前記供給電圧端子から前記少なくとも１つのＤＡＣキャパシタンスへの電荷の流れを制御するように構成されている、
   回路装置。
9. 前記供給電圧端子と前記事前充電スイッチの間に結合されたバッファをさらに備える、請求項８に記載の回路装置。
10. 前記少なくとも１つのＤＡＣキャパシタンスに結合され、電流パルスを供給して、前記少なくとも１つのＤＡＣキャパシタンスを事前充電するように構成されたパルス発生器をさらに備える、請求項８または９に記載の回路装置。
11. 前記パルス発生器が、前記事前充電スイッチと同じ製造技術で製造された回路素子から構成される、請求項１０に記載の回路装置。
12. 前記パルス発生器が、前記少なくとも１つのＤＡＣキャパシタンスのうちのいくつかを事前充電するように構成される、請求項１０または１１に記載の回路装置。
13. 前記パルス発生器が、事前充電パルスの持続時間を制御するように構成される、請求項１０から１２のいずれか一項に記載の回路装置。
14. 周期的なパターンを有するクロック信号を供給するように構成され、前記事前充電スイッチに結合されて、前記事前充電スイッチの制御に作用する信号発生器をさらに備える、請求項８に記載の回路装置。
15. クロック発生器と前記事前充電スイッチの間に結合されて、前記事前充電スイッチの制御に作用し、前記基準電圧端子から前記ＤＡＣキャパシタンスへの電流の流れを遅延するように構成された遅延要素をさらに備える、請求項８に記載の回路装置。
16. 入力電圧を受けるように構成された入力電圧端子と、デジタル・アナログ端子においてデジタル・アナログ電圧を供給するように構成されたデジタル・アナログ回路装置と、前記入力電圧端子および前記デジタル・アナログ端子に結合され、制御出力信号を供給するように構成された制御出力を有する比較器とを備え、請求項８から１５のいずれか一項に記載の回路装置によるデジタル・アナログ装置が設けられる、アナログ・デジタル変換機器。

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