JP6237433B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。

このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。

ところで、窒化物半導体を用いた超高周波用デバイスにおいては、デバイスの高出力化を実現するために、電子供給層をＡｌＧａＮに代えて、高い自発分極を有するＩｎＡｌＮが用いられているものがある。ＩｎＡｌＮは薄くても高濃度の２次元電子ガスを誘起できることから高出力性と高周波性を併せ持つ材料として注目されている。

特開２００２−３５９２５６号公報

しかしながら、電子供給層にＩｎＡｌＮを用いたＨＥＭＴは、ＩｎＡｌＮにおける高い自発分極により、電子供給層内部の電界強度が高くなり、特に、ショットキーゲート電極を有するＨＥＭＴでは、ゲートリーク電流を増大させる問題があった。

よって、電子供給層にＩｎＡｌＮを用いたショットキーゲート電極を有するＨＥＭＴにおいて、ゲートリーク電流の低い半導体装置が求められている。

本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上にＩｎＡｌＮを含む材料により形成された第２の半導体層と、前記第２の半導体層の表面の一部を酸化することにより形成された絶縁膜と、前記絶縁膜の上に形成されたゲート電極と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記絶縁膜はＩｎ−Ｏを含んでおり、前記絶縁膜には、Ａｌ−Ｏが、Ｉｎ−Ｏよりも多く存在していることを特徴とする。

開示の半導体装置によれば、電子供給層にＩｎＡｌＮを用いたショットキーゲート電極を有するＨＥＭＴにおいて、ゲートリーク電流を低くすることができる。

電子供給層にＩｎＡｌＮを用いた半導体装置の構造図 図１に示す半導体装置のゲート−ドレイン電圧とゲートリーク電流の相関図 第１の実施の形態における半導体装置の構造図 絶縁膜におけるＸＰＳによる分析結果の図 絶縁膜を形成する際の酸化方法とＡｌ／Ｉｎ比との相関図 第１の実施の形態における半導体装置のゲート電圧とゲートリーク電流との相関図 図１に示される半導体装置のゲート電圧とゲートリーク電流との相関図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第１の実施の形態における半導体装置の製造方法の工程図（５） 第１の実施の形態における半導体装置の製造方法の工程図（６） 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の説明図 第１の実施の形態及び第２の実施の形態における半導体装置の特性の説明図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の製造方法の工程図（４） 第２の実施の形態における半導体装置の製造方法の工程図（５） 第２の実施の形態における半導体装置の製造方法の工程図（６） 第３の実施の形態における半導体デバイスの説明図 第３の実施の形態におけるＰＦＣ回路の回路図 第３の実施の形態における電源装置の回路図 第３の実施の形態における高出力増幅器の構造図

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
最初に、電子供給層にＩｎＡｌＮを用いた半導体装置について図１に基づき説明する。電子供給層にＩｎＡｌＮを用いた半導体装置は、図１に示すように、基板９１０の上に、不図示のバッファ層、ｉ−ＧａＮにより形成された電子走行層９２１、ＡｌＮにより形成された中間層９２２、ＩｎＡｌＮにより形成された電子供給層９２３が積層されている。電子供給層９２３の上には、ゲート電極９３１、ソース電極９３２、ドレイン電極９３３が形成されている。電子供給層９２３が露出しているゲート電極９３１、ソース電極９３２、ドレイン電極９３３が形成されていない領域の電子供給層９２３の上には、ＳｉＮ等により保護膜９４０が形成されている。尚、基板９１０は、半絶縁性のＳｉＣ基板により形成されており、電子走行層９２１において、電子走行層９２１と中間層９２２との界面近傍には、２ＤＥＧ９２１ａが生成されている。

図１に示す構造の半導体装置においては、ゲート電極９３１に０Ｖの電位を印加し、ドレイン電極９３３における電位を高くした場合に、図１における破線矢印に示されるようにゲートリーク電流Ｉ_ｇｌｅａｋが流れる場合がある。このゲートリーク電流Ｉ_ｇｌｅａｋは、図２に示されるように、ゲート−ドレイン電圧Ｖ_ｇｄの上昇に伴い、ゲートリーク電流が指数関数的に上昇する。具体的には、ゲート電極９３１とドレイン電極９３３との間に印加されるゲート逆方向電圧となるゲート−ドレイン電圧が約２０Ｖを超えると、ゲートリーク電流Ｉ_ｇｌｅａｋが急増し指数関数的に増加する。このため、約２０Ｖを超えるようなゲート−ドレイン電圧を印加することができないため、半導体装置を高出力化させることが困難であった。

（半導体装置）
次に、本実施の形態における半導体装置について図３に基づき説明する。本実施の形態における半導体装置は、図３に示すように、基板１０の上に、不図示のバッファ層、ｉ−ＧａＮにより形成された電子走行層２１、ＡｌＮにより形成された中間層２２、ＩｎＡｌＮにより形成された電子供給層２３が積層されている。電子供給層２３の上には、ソース電極３２及びドレイン電極３３が形成されており、ゲート電極３１は、電子供給層２３の上に形成されたゲート絶縁膜となる絶縁膜５０の上に形成されている。電子供給層２３等が露出している領域の電子供給層２３等の上には、ＳｉＮ等により保護膜４０が形成されている。本実施の形態においては、基板１０は、半絶縁性のＳｉＣ基板により形成されており、電子走行層２１と中間層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成されている。尚、本実施の形態においては、電子走行層２１を第１の半導体層、電子供給層２３を第２の半導体層、中間層２２を第３の半導体層と記載する場合がある。

本実施の形態における半導体装置においては、絶縁膜５０は電子供給層２３を酸化することにより形成している。このように、ゲート電極３１の下に絶縁膜５０を形成することにより、ゲート電極３１の直下における絶縁性を高めることができ、ゲートリーク電流を減少させることができ、半導体装置を高出力化させることが可能となる。

本実施の形態においては、絶縁膜５０は電子供給層２３の一部を酸化することにより形成されているが、電子供給層２３はＩｎＡｌＮにより形成されているため、絶縁膜５０は、ＩｎＡｌＮを酸化することにより形成されるＩｎ_２Ｏ_３とＡｌ_２Ｏ_３を含んでいる。ここで、Ｉｎ_２Ｏ_３は、バンドギャップが狭く、ゲートリーク電流を阻止する能力は低く、また、不安定であるため特性にバラツキ等が生じやすく、絶縁膜５０を形成する材料としてはあまり好ましくない。一方、Ａｌ_２Ｏ_３は、バンドギャップが広く、安定的であり、絶縁膜５０を形成する材料として好ましい。よって、絶縁膜５０において高い絶縁性を得るためには、Ａｌ_２Ｏ_３がＩｎ_２Ｏ_３よりも多く含まれていることが好ましい。本実施の形態における半導体装置においては、絶縁膜５０には、Ａｌ_２Ｏ_３がＩｎ_２Ｏ_３よりも多く含まれている。これにより、ゲートリーク電流を低減させ、電流コラプスの発生を抑制することができる。

尚、本実施の形態においては、ゲート電極３１がＴ型ゲート電極の場合について説明したが、Ｔ型ゲート電極に代えて、オーバーハング型ゲート電極や矩形ゲート電極を用いてもよい。本実施の形態においては、形成される絶縁膜５０の厚さは、１ｎｍ以上、５ｎｍ以下が好ましく、更には、１ｎｍ以上、３ｎｍ以下がより好ましい。

（ＩｎＡｌＮの酸化）
ところで、ＩｎＡｌＮ等の窒化物半導体を酸化する方法としては、水蒸気を用いたＨ_２Ｏ酸化、Ｏプラズマ酸化、酸素を用いた熱酸化等がある。酸素を用いた熱酸化では、酸化する際の温度が約６００℃と比較的高温であるため、製造される半導体装置にダメージ等を与えてしまい好ましくない。水蒸気を用いたＨ_２Ｏ酸化及びＯプラズマ酸化は、酸化する際の温度が約３００℃と比較的低温であるため、半導体装置にダメージを与えることなく、半導体装置を製造することができる。

次に、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した酸化物と、Ｏプラズマ酸化により酸化した酸化物についてＸＰＳ（X-ray Photoelectron Spectroscopy）により分析を行った結果について説明する。図４（ａ）は、水蒸気を用いたＨ_２Ｏ酸化によりＩｎＡｌＮを酸化した酸化物についてＸＰＳにより分析を行った結果であり、図４（ｂ）は、Ｏプラズマ酸化によりＩｎＡｌＮを酸化した酸化物についてＸＰＳにより分析を行った結果である。尚、ＩｎＡｌＮを酸化する際の水蒸気を用いたＨ_２Ｏ酸化及びＯプラズマ酸化における温度はともに３００℃である。

図４（ａ）に示されるように、水蒸気を用いたＨ_２Ｏ酸化によりＩｎＡｌＮを酸化した酸化物においては、Ａｌ−ＯがＩｎ−Ｏよりも多く観察されている。一方、図４（ｂ）に示されるように、Ｏプラズマ酸化によりＩｎＡｌＮを酸化した酸化物においては、Ｉｎ−ＯがＡｌ−Ｏよりも多く観察されている。従って、水蒸気を用いたＨ_２Ｏ酸化によりＩｎＡｌＮを酸化した酸化物は、Ｏプラズマ酸化によりＩｎＡｌＮを酸化した酸化物よりも、Ａｌ_２Ｏ_３が多く存在している。従って、絶縁膜５０は、Ｉｎ−ＯがＡｌ−Ｏよりも多く観察されるＯプラズマ酸化よりも、Ａｌ−ＯがＩｎ−Ｏよりも多く観察される水蒸気を用いたＨ_２Ｏ酸化により形成した方が、絶縁性を高くすることができる。

図５は、酸化される前のＩｎＡｌＮ、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した酸化物、ＩｎＡｌＮをＯプラズマ酸化により酸化した酸化物において、これらの酸化領域に含まれるＩｎに対するＡｌの比であるＡｌ／Ｉｎ比を示すものである。尚、ＩｎＡｌＮにおける組成は、Ｉｎ_１７Ａｌ_８３Ｎである。図５に示されるように、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化すること及びＯプラズマ酸化により酸化することにより、ともにＡｌ／Ｉｎ比の値が高くなる。更に、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した酸化物は、ＩｎＡｌＮをＯプラズマ酸化により酸化した場合よりも、Ａｌ／Ｉｎ比の値は高い。即ち、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した酸化物は、ＩｎＡｌＮをＯプラズマ酸化により酸化した酸化物よりもＩｎが減少している。

（水蒸気を用いたＨ_２Ｏ酸化）
次に、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した場合は、ＩｎＡｌＮをＯプラズマ酸化により酸化した場合よりも、Ａｌ／Ｉｎ比の値が高くなることについて説明する。

下記における化１は、Ａｌを水蒸気を用いたＨ_２Ｏ酸化により酸化した場合の化学反応式であり、化２及び化３は、化１に示す化学反応式の反応過程における化学反応式である。また、化４は、Ｉｎを水蒸気を用いたＨ_２Ｏ酸化により酸化した場合の化学反応式であり、化５及び化６は、化４に示す化学反応式の反応過程における化学反応式である。

化１に示されるように、ＩｎＡｌＮに含まれるＡｌを水蒸気を用いたＨ_２Ｏ酸化により酸化することにより、Ａｌ_２Ｏ_３が生成される。この反応は、最初に、化２に示されるように、ＩｎＡｌＮに含まれるＡｌを水蒸気を用いたＨ_２Ｏ酸化により酸化することにより、Ａｌ（ＯＨ）_３が生成され、この後、化３に示されるように、Ａｌ（ＯＨ）_３より脱水反応を経由しＡｌ_２Ｏ_３が生成される。

また、化４に示されるように、ＩｎＡｌＮに含まれるＩｎを水蒸気を用いたＨ_２Ｏ酸化により酸化することにより、Ｉｎ_２Ｏ_３が生成される。この反応は、最初に、化５に示されるように、ＩｎＡｌＮに含まれるＩｎを水蒸気を用いたＨ_２Ｏ酸化により酸化することにより、Ｉｎ（ＯＨ）_３が生成され、この後、化６に示されるように、Ｉｎ（ＯＨ）_３より脱水反応を経由しＩｎ_２Ｏ_３が生成される。

以上のように、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した場合には、水酸化物が生成され、この後、生成された水酸化物より脱水反応を経由して、酸化物が生成される。

ところで、化２において生成されるＡｌ（ＯＨ）_３は固体であるが、化５において生成されるＩｎ（ＯＨ）_３は固相状態が不安定であり気化しやすい。従って、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化する過程においては、Ｉｎの一部が気化するため、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した酸化物に含まれるＩｎが減少する。従って、Ａｌ／Ｉｎ比の値が高くなる。

一方、ＩｎＡｌＮをＯプラズマ酸化により酸化した場合では、Ｉｎ（ＯＨ）_３が生成されないため、Ｉｎが気化等することなく酸化膜内に多く残留する。このため、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化した酸化物においては、ＩｎＡｌＮをＯプラズマ酸化により酸化した酸化物よりも、Ａｌ／Ｉｎ比の値が高くなるものと推察される。

尚、本実施の形態においては、ＩｎＡｌＮを水蒸気を用いたＨ_２Ｏ酸化により酸化しする場合には、基板等を加熱している。この際、窒化物半導体層にダメージを与えることなく、円滑に酸化するためには、１５０℃以上、５５０℃以下が好ましく、更には、２００℃以上、４００℃以下が好ましい。

（半導体装置の特性）
次に、本実施の形態における半導体装置の特性について説明する。図６及び図７は、例えば、ソース電極またはドレイン電極の電位を０Ｖとして、ゲート電極における電位を変化させた場合に流れるゲートリーク電流の電流値の特性を示すものである。図６は、図３に示される本実施の形態における半導体装置の特性を示し、図７は、図１に示される半導体装置の特性を示す。図６及び図７に示されるように、本実施の形態における半導体装置においては、図１に示される半導体装置と比べて、ゲートリーク電流を３桁以上低くすることができ、ゲートリーク電流を低減させることができる。このように、本実施の形態における半導体装置においてゲートリーク電流が低くなるのは、本実施の形態における半導体装置には、ゲート電極３１の直下に絶縁膜５０が形成されているからである。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図８から図１３に基づき説明する。

最初に、図８（ａ）に示すように、基板１０の上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３を順次積層して形成する。尚、本実施の形態においては、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３を窒化物半導体層と記載する場合がある。電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、中間層２２は厚さが約１ｎｍのｉ−ＡｌＮにより形成されており、電子供給層２３は厚さが約１０ｎｍのｉ−Ｉｎ_０．１７Ａｌ_０．８３Ｎにより形成されている。これにより、電子走行層２１と中間層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。尚、基板１０には、半絶縁性のＳｉＣ基板が用いられており、不図示のバッファ層は、ＧａＮやＡｌＧａＮ等により形成されている。

次に、図８（ｂ）に示すように、基板１０の上に形成された窒化物半導体層に素子分離領域６１を形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域６１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｒ等のイオンをレジストパターンの開口部における窒化物半導体層にイオン注入することにより、素子分離領域６１を形成する。尚、素子分離領域６１を形成する際には、基板１０の一部までＡｒ等のイオンを注入してもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図８（ｃ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成した後、開口部７１ａ、７１ｂにおける電子供給層２３の表面の一部を除去する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより。ソース電極３２及びドレイン電極３３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、ＲＩＥ（Reactive Ion Etching）等により、レジストパターン７１が形成されていない領域、即ち、レジストパターン７１の開口部７１ａ、７１ｂにおいて露出している電子供給層２３の表面の一部を除去する。この際行われるＲＩＥにおいては、エッチングガスとして、塩素成分を含むガスが用いられる。

次に、図９（ａ）に示すように、レジストパターン７１を有機溶剤等により除去した後、ソース電極３２及びドレイン電極３３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。具体的には、レジストパターン７１を有機溶剤等により除去した後、電子供給層２３の上に、再度、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。レジストパターン７２は、図に示すように、２層のレジスト層を積層することにより形成されていてもよい。

次に、図９（ｂ）に示すように、レジストパターン７２が形成されている面に、真空蒸着により、Ｔｉ／Ａｌからなる金属多層膜８１を成膜する。具体的には、レジストパターン７２が形成されている面に、真空蒸着によりＴｉ膜を成膜し、成膜されたＴｉ膜の上にＡｌ膜を成膜する。本実施の形態においては、成膜されるＴｉ膜の膜厚は約２０ｎｍであり、Ａｌ膜の膜厚は約２００ｎｍである。

次に、図９（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７２の上に形成されている金属多層膜８１をレジストパターン７２とともに、リフトオフにより除去する。これにより、レジストパターン７２の開口部７２ａ、７２ｂが形成されていた領域において残存している金属多層膜８１により、ソース電極３２及びドレイン電極３３が形成される。この後、５５０℃の温度で熱処理を行うことにより、電子供給層２３とソース電極３２及びドレイン電極３３との間におけるオーミックコンタクトを確立させる。

次に、図１０（ａ）に示すように、電子供給層２３、ソース電極３２及びドレイン電極３３の上に、後述するハードマスクを形成するためのハードマスク用絶縁膜７３を形成する。具体的には、電子供給層２３、ソース電極３２及びドレイン電極３３の上に、プラズマＣＶＤ（Chemical Vapor Deposition）により、膜厚が約２０ｎｍのＳｉＮ膜を成膜することにより、ハードマスク用絶縁膜７３を形成する。ハードマスク用絶縁膜７３をプラズマＣＶＤにより形成する際には、原料ガスとして、例えば、シラン、アンモニア等が用いられる。成膜されたハードマスク用絶縁膜７３の波長６３３ｎｍにおける屈折率は、２．０であり、ストイキオメトリな膜である。

次に、図１０（ｂ）に示すように、ハードマスク用絶縁膜７３の上に、開口部７４ａを有するレジストパターン７４を形成する。具体的には、ハードマスク用絶縁膜７３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部７４ａを有するレジストパターン７４を形成する。尚、レジストパターン７４における開口部７４ａは、幅が約０．５μｍであり、後述する電子供給層２３を酸化することにより形成される絶縁膜５０の大きさと同じ大きさである。

次に、図１０（ｃ）に示すように、レジストパターン７４の開口部７４ａにおけるハードマスク用絶縁膜７３をＲＩＥ等により除去することにより開口部７３ａを形成する。これにより、残存するハードマスク用絶縁膜７３により、開口部７３ａを有するハードマスク７３ｂが形成される。この後、レジストパターン７４は有機溶剤等により除去する。

次に、図１１（ａ）に示すように、ハードマスク７３ｂの開口部７３ａにおいて露出している電子供給層２３の表面を水蒸気を用いたＨ_２Ｏ酸化により酸化することにより絶縁膜５０を形成する。具体的には、ＡＬＤ（Atomic Layer Deposition）装置を用いて、基板温度を３００℃にして、酸化源となる水蒸気（Ｈ_２Ｏ）を供給することにより、ハードマスク７３ｂの開口部７３ａにおける電子供給層２３の表面を酸化して、絶縁膜５０を形成する。このようにして形成される絶縁膜５０は、膜厚が約３ｎｍであり、幅Ｄ１が約０．５μｍである。

次に、図１１（ｂ）に示すように、絶縁膜５０の上に、レジストパターン７５を形成する。具体的には、電子供給層２３、絶縁膜５０、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、絶縁膜５０の上に、レジストパターン７５を形成する。

次に、図１１（ｃ）に示すように、レジストパターン７５が形成されていない領域におけるハードマスク７３ｂをバッファードフッ酸等を用いて除去する。この後、レジストパターン７５は有機溶剤等により除去する。

次に、図１２（ａ）に示すように、電子供給層２３、絶縁膜５０、ソース電極３２及びドレイン電極３３等の上に、パッシベーション膜となる保護膜４０を形成する。具体的には、電子供給層２３、絶縁膜５０、ソース電極３２及びドレイン電極３３等の上に、プラズマＣＶＤにより、膜厚が約５０ｎｍのＳｉＮ膜を成膜することにより、パッシベーション膜となる保護膜４０を形成する。保護膜４０をプラズマＣＶＤにより形成する際には、原料ガスとして、例えば、シラン、アンモニア等が用いられる。成膜された保護膜４０の波長６３３ｎｍにおける屈折率は、２．０であり、ストイキオメトリな膜である。尚、本実施の形態においては、図１１（ａ）に示す工程の後、図１１（ｂ）及び図１１（ｃ）に示す工程を経ることなく、図１２（ａ）に示す工程を行ってもよい。この場合、ＳｉＮにより形成されたハードマスク７３ｂ、絶縁膜５０、ソース電極３２及びドレイン電極３３の上に、ＳｉＮにより保護膜４０が形成される。

次に、図１２（ｂ）に示すように、保護膜４０の上に、開口部７６ａを有するレジストパターン７６を形成する。具体的には、保護膜４０の上に、電子線用レジストを塗布し、電子線描画装置による描画、現像を行うことにより、開口部７６ａを有するレジストパターン７６を形成する。このように形成されたレジストパターン７６の開口部７６ａは、後述するゲート電極３１が形成される領域に対応して形成されており、幅が約０．１５μｍである。

次に、図１２（ｃ）に示すように、レジストパターン７６の開口部７６ａにおける保護膜４０を除去することにより、ゲート電極３１が形成される領域に、開口部４０ａを形成する。具体的には、レジストパターン７６の開口部７６ａにおける保護膜４０をエッチングガスとしてＳＦ_６を用いたドライエッチング等により除去することにより、保護膜４０に開口部４０ａを形成する。この開口部４０ａは、ゲート電極３１が形成される領域に対応して形成されており、幅Ｄ２が約０．１５μｍである。

次に、図１３（ａ）に示すように、レジストパターン７６を有機溶剤等により除去した後、保護膜４０の上にゲート電極３１を形成するためのレジストパターン７７を形成する。このレジストパターン７７は、積層された３層の電子線レジスト層により形成されており、ゲート電極３１が形成される領域に開口部７７ａを有している。具体的には、保護膜４０の上に、電子線レジストを塗布等を繰り返し行うことにより３層の電子線レジスト層を形成し、電子線描画装置による描画、現像を繰り返すことにより、３層の電子線レジスト層に開口部７７ａを形成する。これによりこれにより開口部７７ａを有するレジストパターン７７を形成する。レジストパターン７７における開口部７７ａは、３層の電子線レジストの上から順に、幅が０．８μｍ、１．３μｍ、０．２μｍとなるように形成する。

次に、図１３（ｂ）に示すように、レジストパターン７７が形成されている面に、真空蒸着により、Ｎｉ／Ａｕからなる金属多層膜８２を成膜する。具体的には、レジストパターン７７が形成されている面に、真空蒸着によりＮｉ膜を成膜し、成膜されたＮｉ膜の上にＡｕ膜を成膜する。本実施の形態においては、成膜されるＮｉ膜の膜厚は約１０ｎｍであり、Ａｕ膜の膜厚は約３００ｎｍである。

次に、図１３（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７７の上に形成されている金属多層膜８２をレジストパターン７７とともに、リフトオフにより除去する。これにより、レジストパターン７７の開口部７７ａが形成されていた領域において残存している金属多層膜８２により、ゲート電極３１が形成される。

以上の工程により、本実施の形態における半導体装置を製造することができる。

〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について図１４に基づき説明する。本実施の形態における半導体装置は、図１４に示すように、基板１０の上に、不図示のバッファ層、ｉ−ＧａＮにより形成された電子走行層２１、ＡｌＮにより形成された中間層２２、ＩｎＡｌＮにより形成された電子供給層２３が積層されている。電子供給層２３の上には、ソース電極３２及びドレイン電極３３が形成されており、ゲート電極３１は、電子供給層２３の上に形成されたゲート絶縁膜となる絶縁膜１５０の上のソース電極３２側に形成されている。電子供給層２３等が露出している領域の電子供給層２３等の上には、ＳｉＮ等により保護膜４０が形成されている。尚、基板１０は、半絶縁性のＳｉＣ基板により形成されており、電子走行層２１において、電子走行層２１と中間層２２との界面近傍には、２ＤＥＧ２１ａが生成されている。

本実施の形態における半導体装置においては、絶縁膜１５０は電子供給層２３を酸化することにより形成されているが、ゲート電極３１の直下のみならず、ゲート電極３１からゲート電極３１とドレイン電極３３の途中までの領域にも形成されている。このような絶縁膜１５０を形成することにより、より一層、半導体装置を高出力化させることが可能となる。

ところで、絶縁膜１５０は電子供給層２３を酸化することにより形成されているため、絶縁膜１５０が形成されている領域は、絶縁膜１５０が形成されていない領域と比べて、電子供給層２３の厚さが薄くなっている。電子供給層２３の厚さが薄くなると、その領域の直下における２ＤＥＧ２１ａが減少する。本実施の形態における半導体装置のように、電子走行層２１をｉ−ＧａＮにより形成し、電子供給層２３をＩｎＡｌＮにより形成した場合、電子走行層２１と中間層２２との界面近傍における電子走行層２１には、高濃度の２ＤＥＧ２１ａが生じる。電子走行層２１における２ＤＥＧ２１ａが高濃度である場合には、ドレイン電流を増加させることができる反面、ゲート耐圧やオフ耐圧が低下してしまう。

よって、本実施の形態においては、ゲート電極３１からゲート電極３１とドレイン電極３３の途中まで絶縁膜１５０を形成することにより、絶縁膜１５０が形成された領域における電子供給層２３の厚さを薄くして、発生する２ＤＥＧ２１ａの密度を低くしている。このようにゲート電極３１からゲート電極３１とドレイン電極３３の途中までの領域の直下における２ＤＥＧ２１ａの密度を低くすることにより、ゲート耐圧やオフ耐圧を向上させ、半導体装置を高出力化させることができる。また、図１５に示されるように、空乏層領域１５１を所望の領域まで拡大させることができ、高周波特性を向上させることができる。

図１５は、本実施の形態における半導体装置において、ゲート電極３１に電圧を印加した場合に生じる空乏層領域１５１の広がりを二点鎖線により示したものである。図１５に示されるように、ゲート電極３１とドレイン電極３３との間において、空乏層領域１５１を２ＤＥＧ２１ａが発生している領域まで容易に広げることができる。

尚、本実施の形態では、図１４に示されるように、絶縁膜１５０が形成されていない領域の電子供給層２３の厚さＴ１を１０ｎｍとし、絶縁膜１５０の厚さが３ｎｍである場合、絶縁膜１５０が形成されている領域の電子供給層２３の厚さＴ２は７ｎｍとなる。

次に、図１６に基づき第１の実施の形態における半導体装置と第２の実施の形態における半導体装置の特性について説明する。図１６に示されるように、ゲート−ソース間における容量Ｃ_ｇｓは、第１の実施の形態における半導体装置と第２の実施の形態における半導体装置は、ともに同じであり、５００（ｆＦ／ｍｍ）である。ドレイン−ソース間における容量Ｃ_ｄｓは、第１の実施の形態における半導体装置と第２の実施の形態における半導体装置は、ともに同じであり、１５０（ｆＦ／ｍｍ）である。

一方、ゲート−ドレイン間における容量Ｃ_ｇｄは、第１の実施の形態における半導体装置は、１３０（ｆＦ／ｍｍ）であるのに対し、第２の実施の形態における半導体装置は、１１０（ｆＦ／ｍｍ）である。よって、ゲート−ドレイン間における容量Ｃ_ｇｄは、第１の実施の形態における半導体装置よりも、第２の実施の形態における半導体装置の方が低い。
また、最大発信周波数ｆ_ｍａｘは、第１の実施の形態における半導体装置は、２４０（ＧＨｚ）であるのに対し、第２の実施の形態における半導体装置は、２７０（ＧＨｚ）である。よって、最大発信周波数ｆ_ｍａｘは、第１の実施の形態における半導体装置よりも、第２の実施の形態における半導体装置の方が高い。従って、本実施の形態における半導体装置においては、周波数特性を向上させることができる。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１７から図２２に基づき説明する。

最初に、図１７（ａ）に示すように、基板１０の上に、ＭＯＶＰＥによるエピタキシャル成長により、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３を順次積層して形成する。尚、本実施の形態においては、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３を窒化物半導体層と記載する場合がある。電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、中間層２２は厚さが約１ｎｍのｉ−ＡｌＮにより形成されており、電子供給層２３は厚さが約１０ｎｍのｉ−Ｉｎ_０．１７Ａｌ_０．８３Ｎにより形成されている。これにより、電子走行層２１と中間層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。尚、基板１０には、半絶縁性のＳｉＣ基板が用いられており、不図示のバッファ層は、ＧａＮやＡｌＧａＮ等により形成されている。

次に、図１７（ｂ）に示すように、基板１０の上に形成された窒化物半導体層に素子分離領域６１を形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域６１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｒ等のイオンをレジストパターンの開口部における窒化物半導体層にイオン注入することにより、素子分離領域６１を形成する。尚、素子分離領域６１を形成する際には、基板１０の一部までＡｒ等のイオンを注入してもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図１７（ｃ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成した後、開口部７１ａ、７１ｂにおける電子供給層２３の表面の一部を除去する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより。ソース電極３２及びドレイン電極３３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、ＲＩＥ等により、レジストパターン７１が形成されていない領域、即ち、レジストパターン７１の開口部７１ａ、７１ｂにおいて露出している電子供給層２３の表面の一部を除去する。この際行われるＲＩＥにおいては、エッチングガスとして、塩素成分を含むガスが用いられる。

次に、図１８（ａ）に示すように、レジストパターン７１を有機溶剤等により除去した後、ソース電極３２及びドレイン電極３３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。具体的には、レジストパターン７１を有機溶剤等により除去した後、電子供給層２３の上に、再度、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。レジストパターン７２は、図に示すように、２層のレジスト層を積層することにより形成されていてもよい。

次に、図１８（ｂ）に示すように、レジストパターン７２が形成されている面に、真空蒸着により、Ｔｉ／Ａｌからなる金属多層膜８１を成膜する。具体的には、レジストパターン７２が形成されている面に、真空蒸着によりＴｉ膜を成膜し、成膜されたＴｉ膜の上にＡｌ膜を成膜する。本実施の形態においては、成膜されるＴｉ膜の膜厚は約２０ｎｍであり、Ａｌ膜の膜厚は約２００ｎｍである。

次に、図１８（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７２の上に形成されている金属多層膜８１をレジストパターン７２とともに、リフトオフにより除去する。これにより、レジストパターン７２の開口部７２ａ、７２ｂが形成されていた領域において残存している金属多層膜８１により、ソース電極３２及びドレイン電極３３が形成される。この後、５５０℃の温度で熱処理を行うことにより、電子供給層２３とソース電極３２及びドレイン電極３３との間におけるオーミックコンタクトを確立させる。

次に、図１９（ａ）に示すように、電子供給層２３、ソース電極３２及びドレイン電極３３の上に、後述するハードマスクを形成するためのハードマスク用絶縁膜１７３を形成する。具体的には、電子供給層２３、ソース電極３２及びドレイン電極３３の上に、プラズマＣＶＤにより、膜厚が約２０ｎｍのＳｉＮ膜を成膜することにより、ハードマスク用絶縁膜１７３を形成する。ハードマスク用絶縁膜１７３をプラズマＣＶＤにより形成する際には、原料ガスとして、例えば、シラン、アンモニア等が用いられる。成膜されたハードマスク用絶縁膜１７３の波長６３３ｎｍにおける屈折率は、２．０であり、ストイキオメトリな膜である。

次に、図１９（ｂ）に示すように、ハードマスク用絶縁膜１７３の上に、開口部１７４ａを有するレジストパターン１７４を形成する。具体的には、ハードマスク用絶縁膜１７３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部１７４ａを有するレジストパターン１７４を形成する。尚、レジストパターン１７４における開口部１７４ａは、幅が約１．０μｍであり、後述する電子供給層２３を酸化することにより形成される絶縁膜１５０の大きさと同じ大きさである。本実施の形態においては、絶縁膜１５０は、ゲート電極３１の直下よりドレイン電極３３側に一部広がるように形成される。

次に、図１９（ｃ）に示すように、レジストパターン１７４の開口部１７４ａにおけるハードマスク用絶縁膜１７３をＲＩＥ等により除去することにより開口部１７３ａを形成する。これにより、残存するハードマスク用絶縁膜１７３により、開口部１７３ａを有するハードマスク１７３ｂが形成される。この後、レジストパターン１７４は有機溶剤等により除去する。

次に、図２０（ａ）に示すように、ハードマスク１７３ｂの開口部１７３ａにおいて露出している電子供給層２３の表面を水蒸気を用いたＨ_２Ｏ酸化により酸化することにより絶縁膜１５０を形成する。具体的には、ＡＬＤ装置を用いて、基板温度を３００℃にして、酸化源となる水蒸気（Ｈ_２Ｏ）を供給することにより、ハードマスク１７３ｂの開口部１７３ａにおける電子供給層２３の表面を酸化して、絶縁膜１５０を形成する。このようにして形成される絶縁膜１５０は、膜厚が約３ｎｍであり、幅Ｄ３が約１．０μｍであり、ゲート電極３１の直下よりドレイン電極３３側に一部広がるように形成される。

次に、図２０（ｂ）に示すように、絶縁膜１５０の上に、レジストパターン１７５を形成する。具体的には、電子供給層２３、絶縁膜１５０、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、絶縁膜１５０の上に、レジストパターン１７５を形成する。

次に、図２０（ｃ）に示すように、レジストパターン１７５が形成されていない領域におけるハードマスク１７３ｂをバッファードフッ酸等を用いて除去する。この後、レジストパターン１７５は有機溶剤等により除去する。

次に、図２１（ａ）に示すように、電子供給層２３、絶縁膜１５０、ソース電極３２及びドレイン電極３３等の上に、パッシベーション膜となる保護膜４０を形成する。具体的には、電子供給層２３、絶縁膜１５０、ソース電極３２及びドレイン電極３３等の上に、プラズマＣＶＤにより、膜厚が約５０ｎｍのＳｉＮ膜を成膜することにより、パッシベーション膜となる保護膜４０を形成する。保護膜４０をプラズマＣＶＤにより形成する際には、原料ガスとして、例えば、シラン、アンモニア等が用いられる。成膜された保護膜４０の波長６３３ｎｍにおける屈折率は、２．０であり、ストイキオメトリな膜である。尚、本実施の形態においては、図２０（ａ）に示す工程の後、図２０（ｂ）及び図２０（ｃ）に示す工程を経ることなく、図２１（ａ）に示す工程を行ってもよい。この場合、ＳｉＮにより形成されたハードマスク１７３ｂ、絶縁膜１５０、ソース電極３２及びドレイン電極３３の上に、ＳｉＮにより保護膜４０が形成される。

次に、図２１（ｂ）に示すように、保護膜４０の上に、開口部７６ａを有するレジストパターン７６を形成する。具体的には、保護膜４０の上に、電子線用レジストを塗布し、電子線描画装置による描画、現像を行うことにより、開口部７６ａを有するレジストパターン７６を形成する。このように形成されたレジストパターン７６の開口部７６ａは、後述するゲート電極３１が形成される領域に対応して形成されており、幅が約０．１５μｍである。レジストパターン７６の開口部７６ａは、ゲート電極３１を形成した際に、絶縁膜１５０がゲート電極３１の直下よりドレイン電極３３側に一部広がるように形成する。

次に、図２１（ｃ）に示すように、レジストパターン７６の開口部７６ａにおける保護膜４０を除去することにより、ゲート電極３１が形成される領域に、開口部４０ａを形成する。具体的には、レジストパターン７６の開口部７６ａにおける保護膜４０をエッチングガスとしてＳＦ_６を用いたドライエッチング等により除去することにより、保護膜４０に開口部４０ａを形成する。この開口部４０ａは、ゲート電極３１が形成される領域に対応して形成されており、幅Ｄ２が約０．１５μｍである。

次に、図２２（ａ）に示すように、レジストパターン７６を有機溶剤等により除去した後、保護膜４０の上にゲート電極３１を形成するためのレジストパターン７７を形成する。このレジストパターン７７は、積層された３層の電子線レジスト層により形成されており、ゲート電極３１が形成される領域に開口部７７ａを有している。具体的には、保護膜４０の上に、電子線レジストを塗布等を繰り返し行うことにより３層の電子線レジスト層を形成し、電子線描画装置による描画、現像を繰り返すことにより、３層の電子線レジスト層に開口部７７ａを形成する。これにより開口部７７ａを有するレジストパターン７７を形成する。レジストパターン７７における開口部７７ａは、３層の電子線レジストの上から順に、幅が０．８μｍ、１．３μｍ、０．２μｍとなるように形成する。

次に、図２２（ｂ）に示すように、レジストパターン７７が形成されている面に、真空蒸着により、Ｎｉ／Ａｕからなる金属多層膜８２を成膜する。具体的には、レジストパターン７７が形成されている面に、真空蒸着によりＮｉ膜を成膜し、成膜されたＮｉ膜の上にＡｕ膜を成膜する。本実施の形態においては、成膜されるＮｉ膜の膜厚は約１０ｎｍであり、Ａｕ膜の膜厚は約３００ｎｍである。

次に、図２２（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７７の上に形成されている金属多層膜８２をレジストパターン７７とともに、リフトオフにより除去する。これにより、レジストパターン７７の開口部７７ａが形成されていた領域において残存している金属多層膜８２により、ゲート電極３１が形成される。

以上の工程により、本実施の形態における半導体装置を製造することができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。

（半導体デバイス）
本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２３に基づき説明する。尚、図２３は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは、異なっている。

最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第２の実施の形態における半導体装置に相当するものである。

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり第１または第２の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１または第２の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１または第２の実施の形態における半導体装置のドレイン電極３３と接続されている。

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。

（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１または第２の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。

（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１または第２の実施の形態における半導体装置を有するものである。

図２４に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。

ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。

（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有する電源装置である。

図２５に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。

本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。

一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。

本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴ等が用いられている。

（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている構造のものである。

図２６に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。

ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図２６では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上にＩｎＡｌＮを含む材料により形成された第２の半導体層と、
前記第２の半導体層の表面の一部を酸化することにより形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
を有することを特徴とする半導体装置。
（付記２）
前記絶縁膜は、前記第２の半導体層の表面の一部を水蒸気を用いて酸化することにより形成されたものであることを特徴とする付記１に記載の半導体装置。
（付記３）
前記絶縁膜は、前記ゲート電極の直下及び前記ゲート電極より前記ドレイン電極までの間の一部の領域に形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記絶縁膜は、ＸＰＳによる分析において、Ａｌ−Ｏが、Ｉｎ−Ｏよりも多く存在していることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第１の半導体層と前記第２の半導体層との間には、窒化物半導体により形成された第３の半導体層が設けられていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第３の半導体層は、ＡｌＮを含む材料により形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記絶縁膜の厚さは、１ｎｍ以上、５ｎｍ以下であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、ＩｎＡｌＮを含む材料により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の表面の一部を水蒸気により酸化し、絶縁膜を形成する工程と、
前記絶縁膜の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記絶縁膜を形成する工程は、前記基板の温度が１５０℃以上、５５０℃以下において行われることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記第１の半導体層を形成する工程と前記第２の半導体層を形成する工程の間に、前記第１の半導体層の上に第３の半導体層を形成する工程を有し、
前記第２の半導体層を形成する工程において、前記第２の半導体層は、前記第３の半導体層の上に形成されることを特徴とする付記９または１０に記載の半導体装置の製造方法。
（付記１２）
前記絶縁膜を形成する工程は、
前記第２の半導体層の上に、絶縁膜が形成される領域に開口部を有するハードマスクを形成する工程と、
前記ハードマスクを形成する工程の後、前記ハードマスクの開口部において露出している前記第２の半導体層の表面の一部を水蒸気により酸化し、絶縁膜を形成する工程と、
有し、
前記ハードマスクは、ＳｉＮを含む材料により形成されていることを特徴とする付記９から１１のうちのいずれかに記載の半導体装置の製造方法。
（付記１３）
前記ハードマスクを形成する工程は、前記ソース電極及びドレイン電極を形成する工程の後に行われるものであって、
前記ハードマスクは、前記ソース電極及び前記ドレイン電極の上にも形成されていることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記絶縁膜を形成する工程の後、前記ハードマスクをエッチングにより除去する工程を有することを特徴とする付記１２または１３に記載の半導体装置の製造方法。
（付記１５）
前記ハードマスクを形成する工程は、
前記ハードマスク用絶縁膜を形成する工程と、
前記ハードマスク用絶縁膜の上に、前記ハードマスクの開口部となる領域に開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの開口部において露出している前記ハードマスク用絶縁膜をエッチングにより除去する工程と、
前記レジストパターンを除去する工程と、
を含むものであることを特徴とする付記１２から１４のうちのいずれかに記載の半導体装置の製造方法。
（付記１６）
前記水蒸気による酸化は、水蒸気によるＨ_２Ｏ酸化であることを特徴とする付記９から１５のうちのいずれかに記載の半導体装置の製造方法。
（付記１７）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１８）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする増幅器。

１０ 基板
２１ 電子走行層（第１の半導体層）
２１ａ ２ＤＥＧ
２２ 中間層（第３の半導体層）
２３ 電子供給層（第２の半導体層）
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４０ 保護膜
５０ 絶縁膜

Claims (8)

1. 基板の上に窒化物半導体により形成された第１の半導体層と、
   前記第１の半導体層の上にＩｎＡｌＮを含む材料により形成された第２の半導体層と、
   前記第２の半導体層の表面の一部を酸化することにより形成された絶縁膜と、
   前記絶縁膜の上に形成されたゲート電極と、
   前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
   を有し、
   前記絶縁膜はＩｎ−Ｏを含んでおり、前記絶縁膜には、Ａｌ−Ｏが、Ｉｎ−Ｏよりも多く存在していることを特徴とする半導体装置。
2. 前記絶縁膜は、前記第２の半導体層の表面の一部を水蒸気を用いて酸化することにより形成されたものであることを特徴とする請求項１に記載の半導体装置。
3. 前記絶縁膜は、前記ゲート電極の直下及び前記ゲート電極より前記ドレイン電極までの間の一部の領域に形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記絶縁膜は、ＸＰＳによる分析において、Ａｌ−Ｏが、Ｉｎ−Ｏよりも多く存在していることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記第１の半導体層と前記第２の半導体層との間には、窒化物半導体により形成された第３の半導体層が設けられていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
   前記第１の半導体層の上に、ＩｎＡｌＮを含む材料により第２の半導体層を形成する工程と、
   前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
   前記第２の半導体層の表面の一部を水蒸気により酸化し、絶縁膜を形成する工程と、
   前記絶縁膜の上にゲート電極を形成する工程と、
   を有し、
   前記絶縁膜を形成する工程は、前記基板の温度が１５０℃以上、５５０℃以下において行われることを特徴とする半導体装置の製造方法。
7. 前記第１の半導体層を形成する工程と前記第２の半導体層を形成する工程の間に、前記第１の半導体層の上に第３の半導体層を形成する工程を有し、
   前記第２の半導体層を形成する工程において、前記第２の半導体層は、前記第３の半導体層の上に形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記絶縁膜を形成する工程は、
   前記第２の半導体層の上に、絶縁膜が形成される領域に開口部を有するハードマスクを形成する工程と、
   前記ハードマスクを形成する工程の後、前記ハードマスクの開口部において露出している前記第２の半導体層の表面の一部を水蒸気により酸化し、絶縁膜を形成する工程と、
   有し、
   前記ハードマスクは、ＳｉＮを含むものであることを特徴とする請求項６または７に記載の半導体装置の製造方法。

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