以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
(第1の実施形態)
第1の実施形態に係る化合物半導体装置の構造について図1を用いて説明する。図1は、第1の実施形態に係る化合物半導体装置を例示する断面図である。
図1に示されるように、第1の実施形態に係る化合物半導体装置100は、基板101とバッファ層102と、キャリア走行層103と、スペーサ層105と、キャリア供給層106と、保護膜107と、ソース電極108と、ドレイン電極109及びゲート電極110とを有する。バッファ層102は基板101の上方に設けられ、キャリア走行層103はバッファ層102の上方に設けられる。キャリア供給層106には、第1領域120及び第2領域121が含まれる。第2領域121は第1領域120よりもIn組成比が小さい領域であり、第1領域120はキャリア供給層106中の第2領域121以外の領域を表す。スペーサ層105はキャリア走行層103の上方に設けられ、キャリア供給層106はスペーサ層105の上方に設けられる。ソース電極108、ドレイン電極109及びゲート電極110はキャリア供給層106の上方に設けられる。保護膜107はキャリア供給層106を覆い、ソース電極108及びゲート電極110の間とゲート電極110及びドレイン電極109との間に設けられる。キャリア走行層103には2次元電子ガス(2DEG:2 Dimensional Electron Gas)104が発生している。領域111は、素子分離領域を表している。
基板101は、例えばSi、SiC、GaN、サファイア等の材料により形成される。基板101の導電性は、半絶縁性、導電性のどちらであっても良い。本実施形態では、基板101は例えば半絶縁性のSiCにより形成される。基板101の材料にSiCを用いることで、基板と基板の上方に設けられた化合物半導体積層構造との格子整合性が良くなり、第1の実施形態に係る化合物半導体装置100の転位や欠陥が少なくなる。基板101の材料にSiCを用いることで、SiCの高い熱伝導率より半導体装置の動作時の熱を効率よく逃がすことができるため、第1の実施形態に係る化合物半導体装置100の特性が良くなる。基板101に半絶縁性の材料を用いることで、基板101と2次元電子ガス104との間での容量成分を小さくすることができ、第1の実施形態に係る化合物半導体装置100の高周波特性が高くなる。
バッファ層102は、例えばAlxGa(1−x)N(0≦x≦1)の組成比で表される材料により形成される。本実施形態では、バッファ層102は例えばAlGaNにより形成される。バッファ層102にAlを含む材料を用いることで電極側から基板側への縦方向の耐圧が高くなる。バッファ層102は例えば1nm〜800nmの厚みで設けられている。バッファ層102の厚みが1nm未満であると、第1の実施形態に係る化合物半導体装置100の縦方向耐圧が小さくなり、第1の実施形態に係る化合物半導体装置100動作時においてバッファリーク電流が大きくなり、半導体装置100の特性が悪化する。バッファ層102の厚みが800nmを超えると、例えば炭素(C)や酸素(O)といったバッファ層102中に不可避に含まれる不純物により電子がトラップされて電流コラプスが発生する可能性がある。
本実施形態では、バッファ層102としてAlGaNの単層を用いて説明したが、AlGaNの単層の代わりにAlNの単層を用いても良いし、低温成長で形成したGaNの単層を用いても良い。或いは、Alx1Ga(1−x1)N(0≦x1≦1)層とAlx2Ga(1−x2)N(0≦x2≦1)層とを交互に積層した超格子構造を用いても良い。このとき、X1及びX2はX1<X2の関係を満たす。バッファ層102に超格子構造を用いることでキャリア走行層103やキャリア供給層106の結晶性が良くなり良好なデバイス特性を有する化合物半導体装置を得られる。膜厚方向において基板から遠ざかるにつれて連続的或いは段階的にAl組成が減少するAlGaN層を用いてもよい。その際、AlGaN層は単層でもよいし、例えば3層の組成の異なるAlGaN層を複数層形成してもよい。基板から遠ざかるにつれてAl組成を減少させることで、キャリア走行層103のGaNとの格子整合性を高め、キャリア走行層103の結晶性を良好にできる。更に、バッファ層102を高抵抗化するための不純物元素としてFeをドープしても良い。バッファ層102にFe等の不純物元素をドープすることにより、バッファ層102の抵抗を高くでき、バッファリーク電流を抑制できる。
キャリア走行層103は例えばi−GaN(intentionally un−doped GaN)により形成される。キャリア走行層103は例えば500nm〜5000nmの厚みで設けられている。キャリア走行層103の厚みが1nm未満であると、シート抵抗が大きくなり第1の実施形態に係る化合物半導体装置100の出力が低下する。キャリア走行層103の厚みが3000nmを超えると、ピンチオフリーク電流が大きく第1の実施形態に係る化合物半導体装置100の特性が悪化する。
キャリア走行層103において、キャリア走行層103とバッファ層102とが接する部分の近傍にFeをドープしても良い。Feをドープすることでキャリア走行層103とバッファ層102とが接する部分の近傍のキャリア走行層103の抵抗が高くなり、バッファリーク電流を抑制することができる。キャリア走行層103とキャリア供給層106とが接する部分の近傍のキャリア走行層103においては、Fe等の不純物元素をドープしないほうが好ましい。キャリア走行層103とキャリア供給層106とが接する部分の近傍のキャリア走行層103にFe等の不純物元素をドープすると、Fe等の不純物元素による不純物散乱が発生する。このため、2次元電子ガス104内における電子の実効的な移動度が下がり、第1の実施形態に係る化合物半導体装置100の特性が悪化する。
スペーサ層105は例えばAlNにより形成される。スペーサ層105は例えば1nm〜10nmの厚みで形成される。スペーサ層105の厚みが1nm未満であると、シート抵抗が大きくなり第1の実施形態に係る化合物半導体装置100の出力が低下する。スペーサ層105の厚みが10nmを超えると、スペーサ層105の結晶性が悪くなりクラックや転位が発生することでゲートリーク電流が発生し、第1の実施形態に係る化合物半導体装置100の特性が悪化する。
キャリア供給層106は例えばInxAlyGa(1−x−y)N(x>0、y>0)の組成比で表される、InとAlとを含有する材料により形成される。本実施形態では、キャリア供給層106においてIn組成比の異なる2つの領域が設けられている。キャリア供給層106の第1領域120は例えばIn0.17Al0.83Nの組成比で形成される。キャリア供給層106の第2領域121は、前記第1領域120よりもIn組成比が小さく形成される。図示の簡単化のため、第1領域120と第2領域121との境界は明確にしているが、第1領域120と第2領域121との境界は必ずしも明確である必要はなく、第1領域120から第2領域121にかけてのIn組成比の変化は段階的あるいは連続的であってもよい。本実施形態では、キャリア供給層106の第2領域121はIn0.05Al0.95Nの組成比で形成される。キャリア供給層106の第1領域120は例えば1nm〜30nmの厚みで設けられている。キャリア供給層106の第1領域120の厚みが1nm未満であると、シート抵抗が大きくなり第1の実施形態に係る化合物半導体装置100の出力が低下する。キャリア供給層106の第1領域120の厚みが30nmを超えると、キャリア供給層106の結晶性が悪くなり、ゲートリーク電流が発生するため第1の実施形態に係る化合物半導体装置100の特性が悪化する。本実施形態のキャリア供給層106の第1領域120の厚みは例えば10nm程度である。キャリア供給層106の第2領域121の厚みは、キャリア供給層106の第1領域120の厚みよりも小さく形成される。
図1に示される第1の実施形態に係る化合物半導体装置100において、キャリア供給層106の第1領域120では、In組成比が0.17であり、i−GaNにより形成されるキャリア走行層103と格子整合する。キャリア供給層106にInAlNを用いた場合、InAlN内の自発分極によりキャリア走行層103に2次元電子ガス104が誘起される。特にIn組成比が17%〜18%の範囲にあると、InAlN内の自発分極は大きくなる。キャリア供給層106の第2領域121ではIn組成比が例えば5%で形成される。第2領域121のIn組成比は、InAlN内の自発分極が大きくなるIn組成比17%よりも小さい組成比である。したがって、キャリア供給層106の第1領域120下方のキャリア走行層103に発生する2次元電子ガス量よりも、キャリア供給層106第2領域121下方のキャリア走行層103に発生する2次元電子ガス量の方が小さい。
ソース電極108及びドレイン電極109は、例えばTi/Alにより形成される。電極材料としてはTi/Alに限らず、キャリア供給層106、スペーサ層105、キャリア走行層103の何れかとオーミック接触がとれる材料であれば、どのような材料であっても良い。本実施形態ではキャリア供給層106の上方にソース電極108及びドレイン電極109が設けられているが、オーミック接触がとれるのであれば本実施形態の構造に限らない。例えば、キャリア供給層106に溝が設けられ、当該溝に電極材料を埋め込んでスペーサ層105と接するようにソース電極108或いはドレイン電極109が設けられていてもよい。キャリア供給層106及びスペーサ層105に溝が設けられ、当該溝に電極材料を埋め込んでキャリア走行層103と接するようにソース電極108或いはドレイン電極109が設けられていてもよい。
ゲート電極110は、例えばNi/Auにより形成される。電極材料としてはNi/Auに限らず、キャリア供給層106とショットキー接触がとれるのであれば、どのような材料であっても良い。
保護膜107は、例えばシリコン窒化膜(SiN膜)により形成される。シリコン窒化膜以外にも、例えば単層のシリコン酸化膜(SiO2膜)、単層のシリコン酸窒化膜(SiON膜)、または単層のアルミニウム窒化膜(AlN膜)等の材料により形成してもよい。保護膜107を、SiN膜、SiO2膜、SiON膜及びAlN膜から選択された何れか2層以上を積層した膜により形成しても良い。
保護膜107は、例えば1nm〜2000nmの厚みで形成される。保護膜107を設けることで、キャリア供給層106の例えばAlの酸化を抑制することができる。Alが酸化するとキャリア供給層106に酸化アルミニウム起因の不純物準位が形成される。この不純物準位は電子のトラップ源となるため電流コラプスが発生する。保護膜107を設けることにより、Alの酸化を抑制し電流コラプスの発生を抑制することができて、第1の実施形態に係る化合物半導体装置100の特性が良くなる。保護膜107を形成する手段以外の手段によってキャリア供給層106の例えばAlの酸化を抑制したり、In或いはNの離脱を抑制したりできるのであれば保護膜107は設けなくてもよい。
素子分離領域111は、例えばアルゴン(Ar)を注入することにより形成される。化合物半導体積層構造へのアルゴンの注入は、少なくともキャリア供給層106とスペーサ層105とが接する部分よりも深い部分まで行う。スペーサ層105が設けられていない場合は、化合物半導体積層構造へのアルゴンの注入は、少なくともキャリア供給層106とキャリア走行層103とが接する部分よりも深い部分まで行う。キャリア供給層106と、スペーサ層105またはキャリア走行層103とが接する部分までアルゴンを注入することで、2次元電子ガス104が発生しない素子分離領域111が画定される。素子分離領域111により、化合物半導体積層構造における活性領域が画定される。
素子分離は、上記のアルゴンを注入する方法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。STI法を用いる場合においても、キャリア供給層106と、スペーサ層105またはキャリア走行層103とが接する部分までエッチングして溝を形成することにより素子分離を行う。簡単化のため、第1の実施形態における図1以降では、素子分離領域111の図示は省略する。
図2は、第1の実施形態に係る化合物半導体装置の構成を採ることによるゲートリーク電流抑制の効果の調査に用いた、想定しうる態様に係る構成を有する想定例を示した図である。図2に示されるように、想定しうる態様は第1の実施形態と同様にSiC基板、化合物半導体積層構造を有する。化合物半導体積層構造の上方にゲート電極110、ソース電極108及びドレイン電極109が形成される。保護膜107は、化合物半導体積層構造を覆い、ソース電極108及びゲート電極110の間とゲート電極110及びドレイン電極109との間に形成される。想定しうる態様の化合物半導体装置の構造は、キャリア供給層906に他の領域よりもIn組成比の小さい領域が設けられていない点で第1の実施形態に係る化合物半導体装置の構造とは異なる。
図3は第1の実施形態に係る構造及び想定しうる態様の構造に対して、ゲート電圧を0Vから−10Vまで変化させた時のゲート電流値の変化を示すグラフである。図3において、横軸はゲート電圧を示し、縦軸はゲート電極に流れる電流値を示す。図3のグラフにおいて、ゲート電圧が0V未満のときに流れる電流がゲートリーク電流である。第1の実施形態に係る構造ではゲート電極に−10Vを印加した時のゲート電流値は1×10−5A/mmであった。一方、想定しうる態様の構造ではゲート電圧に−10Vを印加した時のゲート電流値は1×10−3A/mmであった。第1の実施形態の構造のようにキャリア供給層106に他の領域よりもIn組成比の小さい領域を設けることでゲートリーク電流が抑制されることが確認できる。
図4は、図2の想定しうる態様において点線Bで囲まれた部分のキャリア供給層906の上面図である。図4で示されるように、想定しうる態様のInAlN/GaN−HEMTでは、InAlNを材料に用いたキャリア供給層906にInの凝集した領域Zが多数存在する。Inの凝集した領域Zは、キャリア供給層906の周りの領域と比較してIn組成比が大きくなる。つまり、Inの凝集した領域Zは、キャリア供給層906の周りの領域と比較してAl組成比の小さい領域である。In又はAlを含有する窒化物半導体ではAl組成比が小さいとバンドギャップが小さい。キャリア走行層103の上方のキャリア供給層906にバンドギャップの小さい領域が存在すると、バンドギャップの小さい領域を介してゲートリーク電流が発生する。
ゲートリーク電流は化合物半導体装置のゲート電圧が閾値電圧未満の時に流れるゲート電流のことである。ゲートリーク電流は、ゲート−ドレイン間電流とも呼ばれる。ゲートリーク電流が発生するということは、ゲート電極から化合物半導体積層構造へと電子が注入されるということである。注入された電子はゲート電極の電界集中が発生している領域において加速される。過度に加速された場合、電子はインパクトイオン化現象により、結晶格子との衝突により電子・正孔対を発生させる。この時、発生した正孔は、化合物半導体積層構造中のゲート電極下の領域或いはその近傍に溜まる。正孔が溜まると、化合物半導体積層構造中のゲート電極下の領域或いはその近傍のポテンシャルが低下する。その結果、ドレイン電極109からソース電極108へリーク電流が発生し、そのリーク電流における電子がインパクトイオン化し、更に電子・正孔対が発生する。更に発生した電子・正孔対の正孔は、化合物半導体積層構造のゲート電極下の領域或いはその近傍に更に溜まり、その領域におけるポテンシャルの更なる低下を引き起こし、ドレイン電極109からソース電極108へのリーク電流が更に増大する。最終的には、ソース・ドレイン電極間に流れる電流量が急激に増大し、化合物半導体装置がブレークダウンするため化合物半導体装置の特性が悪化する
ゲート電圧が閾値未満の時のゲート電圧は、例えば、−数V程度である。高出力化を目的とした化合物半導体装置の場合、ドレイン電極109に印加される電圧は数十V程度であるため、ゲート電位とドレイン電位との間の電位差は大きい。電界は、距離に対する電位の変化量で表される。ドレイン電位の電位降下は、化合物半導体積層構造において、ゲート電極のドレイン電極側の端部と化合物半導体積層構造とが接する部分で顕著に起こる。つまり、ゲート電極のドレイン電極側の端部において電界集中が発生する。その結果、ゲートリーク電流が発生する。
図5は、図1において点線Aで囲まれた部分におけるキャリア供給層106の第1領域120と第2領域121との境界を上から見た拡大図である。図5中の点線で囲まれた領域はInが凝集した領域Zである。図5に示されるように、想定しうる態様のキャリア供給層906の上面図である図4と比較して、Inが凝集した領域Zがキャリア供給層106中に占める割合は小さい。バンドギャップの小さなInが凝集した領域Zがキャリア供給層106中に占める割合が小さいと、ゲートリーク電流は抑制され、得られる化合物半導体装置の特性が良くなる。
第1の実施形態に係る半導体装置100では、キャリア供給層106において、ゲート電極110のドレイン電極109側の端部とキャリア供給層106とが接する部分で電界集中が発生する。キャリア供給層106に発生した電界集中によって、キャリア供給層106の伝導帯底のバンドの傾きは大きくなる。キャリア供給層106の伝導帯底のバンドの傾きが大きいと、ゲート電極110に存在している電子が、例えば熱励起等によりキャリア供給層106の障壁を飛び越える確率が大きくゲートリーク電流が発生しやすい。或いは、ゲート電極110に存在している電子が、キャリア供給層106のエネルギー障壁を透過する確率が大きくゲートリーク電流が発生しやすい。
キャリア供給層106のInの凝集した領域は、Inの凝集した領域の周りの領域と比較してAl組成比の小さい領域であり、バンドギャップが小さくゲートリーク電流が発生しやすい。電界集中しやすい部分にInの凝集した領域が存在すると、Inの凝集した領域の小さなバンドギャップに加えて、電界集中による伝導帯底の傾きも大きいため、特にゲートリーク電流が発生しやすい。第1の実施形態では、キャリア供給層106において、電界集中が発生しやすいゲート電極110のドレイン電極109側の端部とキャリア供給層106とが接する部分におけるInの凝集した領域が占める割合を小さくする。このような構成を採ることにより、ゲートリーク電流を小さくすることができ、得られる化合物半導体装置の特性が良くなる。
図1で示されるように、本実施形態ではキャリア供給層106は第1領域120と第2領域121とを有する。キャリア供給層106の第1領域120では、In組成比が0.17である。キャリア供給層106の第2領域121ではIn組成比が5%で構成されており、第1領域120と比較してAl組成比が大きいためバンドギャップが大きい。第2領域121は、キャリア供給層106において、ゲート電極110のドレイン電極109側の端部とキャリア供給層106とが接する部分に設けられている。
図6は、図2の想定しうる態様において点線Bで囲まれた部分の拡大断面図である。簡単化のため、スペーサ層105の図示は省略している。
図7は、図1において点線Aで囲まれた部分の拡大断面図である。簡単化のため、スペーサ層105の図示は省略している。キャリア供給層106の厚さをdとする。第2領域121は第1領域120よりもIn組成比が小さく、Al組成比が高いので、第2領域121は第1領域120よりもバンドギャップが大きい領域である。本実施形態においては、第1領域120よりもバンドギャップの大きい第2領域121が存在するため、ゲートリーク電流を小さくすることができ、得られる化合物半導体装置の特性が良くなる。
図8はゲート電圧をマイナスに印加したときの化合物半導体装置のバンド図の一例である。図8(a)は想定しうる態様である図6のXX断面のバンド図であり、第1領域120の断面のバンド図である。図8(b)は第1の実施形態である図7のTT′断面のバンド図であり、第1領域120よりもIn組成比の小さい第2領域121と第1領域120を含む断面のバンド図である。
図8(b)に示されるように、想定しうる態様とは異なり、ゲート電極側から見たキャリア走行層103側への第1領域120及び第2領域121により構成されるキャリア供給層106のエネルギー障壁ΔE2が存在する。第1領域120よりもIn組成比の小さい第2領域121の方がバンドギャップが大きいため、図8(a)の想定しうる態様のゲート電極110側から見たキャリア走行層103側へのエネルギー障壁ΔE1よりも第1の実施形態におけるゲート電極110側から見たキャリア走行層103側へのエネルギー障壁ΔE2の方が大きい。そのため、ゲート電極110に存在している電子が、例えば熱によるエネルギーを吸収したとしても、キャリア供給層106のエネルギー障壁の高さを飛び越える確率は小さいためゲートリーク電流が発生しにくい。また、ゲート電極110に存在している電子が、例えば熱によるエネルギーを吸収したとしても、キャリア供給層106のエネルギー障壁を透過する確率が小さいためゲートリーク電流が発生しにくい。
想定しうる態様との比較によれば、キャリア供給層106において電界集中が起こりやすい部分に第2領域121を設けることで、電界集中によるキャリア供給層106の伝導帯底の傾きが大きい部分における、ゲート電極110側から見たキャリア走行層103側へのエネルギー障壁の高さを大きくすることができる。したがって、ゲート電極110側から見たキャリア走行層103側へのエネルギー障壁を飛び越える電子や、キャリア供給層106のエネルギー障壁を透過する電子が少なくなるため、ゲートリーク電流を抑制することができ、得られる化合物半導体装置の特性が良くなる。
また、図5で示されるように、In組成比が低い領域である第2領域121においては、Inの存在する量が少ないため、キャリア供給層106中に存在するInが凝集した領域Zの占める割合が小さい。したがって、たとえ第1領域120と第2領域121に跨ってキャリア供給層106の膜厚方向全域にわたってInが凝集した領域Zが存在する場合でも、ゲートリーク電流が小さいので得られる化合物半導体装置の特性が良くなる。
更に、第2領域121のIn組成比は、InAlN内の自発分極が大きくなるIn組成比が例えば17%よりも小さい組成比である。したがって、キャリア供給層106の膜厚方向において第1領域120のみで形成された領域の下方のキャリア走行層103に発生する2次元電子ガス量よりも、第2領域120を含む領域の下方のキャリア走行層に発生する2次元電子ガス量の方が小さい。そのため、本実施形態では小さいゲート電圧で空乏層を広げることができるため、キャリア供給層106の電界集中が小さい。キャリア供給層106に発生した電界集中が小さい場合、キャリア供給層106の伝導帯底のバンドの傾きは小さい。キャリア供給層106の伝導帯底のバンドの傾きが小さいと、ゲート電極110に存在している電子が、例えば熱励起等によりキャリア供給層106の障壁を飛び越える確率が小さくゲートリーク電流が小さい。また、ゲート電極110に存在している電子が、キャリア供給層106のエネルギー障壁を透過する確率が小さいためゲートリーク電流が小さく得られる化合物半導体装置の特性が良くなる。
(第1の実施形態に係る化合物半導体装置の製造方法)
次に、第1の実施形態に係る化合物半導体装置の製造方法について図9〜図13を用いて説明する。図9〜図13は、第1の実施形態に係る半導体装置の製造工程を例示する図である。
図9に示されるように、成長用基板として、例えば半絶縁性のSiC基板101上に、バッファ層102、キャリア走行層103、スペーサ層105、キャリア供給層106を順次形成する。
成長用基板としては、SiC基板の代わりに、Si基板、GaN基板、サファイア基板、GaAs基板等を用いても良い。また、基板の導電性は、半絶縁性、導電性のどちらでも良い。
半絶縁性のSiC基板101の上方に、例えば有機金属気相成長(Metal Organic Vapor Phase Epitaxy:MOVPE)法により、AlGaNのバッファ層102を形成する。MOVPE装置のチャンバー内には、原料ガスとしてTMA(トリメチルアルミニウム)、TMG(トリメチルガリウム)、NH3が供給される。超格子構造を形成する、或いは、組成の異なるAlGaN層を複数層形成する場合にはTMAとTMGの供給量を調整することにより形成する。また、バッファ層102を介してのリーク電流を抑制するためにバッファ層102に不純物元素を導入してバッファ層102を高抵抗化してもよい。バッファ層102を高抵抗化する場合は、バッファ層102の成長中にFe、Mg、C等の不純物元素をドープする。不純物元素としてFeをドープする場合には、Feの原料ガスとして例えばCp2Fe(シクロペンタジエニル鉄、通称、フェロセン)が用いられる。また、不純物元素としてMgをドープする場合には、原料ガスには例えばCp2Mg(シクロペンタンジエニルマグネシウム)が用いられる。Fe、Mgをドープする場合においては、キャリアガスとしてMOVPE装置のチャンバーに水素(H2)が供給される。不純物元素としてCをドープする場合には、TMGやTMAのIII族の原料ガスの供給量に対するアンモニアのV族の原料ガスの供給量の比(V/III比)を調整することにより、バッファ層102にドープされるC濃度を調整することができる。具体的には、V/III比を小さく設定することで、バッファ層102におけるC濃度を大きくすることができる。
MOVPE法により、キャリア走行層103は、バッファ層102の上方に例えばGaNにより形成する。GaNの成長条件としては原料ガスとしてTMGガス及びNH3ガスの混合ガスを用いる。キャリア走行層103は500nm〜5000nmの厚みに形成する。本実施形態のキャリア走行層103の厚みは、例えば3000nm以上で形成する。
MOVPE法を用いて、スペーサ層105は、キャリア走行層103の上方に例えばAlNにより形成する。AlNの成長条件としては原料ガスとしてTMAガス及びNH3ガスの混合ガスを用いて、例えば1nm程度で形成する。
MOVPE法を用いて、キャリア供給層106は、スペーサ層105の上方に例えばInxAlyGa(1−x−y)N(x>0、y>0)により形成する。InxAlyGa(1−x−y)N(x>0、y>0)の成長条件としては原料ガスとしてトリメチルインジウム(TMI)ガス、TMAガス、TMGガス、及びNH3ガスの混合ガスを用いる。InAlGaNの組成比に応じて、In源であるTMIガス、Al源であるTMAガス、Ga源であるTMGガスの供給の有無及び流量を適宜設定することにより調整する。本実施形態のキャリア供給層106の厚みは、3nm〜10nmで形成する。キャリア供給層106の成長中に、例えばSi、Ge等のドナー不純物をドープすることにより―導電型をn型としても良い。
キャリア供給層106を形成した後、例えばアルゴン(Ar)を注入することにより素子分離領域を形成する(不図示)。化合物半導体積層構造へのアルゴンの注入は、少なくともキャリア供給層106とスペーサ層105とが接する部分よりも深い部分まで行う。キャリア供給層106と、スペーサ層105とが接する部分よりも深い部分までアルゴンを注入することで、2次元電子ガスが発生しない素子分離領域が確定される。素子分離領域により化合物半導体積層構造においての活性領域が確定される。素子分離は、2次元電子ガスが発生しない領域を形成できればよく、上記の注入法の代わりに、例えばSTI法を用いて行っても良い。このとき、化合物半導体積層構造のドライエッチングには、例えば塩素系のエッチングガスを用いる。STI法を用いる場合においても、キャリア供給層106と、スペーサ層105またはキャリア走行層103とが接する部分までエッチングにより溝を形成して素子分離を行う。
図10に示されるように、キャリア供給層106において、他のキャリア供給層106の領域よりもIn組成比の小さい第2領域121を形成する。第2領域121の具体的な形成方法は、先ずキャリア供給層106の表面にSiO2130をMOVPE法により形成する。例えばフッ素を含むガスを用いたドライエッチングによりSiO2130に例えば800nmの幅の開口部を形成する。次に、酸素雰囲気中で開口部を有するSiO2130を含む化合物半導体積層構造に熱処理を施すことで、開口部から露出したキャリア供給層106にIn−Oを形成する。In−Oは固相状態が不安定でありキャリア供給層106から離脱しやすい。SiO2130の開口部からキャリア供給層106に存在するInが離脱してキャリア供給層106に第2領域121が形成される。熱処理により形成された第2領域121は、キャリア供給層106の表面からIn−Oが離脱して形成されるため、Inの濃度に分布が生じる。キャリア供給層106の第2領域121のIn組成比はキャリア走行層103側からキャリア供給層106の表面に向かって、連続的又は段階的に小さくなっている。熱処理以外の方法でキャリア供給層106の第2領域121を形成する場合、例えば再成長により第2領域121を形成する場合においては、第2領域121のIn組成比が一定となっていても良い。キャリア供給層106に第2領域121を形成した後、SiO2130を除去する。
図11に示されるように、キャリア供給層106上にソース電極108及びドレイン電極109を形成する。ソース電極108及びドレイン電極109の具体的な形成方法は、先ずキャリア供給層106の全面にレジストをスピンコート法により塗布する。ソース電極108を形成する領域を開口する開口部と、ドレイン電極109を形成する領域を開口する開口部とをレジストに形成する。レジストパターンが形成されている面に、真空蒸着により、Ti膜を形成し、形成されたTi膜の上にAl膜を形成することにより金属の多層膜を形成する。その後、多層の金属膜を表面に有する化合物半導体積層構造を有機溶媒等に浸漬させることにより、レジストパターンの上に形成されている金属の多層膜をレジストパターンと共にリフトオフにより除去する。これにより、レジストパターンの開口部が形成されていた領域において残存している金属の多層膜によりソース電極108およびドレイン電極109が形成される。キャリア供給層106上にソース電極108及びドレイン電極109が形成された化合物半導体積層構造を、窒素雰囲気中にて熱処理を行い、ソース電極108及びドレイン電極109とキャリア供給層106との間におけるオーミックコンタクトを確立する。
図12に示されるように、キャリア供給層106、ソース電極108及びドレイン電極109上に保護膜107が形成される。保護膜107の具体的な形成方法は、先ずキャリア供給層106、ソース電極108及びドレイン電極109上に、プラズマCVD法により、原料ガスとして、例えば、シラン、アンモニア等を用いて、シリコン窒化膜(SiN膜)が形成される。その後、保護膜107上にレジストを塗布し、ゲート電極110を形成する予定の領域に対応するレジストの領域を露光、現像することにより、レジストに開口が形成される。開口はキャリア供給層106の第2領域121とレジストパターンの開口のドレイン電極109側端部とが接するように形成される。以上により、開口を有するレジストパターンが形成される。レジストパターンが形成された保護膜107を、フッ素系或いは塩素系ガスを用いたドライエッチングすることにより保護膜107に開口を形成する。保護膜107の除去方法においてはドライエッチングではなく、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングにより除去してもよい。続いて、レジストを除去する。以上により、ゲート電極110形成予定領域に開口を有する保護膜107が形成される。
図13に示されるように、キャリア供給層106上にゲート電極110を形成する。ゲート電極110の具体的な形成方法は、先ず保護膜107及びキャリア供給層106の全面にスピンコート法によりレジストを塗布する。保護膜107の開口に対応する領域にレジストの領域を露光、現像することによりレジストに開口が形成される。開口を有するレジストパターンが形成されている面に、真空蒸着によりNi膜を形成し、形成されたNi膜の上にAu膜を形成することにより金属の多層膜を形成する。その後、Ni及びAuを表面に有する化合物半導体積層構造を有機溶媒等に浸漬させることにより、レジストパターンの上に形成されている金属の多層膜をレジストパターンと共に、リフトオフにより除去する。これにより、保護膜107の上のレジストパターンの開口部が形成されていた領域において、残存している金属の多層膜により、ゲート電極110が形成される。
以上の工程により、本実施形態における化合物半導体装置を製造することができる。
(第2の実施形態)
第2の実施形態に係る化合物半導体装置の構造について図14を用いて説明する。図14は、第2の実施形態に係る半導体装置を例示する断面図である。第1の実施形態と同様の構成については第1の実施形態と同じ番号を付し、説明を省略する。
図14に示されるように、第2の実施形態に係る半導体装置200は、基板101の上に、バッファ層102、キャリア走行層103、スペーサ層105、In組成比が大きい第1領域220と第1領域220と比較してIn組成比の小さい第2領域221を含むキャリア供給層206が順に積層される。キャリア供給層206の上には、ゲート電極110、ソース電極108及びドレイン電極109と保護膜107が形成される。素子分離領域111は簡単化のため省略している。
基板101は半絶縁性のSiCにより形成されており、バッファ層102はAlGaNにより形成される。キャリア走行層103はi−GaNにより形成されており、スペーサ層105はAlNにより形成されており、キャリア供給層206はInxAlyGa(1−x−y)N(x>0、y>0)により形成される。キャリア走行層103において、キャリア走行層103とスペーサ層105との界面近傍には2次元電子ガスが生成される。
第2の実施の形態においては、第1の実施形態における半導体装置100とキャリア供給層106において第2領域121が形成される領域が異なる。図14に示されるように、基板101と平行な方向において、第2領域221の長さは、ゲート電極110とキャリア供給層206とが接する領域の長さと等しい。キャリア供給層206の上面に対して垂直な方向において、ゲート電極110のドレイン電極109側の端部と第2領域221とが重なっている。更に、ゲート電極110のドレイン電極109側の端部のみならず、キャリア供給層206のゲート電極110の領域に対応した全領域がIn組成比の低い第2領域221として形成される。ゲートリーク電流はゲート電極110のドレイン電極109側の端部以外の領域でも起こるため、キャリア供給層206のゲート電極110に対応した領域を低いIn組成比とすることでゲートリーク電流をより一層抑制することができ、得られる化合物半導体装置の特性が更に良くなる。
尚、上記以外の内容については、第1の実施形態と同様である。
(第3の実施形態)
第3の実施形態に係る化合物半導体装置の構造について図15を用いて説明する。図15は、第3の実施形態に係る半導体装置を例示する断面図である。第1の実施形態と同様の構成については第1の実施形態と同じ番号を付し、説明を省略する。
図15に示されるように、第3の実施形態に係る化合物半導体装置300は、基板101の上に、バッファ層102、キャリア走行層103、スペーサ層105、In組成比が大きい第1領域320と第1領域320と比較してIn組成比の小さい第2領域321を含むキャリア供給層306が順に積層される。キャリア供給層306の上にはゲート電極110、ソース電極108及びドレイン電極109と、保護膜107が形成される。素子分離領域111は簡単化のため省略している。
基板101は半絶縁性のSiCにより形成されており、バッファ層102はAlGaNにより形成される。キャリア走行層103はi−GaNにより形成されており、スペーサ層105はAlNにより形成されており、キャリア供給層306はInxAlyGa(1−x−y)N(x>0、y>0)により形成される。キャリア走行層103において、キャリア走行層103とスペーサ層105との界面近傍には2次元電子ガスが生成される。
第3の実施形態においては、第1及び第2の実施形態における半導体装置とキャリア供給層における第2領域が形成される領域が異なる。図15に示されるように、キャリア供給層306の上面に対して垂直な方向においてゲート電極110と第2領域321は重なり、基板101と平行な方向において、第2領域321の長さは、ゲート電極110とキャリア供給層306とが接する領域の長さよりも大きい。
キャリア供給層306の上面に対して垂直な方向において、ゲート電極110のドレイン電極109側の端部と第2領域321とが重なっている。また、ゲートリーク電流が発生したときのゲートリーク電流の経路であるキャリア供給層306のゲート電極110直下の領域がIn組成比の低い第2領域321として形成される。更に、ゲート電極110のドレイン電極109側端部よりもドレイン電極109側に延伸した領域まで第2領域が形成される。このような構成を採ることで、確実にゲート電極110のドレイン電極109側の端部の電界集中の発生を抑制することができる。このため、より一層ゲートリーク電流の発生を抑制することができ、得られる化合物半導体装置の特性が更に良くなる。
尚、上記以外の内容については、第1の実施形態と同様である。
(第4の実施形態)
次に、第4の実施形態について説明する。第4の実施形態は、HEMTのディスクリートパッケージに関する。図16は、第4の実施形態に係るディスクリートパッケージを示す図である。
第4の実施形態では、図16に示すように、第1〜第3の何れかの実施形態のHEMTのHEMTチップ1210の裏面がはんだ等のダイアタッチ剤1234を用いてランド(ダイパッド)1233に固定される。また、ドレイン電極109が接続されたドレインパッド1226dに、Alワイヤ等のワイヤ1235dが接続され、ワイヤ1235dの他端が、ランド1233と一体化しているドレインリード1232dに接続される。ソース電極108に接続されたソースパッド1226sにAlワイヤ等のワイヤ1235sが接続され、ワイヤ1235sの他端がランド1233から独立したソースリード1232sに接続される。ゲート電極110に接続されたゲートパッド1226gにAlワイヤ等のワイヤ1235gが接続され、ワイヤ1235gの他端がランド1233から独立したゲートリード1232gに接続される。そして、ゲートリード1232gの一部、ドレインリード1232dの一部及びソースリード1232sの一部が突出するようにして、ランド1233及びHEMTチップ1210等がモールド樹脂1231によりパッケージングされる。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、HEMTチップ1210をはんだ等のダイアタッチ剤1234を用いてリードフレームのランド1233に固定する。次いで、ワイヤ1235g、1235d及び1235sを用いたボンディングにより、ゲートパッド1226gをリードフレームのゲートリード1232gに接続し、ドレインパッド1226dをリードフレームのドレインリード1232dに接続し、ソースパッド1226sをリードフレームのソースリード1232sに接続する。その後、トランスファーモールド法にてモールド樹脂1231を用いた封止を行う。続いて、リードフレームを切り離す。
(第5の実施形態)
次に、第5の実施形態について説明する。第5の実施形態は、HEMTを備えたPFC(Power Factor Correction)回路に関する。PFC回路とは、力率を改善し、例えば高調波の発生を抑制することができる回路のことである。図17は、第5の実施形態に係るPFC回路を示す結線図である。
PFC回路1250には、スイッチ素子(トランジスタ)1251、ダイオード1252、チョークコイル1253、コンデンサ1254及び1255、ダイオードブリッジ1256、並びに交流電源(AC)1257が設けられている。そして、スイッチ素子1251のドレイン電極109と、ダイオード1252のアノード端子及びチョークコイル1253の一端子とが接続される。スイッチ素子1251のソース電極と、コンデンサ1254の一端子及びコンデンサ1255の一端子とが接続される。コンデンサ1254の他端子とチョークコイル1253の他端子とが接続される。コンデンサ1255の他端子とダイオード1252のカソード端子とが接続される。また、スイッチ素子1251のゲート電極にはゲートドライバが接続される。コンデンサ1254の両端子間には、ダイオードブリッジ1256を介してAC1257が接続される。コンデンサ1255の両端子間には、直流電源(DC)が接続される。そして、第5実施形態では、スイッチ素子1251に、第1〜第3の何れかの実施形態のHEMTが用いられることで、PFC回路の特性がよくなる。
PFC回路1250の製造に際しては、例えば、はんだ等を用いて、スイッチ素子1251をダイオード1252及びチョークコイル1253等に接続する。
(第6の実施形態)
次に、第6の実施形態について説明する。第6の実施形態は、HEMTを備えた電源装置に関する。図18は、第6の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路1261及び低圧の二次側回路1262、並びに一次側回路1261と二次側回路1262との間に配設されるトランス1263が設けられている。
一次側回路1261には、第5の実施形態に係るPFC回路1250、及びPFC回路1250のコンデンサ1255の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路1260が設けられている。フルブリッジインバータ回路1260には、複数(ここでは4つ)のスイッチ素子1264a、1264b、1264c及び1264dが設けられている。
二次側回路1262には、複数(ここでは3つ)のスイッチ素子1265a、1265b及び1265cが設けられている。
第6の実施形態では、一次側回路1261を構成するPFC回路1250のスイッチ素子1251、並びにフルブリッジインバータ回路1260のスイッチ素子1264a、1264b、1264c及び1264dに、第1〜第3の何れかの実施形態のHEMTが用いられることで電源装置の特性が良くなる。一方、二次側回路1262のスイッチ素子1265a、1265b及び1265cには、シリコンを用いた通常のMIS型FET(電界効果トランジスタ)が用いられている。
(第7の実施形態)
次に、第7の実施形態について説明する。第7の実施形態は、HEMTを備えた増幅器に関する。図19は、第7の実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路1271、ミキサー1272a及び1272b、並びにパワーアンプ1273が設けられている。
ディジタル・プレディストーション回路1271は、入力信号の非線形歪みを補償する。ミキサー1272aは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ1273は、第1〜第3の何れかの実施形態のHEMTを備えており、交流信号とミキシングされた入力信号を増幅する。第1〜第3の何れかの実施形態のHEMTを備えていることで増幅器の特性が良くなる。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー1272bで交流信号とミキシングしてディジタル・プレディストーション回路1271に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
(その他)
なお、第1の実施形態に係る基板、バッファ層、キャリア走行層、スペーサ層、キャリア供給層、保護膜等の種々の変形例は、第2から第3の実施形態における半導体装置にも適用可能である。
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらの電極が単層から構成されていてもよい。また、これらの電極の形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極に、Ni及びAuの他にPd又はPtが含まれていてもよい。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。