JP6234337B2 - 炭化珪素半導体装置 - Google Patents

Description

本発明は炭化珪素半導体装置に関するものである。

炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）は、温度特性および耐圧特性に優れたデバイスとして知られている。しかし、炭化珪素半導体装置には、多くの解決すべき課題が残されており、特に高電圧用の装置に関しては課題が多く、よくわかっていない部分も多い。

より高電圧で動作させる半導体装置では、ユニポーラ型では素子抵抗の低減が困難となるので、耐圧層中で伝導に寄与するキャリアが電子と正孔との両方になるバイポーラ型を採用することが期待されている。耐圧層、アノード層およびカソード層の、スイッチング特性の改善などについては比較的よく検討されている（たとえば特許文献１、特許文献２、および特許文献３）。

また、耐圧層に隣接するアノード層（絶縁ゲートバイポーラトランジスタではコレクタ層）およびカソード層の構成、さらにはそれらの界面構成については、装置の劣化を抑制するための構成として、キャリアの拡散長に応じた設定にすることが示されている（たとえば特許文献４）。

特開２００５−７９３９２号公報 特開２００９−４９０４５号公報 特開２０１２−９８１１号公報 特表２００５−５０８０８６号公報

しかし、耐圧層に隣接するアノード層（絶縁ゲートバイポーラトランジスタではコレクタ層）およびカソード層の構成、さらにはそれらの界面構成については、装置の劣化を抑制するための構成として、キャリアの拡散長に応じた設定にすることが示されているものの、アノード層およびカソード層の構成を具体的にどのようにすれば素子抵抗が低減できるのか、についてはあまり調べられていない。

本発明は、上記のような問題を解決するためになされたものであり、炭化珪素半導体装置において、素子抵抗を低減する層構造を実現する技術を提供することを目的とする。

本発明の一態様に関する炭化珪素半導体装置は、層の厚さが４０μｍ以上であり、ドーピング濃度が０より大きく、かつ、２．５×１０^１５／ｃｍ^３以下である炭化珪素半導体層と、前記炭化珪素半導体層の表面に形成される、ドーピング濃度が１×１０^１８／ｃｍ^３以上であるｐ型層と、前記炭化珪素半導体層の前記表面の反対側の面である裏面に形成される、ドーピング濃度が１×１０^１８／ｃｍ^３以上であるｎ型層とを備え、前記ｐ型層の厚さが、１０μｍ以上２０μｍ以下であり、前記ｎ型層の厚さが、５μｍ以上５０μｍ以下である。

本発明の上記態様によれば、ｐｎ接合への順方向電圧印加時に、耐圧層に注入されるキャリアの量を増加させるとともに、ｐ型層およびｎ型層の抵抗成分の増加を抑制することができる。よって、半導体装置の抵抗を低減することができる。

本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施形態に関する炭化珪素半導体装置の構造を示す断面図である。 カソード層の厚さを変更した場合の順方向電流と電圧特性との関係を示す図である。 アノード層の厚さを変更した場合の順方向電流と電圧特性との関係を示す図である。 オン電圧のカソード層の厚さに対する変化を示す図である。 オン電圧のアノード層の厚さに対する変化を示す図である。 カソード層の厚さを変更した場合の、順方向電圧印加時の耐圧層中のキャリア濃度分布を示す図である。 カソード層の厚さを変更した場合の、順方向電圧印加時の耐圧層中のキャリア濃度分布を示す図である。 アノード層の厚さを変更した場合の、順方向電圧印加時の耐圧層中のキャリア濃度分布を示す図である。 アノード層の厚さを変更した場合の、順方向電圧印加時の耐圧層中のキャリア濃度分布を示す図である。

以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。

＜実施形態＞
＜構成＞
図１は、本実施形態に関する炭化珪素半導体装置の構造を示す断面図である。図１に示されるように、炭化珪素半導体装置は、高濃度ｎ型のカソード層１と、カソード層１の表面に形成された高純度の耐圧層２（半導体層）と、耐圧層２の表面に形成された高濃度ｐ型のアノード層３と、カソード層１の裏面に形成されたカソード電極４と、アノード層３の表面に形成されたアノード電極５とを備える。

耐圧層２は、所望の動作電圧（耐圧）に応じて、その厚さおよびドーピング濃度が設定される。

たとえば、３３００Ｖ耐圧では、層の厚さがおよそ２０μｍ以上３５μｍ以下で、ドーピング濃度がおよそ２×１０^１５／ｃｍ^３以上４．５×１０^１５／ｃｍ^３以下である。

４５００Ｖ耐圧では、層の厚さがおよそ４０μｍ以上７０μｍ以下で、ドーピング濃度がおよそ１×１０^１５／ｃｍ^３以上２．５×１０^１５／ｃｍ^３以下である。

６５００Ｖ耐圧では、層の厚さがおよそ５０μｍ以上８０μｍ以下で、ドーピング濃度がおよそ０．８×１０^１５／ｃｍ^３以上２×１０^１５／ｃｍ^３以下である。

１００００Ｖ耐圧では、層の厚さがおよそ１００μｍ以上１５０μｍ以下で、ドーピング濃度がおよそ０．５×１０^１５／ｃｍ^３以上１×１０^１５／ｃｍ^３以下である。なお、耐圧層の導電型はｎ型でもｐ型でもよい。

現状では、上記の小さいドーピング濃度を実現するにはｎ型層の方が容易である。少数キャリアが電子となるｐ型の方がデバイス特性上有利となる可能性があるが、高純度で小さいドーピング濃度を実現することが困難である。

カソード層１とアノード層３とについては、素子抵抗を低減できるように厚さとドーピング濃度とを選択することになる。このうち、ドーピング濃度に関しては、耐圧を確保する点から、カソード電極４に、アノード電極５に対して正の電圧が印加された場合に、耐圧層２中に形成される空乏領域がアノード層３またはカソード層１を突き抜けないように、およそ１×１０^１８／ｃｍ^３以上のドーピングが必要となる。

層構造として、カソード層１と耐圧層２との間、または、アノード層３と耐圧層２との間に、それらの中間のドーピング濃度を有する層が挿入された構成となる場合があるが、１×１０^１８／ｃｍ^３以上のドーピング濃度を有する領域をカソード層１またはアノード層３の範囲とし、１×１０^１８／ｃｍ^３未満のドーピング濃度を有する領域を耐圧層２の範囲とすることとする。

カソード層１、耐圧層２およびアノード層３からなる層構造は、通常は、基板結晶であるカソード層１の表面に、耐圧層２さらにはアノード層３をエピタキシャル成長した後、基板結晶であるカソード層の一部を研磨、研削またはエッチングなどによって除去し、カソード層１の厚さを所望の値まで薄く加工することで作製することができる。

なお、アノード層３は、エピタキシャル成長ではなく、ＡｌまたはＢなどのアクセプタ不純物のイオン注入、および、活性化熱処理によって形成されてもよい。また、カソード層１となる部分を基板結晶として用いるのではなく、高純度の耐圧層２となる部分を基板結晶として、カソード層１およびアノード層３をエピタキシャル成長、または、不純物（カソード層１ではＮまたはＰなどのドナー、アノード層３ではＡｌまたはＢなどのアクセプタ）のイオン注入、および、活性化熱処理によって形成されてもよい。

炭化珪素は様々な結晶多形を有することから、通常、ウエハの表面は結晶多形制御のため、結晶面から傾斜した面としている。このような状況で、ウエハの表面に対しその法線方向からイオン注入を行った場合には、およそ２μｍ以下、望ましくはおよそ１μｍ以下の接合形成が可能である。

＜作用＞
以下の例では、１３０００Ｖ耐圧を想定し、耐圧層２として、厚さが１５０μｍ程度、ｎ型のドーピング濃度が０．７×１０^１５／ｃｍ^３程度、キャリア時定数τが１０μｓｅｃの場合について検討する。なお、カソード層１およびアノード層３のドーピング濃度は、およそ１×１０^１８／ｃｍ^３である。

図２は、カソード層１の厚さを変更した場合の順方向電流と電圧特性との関係を示す図である。図２において、縦軸は順方向電流Ｉ［Ａ／ｃｍ^２］、横軸は電圧Ｖ［Ｖ］をそれぞれ示している。また、図２においては、カソード層の厚さが３５０μｍである場合が実線として示され、カソード層の厚さが５０μｍである場合が菱形印として示され、カソード層の厚さが５μｍである場合が丸印として示され、カソード層の厚さが２μｍである場合が四角印として示され、カソード層の厚さが１μｍである場合が三角印として示される。

アノード層３の厚さとしては、通常のアクセプタ不純物のイオン注入と活性化アニールとを用いて形成した場合に相当する１μｍの場合を示している。

図２に示されるように、カソード層１の厚さとして５μｍの場合の微分抵抗が小さく、オン電圧が小さくなっている。

図３は、アノード層３の厚さを変更した場合の順方向電流と電圧特性との関係を示す図である。図３において、縦軸は順方向電流Ｉ［Ａ／ｃｍ^２］、横軸は電圧Ｖ［Ｖ］をそれぞれ示している。また、図３においては、アノード層の厚さが５０μｍである場合が三角印として示され、アノード層の厚さが２０μｍである場合が菱形印として示され、アノード層の厚さが１０μｍである場合が丸印として示され、アノード層の厚さが５μｍである場合が四角印として示され、アノード層の厚さが１μｍである場合が実線として示される。

カソード層１の厚さとしては、市販の基板結晶をそのまま用いた場合に相当する３５０μｍの場合を示している。

図３に示されるように、アノード層３の厚さとして１０μｍの場合の微分抵抗が小さく、オン電圧が小さくなっている。

図２および図３の結果から、微分抵抗が小さくなる、すなわちオン電圧が小さくなるカソード層１の厚さおよびアノード層３の厚さは、カソード層１の抵抗成分およびアノード層３の抵抗成分が小さくなる、すなわちカソード層１の厚さおよびアノード層３の厚さが薄ければ薄いほどよいというわけではなく、ある厚さ範囲における場合であることがわかる。

図４は、オン電圧（電流密度１００Ａ／ｃｍ^２における電圧値）のカソード層１の厚さに対する変化を示す図である。図４において、縦軸は電流密度１００Ａ／ｃｍ^２における電圧値［Ｖ］、横軸はカソード層の厚さ［μｍ］をそれぞれ示している。また、図４においては、アノード層の厚さが５０μｍである場合が点線として示され、アノード層の厚さが２０μｍである場合が長い破線として示され、アノード層の厚さが１０μｍである場合が一点鎖線として示され、アノード層の厚さが５μｍである場合が短い破線として示され、アノード層の厚さが１μｍである場合が実線として示される。

アノード層３の厚さとして、１μｍ、５μｍ、１０μｍ、２０μｍおよび５０μｍの５種類の場合が示されているが、いずれの場合も、カソード層１の厚さとして２μｍ以上１００μｍ以下、望ましくは５μｍ以上５０μｍ以下の範囲とすることで、オン電圧を低減できることがわかる。

図５は、オン電圧（電流密度１００Ａ／ｃｍ^２における電圧値）のアノード層３の厚さに対する変化を示す図である。図５において、縦軸は電流密度１００Ａ／ｃｍ^２における電圧値［Ｖ］、横軸はアノード層の厚さ［μｍ］をそれぞれ示している。また、図５においては、カソード層の厚さが３５０μｍである場合が実線として示され、カソード層の厚さが５０μｍである場合が長い破線として示され、カソード層の厚さが５μｍである場合が点線として示され、カソード層の厚さが２μｍである場合が一点鎖線として示され、カソード層の厚さが１μｍである場合が短い破線として示される。

カソード層１の厚さとして、１μｍ、２μｍ、５μｍ、５０μｍおよび３５０μｍの５種類の場合が示されているが、いずれの場合も、アノード層３の厚さとして５μｍ以上３０μｍ以下、望ましくは１０μｍ以上２０μｍ以下の範囲とすることで、オン電圧を低減できることがわかる。

図６および図７は、カソード層１の厚さを変更した場合の、順方向電圧印加時の耐圧層中のキャリア濃度分布を示す図である。図６において、縦軸は電子濃度［／ｃｍ^３］、横軸は耐圧層の厚さ［μｍ］をそれぞれ示している。図７において、縦軸は正孔濃度［／ｃｍ^３］、横軸は耐圧層の厚さ［μｍ］をそれぞれ示している。また、図６および図７においては、カソード層の厚さが３５０μｍである場合が実線として示され、カソード層の厚さが５０μｍである場合が長い破線として示され、カソード層の厚さが５μｍである場合が点線として示され、カソード層の厚さが２μｍである場合が一点鎖線として示され、カソード層の厚さが１μｍである場合が短い破線として示される。

アノード層３の厚さとしては、通常のアクセプタ不純物のイオン注入と活性化アニールとを用いて形成した場合に相当する１μｍの場合を示している。

図６および図７に示されるように、カソード層１の厚さの増加とともに耐圧層２中のキャリア濃度が増加することがわかる。一方、カソード層１の厚さが３５０μｍの場合は、カソード層１の厚さが５０μｍまたは５μｍの場合よりも低下することがわかる。

したがって、カソード層１の厚さをある程度大きくすれば耐圧層２の抵抗が低減されるが、カソード層１を厚くしすぎると耐圧層２中のキャリア濃度が減少し、カソード層１の抵抗も層の厚さとともに増加して、半導体装置の抵抗を増加させることになる。

そのため、図４に示されるように、カソード層１の厚さとして２μｍ以上１００μｍ以下、望ましくは５μｍ以上５０μｍ以下の範囲とすることで、オン電圧を低減できることになる。

これらのカソード層１の厚さは、基板結晶を薄く加工すること、または、耐圧層２へのエピタキシャル成長によって実現でき、ドナー不純物によっては、結晶面にその法線方向からのイオン注入および活性化熱処理によっても実現できる。

図８および図９は、アノード層３の厚さを変更した場合の、順方向電圧印加時の耐圧層中のキャリア濃度分布を示す図である。図８において、縦軸は電子濃度［／ｃｍ^３］、横軸は耐圧層の厚さ［μｍ］をそれぞれ示している。図９において、縦軸は正孔濃度［／ｃｍ^３］、横軸は耐圧層の厚さ［μｍ］をそれぞれ示している。また、図８および図９においては、アノード層の厚さが５０μｍである場合が点線として示され、アノード層の厚さが２０μｍである場合が長い破線として示され、アノード層の厚さが１０μｍである場合が一点鎖線として示され、アノード層の厚さが５μｍである場合が短い破線として示され、アノード層の厚さが１μｍである場合が実線として示される。

カソード層１の厚さとしては、市販の基板結晶をそのまま用いた場合に相当する３５０μｍの場合を示している。

図８および図９に示されるように、アノード層３の厚さが厚くなればなるほど、耐圧層２中のキャリア濃度が増加することがわかる。したがって、アノード層３の厚さを大きくすれば耐圧層２の抵抗が低減されることになる。

しかし、アノード層３を厚くすると、アノード層３の抵抗が層の厚さとともに増加して、半導体装置の抵抗を増加させることになる。そのため、図５に示されるように、アノード層３の厚さとして５μｍ以上３０μｍ以下、望ましくは１０μｍ以上２０μｍ以下の範囲とすることで、オン電圧を低減できることになる。

図４から図９に示された結果から、カソード層１よりもアノード層３の方が、層の厚さに対するキャリア濃度の変化が大きく、層の厚さに対してオン電圧が大きく変化することがわかる。

これらのアノード層３の厚さは、基板結晶を薄く加工化すること、または、耐圧層２へのエピタキシャル成長によって実現でき、アクセプタ不純物によっては、結晶面にその法線方向からのイオン注入および活性加熱処理によっても実現できる。

本実施形態では、耐圧層２、カソード層１およびアノード層３からなるｐｉｎダイオードの場合について述べたが、バイポーラ型のスイッチング素子に対しても適用することができる。たとえば、サイリスタであれば、本実施形態に示されたカソード層１およびアノード層３を備えることで、素子抵抗を低減することができる。

また、絶縁ゲート型バイポーラトランジスタであれば、カソード層１に対応させてエミッタ層を、アノード層３に対応させてコレクタ層をそれぞれ備えればよく、接合バイポーラトランジスタであれば、カソード層１に対応させてコレクタコンタクト層を、アノード層３に対応させてベースコンタクト層をそれぞれ備えればよい。

また、本実施形態では１３０００Ｖ耐圧を想定した場合の耐圧層について述べたが、バイポーラ型の半導体装置であれば、想定耐圧によらず適用可能である。

＜効果＞
以下に、本実施形態による効果を例示する。

本実施形態によれば、炭化珪素半導体装置が、層の厚さが４０μｍ以上であり、ドーピング濃度が０より大きく、かつ、２．５×１０^１５／ｃｍ^３以下である炭化珪素半導体層としての耐圧層２と、耐圧層２の表面に形成される、ドーピング濃度が１×１０^１８／ｃｍ^３以上であるアノード層３と、耐圧層２の表面の反対側の面である裏面に形成される、ドーピング濃度が１×１０^１８／ｃｍ^３以上であるカソード層１とを備える。

そして、アノード層３の厚さが、５μｍ以上３０μｍ以下である。

このような構成によれば、ｐｎ接合への順方向電圧印加時に、耐圧層２に注入されるキャリアの量を増加させるとともに、アノード層３およびカソード層１の抵抗成分の増加を抑制することができる。よって、半導体装置の抵抗を低減することができる。

なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示された任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。

＜変形例＞
上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合または省略する場合が含まれる。

また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合、および１つの構成要素がある構造物の一部に対応する場合を含む。

また、本明細書における説明は、本発明のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。

１ カソード層、２ 耐圧層、３ アノード層、４ カソード電極、５ アノード電極。

Claims (2)

1. 層の厚さが４０μｍ以上であり、ドーピング濃度が０より大きく、かつ、２．５×１０^１５／ｃｍ^３以下である炭化珪素半導体層と、
   前記炭化珪素半導体層の表面に形成される、ドーピング濃度が１×１０^１８／ｃｍ^３以上であるｐ型層と、
   前記炭化珪素半導体層の前記表面の反対側の面である裏面に形成される、ドーピング濃度が１×１０^１８／ｃｍ^３以上であるｎ型層とを備え、
   前記ｐ型層の厚さが、１０μｍ以上２０μｍ以下であり、
   前記ｎ型層の厚さが、５μｍ以上５０μｍ以下である、
   炭化珪素半導体装置。
2. 前記炭化珪素半導体層の厚さが、７０μｍ以上である、
   請求項１に記載の炭化珪素半導体装置。

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