JP6225544B2 - 圧電素子の製造方法 - Google Patents
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Description
本発明は、圧電素子の製造方法に関する。
従来から、ＭＥＭＳ（Micro Electro Mechanical System）と圧電素子を組み合わせることにより、各種センサ等の高機能化や微細化が実現されている。
例えば、特許文献１には、基板と、基板によって支持されたダイヤフラム構造の圧電薄膜と、圧電薄膜に電圧を印加して当該圧電薄膜の面形状を変形させるための薄膜電極と、を備える圧電薄膜デバイスが提案されている。この圧電薄膜デバイスにおける圧電薄膜上には平坦化用の多層膜が積層されている。さらに、この多層膜上に光を反射する反射膜層が形成されている。
このような圧電薄膜デバイスとしては、例えば、レーザー光を反射膜層で反射させ、画像をスクリーンに投影するＭＥＭＳスキャナがある。圧電薄膜デバイスにおける反射膜層は、レーザー光を反射するミラー部として機能する。反射膜層は、圧電薄膜の変形に伴って変形するので、ミラー部の焦点距離を制御することができる。このため、奥行きのある画像を描画することが可能となる。
スクリーンに投影される画像を高画質化するために、反射膜層の平坦性が求められている。反射膜層の平坦性は、反射膜層直下の層との界面の平坦性に依存する。そこで、特許文献１では、圧電薄膜と反射膜層の間に平坦化用の多層膜が形成されている。しかしながら、この多層膜はフォトレジストにより形成されるものであり、反射膜層との界面の結晶性を考慮したものではない。このため、圧電薄膜として十分な平坦性を得ることができない。換言すれば、圧電薄膜表面の算術平均粗さ（Ｒａと示す）を十分小さくすることができない。
一方、非特許文献１には、結晶配向性を有する、圧電薄膜としてのＰＺＴ（チタン酸ジルコン酸鉛）膜について記載されている。この文献におけるＰＺＴ膜は、ゾルゲル法により成膜され、Ａｌ２Ｏ３（００１）／Ｓｉ（００１）の表面上に、面方位として（００１）方位をもって成長することが記載されている。
Daisuke Akai et al, Journal of Crystal Growth 259(2003), 90−94
しかしながら、非特許文献１に記載のようなゾルゲル法による成膜では、十分な結晶性を有するエピタキシャル膜を成膜することができない。具体的には、成膜された圧電薄膜の表面のうち、所定の方位を示す面、いわゆるドメイン、の占める面積を十分大きくすることができない。すなわち、粒界が多く、算術平均粗さＲａの大きな表面となってしまう。
本発明は、上記問題点を鑑みてなされたものであり、より結晶性の高い圧電薄膜を備えた圧電素子の製造方法を提供することを目的とする。
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
上記目的を達成するために、本発明は、所定の面方位を一面に有する基板（１０）を準備する基板準備工程と、一面上に、ＰＶＤもしくはＣＶＤを用いて、下部電極（２０）を成膜する下部電極成膜工程と、基板および下部電極を所定温度に保ちつつ、下部電極上に、ＰＶＤもしくはＣＶＤを用いて、圧電体からなる圧電薄膜（３０）を成膜する圧電薄膜成膜工程と、圧電薄膜を変形させるために、下部電極との間に電圧を印加するための上部電極（４０）を圧電薄膜上に成膜する上部電極成膜工程と、を備え、基板準備工程は、Ｓｉの単結晶からなる基体（１２）の（００１）表面上に、γ−Ａｌ ２ Ｏ ３ からなるバッファ層（１４）を、ＰＶＤもしくはＣＶＤにより成膜する工程を有し、圧電薄膜成膜工程において、所定温度として７００℃以上を保ちつつ、圧電体としてＰＺＴを主成分とする圧電薄膜を成膜することを特徴としている。
これによれば、圧電薄膜がＰＶＤやＣＶＤを用いて成膜されることにより、基板上にゾルゲル法を用いて成膜される従来の構成に較べて、結晶性の高いエピタキシャル膜として成長させることができる。したがって、圧電薄膜上に成膜される上部電極についても、算術平均粗さＲａを小さくすることができる。
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
（第１実施形態）
最初に、図１を参照して、本実施形態に係る圧電素子の概略構成について説明する。
最初に、図１を参照して、本実施形態に係る圧電素子の概略構成について説明する。
図１に示すように、圧電素子１００は、例えば、ＭＥＭＳスキャナに用いられる。この圧電素子１００は、基板１０と、下部電極２０と、圧電薄膜３０と、上部電極４０と、を備えている。
ＭＥＭＳスキャナでは、複数の圧電素子１００が二次元的に配置される。そして、図示しないレーザー光源からの入射光が上部電極４０により反射され、図示しないスクリーンに投影される。これにより、画像をスクリーンに表示することができる。
基板１０は、シリコン（Ｓｉ）の単結晶からなる基体１２と、アルミナの低温相であるγ−Ａｌ２Ｏ３からなるバッファ層１４と、を有する。
基体１２には、一般的に知られたシリコンウェハを用いることができる。本実施形態における基体１２は、その一面１２ａの面方位が（００１）とされた単結晶ウェハである。また、基体１２は２つの軸体１３を有する。２つの軸体１３は、一面１２ａに沿う直線Ｌ上において、互いに反対方向に延びて形成されている。
基体１２は、軸体１３を回転軸とする向き、すなわち、図１における矢印Ｒの示す向きに回転可能になっている。基体１２の回転方向の変位に対応して、後に詳述する上部電極４０の向きが変位することにより、入射光の反射方向を変えることが可能になっている。
バッファ層１４はγ−Ａｌ２Ｏ３の単結晶からなる。バッファ層１４は基体１２の一面１２ａに積層されている。バッファ層１４における下部電極２０との界面１４ａ（以下、一面１４ａという）は、面方位が（００１）とされている。
下部電極２０は、白金（Ｐｔ）の単結晶からなる。下部電極２０はバッファ層１４の一面１４ａ上に積層されている。下部電極２０は図示しない電源に電気的に接続され、後述する上部電極４０との間に電圧が印加される。なお、下部電極２０における圧電薄膜３０との界面２０ａ（以下、一面２０ａという）は、面方位が（００１）とされている。
圧電薄膜３０は、チタン酸ジルコン酸鉛（ＰＺＴ）を主成分とする圧電体からなる。圧電薄膜３０は下部電極２０の一面２０ａ上に積層されている。圧電薄膜３０は、下部電極２０と上部電極４０とに電圧が印加されることによって変形し、その変形に応じて上部電極４０の面形状が変化するようになっている。なお、圧電薄膜３０における上部電極４０との界面３０ａ（以下、一面３０ａという）は、面方位が（００１）とされている。
上部電極４０は、アルミニウムからなる。上部電極４０は圧電薄膜３０の一面３０ａ上に積層されている。上部電極４０は図示しない電源に電気的に接続され、下部電極２０との間に電圧が印加される。これに加えて、上部電極４０は、図示しないレーザー光源からの入射光を反射するミラー部としても機能する。上部電極４０における圧電薄膜３０との界面と反対の一面４０ａが鏡面となっており、入射光を反射する。さらに、圧電薄膜３０が、電圧印加による圧電効果に起因して変形すると、一面４０ａの面形状が変化して、ミラー部としての焦点距離を変化させることができるようになっている。
上記した構成の圧電素子１００は、基体１２における軸体１３が図示しない駆動部に機械的に接続され、直線Ｌを回転軸として、図１に示すＲ方向に運動できるようになっている。すなわち、レーザー光源から照射された光の反射光の進行方向を変更可能になっている。これにより圧電素子１００は、スキャナとして機能するようになっている。
次に、図２〜図６を参照して、本実施形態に係る圧電素子１００の製造方法と、それに基づく作用効果について説明する。
先ず、基板準備工程を実施する。
基板準備工程は、基体１２である単結晶Ｓｉを準備する工程と、基体１２上にバッファ層１４である単結晶のγ−Ａｌ２Ｏ３を成膜する工程と、を有する。
一面１２ａの面方位が（００１）であるシリコンウェハを準備する。そして、水素還元法などの一般的に知られた方法により自然酸化膜を除去する。これにより、基体１２を準備する工程が完了する。なお、基板準備工程の実施環境におけるＳｉ単結晶はダイヤモンド構造であり、Ｓｉ（００１）表面における、隣接するＳｉ原子間距離は、その格子定数に等しく、略０．５４３ｎｍである。
その後、バッファ層１４を成膜する工程を実施する。図２に示すように、有機金属気相成長法（ＭＯＣＶＤ）を用いて、基体１２であるＳｉの（００１）表面上、すなわち、基体１２の一面１２ａ上に、γ−Ａｌ２Ｏ３を略５０ｎｍ積層する。この工程では、バッファ層１４の成膜を、基体１２を略１０００℃に維持しながら実施する。
この工程により、バッファ層１４としてのγ−Ａｌ２Ｏ３を、Ｓｉ（００１）表面に沿う面、すなわち、バッファ層１４の一面１４ａの面方位が（００１）となるようにエピタキシャル成長させることができる。
次いで、下部電極成膜工程を実施する。図３に示すように、基板１０の一面、すなわち、バッファ層１４の一面１４ａ上に、下部電極２０としてのＰｔを、スパッタ法を用いて略１００ｎｍ積層する。この工程では、下地の膜を略５００℃に維持しながら実施する。
この工程により、下部電極２０としてのＰｔを、Ｓｉ（００１）表面に沿う面、すなわち、下部電極２０の一面２０ａの面方位が（００１）となるようにエピタキシャル成長させることができる。なお、このように成膜された下部電極２０におけるＰｔは、格子定数が略０．３９２ｎｍの面心立方格子構造を示す。
次いで、圧電薄膜成膜工程を実施する。図４に示すように、下部電極２０の一面２０ａ上に、圧電薄膜３０としてのＰＺＴを、スパッタ法を用いて略１０００ｎｍ積層する。本実施形態におけるＰＺＴの組成式は、例えば、Ｐｂ（Ｚｒ０．４８Ｔｉ０．５２）Ｏ３である。この工程では、下地の膜を略６５０℃に維持しながら実施する。なお、この工程で成膜された圧電薄膜３０は、特許請求の範囲に記載の第１エピタキシャル膜と同一である。
この工程により、圧電薄膜３０としてのＰＺＴを、Ｓｉ（００１）表面に沿う面、すなわち、圧電薄膜３０の一面３０ａの面方位が（００１）となるようにエピタキシャル成長させることができる。換言すれば、圧電薄膜３０としてのＰＺＴは、ペロブスカイト構造であり、そのａ軸長は略０．４０４ｎｍである。したがって、下地である下部電極２０の格子定数に近い原子間距離を有する（００１）面を一面３０ａとするように成長させることができる。
圧電薄膜成膜工程における圧電薄膜３０の成膜温度について、発明者による実験の結果を図５に示す。図５は、ＰＺＴを主成分とする圧電薄膜３０の成膜温度に対する、圧電薄膜３０の一面３０ａの算術平均粗さＲａを示す図である。図５に示すように、算術平均粗さＲａは成膜温度が高いほど小さくなる。すなわち、成膜温度が高いほど結晶性が高いことを示している。
図５に示す実験の結果によれば、成膜温度が６５０℃以上の場合に算術平均粗さＲａが飽和する傾向にある。したがって、成膜温度は６５０℃以上が好ましい。また、成膜温度が６５０℃における測定点においては、Ｒａ≒２０ｎｍである。これは入射した光の反射効率を十分確保できる値であり、反射効率の観点からも成膜温度は６５０℃以上が好ましい。
成膜温度が高すぎると、ＰＺＴ結晶中の構成原子のうち、蒸気圧の高いＰｂ原子が抜けてしまう虞があるが、スパッタ法のようなＰＶＤや、ＣＶＤでエピタキシャル成膜されたＰＺＴは結晶性が高く、多結晶としてのＰＺＴに較べてＰｂ原子が抜けにくい。
このように、圧電薄膜成膜工程における圧電薄膜３０の成膜温度は、６５０℃以上とするとよい。
次いで、上部電極成膜工程を実施する。図６に示すように、圧電薄膜３０の一面３０ａ上に、上部電極４０としてのＡｌを、スパッタ法を用いて略１００ｎｍ積層する。上部電極４０は、下地である圧電薄膜３０の一面３０ａの結晶性の影響を受ける。すなわち、圧電薄膜３０の結晶性が高ければ、上部電極４０のＳｉ（００１）表面に沿う一面４０ａの結晶性も高くなる。本実施形態では、圧電薄膜３０が、スパッタ法を用いて６５０℃で成膜されることにより、Ｒａ≒２０ｎｍとすることができる。したがって、多結晶によって圧電薄膜を構成する場合（Ｒａ＞１００ｎｍ）に較べて、上部電極４０の結晶性を向上させることができる。なお、この工程では、下地の膜の温度を問わないが、下地の膜の温度を略２５℃として上部電極４０を成膜することにより、表面結晶性の高い上部電極４０を得ることができる。
以上の工程を経て、圧電素子１００を形成することができる。
この圧電素子１００を利用したＭＥＭＳスキャナにあっては、上部電極４０の一面４０ａの結晶性を従来よりも向上させることができる。このため、入射光が一面４０ａで散乱されにくい構成とすることができ、図示しないスクリーンに投影する画像をシャープにすることができる。また、入射光の散乱を抑制できることから、スクリーン上での光量低下を抑制することができる。
（第２実施形態）
本実施形態における圧電素子１００は、図７に示すように、第１実施形態の構成に加えて、下部電極２０と圧電薄膜３０との間に中間層５０を有する。
本実施形態における圧電素子１００は、図７に示すように、第１実施形態の構成に加えて、下部電極２０と圧電薄膜３０との間に中間層５０を有する。
中間層５０には、例えば、ＳｒＲｕＯ３あるいはＬａＮｉＯ３を採用することができる。Ｐｔで構成された下部電極２０の一面２０ａ上に、直に酸化物であるＰＺＴで構成された圧電薄膜３０が成膜されると、ＰＺＴ結晶中の酸素原子が下部電極２０中に拡散し、圧電特性の劣化が生じる。一方、本実施形態のように、中間層５０が形成されることにより、ＰＺＴ結晶中から酸素原子が抜けることを抑制することができ、圧電特性をより持続させることができる。
なお、ＳｒＲｕＯ３およびＬａＮｉＯ３は導電性酸化物であり、下部電極２０と上部電極４０との間の電圧印加による圧電薄膜３０の変形を阻害しない。
また、中間層５０は、中間層成膜工程により成膜する。中間層成膜工程は、下部電極成膜工程の後、圧電薄膜成膜工程の前に実施する。中間層成膜工程においては、例えばスパッタ法を用いて、ＳｒＲｕＯ３あるいはＬａＮｉＯ３を下部電極２０の一面２０ａ上に積層する。
（第３実施形態）
本実施形態における圧電素子１００は、図８に示すように、圧電薄膜３０として、第１エピタキシャル膜３１と第２エピタキシャル膜３２とを有する。第１エピタキシャル膜３１は、第１実施形態における圧電薄膜成膜工程と同様に、スパッタ法を用いて成膜される。一方、第２エピタキシャル膜３２は、ゾルゲル法を用いて第１エピタキシャル膜３１上に成膜される。
本実施形態における圧電素子１００は、図８に示すように、圧電薄膜３０として、第１エピタキシャル膜３１と第２エピタキシャル膜３２とを有する。第１エピタキシャル膜３１は、第１実施形態における圧電薄膜成膜工程と同様に、スパッタ法を用いて成膜される。一方、第２エピタキシャル膜３２は、ゾルゲル法を用いて第１エピタキシャル膜３１上に成膜される。
スパッタ法により結晶性の高い状態で成膜された第１エピタキシャル膜３１上においては、ゾルゲル法を用いても、従来に較べて、結晶性が高い状態でＰＺＴをエピタキシャル成長させることができる。
なお、本実施形態における圧電薄膜成膜工程は、第１エピタキシャル膜成膜工程と第２エピタキシャル膜成膜工程とを有する。第１実施形態のように、スパッタ法のみ、すなわち、第１エピタキシャル膜成膜工程のみ、によって例えば２０００ｎｍの膜厚を確保する場合に対して、第１エピタキシャル膜成膜工程において、５００ｎｍ程度成膜した後、ゾルゲル法を用いる第２エピタキシャル膜成膜工程において、１５００ｎｍ成膜するようにすることにより、圧電薄膜成膜工程に要するコストを低減することができる。
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
上記した各実施形態では、下部電極２０としてＰｔを用いる例を示したが、Ｉｒを用いても良い。また、導電性酸化物であるＳｒＲｕＯ３またはＬａＮｉＯ３を用いても良い。なお、これら導電性酸化物を下部電極２０として採用する場合には、中間層５０を形成する必要はない。
上記した各実施形態では、上部電極４０としてＡｌを用いる例を示したが、そのほか、ＰｔやＩｒを用いても良い。また、上記した各実施形態では、上部電極４０をＭＥＭＳスキャナのミラー部と兼用する例を示したが、上部電極４０とは別に、ミラー部に相当する薄膜を上部電極４０上に成膜しても良い。
上記した各実施形態では、各薄膜の成膜において、ＰＶＤの一種であるスパッタ法を用いる例を示した。しかしながら、この例に限定されない。上記したスパッタ法のほか、パルスレーザー蒸着法（ＰＬＤ）や分子線エピタキシー法（ＭＢＥ）、有機金属気相成長法（ＭＯＣＶＤ）、および、これらから派生するＰＶＤおよびＣＶＤに属する方法を採用することができる。
上記した各実施形態では、圧電薄膜３０の主成分として、組成式Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３のうち、ｘ＝０．４８のＰＺＴを用いる例を示した。これは、ペロブスカイト構造におけるａ軸長０．４０４ｎｍが、下部電極２０としてのＰｔの格子定数０．３９２ｎｍに近いためである。しかしながら、ｘ＝０．４８に限定されるものではなく、０．４≦ｘ＜１の範囲で任意に決めることができる。この範囲であれば、ａ軸長を０．３８８ｎｍ以上、０．４０５ｎｍ以下とすることができる。そして、この範囲であれば、圧電薄膜３０を、下部電極２０上にエピタキシャル成長しやすくできる。
また、上記した各実施形態では、基体１２としてのＳｉの面方位が（００１）である例を示したが、必ずしもＳｉである必要はないし、面方位も限定するものではない。また、バッファ層１４についても、その成分をγ−Ａｌ２Ｏ３に限定するものではない。さらに、圧電薄膜３０についても、面方位を限定するものではないし、ＰＺＴに限定するものではない。
すなわち、バッファ層１４としては、圧電薄膜３０がＰＶＤやＣＶＤを用いてエピタキシャル成長可能な格子定数を有するような下部電極２０を成膜できる材料であればよい。また、基体１２としては、上記のようなバッファ層１４を成膜できるような材料および面方位を有していればよい。
なお、上記した各実施形態では、図１に示すように、ミラー部としての上部電極４０が矩形状である例を示したが、形状は任意である。例えば、円形状であってもよい。
１０・・・基板，２０・・・下部電極，３０・・・圧電薄膜，４０・・・上部電極
Claims (7)
- 所定の面方位を一面に有する基板（１０）を準備する基板準備工程と、
前記一面上に、ＰＶＤもしくはＣＶＤを用いて、下部電極（２０）を成膜する下部電極成膜工程と、
前記基板および前記下部電極を所定温度に保ちつつ、前記下部電極上に、ＰＶＤもしくはＣＶＤを用いて、圧電体からなる圧電薄膜（３０）を成膜する圧電薄膜成膜工程と、
前記圧電薄膜を変形させるために、前記下部電極との間に電圧を印加するための上部電極（４０）を前記圧電薄膜上に成膜する上部電極成膜工程と、を備え、
前記基板準備工程は、Ｓｉの単結晶からなる基体（１２）の（００１）表面上に、γ−Ａｌ２Ｏ３からなるバッファ層（１４）を、ＰＶＤもしくはＣＶＤにより成膜する工程を有し、
前記圧電薄膜成膜工程において、前記所定温度として７００℃以上を保ちつつ、前記圧電体としてＰＺＴを主成分とする前記圧電薄膜を成膜することを特徴とする圧電素子の製造方法。 - 前記下部電極成膜工程において、ＰｔまたはＩｒを用いて前記下部電極を形成することを特徴とする請求項１に記載の圧電素子の製造方法。
- 前記下部電極成膜工程の後、前記圧電薄膜成膜工程の前に、前記下部電極と前記圧電薄膜との間に、ＳｒＲｕＯ３あるいはＬａＮｉＯ３から成る中間層（５０）を成膜する中間層成膜工程を有することを特徴とする請求項２に記載の圧電素子の製造方法。
- 前記下部電極成膜工程において、ＳｒＲｕＯ３またはＬａＮｉＯ３を用いて前記下部電極を形成することを特徴とする請求項１に記載の圧電素子の製造方法。
- 前記圧電体の主成分としてのＰＺＴは、その組成式Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３において、０．４≦ｘ＜１であることを特徴とする請求項１〜４のいずれか１項に記載の圧電素子の製造方法。
- 前記上部電極成膜工程において、前記上部電極が入射光を反射するミラー部を兼用するように、金属膜を用いて前記上部電極を形成することを特徴とする請求項１〜５のいずれか１項に記載の圧電素子の製造方法。
- 前記圧電薄膜成膜工程は、前記圧電薄膜を成膜する工程として、
ＰＶＤもしくはＣＶＤを用いて第１エピタキシャル膜（３１）を成膜する第１エピタキシャル膜成膜工程と、
ゾルゲル法を用いて前記第１エピタキシャル膜上に第２エピタキシャル膜（３２）を成膜する第２エピタキシャル膜成膜工程と、を備えることを特徴とする請求項１〜６のいずれか１項に記載の圧電素子の製造方法。
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