JP6164103B2 - 半導体モジュール - Google Patents

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Description

本発明は、半導体モジュールに関する。
近年、無線通信機器の伝送速度は増加の一途をたどっている。その一因として、従来の音声通話から、スマートフォンに代表される端末でＷｅｂ閲覧や音楽のダウンロードなどデータ通信が主流となっていることが挙げられる。将来的には、映画などの大容量動画を一瞬でダウンロードするようなアプリケーションの実現が期待される。
従来、約３００ＭＨｚ〜約３ＧＨｚのマイクロ波帯を使用した無線通信機器に備えられる半導体モジュールでは、例えば図６に示すように、例えばＰＣＢ（Printed Circuit Board）基板などの実装基板上に半導体チップをフェースアップで実装し、信号線やグランド（ＧＮＤ）などをワイヤで接続するワイヤボンディング実装が用いられてきた。
しかしながら、このようなチップ実装方法を例えば約３０ＧＨｚ以上のミリ波帯を使用した無線通信機器に備えられる半導体モジュールに適用しようとすると、ワイヤの長さに起因したインダクタンスによって高周波信号（ＲＦ信号）を伝送（伝達）することが困難であった。
このため、例えば約３０ＧＨｚ以上のミリ波帯を使用した無線通信機器に備えられる半導体モジュールでは、例えば図７に示すように、例えばＰＣＢ基板などの実装基板上に半導体チップを反転させてフェイスダウンで実装し、信号線やグランドなどをワイヤに比べて電気長の短いバンプ（ボールバンプ）で接続するフリップチップ実装が用いられてきた。例えば、約６０ＧＨｚ帯を利用した高速無線通信用半導体モジュール（高速無線通信チップ）や約７７ＧＨｚ帯を利用した自動車レーダ用半導体モジュール（自動車レーダチップ）などでは、バンプで接続するだけで高周波信号を問題なく伝送することができた。
特開２０１２−１７５４３８号公報
ところで、上述のように、無線通信機器の伝送速度は増加の一途をたどっているため、約３００ＧＨｚ以上のサブミリ波帯を使用した無線通信機器の実現が期待される。
つまり、約３００ＧＨｚ〜約３ＴＨｚのサブミリ波帯は、これよりも低周波数帯域（例えば約１０ＧＨｚ以下の帯域）と比べて非常に広い周波数帯域が使用でき、その分、伝送速度を向上させることが可能である。このため、サブミリ波帯を使用した無線通信機器を実現することで、無線通信機器の伝送速度を向上させることが期待される。
この場合、約３００ＧＨｚ以上のサブミリ波帯を使用した無線通信機器に備えられる半導体モジュールに、上述のミリ波帯を使用した無線通信機器に備えられる半導体モジュールに適用されていたチップ実装方法を用いると、高周波信号を伝送することが困難であることがわかった。
つまり、約３００ＧＨｚ以上のサブミリ波帯を使用した無線通信機器に備えられる半導体モジュールでは、バンプの直径に起因したインダクタンス（例えば数１０ｐＨ）が無視できなくなり、高周波信号を伝送することが困難になることがわかった。
例えば、このような半導体モジュールにおいて、例えば図８（Ａ）、図８（Ｂ）に示すように、信号線と信号線及びグランドとグランドを、それぞれ、例えば直径５０μｍ程度のバンプで接続する。なお、図８（Ａ）に示すように、信号線と信号線、グランドとグランドは、同様に、バンプを介して接続されている。この場合、例えば図９の等価回路図に示すように、信号線同士及びグランド同士は、バンプに寄生したインダクタを介して接続されることになる。ここで、数百ＧＨｚにも達するサブミリ波帯では、わずかな寄生インダクタも、Ｚ＝ωＬ（ここでω＝２πｆである）で決まる高いインピーダンスを持つことになる。例えば、バンプに寄生したインダクタは、そのインダクタンスが約５０ｐＨであると、約３００ＧＨｚの周波数では、約１００Ωのインピーダンスを持つことになる。そして、周波数が高くなり、バンプのインダクタンスによるインピーダンスが大きくなると、バンプは回路的にショートとみなせなくなり、図１０に示すように、信号が反射されたり、空間へ放射（電磁放射）されたりして、損失が大きくなってしまい、高周波信号を伝送するのが困難になる。このように、バンプに寄生したインダクタのインダクタンスが無視できなくなり、高周波信号を伝送することが困難になる。
そこで、信号線やグランドをバンプで接続する場合にバンプのインダクタンスによってインピーダンスが大きくなって損失が増大してしまうのを抑制し、高周波信号を確実に伝送できるようにしたい。
本半導体モジュールは、第１信号線と、第１グランドとを備える第１半導体チップと、第２信号線と、第２グランドとを備える実装基板又は第２半導体チップと、第１信号線と第２信号線とを接続する信号線接続バンプと、第１グランドと第２グランドとを接続する第１グランド接続バンプと、ターゲット周波数で信号線接続バンプによるインダクタンスと直列共振を起こすキャパシタンスを有する信号線側絶縁膜と、ターゲット周波数で第１グランド接続バンプによるインダクタンスと直列共振を起こすキャパシタンスを有するグランド側絶縁膜とを備える。
したがって、本半導体モジュールによれば、信号線やグランドをバンプで接続する場合にバンプのインダクタンスによってインピーダンスが大きくなって損失が増大してしまうのを抑制し、高周波信号を確実に伝送できるようになるという利点がある。
本実施形態にかかる半導体モジュールの構成を示す模式的平面図である。 本実施形態にかかる半導体モジュールの接続部分の構成を示す模式的断面図である。 本実施形態にかかる半導体モジュールの等価回路を示す図である。 本実施形態にかかる半導体モジュールにおける信号伝送及び直流電流の流れについて説明するための模式図である。 本実施形態にかかる半導体モジュールによる効果を説明するための図である。 ワイヤボンディング実装された半導体モジュールを示す模式図である。 バンプのみでフリップチップ実装された半導体モジュールを示す模式図である。 （Ａ）、（Ｂ）は、バンプのみでフリップチップ実装された半導体モジュールの構成を示す模式図であって、（Ａ）は断面図であり、（Ｂ）は平面図である。 バンプのみでフリップチップ実装された半導体モジュールの等価回路を示す図である。 バンプのみでフリップチップ実装された半導体モジュールの課題を説明するための図である。
以下、図面により、本発明の実施の形態にかかる半導体モジュールについて、図１〜図５を参照しながら説明する。
本実施形態にかかる半導体モジュールは、約３００ＧＨｚ以上のサブミリ波帯（テラヘルツ波帯；超高周波数帯）、例えば約３００ＧＨｚ〜約３ＴＨｚのサブミリ波帯（約１００μｍ〜約１０μｍのテラヘルツ波帯）を使用した無線通信機器に備えられる半導体モジュールである。例えば、超高速近距離無線通信機器や数１０Ｇｂ／ｓ無線通信機器に用いることができる。なお、半導体モジュールを超高周波モジュールともいう。
そして、本半導体モジュールでは、例えばＰＣＢ基板などの実装基板上に半導体チップを反転させてフェイスダウンで実装し、信号線やグランドなどをバンプ（ボールバンプ；ボール状のバンプ）で接続するフリップチップ実装が用いられている。なお、半導体チップを超高周波用半導体チップともいう。
本実施形態では、半導体モジュールは、図１に示すように、第１信号線１と、第１グランド２とを備える第１半導体チップ３と、第２信号線１１と、第２グランド１２とを備える実装基板１３とを備え、これらがバンプ２０を介して接続されている。つまり、本半導体モジュールは、第１信号線１と第２信号線１１とを接続する信号線接続バンプ２０Ａと、第１グランド２と第２グランド１２とを接続する第１グランド接続バンプ２０Ｂとを備える。なお、信号線１、１１を信号線パターンともいう。また、グランド２、１２をグランドパターンともいう。
ここでは、第１半導体チップ３は、その表面上に、信号線パターン１を挟んで両側にグランドパターン２を有するコプレーナ伝送線路を備える。つまり、第１半導体チップ３は、その表面上に、一方の側から、グランド２、信号線１、グランド２の順にパターンが設けられており、これらによってコプレーナ伝送線路［ＧＮＤ−Ｓｉｇｎａｌ−ＧＮＤ（ＧＳＧ）の伝送線路］が構成されている。このため、半導体チップ３を伝送線路チップともいう。
また、実装基板１３は、その表面上に、信号線パターン１１を挟んで両側にグランドパターン１２を有するコプレーナ伝送線路を備える。つまり、実装基板１３は、その表面上に、一方の側から、グランド１２、信号線１１、グランド１２の順にパターンが設けられており、これらによってコプレーナ伝送線路［ＧＮＤ−Ｓｉｇｎａｌ−ＧＮＤ（ＧＳＧ）の伝送線路］が構成されている。このため、実装基板１３を伝送線路基板ともいう。
なお、ここでは、第１半導体チップ３及び実装基板１３の全面にコプレーナ伝送線路が設けられている場合を例に挙げて説明しているが、これに限られるものではなく、少なくとも第１半導体チップ３と実装基板１３とのバンプ接続部分（インターフェース部分）がコプレーナ伝送線路になっていれば良く、それ以外の部分は例えばマイクロストリップ線路などの他の伝送線路になっていても良い。
そして、第１半導体チップ３に備えられるコプレーナ伝送線路の信号線パターン（第１信号線）１と、実装基板１３に備えられるコプレーナ伝送線路の信号線パターン（第２信号線）１１とが、信号線接続バンプ２０Ａを介して接続されている。また、第１半導体チップ３に備えられるコプレーナ伝送線路の信号線パターン１の両側に設けられたグランドパターン（第１グランド）２の信号線パターン１側の部分と、実装基板１３に備えられるコプレーナ伝送線路の信号線パターン１１の両側に設けられたグランドパターン（第２グランド）１２の信号線パターン１１側の部分とが、第１グランド接続バンプ２０Ｂを介して接続されている。
特に、本半導体モジュールは、ターゲット周波数で信号線接続バンプ２０Ａによるインダクタンスと直列共振を起こすキャパシタンスを有する信号線側絶縁膜３０Ａと、ターゲット周波数で第１グランド接続バンプ２０Ｂによるインダクタンスと直列共振を起こすキャパシタンスを有するグランド側絶縁膜３０Ｂとを備える。
ここで、信号線接続バンプ２０Ａ及び第１グランド接続バンプ２０Ｂは、等価回路ではインダクタであり、インダクタンスを有する。また、信号線側絶縁膜３０Ａ及びグランド側絶縁膜３０Ｂは、等価回路ではキャパシタ（容量）であり、キャパシタンスを有する。
そして、信号線側絶縁膜３０Ａに寄生するキャパシタのキャパシタンスの値が、ターゲット周波数で信号線接続バンプ２０Ａに寄生するインダクタのインダクタンスと直列共振を起こすように設定されている。
つまり、ターゲット周波数（伝送される高周波信号の周波数）が、共振周波数（ｆＬＣ＝１／２π√ＬＣ）に一致するように、信号線側絶縁膜３０Ａに寄生するキャパシタのキャパシタンスの値を設定する。これにより、直列共振（ＬＣ直列共振）によって第１信号線１と第２信号線１１とのインターフェース部分がＲＦ的にショートとなる。つまり、信号線接続バンプ２０Ａに寄生するインダクタのインピーダンス（誘導性インピーダンス；誘導性リアクタンス）Ｚ＝ωＬ（ここでω＝２πｆである）が、信号線側絶縁膜３０Ａに寄生するキャパシタのインピーダンス（容量性インピーダンス；容量性リアクタンス）Ｚ＝１／ωＣ（ここでω＝２πｆである）によってキャンセルされ、第１信号線１と第２信号線１１とのインターフェース部分がＲＦ的にショートとなる。
また、グランド側絶縁膜３０Ｂに寄生するキャパシタのキャパシタンスの値が、ターゲット周波数で第１グランド接続バンプ２０Ｂに寄生するインダクタのインダクタンスと直列共振を起こすように設定されている。
つまり、ターゲット周波数（伝送される高周波信号の周波数）が、共振周波数（ｆＬＣ＝１／２π√ＬＣ）に一致するように、グランド側絶縁膜３０Ｂに寄生するキャパシタのキャパシタンスの値を設定する。これにより、直列共振（ＬＣ直列共振）によって第１グランド２と第２グランド１２とのインターフェース部分がＲＦ的にショートとなる。つまり、第１グランド接続バンプ２０Ｂに寄生するインダクタのインピーダンス（誘導性インピーダンス；誘導性リアクタンス）Ｚ＝ωＬ（ここでω＝２πｆである）が、グランド側絶縁膜３０Ｂに寄生するキャパシタのインピーダンス（容量性インピーダンス；容量性リアクタンス）Ｚ＝１／ωＣ（ここでω＝２πｆである）によってキャンセルされ、第１グランド２と第２グランド１２とのインターフェース部分がＲＦ的にショートとなる。
ここでは、信号線側絶縁膜３０Ａは、絶縁薄膜であり、信号線接続バンプ２０Ａが設けられる第１半導体チップ３のパッドの内部に設けられている。ここでは、第１半導体チップ３は、その表面に、信号線１となる信号線メタル（金属膜）が設けられており、この信号線メタル上であって、実装基板１３上の信号線１１に信号線接続バンプ２０Ａを介して接続する部分に、絶縁膜３０Ａ（誘電体膜；信号線側絶縁膜）、メタル（金属膜；パッドメタル）が順に積層されたパッドが設けられている。つまり、信号線接続バンプ２０Ａが設けられる第１半導体チップ３のパッドは、メタル、絶縁膜、メタルが順に積層されたＭＩＭ（Metal-Insulator-Metal）構造になっており、キャパシタ（容量）を構成している。つまり、信号線接続バンプ２０Ａが設けられる第１半導体チップ３のパッドはキャパシタを含んでいる。この場合、信号線側絶縁膜３０Ａの面積によって、信号線側絶縁膜３０Ａに寄生するキャパシタのキャパシタンスの値（容量値）を設定することができる。
また、グランド側絶縁膜３０Ｂは、絶縁薄膜であり、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３のパッドの内部に設けられている。ここでは、図２に示すように、第１半導体チップ３は、その表面に、グランド２となるグランドメタル（金属膜）が設けられており、このグランドメタル２上であって、実装基板１３上のグランド１２に第１グランド接続バンプ２０Ｂを介して接続する部分に、絶縁膜３０Ｂ（誘電体膜；グランド側絶縁膜）、メタル４０（金属膜；パッドメタル）が順に積層されたパッド５０が設けられている。つまり、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３のパッド５０は、メタル２、絶縁膜３０Ｂ、メタル４０が順に積層されたＭＩＭ構造になっており、キャパシタ（容量）を構成している。つまり、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３のパッド５０はキャパシタを含んでいる。この場合、グランド側絶縁膜３０Ｂの面積によって、グランド側絶縁膜３０Ｂに寄生するキャパシタのキャパシタンスの値（容量値）を設定することができる。
このように、第１半導体チップ３のパッドの内部に信号線側絶縁膜３０Ａ及びグランド側絶縁膜３０Ｂを設けることで、これらを実装基板１３側に設ける場合と比較して、高い作製精度でキャパシタを構成する絶縁膜３０Ａ，３０Ｂを設けることが可能となる。
このため、本半導体モジュールでは、第１半導体チップ３の第１信号線１と実装基板１３の第２信号線１１とが、信号線接続バンプ２０Ａ及び信号線側絶縁膜３０Ａを介して、電気的に接続されていることになる。そして、信号線接続バンプ２０Ａ及び信号線側絶縁膜３０Ａは、第１半導体チップ３の第１信号線１と実装基板１３の第２信号線１１との間で直列に接続されていることになる。
つまり、図３の等価回路図に示すように、第１半導体チップ３の第１信号線１と実装基板１３の第２信号線１１とが、信号線接続バンプ２０Ａによるインダクタ及び信号線側絶縁膜３０Ａによるキャパシタを介して、電気的に接続されていることになる。そして、信号線接続バンプ２０Ａによるインダクタ及び信号線側絶縁膜３０Ａによるキャパシタは、第１半導体チップ３の第１信号線１と実装基板１３の第２信号線１１との間で直列に接続されていることになる。このようにして、第１半導体チップ３の第１信号線１と実装基板１３の第２信号線１１との接続部分に、インダクタＬとキャパシタＣの直列共振回路（ＬＣ直列共振回路；信号線側直列共振回路）が設けられていることになる。つまり、フリップチップ実装に用いられるバンプ２０Ａによって形成されるインダクタＬに、信号線接続バンプ２０Ａが設けられる第１半導体チップ３のバッドの内部に設けられた信号線側絶縁膜３０Ａによって形成されるキャパシタＣが直列に接続されて、直列共振回路が形成されることになる。
同様に、本半導体モジュールでは、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２とが、第１グランド接続バンプ２０Ｂ及びグランド側絶縁膜３０Ｂを介して、電気的に接続されていることになる。そして、第１グランド接続バンプ２０Ｂ及びグランド側絶縁膜３０Ｂは、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２との間で直列に接続されていることになる。
つまり、図３の等価回路図に示すように、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２とが、第１グランド接続バンプ２０Ｂによるインダクタ及びグランド側絶縁膜３０Ｂによるキャパシタを介して、電気的に接続されていることになる。そして、第１グランド接続バンプ２０Ｂによるインダクタ及びグランド側絶縁膜３０Ｂによるキャパシタは、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２との間で直列に接続されていることになる。このようにして、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２との接続部分に、インダクタＬとキャパシタＣの直列共振回路（ＬＣ直列共振回路；グランド側直列共振回路）が設けられていることになる。つまり、フリップチップ実装に用いられるバンプ２０Ｂによって形成されるインダクタＬに、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３のバッドの内部に設けられたグランド側絶縁膜３０Ｂによって形成されるキャパシタＣが直列に接続されて、直列共振回路が形成されることになる。
このように、信号線同士やグランド同士をバンプ２０で接続するフリップチップ実装によって両者間のインターフェースをとる場合に、接続部分（接続回路；接続パターン）の構成を工夫することで、約３００ＧＨｚ以上のサブミリ波帯の高周波信号の伝送が可能となる。つまり、信号線同士やグランド同士をバンプ２０で接続する場合に、キャパシタンスを有する絶縁膜３０Ａ，３０Ｂを意図的に付加することによって、直列共振回路を構成して、バンプ２０に寄生するインダクタンスの影響を取り除くことで、バンプ２０のインダクタンスによってインピーダンスが大きくなって損失が増大してしまうのを抑制し、半導体チップ３と実装基板１３との間で約３００ＧＨｚ以上のサブミリ波帯の高周波信号を損失なく確実に伝送できるようになる。このような半導体モジュールを備えるものとすることで、約３００ＧＨｚ以上のサブミリ波帯を使用した無線通信機器を実現することが可能となり、無線通信機器の伝送速度を向上させることが可能となる。
なお、本実施形態では、信号線側絶縁膜３０Ａを、信号線接続バンプ２０Ａが設けられる第１半導体チップ３のパッドの内部に設け、グランド側絶縁膜３０Ｂを、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３のパッドの内部に設けているが、これに限られるものではない。例えば、信号線側絶縁膜３０Ａは、信号線接続バンプ２０Ａが設けられる実装基板１３のパッドの内部に設けても良いし、信号線接続バンプ２０Ａが設けられる第１半導体チップ３及び実装基板１３のパッドの内部に設けても良い。このように、信号線側絶縁膜３０Ａは、信号線接続バンプ２０Ａが設けられる第１半導体チップ３又は実装基板１３のパッドの内部に設ければ良い。また、グランド側絶縁膜３０Ｂは、第１グランド接続バンプ２０Ｂが設けられる実装基板１３のパッドの内部に設けても良いし、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３及び実装基板１３のパッドの内部に設けても良い。このように、グランド側絶縁膜３０Ｂは、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３又は実装基板１３のパッドの内部に設ければ良い。
また、本実施形態では、実装基板１３上に半導体チップ３を、バンプ２０を用いて、フリップチップ実装する場合を例に挙げて説明しているが、これに限られるものではなく、例えば、第１半導体チップ上に第２半導体チップを、バンプを用いて、フリップチップ実装する場合であっても同様である。この場合、半導体モジュールは、上述の第２信号線と、第２グランドとを備える実装基板に代えて、第２信号線と、第２グランドとを備える第２半導体チップを備えるものとなる。また、信号線側絶縁膜は、信号線接続バンプが設けられる第１半導体チップのパッドの内部に設けても良いし、信号線接続バンプが設けられる第２半導体チップのパッドの内部に設けても良いし、信号線接続バンプが設けられる第１半導体チップ及び第２半導体チップのパッドの内部に設けても良い。このように、信号線側絶縁膜は、信号線接続バンプが設けられる第１半導体チップ又は第２半導体チップのパッドの内部に設ければ良い。また、グランド側絶縁膜は、第１グランド接続バンプが設けられる第１半導体チップのパッドの内部に設けても良いし、第１グランド接続バンプが設けられる第２半導体チップのパッドの内部に設けても良いし、第１グランド接続バンプが設けられる第１半導体チップ及び第２半導体チップのパッドの内部に設けても良い。このように、グランド側絶縁膜は、第１グランド接続バンプが設けられる第１半導体チップ又は第２半導体チップのパッドの内部に設ければ良い。なお、第１及び第２半導体チップを超高周波用半導体チップともいう。
ところで、上述のように、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２とを接続する部分（ここでは第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３のパッドの内部）にキャパシタを構成するグランド側絶縁膜３０Ｂが設けられていると、グランド同士の接続がＤＣ的に完全にオープンとなってしまう。
この場合、例えば静電気などによってグランド側絶縁膜３０Ｂの両側に高電圧がかかってしまうおそれがあり、これにより、グランド側絶縁膜３０Ｂが破壊されてしまうおそれがある。また、例えば、第１半導体チップ上に第２半導体チップを、バンプを用いて、フリップチップ実装するような場合であって、第１及び第２半導体チップが例えば増幅器のような電圧を印加する回路を備える場合は、チップ間でグランドが分離されてしまうと、各チップのための電圧レファレンスがなくなるため、正しい電圧を印加できないことになる。つまり、例えば、特定の周波数のみを通すフィルタ回路のようなものであればグランド同士の接続がＤＣ的にオープンであっても信号伝送は可能であるが、第１及び第２半導体チップが例えば増幅器のような電圧を印加する回路を備える場合は、グランド同士の接続がＤＣ的にオープンとなってしまうと信号伝送ができなくなるおそれがある。
そこで、本実施形態では、図１に示すように、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２とを接続し、かつ、信号波長（伝送される信号の波長；伝送信号の波長）λの１／４の長さを有するλ／４線路を介して第１グランド接続バンプ２０Ｂに接続された第２グランド接続バンプ２０Ｃをさらに備える。
つまり、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２を、第１グランド接続バンプ２０Ｂで接続し、さらに、これに並列に第２グランド接続バンプ２０Ｃで接続している。
ここでは、第２グランド接続バンプ２０Ｃは、第１グランド接続バンプ２０Ｂよりも信号線接続バンプ２０Ａから離れた位置に設けられている。つまり、信号線接続バンプ２０Ａの近傍に第１グランド接続バンプ２０Ｂが設けられており、第１グランド接続バンプ２０Ｂよりも信号線接続バンプ２０Ａから離れた位置に第２グランド接続バンプ２０Ｃが設けられている。
本実施形態では、上述のように、第１半導体チップ３及び実装基板１３は、それぞれ、信号線を挟んで両側にグランド２，１２を有するコプレーナ伝送線路を備えるものとなっている。つまり、第１半導体チップ３及び実装基板１３は、それぞれ、一方の側から、グランド２，１２、信号線１，１１、グランド２，１２の順に設けられており、これらによってコプレーナ伝送線路が構成されている。
このため、信号線同士を接続する信号線接続バンプ２０Ａが中央に位置し、その近傍の両側にグランド同士を信号線の近傍で接続する第１グランド接続バンプ２０Ｂが位置し、その外側にグランド同士を信号線から離れた位置で接続する第２グランド接続バンプ２０Ｃが位置することになる。つまり、一方の側から、第２グランド接続バンプ２０Ｃ、第１グランド接続バンプ２０Ｂ、信号線接続バンプ２０Ａ、第１グランド接続バンプ２０Ｂ、第２グランド接続バンプ２０Ｃの順に設けられている。
また、本実施形態では、上述のように、信号線接続バンプ２０Ａが設けられる第１半導体チップ３のパッドの内部にキャパシタを構成する絶縁膜（信号線側絶縁膜）３０Ａが設けられており、第１グランド接続バンプ２０Ｂが設けられる第１半導体チップ３のパッドの内部にキャパシタを構成する絶縁膜（グランド側絶縁膜）３０Ｂが設けられている。一方、第２グランド接続バンプ２０Ｃが設けられる第１半導体チップ３のパッドの内部には絶縁膜は設けられていない。つまり、第２グランド接続バンプ２０Ｃが設けられる第１半導体チップ３のパッドは、図２に示すように、グランドメタル２上にメタル６０を積層した構造になっており、絶縁膜は設けられていない。このため、第２グランド接続バンプ２０Ｃが設けられる第１半導体チップ３のパッドはキャパシタを含んでいない。
このため、第１半導体チップ３は、一方の側から、内部に絶縁膜が設けられていないパッド、内部に絶縁膜（グランド側絶縁膜）３０Ｂが設けられているパッド、内部に絶縁膜（信号線側絶縁膜）３０Ａが設けられているパッド、内部に絶縁膜（グランド側絶縁膜）３０Ｂが設けられているパッド、内部に絶縁膜が設けられていないパッドが順に設けられている。つまり、第１半導体チップ３は、一方の側から、キャパシタを含まないグランドパッド、キャパシタを含むグランドパッド、キャパシタを含む信号線パッド、キャパシタを含むグランドパッド、キャパシタを含まないグランドパッドが順に設けられている。
また、図１に示すように、第１グランド接続バンプ２０Ｂと第２グランド接続バンプ２０Ｃとは、λ／４線路７０で接続されている。つまり、第１グランド接続バンプ２０Ｂと第２グランド接続バンプ２０Ｃとは、これらの間の電気長が伝送信号の波長の１／４になるように分離されている。なお、λ／４線路７０は、伝送信号の波長の１／４倍の長さを有するものとすれば良い。つまり、第１グランド接続バンプ２０Ｂと第２グランド接続バンプ２０Ｃは、これらの間の電気長が伝送信号の波長の１／４倍になるように分離されていれば良い。
そして、第１グランド接続バンプ２０Ｂで接続される部分には、上述のように、キャパシタを構成するグランド側絶縁膜３０Ｂが設けられているのに対し、第２グランド接続バンプ２０Ｃで接続される部分には、キャパシタを構成する絶縁膜は設けられていない。
このため、第１グランド接続バンプ２０Ｂ及びグランド側絶縁膜３０Ｂによって構成されるグランド側直列共振回路に、先端が第２グランド接続バンプ２０Ｃに接続されてショートになっているλ／４線路７０によって構成されるショートスタブが接続されていることになる。この場合、等価回路は、図３に示すようになり、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２の間に接続されたグランド側直列共振回路に並列にλ／４線路７０が接続されていることになる。
この場合、第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２は、第１グランド接続バンプ２０Ｂ及びグランド側絶縁膜３０Ｂ（直列共振回路）を介して、ＲＦ的にショートとなり、ＤＣ的にオープンとなるように接続されるとともに、第１グランド接続バンプ２０Ｂにλ／４線路７０で接続された第２グランド接続バンプ２０Ｃを介して、ＤＣ的にショートとなり、ＲＦ的にオープンとなるように接続されることになる。
これにより、図４に示すように、第１半導体チップ３と実装基板１３との間で、約３００ＧＨｚ以上のサブミリ波帯の高周波信号は、信号線接続バンプ２０Ａ及びこれの近傍の第１グランド接続バンプ２０Ｂを介して伝搬（伝送）される一方、直流電流や周波数の低い信号（低周波信号）は、第１グランド接続バンプ２０Ｂの外側にλ／４線路７０を介して接続されている第２グランド接続バンプ２０Ｃを介して伝搬されることになる。
このようにして、第２グランド接続バンプ２０Ｃを介して直流電流が流れるようにすることで、例えば静電気などによって第１半導体チップ３の第１グランド２と実装基板１３の第２グランド１２との間に設けられたグランド側絶縁膜３０Ｂの両側に高電圧（高ＤＣ電圧）がかかってしまうのを防止することができる。これにより、グランド側絶縁膜３０Ｂが破壊されてしまうのを防止することが可能となる。また、例えば、第１半導体チップ上に第２半導体チップを、バンプを用いて、フリップチップ実装するような場合であって、第１及び第２半導体チップが例えば増幅器のような電圧を印加する回路を備える場合に、チップ間でグランドが分離されないようにすることができ、各チップのための電圧レファレンスを確保でき、正しい電圧を印加できることになる。つまり、第１及び第２半導体チップが例えば増幅器のような電圧を印加する回路を備える場合に、グランド同士の接続がＤＣ的にオープンにならないようにすることができ、確実な信号伝送が可能となる。
本実施形態では、図１に示すように、λ／４線路７０は、第１半導体チップ３の第１グランド２の円形状に除去された部分の周方向の長さをλ／４とすることによって形成されている。つまり、第１半導体チップ３の第１グランド２を構成するグランドパターンにλ／４線路７０を形成すべく、グランドパターン（グランドメタル）を円形状に除去し、その円周長がλ／４となるようにして、λ／４線路７０を形成している。このように、λ／４線路７０を形成するためのパターンを円形状にすることで、高周波信号に損失が生じるのを抑制し、良好な高周波特性が得られるようにしている。つまり、例えば、λ／４線路７０を形成するためのパターンを細長いスリット形状にすると、スリットを介して高周波信号（ＲＦ信号）が空間放射されてしまい、損失が生じてしまうことになる。このため、λ／４線路７０を形成するためのパターンを円形状にすることで、空間放射を抑制し、損失が生じるのを抑制して、良好な高周波特性が得られるようにしている。
なお、空間放射を抑制し、損失が生じるのを抑制して、良好な高周波特性が得られるようにするためには、λ／４線路７０を形成するためのパターンをスリット形状以外の形状にすれば良いため、円形状に限られるものではなく、例えば多角形状であっても良い。つまり、λ／４線路は、第１半導体チップの第１グランドの多角形状に除去された部分の周方向の長さをλ／４とすることによって形成されていても良い。
また、ここでは、λ／４線路７０を第１半導体チップ３の第１グランド２に設けているが、これに限られるものではなく、実装基板１３の第２グランド１２、あるいは、第２半導体チップの第２グランドに設けても良い。つまり、λ／４線路は、第１グランド又は第２グランドの円形状又は多角形状に除去された部分の周方向の長さをλ／４とすることによって形成されていれば良い。
したがって、本実施形態にかかる半導体モジュールによれば、信号線１，１１やグランド１，１２をバンプ２０で接続する場合にバンプ１０のインダクタンスによってインピーダンスが大きくなって損失が増大してしまうのを抑制し、高周波信号を確実に伝送できるようになるという利点がある。
ここで、図５は、上述の実施形態のように構成された半導体モジュールの通過損失（インターフェース部における伝搬損失）を、周波数に対してプロットしたものである。なお、図５では、縦軸が通過損失であり、横軸が周波数である。また、上述の実施形態のように構成された半導体モジュールの通過損失を周波数に対してプロットしたものを、実線Ａで示している。また、図５では、比較のために、絶縁膜を設けずにバンプのみでフリップチップ接続した半導体モジュールの通過損失も、周波数に対してプロットしている。また、絶縁膜を設けずにバンプのみでフリップチップ接続した半導体モジュールの通過損失を周波数に対してプロットしたものを、実線Ｂで示している。
図５中、実線Ｂで示すように、絶縁膜を設けずにバンプのみでフリップチップ接続した半導体モジュールでは、周波数が高くなるにつれて、通過損失が単調に増大していくことがわかる。そして、ターゲット周波数である約３００ＧＨｚのサブミリ波帯の高周波信号の通過損失は約３ｄＢである。これに対し、図５中、実線Ａで示すように、上述の実施形態のように構成された半導体モジュールでは、ターゲット周波数である約３００ＧＨｚのサブミリ波帯の高周波信号の通過損失はほぼゼロである。
このように、絶縁膜を設けずにバンプのみでフリップチップ接続した半導体モジュールに対し、上述の実施形態のように構成された半導体モジュールとすることで、通過損失が約３ｄＢ改善することがわかる。これは信号強度にして２倍改善することを意味する。これにより、上述の実施形態のように構成された半導体モジュールとすることで、ターゲット周波数である約３００ＧＨｚのサブミリ波帯の高周波信号を損失なく伝送できるようになる。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
第１信号線と、第１グランドとを備える第１半導体チップと、
第２信号線と、第２グランドとを備える実装基板又は第２半導体チップと、
前記第１信号線と前記第２信号線とを接続する信号線接続バンプと、
前記第１グランドと前記第２グランドとを接続する第１グランド接続バンプと、
ターゲット周波数で前記信号線接続バンプによるインダクタンスと直列共振を起こすキャパシタンスを有する信号線側絶縁膜と、
ターゲット周波数で前記第１グランド接続バンプによるインダクタンスと直列共振を起こすキャパシタンスを有するグランド側絶縁膜とを備えることを特徴とする半導体モジュール。
（付記２）
前記信号線側絶縁膜は、前記信号線接続バンプが設けられる前記第１半導体チップのパッドの内部に設けられており、
前記グランド側絶縁膜は、前記第１グランド接続バンプが設けられる前記第１半導体チップのパッドの内部に設けられていることを特徴とする、付記１に記載の半導体モジュール。
（付記３）
前記信号線側絶縁膜は、前記信号線接続バンプが設けられる前記実装基板のパッドの内部に設けられており、
前記グランド側絶縁膜は、前記第１グランド接続バンプが設けられる前記実装基板のパッドの内部に設けられていることを特徴とする、付記１又は２に記載の半導体モジュール。
（付記４）
前記信号線側絶縁膜は、前記信号線接続バンプが設けられる前記第２半導体チップのパッドの内部に設けられており、
前記グランド側絶縁膜は、前記第１グランド接続バンプが設けられる前記第２半導体チップのパッドの内部に設けられていることを特徴とする、付記１又は２に記載の半導体モジュール。
（付記５）
前記第１グランドと前記第２グランドとを接続し、かつ、信号波長λの１／４の長さを有するλ／４線路を介して前記第１グランド接続バンプに接続された第２グランド接続バンプをさらに備えることを特徴とする、付記１〜４のいずれか１項に記載の半導体モジュール。
（付記６）
前記λ／４線路は、前記第１グランド又は前記第２グランドの円形状又は多角形状に除去された部分の周方向の長さをλ／４とすることによって形成されていることを特徴とする、付記５に記載の半導体モジュール。
（付記７）
前記第２グランド接続バンプは、前記第１グランド接続バンプよりも前記信号線接続バンプから離れた位置に設けられていることを特徴とする、付記５又は６に記載の半導体モジュール。
１ 第１信号線
２ 第１グランド
３ 第１半導体チップ
１１ 第２信号線
１２ 第２グランド
１３ 実装基板
２０ バンプ
２０Ａ 信号線接続バンプ
２０Ｂ 第１グランド接続バンプ
２０Ｃ 第２グランド接続バンプ
３０Ａ 信号線側絶縁膜
３０Ｂ グランド側絶縁膜
４０ メタル
５０ パッド
６０ メタル
７０ λ／４線路

Claims (4)

  1. 第１信号線と、第１グランドとを備える第１半導体チップと、
    第２信号線と、第２グランドとを備える実装基板又は第２半導体チップと、
    前記第１信号線と前記第２信号線とを接続する信号線接続バンプと、
    前記第１グランドと前記第２グランドとを接続する第１グランド接続バンプと、
    ターゲット周波数で前記信号線接続バンプによるインダクタンスと直列共振を起こすキャパシタンスを有する信号線側絶縁膜と、
    ターゲット周波数で前記第１グランド接続バンプによるインダクタンスと直列共振を起こすキャパシタンスを有するグランド側絶縁膜とを備えることを特徴とする半導体モジュール。
  2. 前記信号線側絶縁膜は、前記信号線接続バンプが設けられる前記第１半導体チップのパッドの内部に設けられており、
    前記グランド側絶縁膜は、前記第１グランド接続バンプが設けられる前記第１半導体チップのパッドの内部に設けられていることを特徴とする、請求項１に記載の半導体モジュール。
  3. 前記第１グランドと前記第２グランドとを接続し、かつ、信号波長λの１／４の長さを有するλ／４線路を介して前記第１グランド接続バンプに接続された第２グランド接続バンプをさらに備えることを特徴とする、請求項１又は２に記載の半導体モジュール。
  4. 前記λ／４線路は、前記第１グランド又は前記第２グランドの円形状又は多角形状に除去された部分の周方向の長さをλ／４とすることによって形成されていることを特徴とする、請求項３に記載の半導体モジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7060450B2 (ja) 2018-05-31 2022-04-26 日東電工株式会社 配線回路基板集合体シート、その製造方法および配線回路基板の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847306B2 (en) * 2016-03-16 2017-12-19 Kabushiki Kaisha Toshiba Circuit board having a ground layer including a plurality of polygonal openings
CN113169137B (zh) 2018-12-12 2024-02-13 罗姆股份有限公司 太赫兹装置以及太赫兹装置的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
JPH0936617A (ja) * 1995-07-20 1997-02-07 Nippon Telegr & Teleph Corp <Ntt> 高周波モジュール
JP2001135773A (ja) * 1999-11-09 2001-05-18 Sony Corp 電子回路装置および実装基板
JP2001284992A (ja) * 2000-03-28 2001-10-12 Toshiba Corp 高周波増幅器及び高周波半導体装置
JP4605887B2 (ja) * 2000-10-30 2011-01-05 京セラ株式会社 実装用配線基板および半導体装置の実装構造
JP2003078310A (ja) * 2001-09-04 2003-03-14 Murata Mfg Co Ltd 高周波用線路変換器、部品、モジュールおよび通信装置
JP2004200452A (ja) * 2002-12-19 2004-07-15 Toppan Printing Co Ltd Ｂｇａ基板
JP2012175438A (ja) * 2011-02-22 2012-09-10 Nippon Dempa Kogyo Co Ltd ノッチフィルタ
JP5447603B2 (ja) * 2011-08-27 2014-03-19 株式会社デンソー 電力変換装置
KR101729179B1 (ko) * 2012-11-26 2017-05-11 한국전자통신연구원 광송수신용 인쇄회로기판들의 배선 연결 구조 및 그를 구비한 광송수신 모듈

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7060450B2 (ja) 2018-05-31 2022-04-26 日東電工株式会社 配線回路基板集合体シート、その製造方法および配線回路基板の製造方法

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