JP6161454B2 - 光電変換装置、その製造方法及びカメラ - Google Patents

Description

本発明は、光電変換装置、その製造方法及びカメラに関する。

光電変換装置は、光電変換部と、当該光電変換部に接続されたトランジスタと、を含みうる。当該トランジスタは、ゲートに供給される制御信号が活性化されたことに応答して、光電変換部で蓄積された電荷によって、例えば容量素子等の電荷保持部に充電する。このような構造の光電変換装置において暗電流を抑制することがノイズの発生を抑制するために重要になっている。例えば特許文献１には、フォトダイオードに隣接するリセット素子のフォトダイオード側の不純物領域と素子分離領域を低濃度の拡散層で覆うことによって、フォトダイオードと接するリセット素子の拡散層端で発生する暗電流を抑制することが開示されている。

特開２００５−２２３１４６号公報 特開２０１１−１３９４２７号公報

特許文献１には、光電変換部と隣接して配置されたトランジスタの動作に起因して生じる暗電流を抑制することは開示されてない。本発明は、光電変換素子に隣接して設けられているトランジスタの動作に起因する暗電流、すなわちノイズを低減するのに有利な光電変換装置を提供することを目的とする。

本発明の一つの側面は光電変換装置にかかり、前記光電変換装置は、半導体基板に設けられ、第１導電型の第１半導体領域を含む光電変換部と、平面視において前記第１半導体領域に隣接するように前記第１半導体領域に接触して配され、前記第１半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２半導体領域と、前記第２半導体領域から離れた位置に設けられた前記第１導電型の第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間において、前記半導体基板の上に絶縁膜を介して設けられたゲート電極と、を備え、平面視において前記第２半導体領域と前記ゲート電極との間にギャップを有しており、前記半導体基板は、前記第２半導体領域の縁から前記ゲート電極の下に至る領域に前記第１導電型とは極性が異なる第２導電型の領域を有することを特徴とする。

本発明によれば、光電変換装置のノイズを低減することができる。

光電変換装置の回路構成例を説明する図。 第１実施形態の光電変換装置の構成例を説明する図。 第１実施形態の光電変換装置における電位の状態を説明する図。 参考例の光電変換装置における電位の状態を説明する図。 第１実施形態の光電変換装置の製造方法の例を説明する図。 第２実施形態の光電変換装置の製造方法の例を説明する図。

光電変換装置は撮像用ないし焦点検出用の固体撮像装置に用いられうる。例えば焦点検出の用途においては、照度に応じて焦点検出の精度を変更できるように、例えば高感度モ−ドおよび低感度モード等の複数の動作モードを有しうる。

図１は、光感度の切り替えが可能な光電変換装置における画素セルＰの回路構成を例示している。画素セルＰは、光電変換部１０１（フォトダイオード）と、複数のトランジスタＭ１０２等と、容量素子Ｃ１０４と、を含みうる。光電変換部１０１は、アノードがトランジスタＭ_ＳＦのゲートに接続されている。トランジスタＭ_ＳＦは、光電変換部１０１で生じた電荷量に応じてゲート電位が変動し、トランジスタＭ_ＳＥＬが導通状態になることによって、当該ゲート電位の変動にしたがう電流がトランジスタＭ_ＳＦで流れる。

トランジスタＭ１０２は、感度切り替え用のＰチャネル型ＭＯＳトランジスタであり、高感度モードの場合には非導通状態であり、低感度モードの場合には導通状態である。トランジスタＭ１０２が導通状態のときは、光電変換部１０１で生じた電荷のうちの一部が容量素子Ｃ１０４を充電しうる。よって、光電変換部１０１で電荷が生じたことによるトランジスタＭ_ＳＦのゲートの電位変化は、トランジスタＭ１０２が非導通状態の場合の方が、トランジスタＭ１０２が導通状態の場合よりも大きい。即ち、同じ量の電荷が光電変換部１０１で生じた場合でも、動作モードを切り替えることにより、トランジスタＭ_ＳＦ及びＭ_ＳＥＬで流れる電流量が変化する。

トランジスタＭ１０３は、トランジスタＭ１０２と直列に接続されたＰチャネル型ＭＯＳトランジスタであり、トランジスタＭ１０３が導通状態になることによって容量素子Ｃ１０４が初期化されうる。また、負荷ＭＯＳとして、例えばトランジスタＭ_ＰＬ及びＭ_ＮＬが設けられうる。

（第１実施形態）
図２乃至図５を参照しながら、第１実施形態にかかる光電変換装置Ｉ_１を説明する。図２は、光電変換装置Ｉ_１において、図１に例示された回路構成の光電変換部１０１とトランジスタＭ１０２及びＭ１０３とを含む部分のレイアウト構成例を模式的に示している。図２（ａ）は上面図を示しており、図２（ｂ）はカットラインＡ−Ａ’の断面構造を示している。

光電変換部１０１、トランジスタＭ１０２及びＭ１０３の各素子は、例えば、Ｎ型エピタキシャル層が設けられた半導体基板２１１（以下、単に「基板２１１」）に設けられている。光電変換部１０１は、Ｎ型エピタキシャル層、その上に設けられたＰ型ウェル２１４、及びＰ型ウェル２１４に設けられたＮ型半導体領域２１５で形成されている。

また、トランジスタＭ１０２及びＭ１０３は、基板２１１に設けられたＮ型ウェル２１２に設けられ、Ｎ型ウェル２１２に設けられた各半導体領域やＮ型ウェル２１２の上に絶縁膜を介して設けられたゲート電極等によって構成されうる。

具体的には、Ｐ型半導体領域２０３（第１半導体領域）が、光電変換部１０１の一部（ここでは、Ｐ型ウェル２１４の端部）を構成するように設けられている。Ｐ型半導体領域２０３に隣接するように、Ｐ型半導体領域２０４（第２半導体領域）が設けられている。Ｐ型半導体領域２０４から離れた位置に、Ｐ型半導体領域２０７（第３半導体領域）が設けられている。Ｐ型半導体領域２０４とＰ型半導体領域２０７との間にチャネルを形成するためのゲート電極２０５ａが、基板２１１の上にゲート絶縁膜２１３を介して設けられている。ゲート電極２０５ａの側面を覆うようにサイドウォールスペーサ２１７が設けられている。基板２１１の表面付近におけるゲート電極２０５ａおよびサイドウォールスペーサ２１７の下の領域はＮ型である。このような構造により、トランジスタＭ１０２が形成されている。トランジスタＭ１０２は、基板２１１に対する平面視において、Ｐ型半導体領域２０４とゲート電極２０５ａとの間にはギャップを有する、いわゆるゲートオフセット型の構造を採っている。なお、部分Ｋは、サイドウォールスペーサ２１７下の付近を示している。

また、Ｐ型半導体領域２０７と、Ｐ型半導体領域２０７から離れた位置に設けられたＰ型半導体領域２０８（第４半導体領域）と、の間にチャネルを形成するためのゲート電極２０５ｂが、基板２１１の上にゲート絶縁膜２１３を介して設けられている。また、サイドウォールスペーサ２１７が、ゲート電極２０５ｂの側面を覆うように設けられている。このような構造によってトランジスタＭ１０３が形成されている。

光電変換部１０１、トランジスタＭ１０２及びＭ１０３の各素子は、各半導体領域の幅や長さ等の活性領域が、図２（ａ）に例示されるように素子分離領域２０１によって規定されている。

また、図２（ｂ）に例示されるように、層間絶縁膜２１６が、光電変換部１０１、トランジスタＭ１０２及びＭ１０３の各素子、並びに素子分離領域２０１を覆うように設けられうる。各半導体領域は、例えば層間絶縁膜２１６に設けられたコンタクト２１８（２１８ａ〜２１８ｃ）を介して、第１の配線パターン２０６（２０６ａ〜２０６ｃ）に電気的に接続されうる。例えば、配線パターン２０６ａは前述のトランジスタＭ_ＳＦのゲート電極（不図示）に接続されうる。コンタクト２１８がオーミック接触され、光電変換部１０１のアノードに対応する部分とトランジスタＭ_ＳＦのゲートとが電気的に適切に接続されるように、コンタクト２１８を形成するための開口はＰ型半導体領域２０３を露出するように設けられうる。

Ｐ型半導体領域２０４は、Ｐ型の不純物濃度がＰ型半導体領域２０３よりも低い。なお、Ｐ型（第１導電型）の不純物濃度は、Ｐ型の不純物の正味の濃度を示し、Ｎ型（第１導電型とは極性が異なる第２導電型）の不純物濃度は、Ｎ型の不純物の正味の濃度を示す。例えば、Ｐ型半導体領域が、Ｎ型不純物と、当該Ｎ型不純物よりも多い量のＰ型不純物とを含んで形成されている場合には、Ｐ型半導体領域の不純物濃度は、Ｐ型不純物とＮ型不純物との濃度差の絶対値で示される。ここでは、Ｐ型半導体領域２０４の不純物濃度は、例えばＰ型半導体領域２０３の不純物濃度の１０分の１以下（例えば１００分の１程度）である。

図３（ａ）は、本実施形態の構成におけるＰ型半導体領域２０４及びトランジスタＭ１０２を含む領域の断面構造図を模式的に示している。また、図３（ｂ）は、図３（ａ）におけるカットラインＢ−Ｂ’におけるバンド図を、模式的に示している。

図４（ａ）及び（ｂ）は、参考例としての断面構造図とバンド図とを、図３（ａ）及び（ｂ）と同様にして模式的に示している。当該参考例では、Ｐ型半導体領域２０４が形成されるべき領域が、Ｐ型半導体領域２０３と同じ不純物濃度で形成されている（図４におけるＰ型半導体領域２０４は、図３におけるＰ型半導体領域２０４に比べて、高い不純物濃度で形成されている）。

本実施形態（図３（ａ）及び（ｂ））では、Ｐ型半導体領域２０４の不純物濃度は、Ｐ型半導体領域２０３の不純物濃度の１０分の１以下であり、Ｐ型半導体領域２０４の不純物濃度は低く設けられている。この構成によると、トランジスタＭ１０２が非導通状態のとき（ゲート電極２０５ａに正バイアスが印加されているとき）には、部分Ｋ−Ｐ型半導体領域２０４間の空乏層Ｄ１は、部分Ｋの側だけでなく、Ｐ型半導体領域２０４の側にも広がりうる。一方、参考例（図４（ａ）及び（ｂ））では、部分Ｋ−Ｐ型半導体領域２０４間の空乏層Ｄ２は、主に部分Ｋの側に広がりうる。

本実施形態（図３（ｂ））と参考例（図４（ｂ））とを比較して分かるように、トランジスタＭ１０２が非導通状態のときの本実施形態における空乏層Ｄ１の幅Ｗ１は、参考例における空乏層Ｄ２の幅Ｗ２よりも大きくなる。このことは、本実施形態によると、トランジスタＭ１０２のソース側のポテンシャル障壁で生じる電界が緩和されることを示している。空乏層幅が大きくなって電界が緩和されると、電子−正孔のトンネリング（図４（ｂ）中の矢印ＴＮ）が発生する確率が低くなる。トランジスタＭ１０２が非導通状態の際に生じる電子−正孔のトンネリングは、ノイズ成分（暗電流）の原因であるリーク電流をもたらしうる。よって、本実施形態によると、電子−正孔のトンネリングの発生確率が低くなるためノイズが低減されうる。

また、空乏層幅が広くなることにより、当該空乏層の電界によって、トランジスタＭ１０２のソース付近における基板−絶縁膜間の界面では電荷が少なくなる。このことは、当該界面において電荷がトラップされる確率を低減し、よって、ノイズが低減されうる。さらに、本実施形態のトランジスタＭ１０２はいわゆるゲートオフセット型の構造を採っており、ゲート電極２０５ａに印加された正バイアスによって部分Ｋにおいて生じる電界が緩和されうるため、同様の理由によりノイズが低減されうる。

なお、Ｐ型半導体領域２０４は、Ｐ型半導体領域２０３よりも不純物濃度が低いため、単位面積あたりの抵抗値（シート抵抗値）はＰ型半導体領域２０３よりも大きい。よって、Ｐ型半導体領域２０４の長さ（電流が流れる方向における長さ）を必要以上に大きくすることは、トランジスタＭ１０２の導通状態における駆動力の低下をもたらしうる。よって、Ｐ型半導体領域２０４の長さは、各半導体領域の不純物濃度、トランジスタＭ１０２に印加される電圧値等から空乏層幅Ｗ１を算出して、適切な値に設定すればよい。

また、上述のトンネリング等については、トランジスタＭ１０２だけでなく、トランジスタＭ１０３についても同様のことが言える。

以下、図５を参照しながら、本実施形態における光電変換装置Ｉ_１の製造方法を例示する。まず、図５の（Ａ）に示されるように、例えばＮ型エピタキシャル層を含む基板２１１に、例えばＬＯＣＯＳ法によって素子分離領域２０１が形成される。

次に、図５の（Ｂ）に示されるように、フォトリソグラフィ技術によって、後にＰチャネル型ＭＯＳトランジスタ（トランジスタＭ１０２及びＭ１０３）が形成される領域に、Ｎ型ウェル２１２が形成される。具体的には、Ｎ型ウェル２１２が形成されるべき領域に開口を有するフォトレジストパターンが基板２１１上に設けられ、その後、Ｎ型不純物（例えばリン）を注入することによってＮ型ウェル２１２が形成される。また、後にＮチャネル型ＭＯＳトランジスタが形成される領域には、同様の手順で、Ｐ型不純物（例えばボロン）の注入することによってＰ型ウェル（不図示）が形成されうる。

次に、図５の（Ｃ）に示されるように、熱酸化処理により、基板２１１において素子分離領域２０１で区画された活性領域上に、ゲート絶縁膜２１３が形成される。

その後、図５の（Ｄ）に示されるように、ゲート絶縁膜２１３上にゲート電極２０５ａ及び２０５ｂが形成される。ゲート電極２０５ａ及び２０５ｂは、０．１５μｍ〜０．５μｍ程度の厚さで設けられ、ここでは、例えば０．２５μｍである。ゲート電極２０５ａ及び２０５ｂは、例えばＣＶＤ法によってポリシリコン層を形成した後にフォトリソグラフィ技術およびエッチング技術によって当該ポリシリコン層をパターニングすることによって得られうる。

次に、図５の（Ｅ）に示されるように、フォトリソグラフィ技術によって、基板２１１に光電変換部が形成される。具体的には、Ｐ型ウェル２１４が形成されるべき領域に開口を有するフォトレジストパターンが基板２１１上に設けられ、その後、Ｐ型不純物（例えばボロン）を注入することによってＰ型ウェル２１４が形成される。次に、Ｎ型半導体領域２１５が形成されるべき領域に開口を有するフォトレジストパターンが基板２１１上に設けられ、その後、Ｎ型不純物（例えばヒ素）を注入することによってＮ型半導体領域２１５が形成される。

次に、図５の（Ｆ）に示されるように、ゲート電極２０５ａ及び２０５ｂのそれぞれの側面を覆うように、サイドウォールスペーサ２１７が形成される。サイドウォールスペーサ２１７は、０．０５μｍ〜０．５μｍ程度のスペーサ幅で設けられ、ここでは、例えば０．１μｍである。サイドウォールスペーサ２１７は、その材料として、例えば酸化シリコンが用いられ、酸化シリコンの膜をＣＶＤ法により堆積した後に異方性エッチングを行うことによって形成されうる。サイドウォールスペーサ２１７の材料として、窒化シリコンや酸窒化シリコンが用いられてもよい。

次に、図５の（Ｇ）に示されるように、領域２０４’が形成されるべき領域に開口を有するフォトレジストパターン４０１が基板２１１上に形成される。領域２０４’は、Ｐ型半導体領域２０３及びＰ型半導体領域２０４を含む領域である。

その後、図５の（Ｈ）に示されるように、基板２１１に領域２０４’が形成される。領域２０４’は、フォトレジストパターン４０１と、ゲート電極２０５ａと、Ｐ型ウェル２１４側のサイドウォールスペーサ２１７をマスクとして、Ｐ型不純物（例えばボロン）を注入することによって形成される。この不純物注入は、例えば１．０×１０^１３〜５．０×１０^１３ｃｍ^−２、１５ｋｅＶの注入エネルギーで為されうる。領域２０４’とゲート電極２０５ａとの距離は、領域２０４’が、サイドウォールスペーサ２１７によるセルフアライメントで形成されるため、アライメント精度によらず一定である。

次に、図５の（Ｉ）に示されるように、Ｐ型半導体領域２０３及び２０７が形成されるべき領域に開口を有するフォトレジストパターン４０２が基板２１１上に形成される。

その後、図５の（Ｊ）に示されるように、基板２１１にＰ型半導体領域２０３、２０４及び２０７が形成される。Ｐ型半導体領域２０３、２０４及び２０７は、フォトレジストパターン４０２をマスクとして、Ｐ型不純物（例えばボロン）を注入することによって形成される。この不純物注入は、例えば５．０×１０^１４〜１．０×１０^１５ｃｍ^−２、１５ｋｅＶの注入エネルギーで為されうる。これにより、領域２０４’においてＰ型半導体領域２０３とＰ型半導体領域２０４とが、互いに隣接するように形成される。Ｐ型半導体領域２０３及び２０７は、不純物濃度がＰ型半導体領域２０４の１０〜１００倍程度になる。Ｐ型半導体領域２０３は、Ｐ型半導体領域２０３とＰ型半導体領域２０４との境界と、ゲート電極２０５ａとの距離が、例えば０．４〜０．８μｍ程度になるように設けられうる。

次に、図５の（Ｋ）に示されるように、前述と同様のフォトリソグラフィ技術によりＰ型不純物（例えばボロン）を注入することによって、基板２１１にＰ型半導体領域２０８が形成される。また、同様の手順で、Ｎ型不純物（例えばリン）を注入することによって、不図示のＮチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域が形成されうる。

最後に、図５の（Ｌ）に示されるように、基板２１１上に、層間絶縁膜２１６、コンタクト２１８、配線パターン２０６を含む第１の配線層が、順に形成されうる。具体的には、例えばＣＶＤ法によって基板２１１上に層間絶縁膜２１６が堆積され、その後、フォトリソグラフィ技術およびエッチング技術によって層間絶縁膜２１６にコンタクト２１８を設けるための開口が形成されうる。その後、当該開口が形成された層間絶縁膜２１６上に、例えばスパッタ法によって金属層が堆積され、当該金属層をパターニングすることによってコンタクト２１８及び配線パターン２０６が形成されうる。なお、この工程が同様にして繰り返され、層間絶縁膜２１６及び配線パターン２０６の上に第２の層間絶縁膜や第２の配線層がさらに積層されうる。

以上のようにして光電変換装置Ｉ_１が製造されうる。光電変換装置Ｉ_１によると、トランジスタＭ１０２が非導通状態のときの空乏層Ｄ１の幅Ｗ１が大きくなり、トランジスタＭ１０２のソース側のポテンシャル障壁で生じる電界が緩和される。これにより、トランジスタＭ１０２が非導通状態のときの電子−正孔のトンネリングの発生確率が低くなり、ノイズが低減されうる。特に、本実施形態の製造方法によると、Ｐ型半導体領域２０４とゲート電極２０５ａとの距離は、Ｐ型半導体領域２０４が、サイドウォールスペーサ２１７を用いたセルフアライメントで形成されるため、アライメント精度によらず一定である。よって、本実施形態の製造方法によると、光電変換装置Ｉ_１は、アライメントずれによる電気特性およびノイズ低減効果への影響を受けにくい。

なお、本実施形態ではトランジスタＭ１０２に着目したが、トランジスタに起因する暗電流低減のため、トランジスタＭ１０３にのみ本実施形態のトランジスタＭ１０２と同様の形態を採用することもできる。より好ましくは、トランジスタＭ１０２とトランジスタＭ１０３の両方に、本実施形態のトランジスタＭ１０２と同様の形態を採用するとよい。

（第２実施形態）
図６を参照しながら、第２実施形態にかかる光電変換装置Ｉ_２およびその製造方法を述べる。図６は、光電変換装置Ｉ_２の製造方法の例を説明する図である。完成後の光電変換装置Ｉ_２を示す図６の（Ｌ）に示されるように、本実施形態は、Ｐ型半導体領域２０７が、第１領域２０７ａと、第１領域２０７ａよりも不純物濃度の低い第２領域２０７ｂとを含む点で、第１実施形態と異なる。即ち、トランジスタＭ１０２と同様にして、トランジスタＭ１０３においてもソース領域が互いに濃度が異なる２つの領域を有する構造を採っている。この構造によっても第１実施形態と同様の効果が得られる。

図６の（Ａ）〜（Ｆ）は、第１実施形態（図５の（Ａ）〜（Ｆ））と同様であるので説明を省略する。次に、図６の（Ｇ）に示されるように、領域２０４’及び２０７’が形成されるべき領域に開口を有するフォトレジストパターン４０３が基板２１１上に形成される。領域２０７’は、第１領域２０７ａ及び第２領域２０７ｂを含む領域である。

次に、図６の（Ｈ）に示されるように、基板２１１に領域２０４’及び２０７’が形成される。これらは、第１実施形態（図５の（Ｈ））と同様の条件で為されればよい。第１実施形態で述べたとおり、領域２０４’とゲート電極２０５ａとの距離は、領域２０４’が、サイドウォールスペーサ２１７によるセルフアライメントで形成されるため、アライメント精度によらず一定である。同様の理由により、領域２０７’とゲート電極２０５ａとの距離、および領域２０７’とゲート電極２０５ｂとの距離も一定である。

次に、図６の（Ｉ）に示されるように、Ｐ型半導体領域２０３及び領域２０７ａが形成されるべき領域に開口を有するフォトレジストパターン４０４が基板２１１上に形成される。

その後、図６の（Ｊ）に示されるように、基板２１１にＰ型半導体領域２０３及び２０４並びに領域２０７ａ及び２０７ｂが形成される。これらは、第１実施形態（図６の（Ｊ））と同様の条件で為されればよい。これにより、領域２０４’においてはＰ型半導体領域２０３とＰ型半導体領域２０４とが互いに隣接するように形成され、領域２０７’においては領域２０７ａと領域２０７ｂとが互いに隣接するように形成される。Ｐ型半導体領域２０３及び領域２０７ａは、不純物濃度がＰ型半導体領域２０４及び領域２０７ｂの１０〜１００倍程度になる。また、Ｐ型半導体領域２０３は、Ｐ型半導体領域２０３とＰ型半導体領域２０４との境界と、ゲート電極２０５ａとの距離が、例えば０．４〜０．８μｍ程度になるように設けられうる。また、領域２０７ａは、領域２０７ａと領域２０７ｂとの境界と、ゲート電極２０５ｂとの距離が、例えば０．４〜０．８μｍ程度になるように設けられうる。

次に、図６の（Ｋ）に示されるように、前述と同様のフォトリソグラフィ技術によりＰ型不純物（例えばボロン）を注入することによって、基板２１１にＰ型半導体領域２０８が形成される。また、同様の手順で、Ｎ型不純物（例えばリン）を注入することによって、不図示のＮチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域が形成されうる。

最後に、図６の（Ｌ）に示されるように、基板２１１上に、層間絶縁膜２１６、コンタクト２１８、第１の配線パターン２０６を含む第１配線層が、順に形成されうる。具体的には、例えばＣＶＤ法によって基板２１１上に層間絶縁膜２１６が堆積され、その後、フォトリソグラフィ技術およびエッチング技術によって層間絶縁膜２１６にコンタクト２１８を設けるための開口が形成されうる。その後、当該開口が形成された層間絶縁膜２１６上に、例えばスパッタ法によって金属層が堆積され、当該金属層をパターニングすることによってコンタクト２１８及び配線パターン２０６が形成されうる。

本発明は以上の実施形態に限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更が可能であり、他の実施形態によっても為されうる。例えば、以上の各実施形態においては、図１に示された回路を光電変換装置の構成例として例示したが、光電変換装置は、当該構成に限られるものではなく、その他の公知の構成を採ってもよい。例えば、光電変換装置は、光電変換部と、当該光電変換部で生じた電荷を半導体領域（フローティングディフュージョン）に転送する転送トランジスタと、を含む構成を採ってもよい。

また、以上の実施形態は、カメラ等に代表される撮像システムに適用されうる。撮像システムの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。撮像システムは、上記の実施形態として例示された本発明に係る光電変換装置と、光電変換装置を含む固体撮像装置と、当該固体撮像装置から出力される信号を処理する処理部とを含みうる。当該処理部は、例えば、Ａ／Ｄ変換器および当該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。

Claims (12)

1. 半導体基板に設けられ、第１導電型の第１半導体領域を含む光電変換部と、
   平面視において前記第１半導体領域に隣接するように前記第１半導体領域に接触して配され、前記第１半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２半導体領域と、
   前記第２半導体領域から離れた位置に設けられた前記第１導電型の第３半導体領域と、
   前記第２半導体領域と前記第３半導体領域との間において、前記半導体基板の上に絶縁膜を介して設けられたゲート電極と、を備え、
   平面視において前記第２半導体領域と前記ゲート電極との間にギャップを有しており、前記半導体基板は、前記第２半導体領域の縁から前記ゲート電極の下に至る領域に前記第１導電型とは極性が異なる第２導電型の領域を有する、
   ことを特徴とする光電変換装置。
2. 前記第２半導体領域は、前記第１導電型の不純物濃度が、前記第１半導体領域の１０分の１以下である、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記第３半導体領域から離れた位置に設けられた前記第１導電型の第４半導体領域と、
   前記第３半導体領域と前記第４半導体領域との間において、前記半導体基板の上に絶縁膜を介して設けられた第２ゲート電極と、をさらに備え、
   平面視において前記第３半導体領域と前記第２ゲート電極との間にギャップを有しており、前記半導体基板は、前記第３半導体領域の縁から前記第２ゲート電極の下に至る領域に前記第２導電型の第２領域を有し、
   前記第３半導体領域は、前記ゲート電極の側から前記第２ゲート電極の側に向かって順に第１部分と第２部分とを有しており、前記第２部分は、前記第１導電型の不純物濃度が前記第１部分よりも低い、
   ことを特徴とする請求項１又は請求項２に記載の光電変換装置。
4. 前記第１部分は、前記第１導電型の不純物濃度が前記第１半導体領域と同じであり、
   前記第２部分は、前記第１導電型の不純物濃度が前記第２半導体領域と同じである、
   ことを特徴とする請求項３に記載の光電変換装置。
5. 半導体基板に設けられ、第１導電型の第１半導体領域を含む光電変換部と、
   前記第１半導体領域に隣接して設けられ、前記第１半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２半導体領域と、
   前記第２半導体領域から離れた位置に設けられた前記第１導電型の第３半導体領域と、
   前記第２半導体領域と前記第３半導体領域との間において、前記半導体基板の上に絶縁膜を介して設けられた第１ゲート電極と、
   前記第３半導体領域から離れた位置に設けられた前記第１導電型の第４半導体領域と、
   前記第３半導体領域と前記第４半導体領域との間において、前記半導体基板の上に絶縁膜を介して設けられた第２ゲート電極と、を備え、
   前記第３半導体領域は、第１領域と、平面視において前記第１領域に隣接するように前記第１領域に接触して配され、前記第１領域よりも前記第１導電型の不純物濃度が低い第２領域とを含み、
   平面視において前記第３半導体領域の前記第２領域と前記第２ゲート電極との間にギャップを有しており、前記半導体基板は、前記第３半導体領域の前記第２領域の縁から前記第２ゲート電極の下に至る領域に前記第１導電型とは極性が異なる第２導電型の領域を有する
   ことを特徴とする光電変換装置。
6. 前記第１導電型はＰ型であり、前記第１導電型の不純物としてボロンが用いられた、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記第１半導体領域にオーミック接触したコンタクトと、前記コンタクトに電気的に接続された配線パターンとを更に備える、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 前記配線パターンにゲート電極が電気的に接続されたトランジスタを更に備える、
   ことを特徴とする請求項７に記載の光電変換装置。
9. 前記光電変換部は、前記第１導電型の第５半導体領域を更に含み、前記第１半導体領域は、前記第５半導体領域に接するように配置され、前記第５半導体領域よりも前記第１導電型の不純物濃度が高い、
   ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
10. 請求項１乃至９のいずれか１項に記載の光電変換装置を有する固体撮像装置と、
    前記固体撮像装置から出力される信号を処理する処理部と、
    を備えることを特徴とするカメラ。
11. 光電変換装置の製造方法であって、
    前記光電変換装置は、半導体基板に設けられ、第１導電型の第１半導体領域を含む光電変換部と、平面視において前記第１半導体領域に隣接するように前記第１半導体領域に接触して配され、前記第１半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２半導体領域と、前記第２半導体領域から離れた位置に設けられた前記第１導電型の第３半導体領域と、前記半導体基板の上に絶縁膜を介して設けられ、前記第２半導体領域と前記第３半導体領域との間にチャネルを形成するためのゲート電極と、を備え、
    前記光電変換装置の製造方法は、
    前記ゲート電極の側面にサイドウォールスペーサを形成する工程と、
    前記ゲート電極と前記サイドウォールスペーサとをマスクとして不純物を注入し、平面視において前記第２半導体領域と前記ゲート電極との間にギャップを有するように、前記第２半導体領域を形成する工程と、を含み、
    前記半導体基板は、前記第２半導体領域の縁から前記ゲート電極の下に至る領域に前記第１導電型とは極性が異なる第２導電型の領域を有する、
    ことを特徴とする光電変換装置の製造方法。
12. 前記第１半導体領域にオーミック接触したコンタクトおよび前記コンタクトに電気的に接続された配線パターンを形成する工程を更に含み、
    前記配線パターンは、トランジスタのゲート電極に電気的に接続されるように形成される、
    ことを特徴とする請求項１１に記載の光電変換装置の製造方法。

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