JP6124156B2 - 静電チャックおよびウェーハ処理装置 - Google Patents

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Description

本発明の態様は、静電チャックおよびウェーハ処理装置に関し、具体的には、吸着保持される処理対象物を所望の温度に維持することができる静電チャックおよびウェーハ処理装置に関する。
エッチング、ＣＶＤ（Chemical Vapor Deposition）、スパッタリング、イオン注入、アッシングなどを行うプラズマ処理チャンバ内では、半導体ウェーハやガラス基板などの処理対象物を吸着保持する手段として、静電チャックが用いられている。
静電チャックは、アルミナ等のセラミック基材の間に電極を挟み込み、焼成することで作製される。静電チャックは、内蔵する電極に静電吸着用電力を印加し、シリコンウェーハ等の基板を静電力によって吸着するものである。ウェーハ処理装置は、このような静電チャックを備えている。
近年、プラズマを用いたエッチング装置においては、プラズマの高出力化の流れがある。プラズマの高出力化に伴い、ウェーハの温度が高くなり、ウェーハ温度ばらつきがプロセス上の歩留まりを低下させる原因の一つとなっている。
また、従来から定期的にチャンバ内をプラズマによってクリーニングし、チャンバー内面に付着した残渣及び生成物を除去するようにしている。この際、静電チャックの表面をダミーウェーハで覆わずに処理を行う、いわゆるウェーハレスプラズマクリーニングを行うことがある。ウェーハレスプラズマクリーニングでは、クリーニングの際に静電チャックの表面が直接Ｏ２ガスやＣＦ４ガスなどのクリーニングプラズマに曝される。
このような状況において、静電チャックとしては、耐プラズマ性、高い絶縁耐圧及び長寿命であることが求められる。
ところで、例えば静電チャックのうちクーロン型の静電チャックでは、電極上のみに吸着力が発生する。したがって、静電チャック表面の最外周に設置されるシールリングの下部に電極を設けることで、シールリング部の吸着力が上がり、効率の良いウェーハ冷却が可能である。さらに、電極に対しては、シールリング部で均一な吸着力を発生させ、ウェーハ温度を均一にするために真円に近い形状が求められている。例えば電極の形状が楕円である場合には、楕円の短軸部の電極面積が楕円の長軸部の電極面積よりも狭いため、短軸部の吸着力が長軸部の吸着力よりも低く、ウェーハを吸着するための吸着力が面内で均一ではなく、ウェーハを均一に冷却することができない。このため、セラミック誘電体基板の外周近くまで電極を均一に配置したい。電極がセラミック誘電体基板の外周近くまで均一に配置されていると、ウェーハの広い範囲で均一な吸着力が得られ、ウェーハの温度分布を均一化することができる。ただし、電極をセラミック誘電体基板の外周近くまで配置すると、セラミック誘電体基板の電極と吸着対象物であるウェーハとの間の絶縁距離が短くなる。そのため、たとえば電極の形状が楕円のときには、長軸側の電極とウェーハとの間の絶縁距離が短軸側の電極とウェーハとの間の絶縁距離よりも短くなるため、静電チャックの絶縁耐圧が低下してしまうリスクがある。
特許文献１では、ジョンセンラーベック型の静電チャックにおいて、電極を冷却ガスの溝よりも外側に延在させた構成が開示されている。しかしながら、電極はセラミック誘電体基板の内部に設けられているため、セラミック誘電体基板の外側から電極の位置を容易にかつ正確に検出するのは困難である。例えば、セラミック誘電体基板の内部に設けられた電極の位置を把握するには、超音波探傷器などによって測定する必要があるが、超音波探傷器の測定精度は、例えば０．５ｍｍ（ミリメートル）程度である。そのため、０．５ミリメートルよりも小さい寸法の識別は、超音波探傷器の測定では困難である。
また、セラミック誘電体基板の焼結後の電極の位置は、焼結の際の電極外径及びセラミック誘電体基板の収縮率などの条件によって異なるため、焼結後のセラミック誘電体基板の外周から内部の電極までの距離はばらつきやすい。このため、セラミック誘電体基板の外周を研削加工する際、電極に近い位置まで加工してしまうと、セラミック誘電体基板の外周から電極の外周までの距離が部分的に短くなる箇所が発生してしまう。これにより、絶縁破壊のリスクが高まるという問題が生じる。
このように、セラミック誘電体基板の内部の電極の位置を正確に把握して、セラミック誘電体基板の外周を研削加工し、電極の外周とセラミック誘電体基板の外周とをなるべく近づけるには、非常に困難な作業を強いられる。このため、従来の静電チャックにおいては、電極の外周とセラミック誘電体基板の外周との距離に十分な余裕を持たせて、絶縁破壊のリスクを下げている。しかし、電極の外周と誘電体基板の外周との距離が離れると、静電チャック外周部のシールリングで発生する吸着力が低下してしまい、吸着するウェーハの温度が上昇してしまう。さらに、電極の外周と誘電体基板の外周との距離のばらつきが大きいと、ウェーハ外周部の一部または全周を均一に冷却できないという問題がある。
特許文献２では、クーロン型の静電チャック断面図において、内蔵電極が最外周シールリングの下にオーバーラップした構成が開示されている。しかし、ウェーハを吸着するための吸着力は、電極とオーバーラップしたシールリングの直上部に発生する。そこで、ウェーハ温度分布を均一にするために、電極がシールリングとオーバーラップした領域の電極の外径が静電チャックの外周に近く、さらに内蔵電極と電極外径とを均一にすることが重要な要素の１つである。
特許文献３では、内蔵電極が最外周シールリングの下にオーバーラップした構成とするために、シールリング幅を広くした構成が開示されている。しかし、プロセス中のプラズマは、セラミック誘電体をも侵食する。そのため、ウェーハとの直接の接触部であるシールリング表面がプラズマにより侵食され、シールリング部の表面状態が変動することがある。すると、シールリング部での吸着力が低下し、ウェーハ温度分布が不均一になったり、プロセス途中でウェーハ温度が変わるなど、シールリング部の表面状態の変動は、静電チャックの寿命が短時間となる要因となってしまう。
特表２００３−５０４８７１号公報 特開２０１２−２３５０３７ 特開２００９−３０２３４６
本発明は、かかる課題の認識に基づいてなされたものであり、電極の外周をセラミック誘電体基板の外周に近い位置まで正確で均一に配置して、絶縁耐圧を保持しつつ、セラミック誘電体基板外周部に、大きくてかつ一定な吸着力を得ることができ、さらに処理対象物の温度分布を均一化することができる静電チャックを提供することを目的とする。
第１の発明は、処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、を備え、前記電極層は、互いに離間して配設された複数の電極要素を含み、前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、前記方向にみて、前記電極層の外周と前記セラミック誘電体基板の外周との間隔が、前記複数の電極要素の間隔よりも狭く、前記シールリングの幅は、０．３ミリメートル以上３ミリメートル以下であり、前記方向にみたときに、前記電極層が、前記シールリングと重複する幅は、−０．７ミリメートル以上２ミリメートル以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、セラミック誘電体基板外周部に、大きくてかつ一定な吸着力を得ることができ、さらに処理対象物の温度分布の均一化を図ることができる。また、セラミック誘電体基板の外周に近い位置まで電極層が配置されることで、シールリングの幅が狭くとも、セラミック誘電体基板の外周部における吸着力が一定になる。これにより、ウェーハとセラミック誘電体基板との間の接触面積と、セラミック誘電体基板における吸着力と、が周方向で均一となり、処理対象物の温度の経時変化率の低減と、処理対象物の端部の温度変化の低減と、を両立することができる。
第２の発明は、処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、を備え、前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔の相互誤差が２００マイクロメートル以下であり、前記シールリングの幅は、０．３ミリメートル以上３ミリメートル以下であり、前記方向にみたときに、前記電極層が、前記シールリングと重複する幅は、−０．７ミリメートル以上２ミリメートル以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周と、電極の外周との間隔のばらつきが少ないため、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、セラミック誘電体基板外周部に、大きくてかつ一定な吸着力を得ることができ、さらに処理対象物の温度分布の均一化を図ることができる。また、セラミック誘電体基板の外周に近い位置まで電極層が配置されることで、シールリングの幅が狭くとも、セラミック誘電体基板の外周部における吸着力が一定になる。これにより、ウェーハとセラミック誘電体基板との間の接触面積と、セラミック誘電体基板における吸着力と、が周方向で均一となり、処理対象物の温度の経時変化率の低減と、処理対象物の端部の温度変化の低減と、を両立することができる。
第３の発明は、処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、を備え、前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１−Ｘ２｜／Ｘ５が０％以上０．０７％以下であり、前記シールリングの幅は、０．３ミリメートル以上３ミリメートル以下であり、前記方向にみたときに、前記電極層が、前記シールリングと重複する幅は、−０．７ミリメートル以上２ミリメートル以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周と、電極の外周との間隔の、電極外径に対するばらつきが少ないため、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、セラミック誘電体基板外周部に、大きくてかつ一定な吸着力を得ることができ、さらに処理対象物の温度分布の均一化を図ることができる。また、セラミック誘電体基板の外周に近い位置まで電極層が配置されることで、シールリングの幅が狭くとも、セラミック誘電体基板の外周部における吸着力が一定になる。これにより、ウェーハとセラミック誘電体基板との間の接触面積と、セラミック誘電体基板における吸着力と、が周方向で均一となり、処理対象物の温度の経時変化率の低減と、処理対象物の端部の温度変化の低減と、を両立することができる。
第４の発明は、処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、を備え、前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔は、２ミリメートル以下とされ、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔の相互誤差が２００マイクロメートル以下であり、前記シールリングの内周側端部と前記電極層の外周端部との間の直線距離が、−２ミリ以上２ミリメートル以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周と、電極の外周と、の間隔の、電極外径に対するばらつきが少ない。そのため、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、セラミック誘電体基板の外周部に、大きくてかつ一定な吸着力を得ることができる。さらに、処理対象物の温度分布の均一化を図ることができる。また、セラミック誘電体基板の外周に近い位置まで電極層が配置されることで、シールリングの幅が狭くとも、セラミック誘電体基板の外周部における吸着力が一定になる。これにより、ウェーハとセラミック誘電体基板との間の接触面積と、セラミック誘電体基板における吸着力と、が周方向で均一となり、処理対象物の温度の経時変化率の低減と、処理対象物の端部の温度変化の低減と、を両立することができる。
第５の発明は、第１〜４のいずれか１つの発明において、前記方向にみたときに、前記電極層が、前記シールリングと重複した領域の面積を面積Ｓ１、前記方向にみたときの前記セラミック誘電体基板の面積を面積Ｓ２、としたときに、Ｓ１／Ｓ２が−３．４％以上５％以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周に近い位置まで電極層が配置されることで、シールリングの幅が狭くとも、セラミック誘電体基板の外周部における吸着力が一定になる。これにより、処理対象物の温度の経時変化率の低減と、処理対象物の端部の温度変化の低減と、を両立することができる。
第６の発明は、第１〜５のいずれか１つの発明において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔は、０ミリメートルよりも長く、１．９５ミリメートル以下であることを特徴とする静電チャックである。
この静電チャックによれば、電極がセラミック誘電体基板の外周近くまで配置されているため、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第７の発明は、第１〜６のいずれか１つの発明において、前記電極層の外周の長さを周長ＬＸ５、前記セラミック誘電体基板の外周の長さを周長ＬＸ６、としたときに、ＬＸ５／ＬＸ６が９７．４％以上９９．６％以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第８の発明は、第１〜７のいずれか１つの発明において、前記電極層の外周における外径で規定される円の面積を面積ＳＸ５、前記セラミック誘電体基板の外周における外径で規定される円の面積を面積ＳＸ６、としたときに、ＳＸ５／ＳＸ６が９５．１％以上９９．２％以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第９の発明は、第１〜８のいずれか１つの発明において、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１−Ｘ３｜／Ｘ５が０％以上０．０７％以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、セラミック誘電体基板外周部に、大きくてかつ一定な吸着力を得ることができ、さらに処理対象物の温度分布の均一化を図ることができる。
第１０の発明は、第１〜９のいずれか１つの発明において、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第３仮想線とは反対側に伸ばした第４仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ４、としたときに、｜｜Ｘ１−Ｘ２｜−｜Ｘ３−Ｘ４｜｜が０マイクロメートル以上２００マイクロメートル以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第１１の発明は、第１〜１０のいずれか１つの発明において、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第３仮想線とは反対側に伸ばした第４仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ４、前記電極層の外周における外径を外径Ｘ５、としたときに、｜｜Ｘ１−Ｘ２｜−｜Ｘ３−Ｘ４｜｜／Ｘ５が０％以上０．０７％以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第１２の発明は、第１〜１１のいずれか１つの発明において、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１＋Ｘ３｜／Ｘ５が０％以上０．１５％以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第１３の発明は、第１〜１２のいずれか１つの発明において、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１×Ｘ３｜／Ｘ５が０％以上１５％以下であることを特徴とする静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第１４の発明は、第１〜１３のいずれか１つの発明において、前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第３仮想線とは反対側に伸ばした第４仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ４、としたときに、｜Ｘ１−Ｘ２｜／｜Ｘ３−Ｘ４｜が０以上２００以下であることを特徴とする請求項１〜１３のいずれか１つに記載の静電チャックである。
この静電チャックによれば、セラミック誘電体基板の外周部での絶縁耐圧を保持しつつ、処理対象物の温度分布の均一化を図ることができる。
第１５の発明は、第１〜１４のいずれか１つの発明の静電チャックを備えたことを特徴とするウェーハ処理装置である。
このウェーハ処理装置によれば、ウェーハ（処理対象物）の面内温度分布が均一となり、ウェーハ（処理対象物）の歩留まりを低下させずに所定のプロセスを行うことができる。
本発明の態様によれば、電極の外周をセラミック誘電体基板の外周に近い位置まで正確で均一に配置して、絶縁耐圧を保持しつつ、セラミック誘電体基板外周部に、大きくてかつ一定な吸着力を得ることができ、さらに処理対象物の温度分布を均一化することができる静電チャックが提供される。
図１は、本実施形態に係る静電チャックの構成を例示する模式的断面図である。 図２（ａ）及び（ｂ）は、電極層の構成を例示する模式的平面図である。 図３は、セラミック誘電体基板および電極層の第１の配置関係を例示する模式的平面図である。 図４は、セラミック誘電体基板および電極層の第２の配置関係を例示する模式的平面図である。 図５は、セラミック誘電体基板と電極層との間隔の相互誤差を表す図である。 図６は、セラミック誘電体基板および電極層の第３の配置関係を例示する模式的平面図である。 図７は、セラミック誘電体基板の外径に対する電極層の間隔の第１の相互誤差割合を表す図である。 図８は、セラミック誘電体基板の外径に対する電極層の間隔の第２の相互誤差割合を表す図である。 図９は、セラミック誘電体基板と電極層との間隔の相互誤差の差を表す図である。 図１０は、セラミック誘電体基板の外径に対する電極層の間隔の第３の相互誤差割合を表す図である。 図１１は、セラミック誘電体基板の外径に対する電極層の間隔の第４の相互誤差割合を表す図である。 図１２は、セラミック誘電体基板の外径に対する電極層の間隔の第５の相互誤差割合を表す図である。 図１３は、セラミック誘電体基板と電極層との間隔の相互誤差の比を表す図である。 図１４は、電極層とセラミック誘電体基板との間の同軸度を表す図である。 図１５は、セラミック誘電体基板および電極層の変形例を表す模式的平面図である。 図１６は、セラミック誘電体基板および電極層の他の変形例を表す模式的平面図である。 図１７は、電極層のさらに他の変形例を表す模式的平面図である。 図１８は、セラミック誘電体基板および電極層の第４の配置関係を例示する模式的平面図である。 図１９は、セラミック誘電体基板および電極層の外周長さの比を表す図である。 図２０は、セラミック誘電体基板および電極層の面積の比を表す図である。 図２１は、図１に表した領域Ａ１を拡大した模式的拡大図である。 図２２は、シールリングの幅と、処理対象物の温度の経時変化率と、の間の関係、およびシールリングの幅と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。 図２３は、重複距離と、処理対象物の温度の経時変化率と、の間の関係、および重複距離と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。 図２４は、図２１に表した矢印Ａ３の方向にセラミック誘電体基板の周端部をみたときの模式的平面図である。 図２５は、セラミック誘電体基板および電極層の第２の面積比と、処理対象物の温度の経時変化率と、の間の関係、および第２の面積比と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。 図２６は、シールリングの端部と、電極層の端部と、の間の直線距離を説明する模式的断面図である。 図２７は、本実施形態シールリングの端部を説明する模式的断面図である。 図２８は、シールリングの端部と、電極層の端部と、の間の直線距離の符号を説明する模式的断面図である。 図２９は、直線距離Ｄ１４と、処理対象物の温度の経時変化率と、の間の関係、および直線距離Ｄ１４と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。 図３０は、本発明の他の実施の形態にかかるウェーハ処理装置を表す模式的断面図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、本実施形態に係る静電チャックの構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る静電チャック１１０は、セラミック誘電体基板１１と、電極層１２と、を備える。
セラミック誘電体基板１１は、例えば多結晶セラミック焼結体による平板状の基材であり、半導体ウェーハ等の処理対象物Ｗを載置する第１主面１１ａと、この第１主面１１ａとは反対側の第２主面１１ｂと、を有する。
電極層１２は、セラミック誘電体基板１１の第１主面１１ａと、第２主面１１ｂと、の間に介設されている。すなわち、電極層１２は、セラミック誘電体基板１１の中に挿入されるように形成される。電極層１２は、セラミック誘電体基板１１に一体焼結されている。静電チャック用基板１００は、セラミック誘電体基板１１と、セラミック誘電体基板１１に設けられた電極層１２と、を含む板状の構造物である。
静電チャック１１０は、例えばクーロン型静電チャックである。セラミック誘電体基板１１の体積抵抗率は、例えば、１×１０１４Ω・ｃｍ以上である。静電チャック１１０は、この電極層１２に吸着保持用電圧８０を印加することによって、電極層１２の第１主面１１ａ側に電荷を発生させ、静電力によって処理対象物Ｗを吸着保持する。
ここで、本実施形態の説明においては、第１主面１１ａと第２主面１１ｂとを結ぶ方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向ということにする。
電極層１２は、セラミック誘電体基板１１の第１主面１１ａ及び第２主面１１ｂに沿って設けられている。電極層１２は、処理対象物Ｗを吸着保持するための吸着電極である。電極層１２は、単極型でも双極型でもよい。また、三極型やその他の多極型であってもよい。電極層１２の数や配置は適宜選択される。図１に表した電極層１２は双極型であり、同一面上に２極の電極層１２が設けられている。
セラミック誘電体基板１１は、電極層１２と第１主面１１ａとの間の第１誘電層１１１と、電極層１２と第２主面１１ｂとの間の第２誘電層１１２と、を有する。セラミック誘電体基板１１のうち少なくとも第１誘電層１１１における可視光の透過率は、例えば０％よりも大きく、３．７％以下であることが好ましい。ここで、可視光の透過率は、厚さ１ミリメートルの誘電体に波長約６００ナノメートルの光を照射した場合の透過率である。
セラミック誘電体基板１１のうち少なくとも第１誘電層１１１における可視光の透過率が上記の範囲内にあることで、セラミック誘電体基板１１の内部に設けられた電極層１２の位置を、セラミック誘電体基板１１の外部から容易に確認することができるようになる。
セラミック誘電体基板１１のうち第２誘電層１１２における可視光の透過率が上記の範囲内にあれば、セラミック誘電体基板１１とベースプレート５０との接合前に、第２主面１１ｂ側から電極層１２の位置を確認することができる。
本実施形態で適用されるセラミック誘電体基板１１においては、例えば超音波探傷器などの微細寸法測定に不向きな測定装置を使って電極層１２の位置を測定するのではなく、Ｘ線ＣＴなどのような測定方法により電極層１２の位置を測定することは可能である。但し、大量生産に不向きな測定装置を使って測定するのではなく、工場顕微鏡などの一般的な測定機によってセラミック誘電体基板１１の外部から内部の電極層１２の位置を測定することができることが好ましい。したがって、セラミック誘電体基板１１を焼結した後、セラミック誘電体基板１１の外周を研削加工する際、セラミック誘電体基板１１の内部の電極層１２の位置（例えば、外周の位置）を容易かつ正確に測定した上で研削加工を行うことができる。言い換えれば、発生し得る位置ずれや収縮寸法誤差を補正しながら加工することができる。このため、本実施形態で適用されるセラミック誘電体基板１１においては、Ｚ方向にみて、セラミック誘電体基板１１の外周と、電極層１２の外周と、の間隔が均一になっている。ここで、本実施形態において「均一」とは、製造上の誤差を含む意味である。「製造上の誤差」は、例えば約２００μｍ（マイクロメートル）以下程度である。
ここで、静電チャック１１０の具体的な構成例について説明する。
図１に表したように、静電チャック１１０は、ベースプレート５０の上に取り付けられている。静電チャック１１０をベースプレート５０に取り付けるには、シリコーン等の耐熱性樹脂、インジウム接合、及び、ろう付などが用いられる。接着材料は、使用温度帯やコスト等の観点から適宜選択されるが、熱伝導率が大きい材料がより好ましい。
ベースプレート５０は、例えば、アルミニウム製の上部５０ａと下部５０ｂとに分けられており、上部５０ａと下部５０ｂとの間に連通路５５が設けられている。連通路５５は、一端側が入力路５１に接続され、他端側が出力路５２に接続される。
ベースプレート５０は、静電チャック１１０の温度調整を行う役目を果たす。例えば、静電チャック１１０を冷却する場合には、入力路５１から冷却媒体を流入し、連通路５５を通過させ、出力路５２から流出させる。これにより、冷却媒体によってベースプレート５０の熱を吸収し、その上に取り付けられた静電チャック１１０を冷却することができる。
一方、静電チャック１１０を保温する場合には、連通路５５内に保温媒体を入れることも可能である。または、静電チャック１１０やベースプレート５０に発熱体を内蔵させることも可能である。このように、ベースプレート５０を介して静電チャック１１０の温度が調整されると、静電チャック１１０で吸着保持される処理対象物Ｗの温度を容易に調整することができる。
また、セラミック誘電体基板１１の第１主面１１ａ側には、必要に応じて凸部１３が設けられており、凸部１３の間に溝１４が設けられている。この溝１４は連通していて、静電チャック１１０に搭載された処理対象物Ｗの裏面と溝１４との間に空間が形成される。
溝１４には、ベースプレート５０及びセラミック誘電体基板１１を貫通する導入路５３が接続されている。処理対象物Ｗを吸着保持した状態で導入路５３からヘリウム（Ｈｅ）等の伝達ガスを導入すると、処理対象物Ｗと溝１４との間に設けられた空間に伝達ガスが流れ、処理対象物Ｗを伝達ガスによって直接冷却することができるようになる。
ここで、凸部１３の高さ（溝１４の深さ）、凸部１３及び溝１４の面積比率、形状等を適宜選択することで、処理対象物Ｗの温度や処理対象物Ｗに付着するパーティクルを好ましい状態にコントロールすることができる。
セラミック誘電体基板１１の第２主面１１ｂには接続部２０が設けられる。接続部２０の位置と対応するベースプレート５０の上部５０ａにはコンタクト電極６１が設けられている。したがって、静電チャック１１０をベースプレート５０の上部５０ａに取り付けると、コンタクト電極６１が接続部２０と接触し、これによりコンタクト電極６１と電極層１２とが、接続部２０を介して電気的に導通することになる。
コンタクト電極６１には、例えば可動式プローブが用いられている。これにより、コンタクト電極６１と接続部２０との確実な接触と、コンタクト電極６１が接触することによる接続部２０へのダメージを最小限に抑制している。なお、コンタクト電極６１は、上記に限定されず、接続部２０と単に接触するだけの構成や、接続部２０と嵌合または螺合によって接続されるものなど、どのような形態であってもよい。
次に、セラミック誘電体基板１１について具体的に説明する。
セラミック誘電体基板１１に含まれる結晶の材料は、例えばＡｌ２Ｏ３、Ｙ２Ｏ３及びＹＡＧのいずれかである。この材料を用いることで、セラミック誘電体基板１１における可視光透過性、絶縁耐性及びプラズマ耐久性を高めることができる。
セラミック誘電体基板１１のうち第１誘電層１１１の厚さは例えば１００マイクロメートル以上である。第１誘電層１１１の厚さが１００マイクロメートル以上あると、静電チャック１１０における十分な絶縁耐圧を維持することができる。第１誘電層１１１の厚さは吸着力に大きく影響し、処理対象物Ｗの温度を所望の温度にするために、適宜設定することができる。実施形態では、第１誘電層１１１の厚さは、例えば１００マイクロメートルから１０００マイクロメートル、より好ましくは１００マイクロメートルから５００マイクロメートルに設定することができる。
セラミック誘電体基板１１のうち第２誘電層１１２の厚さも同様に適宜設定できる。セラミック誘電体基板１１に電極層１２を設けた静電チャック用基板１００の全体の厚さは、セラミック誘電体基板１１の機械的強度と冷却性を考慮して、例えば０．５ミリメートルから７ミリメートルが好ましい。
次に、電極層１２について具体的に説明する。
図２（ａ）及び（ｂ）は、電極層の構成を例示する模式的平面図である。
図２（ａ）及び（ｂ）では、説明の便宜上、セラミック誘電体基板１１及び電極層１２の外形を実線で表している。
図２（ａ）には、単極型の電極層１２の例が表される。電極層１２は、Ｚ方向にみて略円形に設けられる。セラミック誘電体基板１１のＺ方向にみた外形も略円形である。電極層１２は、セラミック誘電体基板１１と同心円上に配置される。
図２（ｂ）には、双極型の電極層１２の例が表される。電極層１２は、第１の電極要素１２１と、第２の電極要素１２２と、を有する。第１の電極要素１２１と、第２の電極要素１２２とは、互いに離間して配置される。第１の電極要素１２１及び第２の電極要素１２２のそれぞれの形状は、略半円形である。
第１の電極要素１２１は、第１外周辺１２１ｒと、第１直線辺１２１ｓとを有する。第１外周辺１２１ｒは、略半円形の外形の円弧部分の辺である。第１直線辺１２１ｓは、略半円形の外形の直線部分の辺である。
第２の電極要素１２２は、第２外周辺１２２ｒと、第２直線辺１２２ｓとを有する。第２外周辺１２２ｒは、略半円形の外形の円弧部分の辺である。第２直線辺１２２ｓは、略半円形の外形の直線部分の辺である。
第１直線辺１２１ｓと、第２直線辺１２２ｓとは、互いに向かい合うように配置される。第１の電極要素１２１と第２の電極要素１２２との隙間を含めた電極層１２の外形は、略円形である。
セラミック誘電体基板１１は、焼成後に研削加工される。例えば、セラミック誘電体基板１１の外形は、セラミック誘電体基板１１を回転させながら外周を研削することによって形成される。
図２（ａ）に表した例においては、セラミック誘電体基板１１の外周１１ｒと、電極層１２の外周１２ｒとの間隔ｄが、外周１１ｒのほぼ全体にわたり均一になるよう設けられる。図２（ｂ）に表した例においては、セラミック誘電体基板１１の外周１１ｒと第１の電極要素１２１の第１外周辺１２１ｒとの間隔ｄ１及びセラミック誘電体基板１１の外周１１ｒと第２の電極要素１２２の第２外周辺１２２ｒとの間隔ｄ２が、外周１１ｒにわたり均一になるように設けられる。すなわち、間隔ｄ１及び間隔ｄ２は、外周１１ｒにわたり均一である。
本実施形態で適用されるセラミック誘電体基板１１においては、可視光を透過する材料が用いられているため、セラミック誘電体基板１１の外周１１ｒを研削加工する際、セラミック誘電体基板１１の内部に設けられた電極層１２の外周１２ｒ（第１外周辺１２１ｒ、第２外周辺１２２ｒ）の位置を確認しながら正確に研削加工を行うことができる。これにより、間隔ｄ、ｄ１及びｄ２を外周１１ｒのほぼ全体にわたり均一に形成することができる。
なお、図２（ａ）及び（ｂ）では、電極層１２として単極型及び双極型の例を説明したが、３極以上の電極層１２であっても適用可能である。３極以上の電極層１２では、各極に対応した複数の電極要素において、電極要素間の隙間を含む外形が略円形に設けられていればよい。
次に、セラミック誘電体基板１１と電極層１２との配置関係について説明する。
図３は、セラミック誘電体基板および電極層の第１の配置関係を例示する模式的平面図である。
図３では、説明の便宜上、セラミック誘電体基板１１及び電極層１２の外形を実線で表している。
図３に表した電極層１２は双極型であり、第１の電極要素１２１と、第２の電極要素１２２と、を有する。ここで、第１の電極要素１２１の第１直線辺１２１ｓと、第２の電極要素の第２直線辺１２２ｓと、の間隔を間隔ｄｓとする。また、先に説明したように、第１外周辺１２１ｒとセラミック誘電体基板１１の外周１１ｒとの間隔は間隔ｄ１、第２外周辺１２２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔は間隔ｄ２である。
図３に表した例において、間隔ｄ１及びｄ２は、間隔ｄｓよりも狭い。すなわち、間隔ｄ１及びｄ２は、外周１１ｒにわたり均一であるとともに、間隔ｄｓよりも狭くなっている。これにより、電極層１２が、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで配置されるとともに、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅が均一になり、さらにシールリング１３ａ（図２１参照）の下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図４は、セラミック誘電体基板および電極層の第２の配置関係を例示する模式的平面図である。
図４では、説明の便宜上、セラミック誘電体基板１１及び電極層１２の外形を実線で表している。
図４に表した電極層１２は単極型である。この電極層１２において、セラミック誘電体基板１１の中央の位置Ｃから外周１１ｒの方向に伸ばした仮想線の１つの第１仮想線Ｌ１とする。また、第１仮想線Ｌ１上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔を間隔Ｘ１とする。図４に表した例において、間隔Ｘ１の相互誤差は２００マイクロメートル以下である。間隔Ｘ１の相互誤差とは、位置Ｃを中心として、互いに異なる角度の第１仮想線Ｌ１を設定した場合に、それぞれの第１仮想線Ｌ１上での間隔Ｘ１の相互の誤差のことをいう。
ここで、図４に表した電極層１２及びセラミック誘電体基板１１において、位置Ｃから外周１１ｒに向けて伸ばした仮想線のうち第１仮想線Ｌ１とは反対側に伸ばした仮想線を第２仮想線Ｌ２、第１仮想線Ｌ１と直交する方向に伸ばした仮想線の１つを第３仮想線Ｌ３、第３仮想線Ｌ３とは反対側に伸ばした仮想線を第４仮想線Ｌ４とする。
また、第２仮想線Ｌ２上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔を間隔Ｘ２とする。また、第３仮想線Ｌ３上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔を間隔Ｘ３とする。また、第４仮想線Ｌ４上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔を間隔Ｘ４とする。
図５は、セラミック誘電体基板と電極層との間隔の相互誤差を表す図である。
図５には、参考例に係るセラミック誘電体基板での間隔の相互誤差と、本実施形態に係るセラミック誘電体基板１１での間隔の相互誤差とが表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図５の縦軸は、セラミック誘電体基板１１と電極層１２との間隔の相互誤差である。間隔の相互誤差は、間隔Ｘ１−間隔Ｘ２の絶対値、及び間隔Ｘ３−間隔Ｘ４の絶対値のうちの最大値である。単位はマイクロメートルである。図５には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて間隔の相互誤差を計測した結果が表される。図５に表したように、参考例に係るセラミック誘電体基板では、２００マイクロメートル以上５２０マイクロメートル以下程度の間隔の相互誤差がある。一方、本実施形態に係るセラミック誘電体基板１１では、２００マイクロメートル以下の間隔の相互誤差になっている。
このように、本実施形態においては、セラミック誘電体基板１１の外周１１ｒと電極層１２の外周１２ｒとの間隔の相互誤差を非常に小さくすることができる。これにより、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図６は、セラミック誘電体基板および電極層の第３の配置関係を例示する模式的平面図である。
図６では、説明の便宜上、セラミック誘電体基板１１及び電極層１２の外形を実線で表している。
図６に表した電極層１２は単極型である。この電極層１２において、電極層１２の外周１２ｒにおける外径を外径Ｘ５とする。ここで、外径Ｘ５は、電極層１２の最外形を円と仮定した場合における外径である。言い換えれば、外径Ｘ５は、電極層１２の最外形の円相当径である。図６に表した例においては、｜間隔Ｘ１−間隔Ｘ２｜／外径Ｘ５が０％以上０．０７％以下である。
図７は、セラミック誘電体基板の外径に対する電極層の間隔の第１の相互誤差割合を表す図である。
図７には、参考例に係るセラミック誘電体基板での外径Ｘ５に対する間隔Ｘ１−間隔Ｘ２の絶対値の割合（以下、単に「第１の相互誤差割合」と言う。）と、本実施形態に係るセラミック誘電体基板１１での第１の相互誤差割合とが表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図７の縦軸は、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第１の相互誤差割合（｜間隔Ｘ１−間隔Ｘ２｜／外径Ｘ５）である。単位は％である。図７には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて第１の相互誤差割合を計測した結果が表される。図７に表したように、参考例に係るセラミック誘電体基板では、０．０８％以上０．１８０％以下程度の第１の相互誤差割合になる。一方、本実施形態に係るセラミック誘電体基板１１では、０％以上０．０７％以下の第１の相互誤差割合になる。
このように、本実施形態においては、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第１の相互誤差割合を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
なお、上記説明した第１の配置関係において、第１外周辺１２１ｒと外周１１ｒとの間隔ｄ１及び第２外周辺１２２ｒと外周１１ｒとの間隔ｄ２を、０ミリメートルよりも長く、１．９５ミリメートル以下にしてもよい。より好ましくは、間隔ｄ１および間隔ｄ２を１．４５ミリメートル以下、さらに好ましくは０．９５ミリメートル以下にしてもよい。また、上記説明した第２〜第３の配置関係において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔Ｘ１〜Ｘ４を、０ミリメートルよりも長く、１．９５ミリメートル以下にしてもよい。より好ましくは、間隔Ｘ１〜Ｘ４を１．４５ミリメートル以下、さらに好ましくは０．９５ミリメートル以下にしてもよい。
このように、間隔ｄ１、ｄ２、Ｘ１〜Ｘ４を０ミリメートルよりも長く、１．９５ミリメートル以下にすることで、電極層１２が、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで設けられることになり、処理対象物Ｗを広い範囲で均一に吸着することができるようになる。したがって、吸着した際の処理対象物Ｗの温度分布を均一化することができるようになる。
本実施形態によれば、絶縁耐圧を保持しつつ、シールリング１３ａの下部に電極層１２を均一に配置することが可能となり、吸着保持される処理対象物を所望の温度に維持することができる静電チャックを提供することができる。
図８は、セラミック誘電体基板の外径に対する電極層の間隔の第２の相互誤差割合を表す図である。
図６を参照しつつ、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第２の相互誤差割合について説明する。図８には、参考例に係るセラミック誘電体基板での外径Ｘ５に対する間隔Ｘ１−間隔Ｘ３の絶対値の割合（以下、単に「第２の相互誤差割合」と言う。）と、本実施形態に係るセラミック誘電体基板１１での第２の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図８の縦軸は、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第２の相互誤差割合（｜間隔Ｘ１−間隔Ｘ３｜／外径Ｘ５）である。単位は％である。図８には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて第２の相互誤差割合を計測した結果が表される。図８に表したように、参考例に係るセラミック誘電体基板では、０．０８％以上０．１８０％以下程度の第２の相互誤差割合になる。一方、本実施形態に係るセラミック誘電体基板１１では、０％以上０．０７％以下の第２の相互誤差割合になる。
このように、本実施形態においては、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第２の相互誤差割合を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらに、シールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
なお、第２の相互誤差割合は、セラミック誘電体基板での外径Ｘ５に対する間隔Ｘ１−間隔Ｘ４の絶対値の割合（｜間隔Ｘ１−間隔Ｘ４｜／外径Ｘ５）で表されてもよい。この場合においても、参考例に係るセラミック誘電体基板では、０．０８％以上０．１８０％以下程度の第２の相互誤差割合になる。一方、本実施形態に係るセラミック誘電体基板１１では、０％以上０．０７％以下の第２の相互誤差割合になる。
図９は、セラミック誘電体基板と電極層との間隔の相互誤差の差を表す図である。
図６を参照しつつ、セラミック誘電体基板１１と電極層１２との間隔の相互誤差の差について説明する。図９には、参考例に係るセラミック誘電体基板での間隔の相互誤差の差と、本実施形態に係るセラミック誘電体基板１１での間隔の相互誤差の差と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図９の縦軸は、セラミック誘電体基板１１と電極層１２との間隔の相互誤差の差である。間隔の相互誤差の差は、間隔Ｘ１−間隔Ｘ２の絶対値と、間隔Ｘ３−間隔Ｘ４の絶対値と、の間の差の絶対値（｜｜間隔Ｘ１−間隔Ｘ２｜−｜間隔Ｘ３−間隔Ｘ４｜｜）である。単位はマイクロメートルである。図９には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて相互誤差の差を計測した結果が表される。図９に表したように、参考例に係るセラミック誘電体基板では、２３５マイクロメートル以上５２５マイクロメートル以下程度の相互誤差の差になる。一方、本実施形態に係るセラミック誘電体基板１１では、０マイクロメートル以上２００マイクロメートル以下の相互誤差の差になる。
このように、本実施形態においては、セラミック誘電体基板１１と電極層１２との間隔の相互誤差の差を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図１０は、セラミック誘電体基板の外径に対する電極層の間隔の第３の相互誤差割合を表す図である。
図６を参照しつつ、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第３の相互誤差割合について説明する。図１０には、参考例に係るセラミック誘電体基板での外径Ｘ５に対する間隔の相互誤差の差（｜｜間隔Ｘ１−間隔Ｘ２｜−｜間隔Ｘ３−間隔Ｘ４｜｜）の割合（以下、単に「第３の相互誤差割合」と言う。）と、本実施形態に係るセラミック誘電体基板１１での第３の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図１０の縦軸は、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第３の相互誤差割合（｜｜間隔Ｘ１−間隔Ｘ２｜−｜間隔Ｘ３−間隔Ｘ４｜｜／Ｘ５）である。単位は％である。図１０には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて第３の相互誤差割合を計測した結果が表される。図１０に表したように、参考例に係るセラミック誘電体基板では、０．０８％以上０．１８％以下程度の第３の相互誤差割合になる。一方、本実施形態に係るセラミック誘電体基板１１では、０％以上０．０７％以下の第３の相互誤差割合になる。
このように、本実施形態においては、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第３の相互誤差割合を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図１１は、セラミック誘電体基板の外径に対する電極層の間隔の第４の相互誤差割合を表す図である。
図６を参照しつつ、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第４の相互誤差割合について説明する。図１１には、参考例に係るセラミック誘電体基板での外径Ｘ５に対する間隔Ｘ１＋間隔Ｘ３の絶対値の割合（以下、単に「第４の相互誤差割合」と言う。）と、本実施形態に係るセラミック誘電体基板１１での第４の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図１１の縦軸は、セラミック誘電体基板１２の外径に対する電極層１２の間隔の第４の相互誤差割合（｜間隔Ｘ１＋間隔Ｘ３｜／外径Ｘ５）である。単位は％である。図１１には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて第４の相互誤差割合を計測した結果が表される。図１１に表したように、参考例に係るセラミック誘電体基板では、０．１６％以上０．２７％以下程度の第４の相互誤差割合になる。一方、本実施形態に係るセラミック誘電体基板１１では、０％以上０．１５％以下の第４の相互誤差割合になる。
このように、本実施形態においては、第４の相互誤差割合を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図１２は、セラミック誘電体基板の外径に対する電極層の間隔の第５の相互誤差割合を表す図である。
図６を参照しつつ、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第５の相互誤差割合について説明する。図１２には、参考例に係るセラミック誘電体基板での外径Ｘ５に対する間隔Ｘ１×間隔Ｘ３の絶対値の割合（以下、単に「第５の相互誤差割合」と言う。）と、本実施形態に係るセラミック誘電体基板１１での第５の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図１２の縦軸は、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第５の相互誤差割合（｜間隔Ｘ１×間隔Ｘ３｜／外径Ｘ５）である。単位は％である。図１２には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて第５の相互誤差割合を計測した結果が表される。図１２に表したように、参考例に係るセラミック誘電体基板では、１６％以上２７％以下程度の第５の相互誤差割合になる。一方、本実施形態に係るセラミック誘電体基板１１では、１５％以下の第５の相互誤差割合になる。
このように、本実施形態においては、セラミック誘電体基板１１の外径に対する電極層１２の間隔の第５の相互誤差割合を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図１３は、セラミック誘電体基板と電極層との間隔の相互誤差の比を表す図である。
図６を参照しつつ、セラミック誘電体基板１１と電極層１２との間隔の相互誤差の比について説明する。図１３には、参考例に係るセラミック誘電体基板での間隔の相互誤差の比と、本実施形態に係るセラミック誘電体基板１１での間隔の相互誤差の比と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図１３の縦軸は、セラミック誘電体基板１１と電極層１２との間隔の相互誤差の比である。間隔の相互誤差の比は、間隔Ｘ３−間隔Ｘ４の絶対値に対する間隔Ｘ１−間隔Ｘ２の絶対値の比率（｜間隔Ｘ１−間隔Ｘ２｜／｜間隔Ｘ３−間隔Ｘ４｜）である。単位はない。つまり、間隔の相互誤差の比は、無次元数である。図１３には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて相互誤差の比を計測した結果が表される。図１３に表したように、参考例に係るセラミック誘電体基板では、２３０以上５２０以下程度の相互誤差の比になる。一方、本実施形態に係るセラミック誘電体基板１１では、０以上２００以下の相互誤差の比になる。
このように、本実施形態においては、相互誤差の比を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図１４は、電極層とセラミック誘電体基板との間の同軸度を表す図である。
図４を参照しつつ、電極層とセラミック誘電体基板との間の同軸度について説明する。図１４には、参考例に係るセラミック誘電体基板での電極層とセラミック誘電体基板との間の同軸度と、本実施形態に係るセラミック誘電体基板１１での電極層とセラミック誘電体基板との間の同軸度と、が表される。電極層とセラミック誘電体基板との間の同軸度（以下、単に「同軸度」と言う。）とは、電極層の中心位置とセラミック誘電体基板の中心位置との間のずれ量をいう。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図１４の縦軸は、同軸度である。単位はマイクロメートルである。図１４には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて同軸度を計測した結果が表される。図１４に表したように、参考例では、２３０マイクロメートル以上５２０マイクロメートル以下程度の同軸度になる。一方、本実施形態では、２００マイクロメートル以下の同軸度になる。
なお、図１４では、セラミック誘電体基板の外径から３ミリメートル以内の電極層において前述した同軸度を計測している。
このように、本実施形態においては、セラミック誘電体基板１１および電極層１２の同軸度を非常に小さくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
次に、セラミック誘電体基板および電極層の変形例について、図面を参照しつつ説明する。
図１５は、セラミック誘電体基板および電極層の変形例を表す模式的平面図である。
図１５（ａ）は、電極層の変形例を説明する模式的平面図である。図１５（ｂ）は、セラミック誘電体基板の変形例を説明する模式的平面図である。
図１５（ａ）に表したように、電極層１２の外周１２ｒの一部にオリフラ（オリエンテーション・フラット）部１２ｃが設けられることがある。この場合には、図２（ａ）に関して前述した間隔ｄ、図２（ｂ）に関して前述した間隔ｄ１および間隔ｄ２、図３に関して前述した間隔ｄ１および間隔ｄ２、図４に関して前述した間隔Ｘ１、間隔Ｘ２、間隔Ｘ３、および間隔Ｘ４、ならびに図６に関して前述した間隔Ｘ１、間隔Ｘ２、間隔Ｘ３、および間隔Ｘ４は、オリフラ部１２ｃが設けられた部分を除いた部分で測定される間隔であるとする。
図１５（ｂ）に表したように、セラミック誘電体基板１１の外周１１ｒの一部にオリフラ部１１ｃが設けられ、電極層１２の外周１２ｒの一部にオリフラ部１２ｃが設けられることがある。この場合には、図２（ａ）に関して前述した間隔ｄ、図２（ｂ）に関して前述した間隔ｄ１および間隔ｄ２、図３に関して前述した間隔ｄ１および間隔ｄ２、図４に関して前述した間隔Ｘ１、間隔Ｘ２、間隔Ｘ３、および間隔Ｘ４、ならびに図６に関して前述した間隔Ｘ１、間隔Ｘ２、間隔Ｘ３、および間隔Ｘ４は、オリフラ部１１ｃおよびオリフラ部１２ｃが設けられた部分を除いた部分で測定される間隔であるとする。
図１６は、セラミック誘電体基板および電極層の他の変形例を表す模式的平面図である。
図１６に表したように、Ｚ方向にみたとき、セラミック誘電体基板１１が矩形を呈することがある。また、Ｚ方向にみたとき、電極層１２が矩形を呈することがある。この場合には、セラミック誘電体基板１１の中央の位置Ｃから外周１１ｒの第１の辺１１４ｒに対して垂直に伸ばした仮想線を第１仮想線Ｌ１とする。セラミック誘電体基板１１の中央の位置Ｃから外周１１ｒの第２の辺１１５ｒに対して垂直に伸ばした仮想線を第２仮想線Ｌ２とする。セラミック誘電体基板１１の中央の位置Ｃから外周１１ｒの第３の辺１１６ｒに対して垂直に伸ばした仮想線を第３仮想線Ｌ３とする。セラミック誘電体基板１１の中央の位置Ｃから外周１１ｒの第４の辺１１７ｒに対して垂直に伸ばした仮想線を第４仮想線Ｌ４とする。
第２の辺１１５ｒは、第１の辺１１４ｒと平行する辺である。第３の辺１１６ｒは、第１の辺１１４ｒおよび第２の辺１１５ｒと交わる辺である。第４の辺１１７ｒは、第１の辺１１４ｒおよび第２の辺１１５ｒと交わる辺である。
図４および図６に関して前述した間隔Ｘ１は、第１仮想線Ｌ１上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔であるとする。図４および図６に関して前述した間隔Ｘ２は、第２仮想線Ｌ２上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔であるとする。図４および図６に関して前述した間隔Ｘ３は、第１仮想線Ｌ３上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔であるとする。図４および図６に関して前述した間隔Ｘ４は、第１仮想線Ｌ４上において、電極層１２の外周１２ｒとセラミック誘電体基板１１の外周１１ｒとの間隔であるとする。
図１７は、電極層のさらに他の変形例を表す模式的平面図である。
図１７に表した電極層１２は、双極型の電極層であり、第１の電極要素１２１と、第２の電極要素１２２と、を有する。図１７に表したように、第１の電極要素１２１および第２の電極要素１２２のそれぞれは、くし歯形状を有する。第１の電極要素１２１のくし歯が第２の電極要素のくし歯と噛み合うように、第１の電極要素１２１および第２の電極要素１２２は、配設されている。
第２の電極要素１２２の第２外周辺１２２ｒの一部には、オリフラ部１２２ｃが設けられている。オリフラ部は、第２の電極要素１２２ではなく第１の電極要素１２１に設けられていてもよい。
図１７に表した電極層１２では、図６に関して前述した外径Ｘ５は、第１の電極要素１２１の第１外周辺１２１ｒおよび第２の電極要素１２２の第２外周辺１２２ｒの少なくともいずれかにおける外径に相当する。このように、本実施形態では、電極層１２の形状は、特には限定されない。
図１８は、セラミック誘電体基板および電極層の第４の配置関係を例示する模式的平面図である。
図１８では、説明の便宜上、セラミック誘電体基板１１及び電極層１２の外形を実線で表している。
図１８に表した電極層１２は、単極型である。この電極層１２の外周１２ｒにおける外径を外径Ｘ５とする。ここで、外径Ｘ５は、電極層１２の最外形を円と仮定した場合における外径である。言い換えれば、外径Ｘ５は、電極層１２の最外形の円相当径である。外径Ｘ５で規定される外周１２ｒの長さを周長ＬＸ５とする。外径Ｘ５で規定される円の面積を面積ＳＸ５とする。
また、セラミック誘電体基板１１の外周１１ｒにおける外径を外径Ｘ６とする。外径Ｘ６で規定される外周１１ｒの長さを周長ＬＸ６とする。外径Ｘ６で規定される円の面積を面積ＳＸ６とする。
図１９は、セラミック誘電体基板および電極層の外周長さの比を表す図である。
図１９には、参考例に係るセラミック誘電体基板での周長ＬＸ６に対する周長ＬＸ５の比（以下、単に「周長比」と言う。）と、本実施形態に係るセラミック誘電体基板１１での周長比と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図１９の縦軸は、セラミック誘電体基板１１および電極層１２の周長比（ＬＸ５／ＬＸ６）である。単位は％である。図１９には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて周長比を計測した結果が表される。図１９に表したように、参考例に係るセラミック誘電体基板では、９２．８％以上９６．１％以下程度の周長比になる。一方、本実施形態に係るセラミック誘電体基板１１では、９７．４％以上９９．６％以下の周長比になる。
このように、本実施形態においては、セラミック誘電体基板１１および電極層１２の周長比を非常に大きくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図２０は、セラミック誘電体基板および電極層の面積の比を表す図である。
図２０には、参考例に係るセラミック誘電体基板での面積ＳＸ６に対する面積ＳＸ５の比（以下、単に「第１の面積比」と言う。）と、本実施形態に係るセラミック誘電体基板１１での第１の面積比と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図２０の縦軸は、セラミック誘電体基板１１および電極層１２の第１の面積比（ＳＸ５／ＳＸ６）である。単位は％である。図２０には、参考例及び本実施形態のそれぞれについて、３０個のサンプルについて第１の面積比を計測した結果が表される。図２０に表したように、参考例に係るセラミック誘電体基板では、９０．８％以上９４．６％以下程度の第１の面積比になる。一方、本実施形態に係るセラミック誘電体基板１１では、９５．１％以上９９．２％以下の第１の面積比になる。
このように、本実施形態においては、セラミック誘電体基板１１および電極層１２の第１の面積比を非常に大きくすることができる。これにより、電極層１２の外径Ｘ５を基準として、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成でき、しかも、電極層１２よりも外側に設けられる誘電体（セラミック誘電体基板１１の一部）の幅を均一にすることができ、さらにシールリング１３ａの下部に電極層１２を均一に配置することが可能となる。これにより、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、処理対象物の広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物の温度分布を均一化することができるようになる。
図２１は、図１に表した領域Ａ１を拡大した模式的拡大図である。
図１に関して前述したように、本実施形態にかかる静電チャック１１０は、例えばクーロン型静電チャックである。クーロン型の静電チャックでは、電極層１２上のみに吸着力が発生する。このため、セラミック誘電体基板１１の外周１１ｒに近い位置まで電極層１２を配置することが望まれる。
ここで、図３、図５、図７、図８〜図１４、図１９、および図２０に関して前述したように、本実施形態では、電極層１２を、セラミック誘電体基板１１の外周１１ｒに非常に近い位置まで形成することができる。そのため、セラミック誘電体基板１１の周端部に設けられた凸部１３（シールリング１３ａ）の幅Ｄ１をより小さくすることができる。シールリング１３ａは、ヘリウム（Ｈｅ）等の伝達ガスが処理対象物Ｗと溝１４との間に設けられた空間から漏れることを抑制する。
シールリング１３ａの幅Ｄ１がより小さいと、処理対象物Ｗがシールリング１３ａと接触する面積が小さくなる。すると、静電チャック１１０の使用中におけるシールリング１３ａが処理対象物Ｗとの摩擦によって生じる総摩耗量を抑えることができる。これにより、シールリング１３ａの経時変化を抑えることができる。さらに、処理対象物Ｗに付着するパーティクルも抑制できる。
シールリング１３ａの表面が処理対象物Ｗとの摩擦によって生じる摩耗を抑えることができるため、ヘリウム（Ｈｅ）等の伝達ガスが処理対象物Ｗと溝１４との間に設けられた空間から漏れることをより抑制することができる。つまり、シールリング１３ａの製造ばらつきによって生じるヘリウム（Ｈｅ）等の伝達ガスの漏れ量のばらつきを抑え、シールリング１３ａの管理をより容易に行うことができる。
また、シールリング１３ａが設けられた部分における処理対象物Ｗの吸着を安定化させることができる。したがって、プロセスを通じて処理対象物Ｗの温度が変わらない状態を維持できる。これにより、処理対象物Ｗの広い範囲にわたり均一な吸着力を得て、吸着した際の処理対象物Ｗの温度分布を均一化することができる。
シールリング１３ａについて、図面を参照しつつさらに説明する。
図２２は、シールリングの幅と、処理対象物の温度の経時変化率と、の間の関係、およびシールリングの幅と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。
図２２（ａ）は、本実施形態に係る静電チャックにおいて、シールリングの幅と、処理対象物の温度の経時変化率と、の間の関係、およびシールリングの幅と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。図２２（ｂ）は、本実施形態に係る静電チャックおよび比較例に係る静電チャックにおいて、シールリングの幅と、処理対象物の温度の経時変化率と、の間の関係、およびシールリングの幅と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。
図２２（ａ）および図２２（ｂ）に表したグラフ図の横軸は、シールリング１３ａの幅Ｄ１（ｍｍ）である。図２２（ａ）および図２２（ｂ）に表したグラフ図の左縦軸は、処理対象物Ｗの温度の経時変化率（％）である。図２２（ａ）および図２２（ｂ）に表したグラフ図の右縦軸は、処理対象物Ｗの端部の温度変化（％）である。
なお、図２２（ａ）および図２２（ｂ）は、処理開始から１００時間後のグラフ図である。また、図２２（ａ）および図２２（ｂ）では、シールリング１３ａの幅Ｄ１と、重複距離Ｄ２と、の間の差（Ｄ１−Ｄ２）が１．０ミリメートルを想定している。重複距離Ｄ２の詳細については、後述する。
「処理対象物Ｗの温度の経時変化率」とは、静電チャック１１０の使用条件下でのプラズマ環境下において、シールリング１３ａの処理対象物Ｗとの接触面１３ｂ（図２１参照）の表面状態が変化し熱伝達率が変化することにより、処理対象物Ｗの温度が変化することをいう。あるいは、「処理対象物Ｗの温度の経時変化率」とは、処理対象物Ｗの中心部の平均温度と、処理対象物Ｗのうちでシールリング１３ａよりも外側に出た部分Ｗａ（端部あるいは外周部）の温度と、の間の比率をいう。
「処理対象物Ｗの端部の温度変化」とは、処理対象物Ｗのうちでシールリング１３ａよりも外側に出た部分Ｗａの温度上昇を抑える効果がシールリング１３ａの幅Ｄ１に応じて変化することをいう。あるいは、「処理対象物Ｗの端部の温度変化」とは、処理対象物Ｗの中心部の平均温度に対する処理対象物Ｗの部分Ｗａの温度の上昇率をいう。
図２２（ａ）および図２２（ｂ）に表したように、シールリング１３ａの幅Ｄ１が比較的小さいと、シールリング１３ａの接触面１３ｂの面積が比較的狭くなるため、接触面１３ｂにおける熱伝達率が変化したときの処理対象物Ｗの温度の経時変化率は、比較的小さい。また、シールリング１３ａの幅Ｄ１が比較的小さいと、接触面１３ｂと処理対象物Ｗとの接触面積が小さくなるため、付着するパーティクルの量も少なくできる。一方で、シールリング１３ａの幅Ｄ１が比較的大きいと、接触面１３ｂの面積が比較的広くなるため、処理対象物Ｗの部分Ｗａの温度上昇は、比較的低い。そのため、シールリング１３ａの幅Ｄ１が比較的大きいと、処理対象物Ｗの端部の温度変化は、比較的小さいが、接触面１３ｂと処理対象物Ｗとの接触面積が増えるため、処理対象物Ｗに付着するパーティクル量が多くなってしまう。
またシールリング１３ａの幅Ｄ１が広いと、プロセス中にウェーハとの接触面である誘電体表面がプラズマで消耗しやすく、誘電体表面状態の変化によりウェーハ温度が変動したり、誘電体表面とウェーハとの間に封入するガス流量が変化する。すると、想定される静電チャックの寿命を早めてしまうことにつながる。
本発明者は、処理対象物Ｗを冷却することができる許容値の下限と、処理対象物Ｗとセラミック誘電体基板１１との間の熱伝達率が変化可能な境界と、を考慮し、処理対象物Ｗの中心部の平均温度と処理対象物Ｗの部分Ｗａの温度との間の比率が１０％以下であることを閾値として設定した。本発明者が得た知見によれば、処理対象物Ｗの部分Ｗａは、処理対象物Ｗの中心部と比較すると、経時変化を受けやすい。処理対象物Ｗの中心部の平均温度と処理対象物Ｗの部分Ｗａの温度との間の比率が１０％以下であると、処理対象物Ｗのプロセス上の歩留まりの低下を抑えることができる。また、処理対象物Ｗの中心部の平均温度に対する処理対象物Ｗの部分Ｗａの温度の上昇率が１０％以下であると、処理対象物Ｗのプロセス上の歩留まりの低下を抑えることができる。
これによれば、図２２（ａ）および図２２（ｂ）に表したように、シールリング１３ａの幅Ｄ１は、０．３ミリメートル以上３．０ミリメートル以下になる。なお、０．３ミリメートル以上３．０ミリメートル以下のシールリング１３ａの幅Ｄ１には、シールリング１３ａの端部における最大１ミリメートルのＣ面（面取り）が含まれる。
図２２（ｂ）に表した第１の比較例および第２の比較例に係る静電チャックにおける差（Ｄ１−Ｄ２）は、本実施形態に係る静電チャック１１０における差（Ｄ１−Ｄ２）よりも大きい。この場合には、図２２（ｂ）に表したように、第１の比較例および第２の比較例に係る静電チャックにおける処理対象物Ｗの部分Ｗａの温度変化は、本実施形態に係る静電チャック１１０における処理対象物Ｗの部分Ｗａの温度変化よりも大きい。図２２（ｂ）に表した領域Ａ２は、第１比較例および第２の比較例における処理対象物Ｗの部分Ｗａの温度変化の範囲を表す。
これによれば、本実施形態に係る静電チャック１１０では、第１の比較例および第２の比較例に係る静電チャックと比較すると、処理対象物Ｗの部分Ｗａを効率的に冷却することができる。
図２３は、重複距離と、処理対象物の温度の経時変化率と、の間の関係、および重複距離と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。
図２３に表したグラフ図の横軸は、重複距離Ｄ２（ｍｍ）である。図２３に表したグラフ図の左縦軸は、処理対象物Ｗの温度の経時変化率（％）である。図２３に表したグラフ図の右縦軸は、処理対象物Ｗの端部の温度変化（％）である。重複距離Ｄ２とは、Ｚ方向にみたときに、電極層１２がシールリング１３ａと重複した距離（幅）をいう（図２１参照）。
「処理対象物Ｗの温度の経時変化率」は、図２２（ａ）および図２２（ｂ）に関して前述した通りである。「処理対象物Ｗの端部の温度変化」は、図２２（ａ）および図２２（ｂ）に関して前述した通りである。
図２３に表したように、重複距離Ｄ２が比較的短いと、処理対象物Ｗがシールリング１３ａに吸着される面積が比較的狭い。そのため、処理対象物Ｗがシールリング１３ａに吸着される力は比較的弱く、処理対象物Ｗの温度の経時変化率は、比較的小さい。一方で、重複距離Ｄ２が比較的長いと、処理対象物Ｗがシールリング１３ａに吸着される面積が比較的広い。そのため、処理対象物Ｗの部分Ｗａの温度上昇は、比較的低い。そのため、重複距離Ｄ２が比較的長いと、処理対象物Ｗの端部の温度変化は、比較的小さい。
図２２（ａ）および図２２（ｂ）に関して前述したように、本発明者は、処理対象物Ｗの中心部の平均温度と処理対象物Ｗの部分Ｗａの温度との間の比率が１０％以下であることを閾値として設定した。
これによれば、図２３に表したように、重複距離Ｄ２は、−０．７ミリメートル以上２．０ミリメートル以下になる。なお、負の重複距離Ｄ２は、Ｚ方向にみたときに、電極層１２がシールリング１３ａと重複せずに離間している状態を表す。
図２４は、図２１に表した矢印Ａ３の方向にセラミック誘電体基板の周端部をみたときの模式的平面図である。
図２４（ａ）は、電極層１２がシールリング１３ａと重複した領域の面積を説明する模式的平面図である。図２４（ｂ）は、電極層１２の外径を説明する模式的平面図である。図２４（ｃ）は、シールリング１３ａの内径を説明する模式的平面図である。
図２４（ａ）〜図２４（ｃ）では、説明の便宜上、セラミック誘電体基板１１及び電極層１２の外形を実線で表している。
図２４（ａ）に表したように、電極層１２の外径を外径Ｄ１１とする。また、電極層１２がシールリング１３ａと重複した領域の面積を面積Ｓ１とする。また、電極層１２がシールリング１３ａと重複していない場合には、電極層１２の外径の端部と、シールリング１３ａの中心側の端部と、の間の領域の面積を面積−Ｓ１とする。また、Ｚ方向にみたときのセラミック誘電体基板１１の面積（全面積）を面積Ｓ２とする。
ここで、図２４（ｂ）に表したように、電極層１２の端部が円形ではない場合には、電極層１２の最外形の円相当径を第１の外径Ｄ１１とする。また、電極層１２の端部が円形ではない場合には、電極層１２の端部のうちで最も内側の位置の円相当径を第２の外径Ｄ１２とする。
図２４（ｃ）に表したように、シールリング１３ａの内側の端部が円形ではない場合には、シールリング１３ａの内側の端部のうちの最も内側の位置の円相当径を内径Ｄ１３とする。
図２４（ｂ）に表したように、電極層１２の端部が円形ではない場合には、第１の外径Ｄ１１と第２の外径Ｄ１２とで囲まれる領域を算出する。続いて、第１の外径Ｄ１１と第２の外径Ｄ１２とで囲まれる領域がシールリング１３ａと重複した領域の面積を算出する。図２４（ｃ）に表したように、シールリング１３ａの内側の端部が円形ではない場合には、第１の外径Ｄ１１と第２の外径Ｄ１２とで囲まれる領域が、内径Ｄ１３よりも外側の位置のシールリング１３ａと重複した領域の面積を算出する。このようにして算出した面積を、前述した面積Ｓ１とする。
なお、Ｚ方向にみたときの電極層１２の形状が円形ではない場合（異形電極の場合）には、電極層１２の外径Ｄ１１は、超音波探傷器を用いて測定される。超音波探傷器を用いて測定された外径Ｄ１１に基づいて、電極層１２がシールリング１３ａと重複した領域の面積Ｓ１が算出される。
図２５は、セラミック誘電体基板および電極層の第２の面積比と、処理対象物の温度の経時変化率と、の間の関係、および第２の面積比と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。
図２５（ａ）は、本実施形態に係る静電チャックにおいて、セラミック誘電体基板１１および電極層１２の第２の面積比と、処理対象物の温度の経時変化率と、の間の関係、および第２の面積比と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。図２５（ｂ）は、比較例に係る静電チャックにおいて、第２の面積比と、処理対象物の温度の経時変化率と、の間の関係、および第２の面積比と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。
図２５（ａ）および図２５（ｂ）に表したグラフ図の横軸は、面積Ｓ２に対する面積Ｓ１の比（以下、単に「第２の面積比」と言う。）である。図２５（ａ）および図２５（ｂ）に表したグラフ図の左縦軸は、処理対象物Ｗの温度の経時変化率（％）である。図２５（ａ）および図２５（ｂ）に表したグラフ図の右縦軸は、処理対象物Ｗの端部の温度変化（％）である。
「処理対象物Ｗの温度の経時変化率」は、図２２（ａ）および図２２（ｂ）に関して前述した通りである。「処理対象物Ｗの端部の温度変化」は、図２２（ａ）および図２２（ｂ）に関して前述した通りである。
図２５（ａ）および図２５（ｂ）に表したように、第２の面積比（Ｓ１／Ｓ２）が比較的低いと、処理対象物Ｗがシールリング１３ａに吸着される面積が比較的狭い。そのため、処理対象物Ｗがシールリング１３ａに吸着される力は比較的弱く、処理対象物Ｗの温度の経時変化率は、比較的小さい。一方で、第２の面積比（Ｓ１／Ｓ２）が比較的高いと、シールリング１３ａ上に作用する処理対象物Ｗの吸着力は大きくなるが、吸着力が大きくなりすぎるために処理対象物Ｗの端部が経時変化に弱くなってしまう。しかし、処理対象物Ｗの端部の温度上昇を抑制するためには十分な吸着力を得られるため、処理対象物Ｗの端部の温度変化は、比較的小さい。
図２２（ａ）および図２２（ｂ）に関して前述したように、本発明者は、処理対象物Ｗの中心部の平均温度と処理対象物Ｗの部分Ｗａの温度との間の比率が１０％以下であることを閾値として設定した。
これによれば、図２５（ａ）に表したように、本実施形態に係る静電チャック１１０の第２の面積比（Ｓ１／Ｓ２）は、−３．４％以上５％以下になる。
一方で、比較例に係る静電チャックにおける面積Ｓ１を本実施形態に係る静電チャック１１０における面積Ｓ１と同じとすると、シールリング１３ａの幅Ｄ１を大きくする必要がある。そのため、図２５（ｂ）に表したように、比較例に係る静電チャックにおける処理対象物Ｗの温度の経時変化率は、本実施形態に係る静電チャック１１０における処理対象物Ｗの温度の経時変化率よりも大きい。そのため、図２５（ｂ）に表した比較例では、第２の面積比が５％のときには、処理対象物Ｗの中心部の平均温度と処理対象物Ｗの部分Ｗａの温度との間の比率が１０％よりも高い。
図２６は、シールリングの端部と、電極層の端部と、の間の直線距離を説明する模式的断面図である。
図２７は、本実施形態シールリングの端部を説明する模式的断面図である。
図２８は、シールリングの端部と、電極層の端部と、の間の直線距離の符号を説明する模式的断面図である。
図２６および図２８は、図１に表した領域Ａ１を拡大した模式的拡大図に相当する。
図２８（ａ）は、シールリングの端部と、電極層の端部と、の間の直線距離の符号が正（＋）である場合を表す。図２８（ｂ）は、シールリングの端部と、電極層の端部と、の間の直線距離の符号が正（−）である場合を表す。
図２６に表したように、電極層１２の外周部から発生する吸着力は、一定の範囲１２ｂにわたって広がっている。この場合には、範囲１２ｂの内側のシーリング１３ａの一定の領域１３ｄにおいて、吸着力１１ｄが発生する。なお、第１誘電層１１１の厚さＤ１５は、吸着面（接触面）１３ｂと、電極層１２の境界面１２ｄと、の間の距離に相当し、図１に関して前述したように例えば１００マイクロメートル以上である。境界面１２ｄは、電極層１２の表面であって、電極層１２からみて吸着面（接触面）１３ｂの側の面である。
本実施形態では、シールリング１３ａの内周側の端部１３ｃと、電極層１２の外周側の端部１２ａと、の間の直線距離を距離Ｄ１４とする。本実施形態にかかる静電チャック１１０では、距離Ｄ１４は、−２ミリメートル以上、２ミリメートル以下である。距離Ｄ１４は、処理対象物Ｗを冷却することができる最大の重複長さに相当する。距離Ｄ１４について、図面を参照しつつさらに説明する。
図２７に表した模式的断面図において、シールリング１３ａの内周側の端部１３ｃは、シールリング１３ａの吸着面（接触面）１３ｂを延長した線Ｌ１と、サンドブラスト等で形成された側面１３ｅを延長した線Ｌ２と、の交点である。または、シールリング１３ａの内周側の端部１３ｃは、シールリング１３ａの吸着面（接触面）１３ｂを延長した線Ｌ１と、ブラスト等で形成される曲面１３ｆを延長した線Ｌ２と、の交点である。これによれば、シールリング１３ａの角部におけるＣ面の有無や、ブラストで形成された側面の曲率などを考慮した上で、シールリング１３ａの内周側の端部１３ｃを定義することができる。
図２８（ａ）および図２８（ｂ）に表した模式的断面図において、電極層１２の外周側の端部１２ａは、電極層１２の境界面１２ｄと、電極層１２の最外周部１２ｅから電極層１２の境界面１２ｄへ引かれた法線と、の交点である。図２８（ａ）に表したように、Ｚ方向にみたときに、シールリング１３ａの内周側の端部１３ｃよりも外側における距離Ｄ１４に正（＋）の符号を付す。一方で、図２８（ｂ）に表したように、Ｚ方向にみたときに、シールリング１３ａの内周側の端部１３ｃよりも内側における距離Ｄ１４に負（−）の符号を付す。
図２９は、直線距離Ｄ１４と、処理対象物の温度の経時変化率と、の間の関係、および直線距離Ｄ１４と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。 図２９に表したグラフ図の横軸は、シールリング１３ａの内周側の端部１３ｃと、電極層１２の外周側の端部１２ａと、の間の直線距離Ｄ１４（ｍｍ）である。
「処理対象物Ｗの温度の経時変化率」は、図２２（ａ）および図２２（ｂ）に関して前述した通りである。「処理対象物Ｗの端部の温度変化」は、図２２（ａ）および図２２（ｂ）に関して前述した通りである。
図２９に表したように、距離Ｄ１４の符号が正（＋）である場合には、距離Ｄ１４の絶対値が大きくなると、処理対象物Ｗの温度の経時変化率は、高くなる。一方で、距離Ｄ１４の符号が負（−）である場合には、距離Ｄ１４の絶対値が大きくなると、処理対象物Ｗの端部の温度変化は、大きくなる。
図２２（ａ）および図２２（ｂ）に関して前述したように、本発明者は、処理対象物Ｗの中心部の平均温度と処理対象物Ｗの部分Ｗａの温度との間の比率が１０％以下であることを閾値として設定した。
これによれば、距離Ｄ１４は、−２ミリメートル以上、２ミリメートル以下となる。
本実施形態にかかる静電チャック１１０によれば、セラミック誘電体基板１１の外周と、電極層１２の外周と、の間隔の、電極層１２の外径に対するばらつきが少ない。そのため、セラミック誘電体基板１１の外周部での絶縁耐圧を保持しつつ、セラミック誘電体基板１１の外周部に、大きくてかつ一定な吸着力１１ｄを得ることができる。さらに、処理対象物Ｗの温度分布の均一化を図ることができる。また、セラミック誘電体基板１１の外周に近い位置まで電極層１２が配置されることで、シールリング１３ａの幅が狭くとも、セラミック誘電体基板１１の外周部における吸着力１１ｄが一定になる。これにより、処理対象物Ｗとセラミック誘電体基板１１との間の接触面積と、セラミック誘電体基板１１における吸着力１１ｄと、が周方向で均一となり、処理対象物Ｗの温度の経時変化率の低減と、処理対象物Ｗの端部の温度変化の低減と、を両立することができる。
図３０は、本発明の他の実施の形態にかかるウェーハ処理装置を表す模式的断面図である。
本実施形態にかかるウェーハ処理装置２００は、処理容器２０１と、上部電極２１０と、図１〜図２９に関して前述した静電チャック１１０と、を備えている。処理容器２０１の天井には、処理ガスを内部に導入するための処理ガス導入口２０２が設けられている。処理容器２０１の底板には、内部を減圧排気するための排気口２０３が設けられている。また、上部電極２１０および静電チャック１１０には高周波電源２０４が接続され、上部電極２１０と静電チャック１１０とを有する一対の電極が、互いに所定の間隔を隔てて平行に対峙するようになっている。
本実施形態にかかるウェーハ処理装置２００において、上部電極２１０と静電チャック１１０とに高周波電圧が印加されると、高周波放電が起こり処理容器２０１内に導入された処理ガスがプラズマにより励起、活性化されて、処理対象物Ｗが処理されることになる。尚、処理対象物Ｗとしては、半導体基板（ウェーハ）を例示することができる。但し、処理対象物Ｗは、半導体基板（ウェーハ）には限定されず、例えば、液晶表示装置に用いられるガラス基板等であってもよい。
ウェーハ処理装置２００のような構成の装置は、一般に平行平板型ＲＩＥ（Reactive Ion Etching）装置と呼ばれるが、本実施形態にかかる静電チャック１１０は、この装置への適用に限定されるわけではない。例えば、ＥＣＲ(Electron Cyclotron Resonance) エッチング装置、誘電結合プラズマ処理装置、ヘリコン波プラズマ処理装置、プラズマ分離型プラズマ処理装置、表面波プラズマ処理装置、プラズマＣＶＤ（Chemical Vapor Deposition )装置などのいわゆる減圧処理装置に広く適応することができる。また、本実施形態にかかる静電チャック１１０は、露光装置や検査装置のように大気圧下で処理や検査が行われる基板処理装置に広く適用することもできる。ただし、本実施形態にかかる静電チャック１１０の有する高い耐プラズマ性を考慮すると、静電チャック１１０をプラズマ処理装置に適用させることが好ましい。尚、これらの装置の構成の内、本実施形態にかかる静電チャック１１０以外の部分には公知の構成を適用することができるので、その説明は省略する。
本実施形態にかかるウェーハ処理装置２００によれば、ウェーハ（処理対象物Ｗ）の面内温度分布が均一となり、ウェーハ（処理対象物Ｗ）の歩留まりを低下させずに所定のプロセスを行うことができる。
以上、本発明の実施形態について説明した。しかし、本発明はこれらの記述に限定されるものではない。また、前述の実施形態に関して、たとえば数箇所だけ内蔵電極の外径と誘電体の外径との間の距離を変えたものなど、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。また、前述した実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１１…セラミック誘電体基板、１１ａ…第１主面、１１ｂ…第２主面、１１ｃ…オリフラ部、１１ｄ…吸着力、１１ｒ…外周、１２…電極層、１２ａ…端部、１２ｂ…範囲、１２ｃ…オリフラ部、１２ｄ…境界面、１２ｅ…最外周部、１２ｒ…外周、１３…凸部、１３ａ…シールリング、１３ｂ…接触面、１３ｃ…端部、１３ｄ…領域、１３ｅ…端面、１３ｆ…曲面、１４…溝、２０…接続部、５０…ベースプレート、５０ａ…上部、５０ｂ…下部、５１…入力路、５２…出力路、５３…導入路、５５…連通路、６１…コンタクト電極、８０…吸着保持用電圧、１００…静電チャック用基板、１１０…静電チャック、１１１…第１誘電層、１１２…第２誘電層、１１４ｒ…第１の辺、１１５ｒ…第２の辺、１１６ｒ…第３の辺、１１７ｒ…第４の辺、１２１…第１の電極要素、１２１ｒ…第１外周辺、１２１ｓ…第１直線辺、１２２…第２の電極要素、１２２ｃ…オリフラ部、１２２ｒ…第２外周辺、１２２ｓ…第２直線辺、２００…ウェーハ処理装置、２０１…処理容器、 ２０２…処理ガス導入路、２０３…排気口、２０４…高周波電源、２１０…上部電極、Ｗ…処理対象物

Claims (15)

  1. 処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、
    前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、
    を備え、
    前記電極層は、互いに離間して配設された複数の電極要素を含み、
    前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、
    前記方向にみて、前記電極層の外周と前記セラミック誘電体基板の外周との間隔が、前記複数の電極要素の間隔よりも狭く、
    前記シールリングの幅は、０．３ミリメートル以上３ミリメートル以下であり、
    前記方向にみたときに、前記電極層が、前記シールリングと重複する幅は、−０．７ミリメートル以上２ミリメートル以下であることを特徴とする静電チャック。
  2. 処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、
    前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、
    を備え、
    前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、
    前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔の相互誤差が２００マイクロメートル以下であり、
    前記シールリングの幅は、０．３ミリメートル以上３ミリメートル以下であり、
    前記方向にみたときに、前記電極層が、前記シールリングと重複する幅は、−０．７ミリメートル以上２ミリメートル以下であることを特徴とする静電チャック。
  3. 処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、
    前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、
    を備え、
    前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、
    前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１−Ｘ２｜／Ｘ５が０％以上０．０７％以下であり、
    前記シールリングの幅は、０．３ミリメートル以上３ミリメートル以下であり、
    前記方向にみたときに、前記電極層が、前記シールリングと重複する幅は、−０．７ミリメートル以上２ミリメートル以下であることを特徴とする静電チャック。
  4. 処理対象物を載置する第１主面と、前記第１主面とは反対側の第２主面と、周端部に設けられ前記第１主面の一部を形成するシールリングと、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、
    前記セラミック誘電体基板の前記第１主面と前記第２主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、
    を備え、
    前記第１主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が設けられ、
    前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔は、２ミリメートル以下とされ、
    前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔の相互誤差が２００マイクロメートル以下であり、
    前記シールリングの内周側端部と前記電極層の外周端部との間の直線距離が、−２ミリ以上２ミリメートル以下であることを特徴とする静電チャック。
  5. 前記方向にみたときに、前記電極層が、前記シールリングと重複した領域の面積を面積Ｓ１、前記方向にみたときの前記セラミック誘電体基板の面積を面積Ｓ２、としたときに、Ｓ１／Ｓ２が−３．４％以上５％以下であることを特徴とする請求項１〜４のいずれか１つに記載の静電チャック。
  6. 前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔は、０ミリメートルよりも長く、１．９５ミリメートル以下であることを特徴とする請求項１〜５のいずれか１つに記載の静電チャック。
  7. 前記電極層の外周の長さを周長ＬＸ５、前記セラミック誘電体基板の外周の長さを周長ＬＸ６、としたときに、ＬＸ５／ＬＸ６が９７．４％以上９９．６％以下であることを特徴とする請求項１〜６のいずれか１つに記載の静電チャック。
  8. 前記電極層の外周における外径で規定される円の面積を面積ＳＸ５、前記セラミック誘電体基板の外周における外径で規定される円の面積を面積ＳＸ６、としたときに、ＳＸ５／ＳＸ６が９５．１％以上９９．２％以下であることを特徴とする請求項１〜７のいずれか１つに記載の静電チャック。
  9. 前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１−Ｘ３｜／Ｘ５が０％以上０．０７％以下であることを特徴とする請求項１〜８のいずれか１つに記載の静電チャック。
  10. 前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第３仮想線とは反対側に伸ばした第４仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ４、としたときに、｜｜Ｘ１−Ｘ２｜−｜Ｘ３−Ｘ４｜｜が０マイクロメートル以上２００マイクロメートル以下であることを特徴とする請求項１〜９のいずれか１つに記載の静電チャック。
  11. 前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第３仮想線とは反対側に伸ばした第４仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ４、前記電極層の外周における外径を外径Ｘ５、としたときに、｜｜Ｘ１−Ｘ２｜−｜Ｘ３−Ｘ４｜｜／Ｘ５が０％以上０．０７％以下であることを特徴とする請求項１〜１０のいずれか１つに記載の静電チャック。
  12. 前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１＋Ｘ３｜／Ｘ５が０％以上０．１５％以下であることを特徴とする請求項１〜１１のいずれか１つに記載の静電チャック。
  13. 前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記電極層の外周における外径を外径Ｘ５、としたときに、｜Ｘ１×Ｘ３｜／Ｘ５が０％以上１５％以下であることを特徴とする請求項１〜１２のいずれか１つに記載の静電チャック。
  14. 前記セラミック誘電体基板の中央から外周方向に伸ばした第１仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ１、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線とは反対側に伸ばした第２仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ２、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第１仮想線と直交する方向に伸ばした第３仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ３、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第３仮想線とは反対側に伸ばした第４仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔Ｘ４、としたときに、｜Ｘ１−Ｘ２｜／｜Ｘ３−Ｘ４｜が０以上２００以下であることを特徴とする請求項１〜１３のいずれか１つに記載の静電チャック。
  15. 請求項１〜１４のいずれか１つに記載の静電チャックを備えたことを特徴とするウェーハ処理装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133211B2 (en) * 2018-08-22 2021-09-28 Lam Research Corporation Ceramic baseplate with channels having non-square corners
US20210159107A1 (en) * 2019-11-21 2021-05-27 Applied Materials, Inc. Edge uniformity tunability on bipolar electrostatic chuck
WO2022146667A1 (en) 2020-12-29 2022-07-07 Mattson Technology, Inc. Electrostatic chuck assembly for plasma processing apparatus
WO2022159468A1 (en) * 2021-01-20 2022-07-28 Applied Materials, Inc. Anti-slippery stamp landing ring

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4402862B2 (ja) * 1999-07-08 2010-01-20 ラム リサーチ コーポレーション 静電チャックおよびその製造方法
JP2004282047A (ja) * 2003-02-25 2004-10-07 Kyocera Corp 静電チャック
JP4031419B2 (ja) * 2003-09-19 2008-01-09 日本碍子株式会社 静電チャック及びその製造方法
US7646580B2 (en) 2005-02-24 2010-01-12 Kyocera Corporation Electrostatic chuck and wafer holding member and wafer treatment method
JP4796523B2 (ja) * 2006-03-24 2011-10-19 日本碍子株式会社 セラミックス焼成体の製造方法
JP5069452B2 (ja) * 2006-04-27 2012-11-07 アプライド マテリアルズ インコーポレイテッド 二重温度帯を有する静電チャックをもつ基板支持体
JP2008042140A (ja) * 2006-08-10 2008-02-21 Tokyo Electron Ltd 静電チャック装置
WO2008099789A1 (ja) * 2007-02-15 2008-08-21 Creative Technology Corporation 静電チャック
JP5025576B2 (ja) 2008-06-13 2012-09-12 新光電気工業株式会社 静電チャック及び基板温調固定装置
KR101691044B1 (ko) * 2009-02-04 2016-12-29 맷슨 테크놀로지, 인크. 기판의 표면에 걸친 온도 프로파일을 방사상으로 튜닝하는 정전 척 시스템 및 방법
JP5496630B2 (ja) * 2009-12-10 2014-05-21 東京エレクトロン株式会社 静電チャック装置
JP5218865B2 (ja) * 2010-03-26 2013-06-26 Ｔｏｔｏ株式会社 静電チャック
JP5339162B2 (ja) 2011-03-30 2013-11-13 Ｔｏｔｏ株式会社 静電チャック
JP5816454B2 (ja) * 2011-05-09 2015-11-18 新光電気工業株式会社 基板温調固定装置
JP5441019B1 (ja) * 2012-08-29 2014-03-12 Ｔｏｔｏ株式会社 静電チャック
JP5441021B1 (ja) * 2012-09-12 2014-03-12 Ｔｏｔｏ株式会社 静電チャック
JP6001402B2 (ja) * 2012-09-28 2016-10-05 日本特殊陶業株式会社 静電チャック
JP5633766B2 (ja) * 2013-03-29 2014-12-03 Toto株式会社 静電チャック
JP2015088743A (ja) * 2013-09-27 2015-05-07 Toto株式会社 静電チャック

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