JP2015088743A - 静電チャック - Google Patents
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Abstract
【解決手段】第1主面と、第2主面と、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、第1主面と第2主面との間に介設された電極層と、を備え、電極層は、互いに離間して配設された複数の電極要素を含み、第1主面と直交する方向にみて、セラミック誘電体基板の外周と、電極層の外周と、の間隔が均一となるようにセラミック誘電体基板の外周が加工され、前記方向にみて、電極層の外周とセラミック誘電体基板の外周との間隔が、複数の電極要素の間隔よりも狭いことを特徴とする静電チャックが提供される。
【選択図】図1
Description
図1に表したように、本実施形態に係る静電チャック110は、セラミック誘電体基板11と、電極層12と、を備える。
図1に表したように、静電チャック110は、ベースプレート50の上に取り付けられている。静電チャック110をベースプレート50に取り付けるには、シリコーン等の耐熱性樹脂、インジウム接合、及び、ろう付などが用いられる。接着材料は、使用温度帯やコスト等の観点から適宜選択されるが、赤外線を透過しやすい材料がより好ましい。
セラミック誘電体基板11に含まれる結晶の材料は、例えばAl2O3、Y2O3及びYAGのいずれかである。この材料を用いることで、セラミック誘電体基板11における可視光透過性、絶縁耐性及びプラズマ耐久性を高めることができる。
図2(a)及び(b)は、電極層の構成を例示する模式的平面図である。
図2(a)及び(b)では、説明の便宜上、セラミック誘電体基板11及び電極層12の外形を実線で表している。
図2(a)には、単極型の電極層12の例が表される。電極層12は、Z方向にみて略円形に設けられる。セラミック誘電体基板11のZ方向にみた外形も略円形である。電極層12は、セラミック誘電体基板11と同心円上に配置される。
図3は、セラミック誘電体基板および電極層の第1の配置関係を例示する模式的平面図である。
図3では、説明の便宜上、セラミック誘電体基板11及び電極層12の外形を実線で表している。
図4では、説明の便宜上、セラミック誘電体基板11及び電極層12の外形を実線で表している。
図5には、参考例に係るセラミック誘電体基板での間隔の相互誤差と、本実施形態に係るセラミック誘電体基板11での間隔の相互誤差とが表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図6では、説明の便宜上、セラミック誘電体基板11及び電極層12の外形を実線で表している。
図7には、参考例に係るセラミック誘電体基板での外径X5に対する間隔X1−間隔X2の絶対値の割合(以下、単に「第1の相互誤差割合」と言う。)と、本実施形態に係るセラミック誘電体基板11での第1の相互誤差割合とが表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図6を参照しつつ、外径に対する間隔の第2の相互誤差割合について説明する。図8には、参考例に係るセラミック誘電体基板での外径X5に対する間隔X1−間隔X3の絶対値の割合(以下、単に「第2の相互誤差割合」と言う。)と、本実施形態に係るセラミック誘電体基板11での第2の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図6を参照しつつ、間隔の相互誤差の差について説明する。図9には、参考例に係るセラミック誘電体基板での間隔の相互誤差の差と、本実施形態に係るセラミック誘電体基板11での間隔の相互誤差の差と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図6を参照しつつ、外径に対する間隔の第3の相互誤差割合について説明する。図10には、参考例に係るセラミック誘電体基板での外径X5に対する間隔の相互誤差の差(||間隔X1−間隔X2|−|間隔X3−間隔X4||)の割合(以下、単に「第3の相互誤差割合」と言う。)と、本実施形態に係るセラミック誘電体基板11での第3の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図6を参照しつつ、外径に対する間隔の第4の相互誤差割合について説明する。図11には、参考例に係るセラミック誘電体基板での外径X5に対する間隔X1+間隔X3の絶対値の割合(以下、単に「第4の相互誤差割合」と言う。)と、本実施形態に係るセラミック誘電体基板11での第4の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図6を参照しつつ、外径に対する間隔の第5の相互誤差割合について説明する。図12には、参考例に係るセラミック誘電体基板での外径X5に対する間隔X1×間隔X3の絶対値の割合(以下、単に「第5の相互誤差割合」と言う。)と、本実施形態に係るセラミック誘電体基板11での第5の相互誤差割合と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図6を参照しつつ、間隔の相互誤差の比について説明する。図13には、参考例に係るセラミック誘電体基板での間隔の相互誤差の比と、本実施形態に係るセラミック誘電体基板11での間隔の相互誤差の比と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図4を参照しつつ、電極層とセラミック誘電体基板との間の同軸度について説明する。図14には、参考例に係るセラミック誘電体基板での電極層とセラミック誘電体基板との間の同軸度と、本実施形態に係るセラミック誘電体基板11での電極層とセラミック誘電体基板との間の同軸度と、が表される。電極層とセラミック誘電体基板との間の同軸度(以下、単に「同軸度」と言う。)とは、電極層の中心位置とセラミック誘電体基板の中心位置との間のずれ量をいう。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
なお、図14では、セラミック誘電体基板の外径から3ミリメートル(mm)以内の電極層において前述した同軸度を計測している。
図15は、セラミック誘電体基板および電極層の変形例を表す模式的平面図である。
図15(a)は、電極層の変形例を説明する模式的平面図である。図15(b)は、セラミック誘電体基板の変形例を説明する模式的平面図である。
図16に表したように、Z方向にみたとき、セラミック誘電体基板11が矩形を呈することがある。また、Z方向にみたとき、電極層12が矩形を呈することがある。この場合には、セラミック誘電体基板11の中央の位置Cから外周11rの第1の辺114rに対して垂直に伸ばした仮想線を第1仮想線L1とする。セラミック誘電体基板11の中央の位置Cから外周11rの第2の辺115rに対して垂直に伸ばした仮想線を第2仮想線L2とする。セラミック誘電体基板11の中央の位置Cから外周11rの第3の辺116rに対して垂直に伸ばした仮想線を第3仮想線L3とする。セラミック誘電体基板11の中央の位置Cから外周11rの第4の辺117rに対して垂直に伸ばした仮想線を第4仮想線L4とする。
図17に表した電極層12は、双極型の電極層であり、第1の電極要素121と、第2の電極要素122と、を有する。図17に表したように、第1の電極要素121および第2の電極要素122のそれぞれは、くし歯形状を有する。第1の電極要素121のくし歯が第2の電極要素のくし歯と噛み合うように、第1の電極要素121および第2の電極要素122は、配設されている。
図18では、説明の便宜上、セラミック誘電体基板11及び電極層12の外形を実線で表している。
図19には、参考例に係るセラミック誘電体基板での周長LX6に対する周長LX5の比(以下、単に「周長比」と言う。)と、本実施形態に係るセラミック誘電体基板11での周長比と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図20には、参考例に係るセラミック誘電体基板での面積SX6に対する面積SX5の比(以下、単に「第1の面積比」と言う。)と、本実施形態に係るセラミック誘電体基板11での第1の面積比と、が表される。参考例に係るセラミック誘電体基板は、焼結の際のセラミック誘電体基板及び電極層の収縮のみを調整したものである。
図1に関して前述したように、本実施形態にかかる静電チャック110は、例えばクーロン型静電チャックである。クーロン型の静電チャックでは、電極層12上のみに吸着力が発生する。このため、セラミック誘電体基板11の外周11rに近い位置まで電極層12を配置することが望まれる。
シールリング13aについて、図面を参照しつつさらに説明する。
図22(a)は、本実施形態に係る静電チャックにおいて、シールリングの幅と、処理対象物の温度の経時変化率と、の間の関係、およびシールリングの幅と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。図22(b)は、本実施形態に係る静電チャックおよび比較例に係る静電チャックにおいて、シールリングの幅と、処理対象物の温度の経時変化率と、の間の関係、およびシールリングの幅と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。
なお、図22(a)および図22(b)は、処理開始から100時間後のグラフ図である。また、図22(a)および図22(b)では、シールリング13aの幅D1と、重複距離D2と、の間の差(D1−D2)が1.0mmを想定している。重複距離D2の詳細については、後述する。
「処理対象物Wの端部の温度変化」とは、処理対象物Wのうちでシールリング13aよりも外側に出た部分Waの温度上昇を抑える効果がシールリング13aの幅D1に応じて変化することをいう。あるいは、「処理対象物Wの端部の温度変化」とは、処理対象物Wの中心部の平均温度に対する処理対象物Wの部分Waの温度の上昇率をいう。
これによれば、図22(a)および図22(b)に表したように、シールリング13aの幅D1は、0.3mm以上3.0mm以下になる。なお、0.3mm以上3.0mm以下のシールリング13aの幅D1には、シールリング13aの端部における最大1mmのC面(面取り)が含まれる。
これによれば、本実施形態に係る静電チャック110では、第1の比較例および第2の比較例に係る静電チャックと比較すると、処理対象物Wの部分Waを効率的に冷却することができる。
図23に表したグラフ図の横軸は、重複距離D2(mm)である。図23に表したグラフ図の左縦軸は、処理対象物Wの温度の経時変化率(%)である。図23に表したグラフ図の右縦軸は、処理対象物Wの端部の温度変化(%)である。重複距離D2とは、Z方向にみたときに、電極層12がシールリング13aと重複した距離(幅)をいう(図21参照)。
これによれば、図23に表したように、重複距離D2は、−0.7mm以上2.0mm以下になる。なお、負の重複距離D2は、Z方向にみたときに、電極層12がシールリング13aと重複せずに離間している状態を表す。
図24(a)は、電極層12がシールリング13aと重複した領域の面積を説明する模式的平面図である。図24(b)は、電極層12の外径を説明する模式的平面図である。図24(c)は、シールリング13aの内径を説明する模式的平面図である。
図24(a)〜図24(c)では、説明の便宜上、セラミック誘電体基板11及び電極層12の外形を実線で表している。
図24(c)に表したように、シールリング13aの内側の端部が円形ではない場合には、シールリング13aの内側の端部のうちの最も内側の位置の円相当径を内径D13とする。
図25(a)は、本実施形態に係る静電チャックにおいて、第2の面積比と、処理対象物の温度の経時変化率と、の間の関係、および第2の面積比と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。図25(b)は、比較例に係る静電チャックにおいて、第2の面積比と、処理対象物の温度の経時変化率と、の間の関係、および第2の面積比と、処理対象物の端部の温度変化と、の間の関係を表すグラフ図である。
図25(a)および図25(b)に表したグラフ図の横軸は、面積S2に対する面積S1の比(以下、単に「第2の面積比」と言う。)である。図25(a)および図25(b)に表したグラフ図の左縦軸は、処理対象物Wの温度の経時変化率(%)である。図25(a)および図25(b)に表したグラフ図の右縦軸は、処理対象物Wの端部の温度変化(%)である。
これによれば、図25(a)に表したように、本実施形態に係る静電チャック110の第2の面積比(S1/S2)は、5%以下になる。
Claims (15)
- 処理対象物を載置する第1主面と、前記第1主面とは反対側の第2主面と、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、
前記セラミック誘電体基板の前記第1主面と前記第2主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、
を備え、
前記電極層は、互いに離間して配設された複数の電極要素を含み、
前記第1主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が加工され、
前記方向にみて、前記電極層の外周と前記セラミック誘電体基板の外周との間隔が、前記複数の電極要素の間隔よりも狭いことを特徴とする静電チャック。 - 処理対象物を載置する第1主面と、前記第1主面とは反対側の第2主面と、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、
前記セラミック誘電体基板の前記第1主面と前記第2主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、
を備え、
前記第1主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が加工され、
前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔の相互誤差が200マイクロメートル以下であることを特徴とする静電チャック。 - 処理対象物を載置する第1主面と、前記第1主面とは反対側の第2主面と、を有し、多結晶セラミック焼結体であるセラミック誘電体基板と、
前記セラミック誘電体基板の前記第1主面と前記第2主面との間に介設され、前記セラミック誘電体基板に一体焼結された電極層と、
を備え、
前記第1主面と直交する方向にみて、前記セラミック誘電体基板の外周と、前記電極層の外周と、の間隔が均一となるように前記セラミック誘電体基板の外周が加工され、
前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X1、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線とは反対側に伸ばした第2仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X2、前記電極層の外周における外径を外径X5、としたときに、|X1−X2|/X5が0.07%以下であることを特徴とする静電チャック。 - 前記電極層の外周の長さを周長LX5、前記セラミック誘電体基板の外周の長さを周長LX6、としたときに、LX5/LX6が97.4%以上99.6%以下であることを特徴とする請求項1〜3のいずれか1つに記載の静電チャック。
- 前記電極層の外周における外径で規定される円の面積を面積SX5、前記セラミック誘電体基板の外周における外径で規定される円の面積を面積SX6、としたときに、SX5/SX6が95.1%以上99.2%以下であることを特徴とする請求項1〜4のいずれか1つに記載の静電チャック。
- 前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X1、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線とは反対側に伸ばした第2仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X2、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線と直交する方向に伸ばした第3仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X3、前記電極層の外周における外径を外径X5、としたときに、|X1−X3|/X5が0.07%以下であることを特徴とする請求項1〜5のいずれか1つに記載の静電チャック。
- 前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X1、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線とは反対側に伸ばした第2仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X2、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線と直交する方向に伸ばした第3仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X3、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第3仮想線とは反対側に伸ばした第4仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X4、としたときに、|X1−X2|−|X3−X4|が200マイクロメートル以下であることを特徴とする請求項1〜6のいずれか1つに記載の静電チャック。
- 前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X1、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線とは反対側に伸ばした第2仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X2、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線と直交する方向に伸ばした第3仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X3、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第3仮想線とは反対側に伸ばした第4仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X4、前記電極層の外周における外径を外径X5、としたときに、||X1−X2|−|X3−X4||/X5が0.07%以下であることを特徴とする請求項1〜7のいずれか1つに記載の静電チャック。
- 前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X1、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線とは反対側に伸ばした第2仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X2、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線と直交する方向に伸ばした第3仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X3、前記電極層の外周における外径を外径X5、としたときに、|X1+X3|/X5が0.15%以下であることを特徴とする請求項1〜8のいずれか1つに記載の静電チャック。
- 前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X1、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線とは反対側に伸ばした第2仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X2、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線と直交する方向に伸ばした第3仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X3、前記電極層の外周における外径を外径X5、としたときに、|X1×X3|/X5が15%以下であることを特徴とする請求項1〜9のいずれか1つに記載の静電チャック。
- 前記セラミック誘電体基板の中央から外周方向に伸ばした第1仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X1、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線とは反対側に伸ばした第2仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X2、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第1仮想線と直交する方向に伸ばした第3仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X3、前記セラミック誘電体基板の中央から外周方向に伸ばした仮想線であって前記第3仮想線とは反対側に伸ばした第4仮想線上において、前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔を間隔X4、としたときに、|X1−X2|/|X3−X4|が200以下であることを特徴とする請求項1〜10のいずれか1つに記載の静電チャック。
- 前記電極層の外周と、前記セラミック誘電体基板の外周と、の間隔は、0.95ミリメートル以下であることを特徴とする請求項1〜11のいずれか1つに記載の静電チャック。
- 前記セラミック誘電体基板の周端部に設けられ前記第1主面の一部を形成するシールリングの幅は、0.3ミリメートル以上3ミリメートル以下であることを特徴とする請求項1〜12のいずれか1つに記載の静電チャック。
- 前記第1主面と直交する方向にみたときに、前記電極層が、前記シールリングと重複する幅は、−0.7ミリメートル以上2ミリメートル以下であることを特徴とする請求項13記載の静電チャック。
- 前記第1主面と直交する方向にみたときに、前記電極層が、前記シールリングと重複した領域の面積を面積S1、前記第1主面と直交する方向にみたときの前記セラミック誘電体基板の面積を面積S2、としたときに、S1/S2が5%以下であることを特徴とする請求項13または14に記載の静電チャック。
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