JP6113831B2 - 電圧モードドライバ - Google Patents
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- 239000000872 buffer Substances 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims description 3
- 230000000415 inactivating effect Effects 0.000 claims description 2
- YMQKPVAQCHGDGY-UHFFFAOYSA-N (4-ethenylphenyl)methyl n,n-diethylcarbamodithioate Chemical compound CCN(CC)C(=S)SCC1=CC=C(C=C)C=C1 YMQKPVAQCHGDGY-UHFFFAOYSA-N 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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Description
Claims (20)
- 装置であって、
入力バッファ、
前記入力バッファに結合されるデジタル論理であって、少なくとも1つのデュレーションジェネレータと少なくとも1つのレベルシフタとを有する、前記デジタル論理、
誘導負荷を駆動するように構成される整合回路、
第1のハーフHブリッジであって、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第1の電圧を受け取るように構成される第1のCMOSスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第2の電圧を受け取るように構成される第2のCMOSスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第3の電圧を受け取るように構成される第3のCMOSスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第4の電圧を受け取るように構成される第4のCMOSスイッチと、
を有する、前記第1のハーフHブリッジ、及び
第2のハーフHブリッジであって、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第1の電圧を受け取るように構成される第5のCMOSスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第2の電圧を受け取るように構成される第6のCMOSスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第3の電圧を受け取るように構成される第7のCMOSスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第4の電圧を受け取るように構成される第8のCMOSスイッチと、
を有する、前記第2のハーフHブリッジ、
を含む、装置。 - 請求項1に記載の装置であって、前記デジタル論理がさらに、
前記デュレーションジェネレータに結合され、前記第1、第2、第3、及び第4のCMOSスイッチを制御するように結合される第1のレベルシフタ、及び
前記デュレーションジェネレータに結合され、前記第5、第6、第7、及び第8のCMOSスイッチを制御するように結合される第2のレベルシフタ、
を含む、装置。 - 請求項2に記載の装置であって、前記第1の電圧が前記第2の電圧より大きく、前記第2の電圧が共通モード電圧より大きく、前記共通モード電圧が前記第3の電圧より大きく、前記第3の電圧が前記第4の電圧より大きい、装置。
- 請求項3に記載の装置であって、前記整合回路がさらに、
前記共通モード電圧を受け取るように構成され、前記第1及び第4のCMOSスイッチに結合される第1のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第2及び第3のCMOSスイッチに結合される第2のレジスタ、
前記第1及び第4のCMOSスイッチに結合される第3のレジスタ、
前記第2及び第3のCMOSスイッチに結合される第4のレジスタ、及び
前記第3及び第4のレジスタに結合される第5のレジスタ、
を含む、装置。 - 請求項4に記載の装置であって、前記第1及び第2のレジスタの抵抗が実質的に同じであり、前記第1及び第2のレジスタの抵抗が前記第3、第4、及び第5のレジスタの抵抗より大きい、装置。
- 請求項5に記載の装置であって、前記第1、第2、第3、第4、第5、第6、第7、及び第8のCMOSスイッチの各々がさらに、
カスケード配置でともに結合される複数のバイアスされたMOSトランジスタと、
前記複数のバイアスされたMOSトランジスタの少なくとも1つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで前記整合回路に結合される、スイッチングMOSトランジスタと、
を含む、装置。 - 請求項6に記載の装置であって、前記整合回路がさらに、前記第5のレジスタに結合されるインダクタを含む、装置。
- 請求項7に記載の装置であって、前記デュレーションジェネレータがさらに、
前記入力バッファに結合されるインバータ、
前記インバータに結合されるスルー回路、
前記インバータ及び前記スルー回路に結合される第1の段、及び
第2の段、
を含み、
前記第2の段が、
前記第1の段に結合される第1の論理回路と、
前記第1の段に結合される第2の論理回路と、
を含む、
装置。 - 請求項8に記載の装置であって、前記第1の論理回路がNANDゲートであり、前記第2の論理回路がNORゲートである、装置。
- 方法であって、
書き込みイベントを示す入力信号を受け取るステップ、
前記書き込みイベントに対応するブーストパルス及び書き込みパルスを生成するステップ、及び
前記ブーストパルス及び前記書き込みパルスを用いてハーフHブリッジにより書き込み信号の一部を生成するステップ、
を含み、
前記書き込み信号の一部を生成するステップが、
前記書き込み信号の前記一部を第1の直流(DC)電圧から第1のピーク電圧に遷移させるため、第1のCMOSスイッチをイナクティブにし、第2のCMOSスイッチをアクティブにすること、
第1のインタバルの後、前記書き込み信号の前記一部を前記第1のピーク電圧から第2のDC電圧に遷移させるため、前記第2のCMOSスイッチをイナクティブにし、第3のCMOSスイッチをアクティブにすること、
第2のインタバルの後、前記書き込み信号の前記一部を前記第2のDC電圧から第2のピーク電圧に遷移させるため、前記第3のCMOSスイッチをイナクティブにし、第4のCMOSスイッチをアクティブにすること、
第3のインタバルの後、前記書き込み信号の前記一部を前記第2のピーク電圧から前記第1のDC電圧に遷移させるため、前記第4のCMOSスイッチをイナクティブにし、前記第1のCMOSスイッチをアクティブにすること、
によって成される、
方法。 - 請求項10に記載の方法であって、ブーストパルス及び書き込みパルスを生成する前記ステップがさらに、
前記入力信号を反転させるステップ、
スルーされた信号を生成するため、前記反転された入力信号をスルー回路に印加するステップ、
前記ブーストパルスを生成するため、前記スルーされた信号を遅延された入力信号と論理結合するステップ、及び
前記書き込みパルスを生成するため、前記スルーされた信号を前記入力信号の遅延された反転と論理結合するステップ、
を含む、方法。 - 請求項11に記載の方法であって、前記スルーされた信号を前記遅延された入力信号と論理結合する前記ステップがさらに、前記スルーされた信号を前記遅延された入力信号とNAND演算することを含む、方法。
- 請求項12に記載の方法であって、前記スルーされた信号を前記入力信号の前記遅延された反転と論理結合する前記ステップがさらに、前記スルーされた信号を前記入力信号の前記遅延された反転とNOR演算することを含む、方法。
- 装置であって、
磁気ヘッドと、
プリアンプと、
を含み、
前記プリアンプが、
入力バッファ、
前記入力バッファに結合されるデュレーションジェネレータ、
前記デュレーションジェネレータに結合される第1のレベルシフタ、
前記デュレーションジェネレータに結合される第2のレベルシフタ、
前記磁気ヘッドに結合される整合回路、
第1のハーフHブリッジであって、
前記第1のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第1の電圧を受け取るように構成される第1のCMOSスイッチと、
前記第1のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第2の電圧を受け取るように構成される第2のCMOSスイッチと、
前記第1のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第3の電圧を受け取るように構成される第3のCMOSスイッチと、
前記第1のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第4の電圧を受け取るように構成される第4のCMOSスイッチと、
を有し、前記第1の電圧が前記第2の電圧より大きく、前記第2の電圧が共通モード電圧より大きく、前記共通モード電圧が前記第3の電圧より大きく、前記第3の電圧が前記第4の電圧より大きい、前記第1のハーフHブリッジ、及び
第2のハーフHブリッジであって、
前記第2のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第1の電圧を受け取るように構成される第5のCMOSスイッチと、
前記第2のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第2の電圧を受け取るように構成される第6のCMOSスイッチと、
前記第2のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第3の電圧を受け取るように構成される第7のCMOSスイッチと、
前記第2のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第4の電圧を受け取るように構成される第8のCMOSスイッチと、
を有する、前記第2のハーフHブリッジ、
を含む、装置。 - 請求項14に記載の装置であって、前記整合回路がさらに、
前記共通モード電圧を受け取るように構成され、前記第1及び第4のCMOSスイッチに結合される第1のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第2及び第3のCMOSスイッチに結合される第2のレジスタ、
前記第1及び第4のCMOSスイッチに結合される第3のレジスタ、
前記第2及び第3のCMOSスイッチに結合される第4のレジスタ、
前記第3及び第4のレジスタに結合される第5のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第5及び第8のCMOSスイッチに結合される第6のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第6及び第7のCMOSスイッチに結合される第7のレジスタ、
前記第5及び第8のCMOSスイッチに結合される第8のレジスタ、
前記第6及び第7のCMOSスイッチに結合される第9のレジスタ、及び
前記第8及び第9のレジスタに結合される第10のレジスタ、
を含む、装置。 - 請求項15に記載の装置であって、前記第1、第2、第6、及び第7のレジスタの抵抗が実質的に同じである、装置。
- 請求項16に記載の装置であって、前記第1、第2、第3、第4、第5、第6、第7、及び第8のCMOSスイッチの各々がさらに、
カスケード配置でともに結合される複数のバイアスされたMOSトランジスタと、
前記複数のバイアスされたMOSトランジスタの少なくとも1つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで前記整合回路に結合される、スイッチングMOSトランジスタと、
を含む、装置。 - 請求項17に記載の装置であって、前記整合回路がさらに、
前記第5のレジスタに結合される第1のインダクタと、
前記第10のレジスタに結合される第2のインダクタと、
を含む、装置。 - 請求項18に記載の装置であって、前記デュレーションジェネレータがさらに、
前記入力バッファに結合されるインバータ、
前記インバータに結合されるスルー回路、
前記インバータ及び前記スルー回路に結合される第1の段、及び
第2の段、
を含み、
前記第2の段が、
前記第1の段に結合される第1の論理回路と、
前記第1の段に結合される第2の論理回路と、
を含む、
装置。 - 請求項19に記載の装置であって、前記第1の論理回路がNANDゲートであり、前記第2の論理回路がNORゲートである、装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/457,175 US8643969B2 (en) | 2012-04-26 | 2012-04-26 | Voltage-mode driver |
US13/457,175 | 2012-04-26 | ||
PCT/US2013/038439 WO2013163559A1 (en) | 2012-04-26 | 2013-04-26 | Voltage-mode driver |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015520906A JP2015520906A (ja) | 2015-07-23 |
JP6113831B2 true JP6113831B2 (ja) | 2017-04-12 |
Family
ID=49477059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015509184A Active JP6113831B2 (ja) | 2012-04-26 | 2013-04-26 | 電圧モードドライバ |
Country Status (5)
Country | Link |
---|---|
US (1) | US8643969B2 (ja) |
EP (1) | EP2842128B1 (ja) |
JP (1) | JP6113831B2 (ja) |
CN (1) | CN104246879B (ja) |
WO (1) | WO2013163559A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9325327B1 (en) * | 2014-12-03 | 2016-04-26 | Texas Instruments Incorporated | Circuits and method of equalizing impedances of PMOS and NMOS devices |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5034623A (en) * | 1989-12-28 | 1991-07-23 | Texas Instruments Incorporated | Low power, TTL level CMOS input buffer with hysteresis |
JP3109889B2 (ja) * | 1992-01-30 | 2000-11-20 | 株式会社日立製作所 | 磁気ヘッド用回路 |
US6121800A (en) | 1998-07-07 | 2000-09-19 | Lucent Technologies, Inc. | Impedance matched, voltage-mode H-bridge write drivers |
US20010022699A1 (en) | 1999-05-07 | 2001-09-20 | David K. Lacombe | Differentially driven, current mirror based coil driver |
US6970316B2 (en) * | 2001-11-09 | 2005-11-29 | Stmicroelectronics, Inc. | Write head driver circuit and method for writing to a memory disk |
US7417817B1 (en) | 2003-03-18 | 2008-08-26 | Marvell International Ltd. | Write driver circuit for magnetic data storage systems |
US6917484B2 (en) | 2003-12-02 | 2005-07-12 | Texas Instruments Incorporated | Damping resistor boost writer architecture |
JP2006164312A (ja) * | 2004-12-02 | 2006-06-22 | Hitachi Ltd | 半導体装置およびそれを用いた磁気記録再生装置 |
US7408313B1 (en) | 2005-08-23 | 2008-08-05 | Marvell International Ltd. | Low power preamplifier writer architecture |
GB0611006D0 (en) * | 2006-06-03 | 2006-07-12 | Pelikon Ltd | Electronic circuit for driving electroluminescent display |
US7729077B2 (en) | 2006-08-30 | 2010-06-01 | Stmicroelectronics, Inc. | Disk drive write driver and associated control logic circuitry |
US7848038B1 (en) * | 2006-09-20 | 2010-12-07 | Marvell International Ltd. | Boosted write driver for transmission line with reduction in parasitic effect of protection devices |
US20080204914A1 (en) | 2007-02-27 | 2008-08-28 | Texas Instruments Incorporated | Low Power Write Driver for a Magnetic Disk Drive |
US7924525B1 (en) * | 2007-05-17 | 2011-04-12 | Marvell International Ltd. | Hybrid termination of transmission line for driving hard disk drive head |
US8218259B2 (en) | 2009-03-20 | 2012-07-10 | Texas Instruments Incorporated | High-speed, low-power driver system |
-
2012
- 2012-04-26 US US13/457,175 patent/US8643969B2/en active Active
-
2013
- 2013-04-26 EP EP13780994.3A patent/EP2842128B1/en active Active
- 2013-04-26 CN CN201380020583.8A patent/CN104246879B/zh active Active
- 2013-04-26 JP JP2015509184A patent/JP6113831B2/ja active Active
- 2013-04-26 WO PCT/US2013/038439 patent/WO2013163559A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
EP2842128B1 (en) | 2019-11-20 |
JP2015520906A (ja) | 2015-07-23 |
WO2013163559A1 (en) | 2013-10-31 |
US8643969B2 (en) | 2014-02-04 |
CN104246879A (zh) | 2014-12-24 |
US20130286499A1 (en) | 2013-10-31 |
EP2842128A1 (en) | 2015-03-04 |
CN104246879B (zh) | 2017-08-08 |
EP2842128A4 (en) | 2015-10-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160419 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170222 |
|
TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R350 | Written notification of registration of transfer |
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|
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