JP2014087162A - 半導体集積回路装置 - Google Patents

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秀満 中野
Yutaka Onoguchi
裕 小野口
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Abstract

【課題】モーターの種類によって印可する電圧の最適なスルーレートは異なる。
【解決手段】半導体集積回路装置は、モーターを駆動するための出力段を有しており、モーターを駆動するための出力段からの第一出力信号の立ち上がりまたは立ち下がりのスルーレートが可変となっている。これにより半導体集積回路装置は、モーターの特性に合わせてスルーレートを変更することができ、モーターの種類に応じた最適なモーター駆動が可能となる。
【選択図】図３

Description

本明細書は、半導体集積回路装置に関し、特にモーターにて用いられる半導体集積回路装置に関する。
モーターにて用いられる半導体集積回路装置において、Ｈブリッジの出力段からの出力信号の立ち上がりや立ち下がりのスルーレートは固定となっている。
Ｈブリッジの出力段からの出力信号の立ち上がりや立ち下がりが固定である場合、モーターの種類に応じて最適なスルーレートを用いることができず、適切な駆動ができなくなる。駆動されるモーターがＶＣＭモーター（ボイスコイルモーター）等のコイルの誘起電力にて駆動するモーターの場合は、スルーレートが大きいとオーバーシュートが発生してのノイズが発生することとなる。駆動されるモーターがピエゾ素子であるピエゾモーターの場合は、インピーダンスとして容量成分が大きく電圧変動時に充放電電流が発生することで駆動されるために、立ち上がりや立ち下がりが早い方が好ましい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体集積回路装置は、モーターを駆動するための出力段からの第一出力信号の立ち上がりまたは立ち下がりのスルーレートが可変となっている。
上記一実施の形態によれば、モーターの特性に合わせてスルーレートを変更することができ、最適なモーター駆動が可能となる。
実施の形態１の半導体集積回路装置の全体図である。 実施の形態１のモータードライバの構成図である。 プリドライバの構成を示した図である。 遅延回路ＤＬの構造を示す図である。 遅延回路ＤＬ１−Ｓの構造を示す図である。 モーターに接続される端子ＭＴＴ１や端子ＭＴＴ２の印可電圧とＰＷＭ波ＰＷＭ−ＷおよびＰＷＭ波ＰＷＭ−ＲＷの関係を示した波形図である。 実施の形態２のプリドライバの構成を示した図である。 実施の形態２において、モーターに接続される端子ＭＴＴ１や端子ＭＴＴ２の印可電圧とＰＷＭ波ＰＷＭ−ＷおよびＰＷＭ波ＰＷＭ−ＲＷの関係を示した波形図である。 実施の形態３のプリドライバの構成を示した図である。 実施の形態４のプリドライバの構成を示している。
以下、図面を参照しながら、実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１．）
図１は実施の形態１の半導体集積回路装置の全体図である。
半導体集積回路装置ＩＣは、中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと不揮発性メモリＦＬＡＳＨと、ＡＤ変換回路ＡＤＣと、入出力回路Ｉ／Ｏと、発振回路ＯＳＣと、バスＢＵＳと、モータードライバＭＴＤとを有する。
中央演算装置ＣＰＵはプログラムに従って半導体集積回路装置ＩＣ全体を制御する。ランダムアクセスメモリＲＡＭは中央演算装置ＣＰＵのワークエリアとして用いられ、各種データや命令等を記憶する記憶領域である。不揮発性メモリＦＬＡＳＨは格納されたデータが書き換え可能となっており、中央演算装置ＣＰＵにて用いられる各種プログラムが記憶されている。入出力回路Ｉ／Ｏは各種ポートの入出力制御を行う回路である。ＡＤ変換回路ＡＤＣはアナログ信号をデジタル信号に変換する回路である。モータードライバＭＴＤは各種モーターを駆動するための回路である。バスＢＵＳは中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、入出力回路Ｉ／Ｏ、モータードライバＭＴＤ、及び発振回路ＯＳＣとの間にて各種データ、コマンド、及びアドレスを互いにやり取りするための複数の信号線である。発振回路ＯＳＣは外部のクロック信号に基づいて、中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、入出力回路Ｉ／Ｏ、モータードライバＭＴＤ、および発振回路ＯＳＣにて用いられる各種クロック信号を生成する。
図２は実施の形態１のモータードライバの構成図である。
モータードライバＭＴＤは、点線にて示されているドライバＤＲと、ＰＷＭ波生成回路ＰＷＭ−ＧＣと、スルーレート設定レジスタＳＲＳ−ＲＥＧとを有する。
ＰＷＭ波生成回路ＰＷＭ−ＧＣは中央演算装置ＣＰＵからの指令値ＩＶと発振回路ＯＳＣからの周期ＣＴのクロックＣＬＫに基づいて、ＰＷＭ（パルス幅変調）波ＰＷＭ−ＷとＰＷＭ波ＰＷＭ−Ｗと反転関係になっているＰＷＭ波ＰＷＭ−ＲＭとを生成する。ドライバＤＲはＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）ＰＭＯＳ１と、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）ＮＭＯＳ１と、ＰＭＯＳトランジスタＰＭＯＳ２と、ＮＭＯＳトランジスタＮＭＯＳ２と、プリドライバＰｒｅＤＲＶ１と、プリドライバＰｒｅＤＲＶ２と、プリドライバＰｒｅＤＲＶ３と、プリドライバＰｒｅＤＲＶ４とを有する。ＰＭＯＳトランジスタＰＭＯＳ１と、ＮＭＯＳトランジスタＮＭＯＳ１と、ＰＭＯＳトランジスタＰＭＯＳ２と、ＮＭＯＳトランジスタＮＭＯＳ２とで出力段としてのＨブリッジを構成する。ＰＭＯＳトランジスタＰＭＯＳ１のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰＭＯＳ１のドレインはＮＭＯＳトランジスタＮＭＯＳ１のドレインと接続され、ＮＭＯＳトランジスタＮＭＯＳ１のソースには電源電圧ＶＭよりも低い接地電圧ＧＮＤが供給され、ＰＭＯＳトランジスタＰＭＯＳ１のゲートにはプリドライバＰｒｅＤＲＶ３が接続され、ＮＭＯＳトランジスタＮＭＯＳ１のゲートにはプリドライバＰｒｅＤＲＶ４が接続される。プリドライバＰｒｅＤＲＶ３およびプリドライバＰｒｅＤＲＶ４にはＰＷＭ波ＰＷＭ−ＲＷが供給され、このＰＷＭ波ＰＷＭ−ＲＷに基づいた出力がプリドライバＰｒｅＤＲＶ４からＮＭＯＳトランジスタＮＭＯＳ１に出力され、プリドライバＰｒｅＤＲＶ３からＰＭＯＳトランジスタＰＭＯＳ１に出力される。ＰＭＯＳトランジスタＰＭＯＳ２のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰＭＯＳ２のドレインはＮＭＯＳトランジスタＮＭＯＳ２ドレインと接続され、ＮＭＯＳトランジスタＮＭＯＳ２のソースには電源電圧ＶＭよりも低い接地電圧ＧＮＤが供給され、ＰＭＯＳトランジスタＰＭＯＳ２ゲートにはプリドライバＰｒｅＤＲＶ１が接続され、およびＮＭＯＳトランジスタＮＭＯＳ２のゲートにはプリドライバＰｒｅＤＲＶ２が接続される。プリドライバＰｒｅＤＲＶ１およびプリドライバＰｒｅＤＲＶ２にはＰＷＭ波ＰＷＭ−Ｗが供給され、このＰＷＭ波ＰＷＭ−Ｗに基づいた出力がプリドライバＰｒｅＤＲＶ２からＮＭＯＳトランジスタＮＭＯＳ２に出力され、プリドライバＰｒｅＤＲＶ１からＰＭＯＳトランジスタＰＭＯＳ２に出力される。よってＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１はＰＷＭ波ＰＷＭ−ＲＷによって駆動され、ＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２はＰＷＭ波ＰＷＭ−Ｗによって駆動される。スルーレート設定レジスタＳＥＳ−ＲＥＧはプリドライバＰｒｅＤＲＶ１〜４から出力信号の立ち上がりまたは立ち下がりのスルーレートを設定するレジスタであり、中央演算装置ＣＰＵや入出力回路ＩＯを介して半導体集積回路装置ＩＣの外部から設定値が格納可能となっている。
ＰＭＯＳトランジスタＰＭＯＳ１のドレインと端子ＭＴＴ２が接続され、ＰＭＯＳトランジスタＰＭＯＳ２のドレインと端子ＭＴＴ１が接続されるようにモーターＭＴが設けられる。このモーターＭＴはＶＣＭモーターであることもあり、ピエゾモーターであることもある。ＰＷＭ波ＰＷＭ−ＷやＰＷＭ波ＰＷＭ−ＲＷの周期はＰＷＭ周期ＰＷＭ−Ｔであり、ＰＷＭ周期ＰＷＭ−Ｔは発振回路ＯＳＣからのクロックＣＬＫの周期ＣＴの自然数倍となっている。ＰＷＭ波ＰＷＭ−Ｗの立ち上がりエッジとＰＷＭ波ＰＷＭ−ＲＷの立ち下がりエッジは同期しており、ＰＷＭ波ＰＷＭ−Ｗの立ち下がりエッジとＰＷＭ波ＰＷＭ−ＲＷの立ち上がりエッジは同期している。
図３はプリドライバの構成を示した図である。
一点鎖線にて示されているプリドライバＰｒｅＤＲＶ１は遅延回路ＤＬと、点線にて示されている可変スルーレートドライバＶＳＲ−ＰＤとを有する。遅延回路ＤＬはＰＷＭ波ＰＷＭ−Ｗの立ち上がりを遅延させる回路である。可変スルーレートドライバＶＳＲ−ＰＤは遅延回路ＤＬからの出力信号を反転させる。遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときは可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときは可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は中央演算装置ＣＰＵや半導体集積回路装置ＩＣの外部からの設定に従った様々な長さのスルーレートでローレベルからハイレベルになる。ここでスルーレートとは信号がハイレベルからローレベルに変化する期間であり、ローレベルからハイレベルに変化する期間である。
一点鎖線にて示されているプリドライバＰｒｅＤＲＶ２は遅延回路ＤＬ１−Ｓと点線にて示されている可変スルーレートドライバＶＳＲ−ＮＤを有する。遅延回路ＤＬ１−ＳはＰＷＭ波ＰＷＭ−Ｗの立下りを遅延させる回路で、遅延時間は遅延回路ＤＬの遅延時間よりも短い。可変スルーレートドライバＶＳＲ−ＮＤはＰＷＭ波ＰＷＭ−Ｗを反転させる。ＰＷＭ波ＰＷＭ−Ｗがローレベルからハイレベルになるときは可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。ＰＷＭ波ＰＷＭ−Ｗがハイレベルからローレベルになるときは可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は中央演算装置ＣＰＵや半導体集積回路装置ＩＣの外部からの設定に従った様々な長さのスルーレートでローレベルからハイレベルになる。
一点鎖線にて示されているプリドライバＰｒｅＤＲＶ３はプリドライバＰｒｅＤＲＶ１と同じ構成要素である遅延回路ＤＬと、可変スルーレートドライバＶＳＲ−ＰＤとを有する。遅延回路ＤＬはＰＷＭ波ＰＷＭ−ＲＷの立ち上がりを遅延させる。可変スルーレートドライバＶＳＲ−ＰＤは遅延回路ＤＬからの出力信号を反転させる。遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときは可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときは可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は中央演算装置ＣＰＵや半導体集積回路装置ＩＣの外部からの設定に従った様々な長さのスルーレートでローレベルからハイレベルになる。
一点鎖線にて示されるプリドライバＰｒｅＤＲＶ４は遅延回路ＤＬ１−Ｓと可変スルーレートドライバＶＳＲ−ＮＤを有する。遅延回路ＤＬ１−ＳはＰＷＭ波ＰＷＭ−ＲＷの立下りを遅延させる回路で、遅延時間は遅延回路ＤＬの遅延時間よりも短い。可変スルーレートドライバＶＳＲ−ＮＤはＰＷＭ波ＰＷＭ−ＲＷを反転させる。ＰＷＭ波ＰＷＭ−ＲＷがローレベルからハイレベルになるときは可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。ＰＷＭ波ＰＷＭ−ＲＷがハイレベルからローレベルになるときは可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は中央演算装置ＣＰＵや半導体集積回路装置ＩＣの外部からの設定に従った様々な長さのスルーレートでローレベルからハイレベルになる。
可変スルーレートドライバＶＳＲ−ＰＤはプリドライバ内ドライバＰＤ１と、プリドライバ内ドライバＰＤ２と、プリドライバ内ドライバＰＤ３と、スイッチＳｐ１と、スイッチＳｐ２と、スイッチＳｐ３とを有する。
プリドライバ内ドライバＰＤ１はＰＭＯＳトランジスタＰ１と、抵抗Ｒｐ１と、ＮＭＯＳトランジスタＮ１とを有する。ＰＭＯＳトランジスタＰ１のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰ１のドレインは抵抗Ｒｐ１の一方の端子と接続され、抵抗Ｒｐ１の他方の端子がＮＭＯＳトランジスタＮ１のドレインと接続され、ＮＭＯＳトランジスタＮ１のソースには接地電圧ＧＮＤが供給される。ＰＭＯＳトランジスタＰ１のドレインにはスイッチＳｐ１の一方の端子が接続され、スイッチＳｐ１の他方の端子はＰＭＯＳトランジスタＰＭＯＳ２のゲートに接続される。
スイッチＳｐ１がオンしていたとした場合、遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ１がオンし、ＮＭＯＳトランジスタＮ１がオフすることとなる。電源電圧ＶＭが抵抗Ｒｐ１を介さないでＰＭＯＳトランジスタＰ１を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。スイッチＳｐ１がオンしていたとした場合、遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ１がオフし、ＮＭＯＳトランジスタＮ１がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｐ１およびＮＭＯＳトランジスタＮ１を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は抵抗Ｒｐ１の抵抗値に従ったスルーレートでハイレベルからローレベルになる。
プリドライバ内ドライバＰＤ２はＰＭＯＳトランジスタＰ２と、抵抗Ｒｐ２と、ＮＭＯＳトランジスタＮ２とを有する。ＰＭＯＳトランジスタＰ２のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰ２のドレインは抵抗Ｒｐ２の一方の端子と接続され、抵抗Ｒｐ２の他方の端子がＮＭＯＳトランジスタＮ２のドレインと接続され、ＮＭＯＳトランジスタＮ２のソースには接地電圧ＧＮＤが供給される。ＰＭＯＳトランジスタＰ２のドレインにはスイッチＳｐ２の一方の端子が接続され、スイッチＳｐ２の他方の端子はＰＭＯＳトランジスタＰＭＯＳ２のゲートに接続される。
スイッチＳｐ２がオンしていたとした場合、遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ２がオンし、ＮＭＯＳトランジスタＮ２がオフすることとなる。電源電圧ＶＭが抵抗Ｒｐ２を介さないでＰＭＯＳトランジスタＰ２を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。スイッチＳｐ２がオンしていたとした場合、遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジスタＮ２がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｐ２およびＮＭＯＳトランジスタＮ２を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は抵抗Ｒｐ２の抵抗値に従ったスルーレートでハイレベルからローレベルになる。ここで抵抗Ｒｐ２の抵抗値は抵抗Ｒｐ１の抵抗値よりも小さいので、ハイレベルからローレベルになるスルーレートはプリドライバ内ドライバＰＤ１の出力がハイレベルからローレベルになるスルーレートよりも短くなる。
プリドライバ内ドライバＰＤ３はＰＭＯＳトランジスタＰ３と、抵抗Ｒｐ３と、ＮＭＯＳトランジスタＮ３とを有する。ＰＭＯＳトランジスタＰ３のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰ３のドレインは抵抗Ｒｐ３の一方の端子と接続され、抵抗Ｒｐ３の他方の端子がＮＭＯＳトランジスタＮ３のドレインと接続され、ＮＭＯＳトランジスタＮ３のソースには接地電圧ＧＮＤが供給される。ＰＭＯＳトランジスタＰ３のドレインにはスイッチＳｐ３の一方の端子が接続され、スイッチＳｐ３の他方の端子はＰＭＯＳトランジスタＰＭＯＳ２のゲートに接続される。
スイッチＳｐ３がオンしていたとした場合、遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ３がオンし、ＮＭＯＳトランジスタＮ３がオフすることとなる。電源電圧ＶＭが抵抗Ｒｐ３を介さないでＰＭＯＳトランジスタＰ３を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。スイッチＳｐ３がオンしていたとした場合、遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ３がオフし、ＮＭＯＳトランジスタＮ３がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｐ３およびＮＭＯＳトランジスタＮ３を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤからの出力信号は抵抗Ｒｐ３の抵抗値に従ったスルーレートでハイレベルからローレベルになる。ここで抵抗Ｒｐ３の抵抗値は抵抗Ｒｐ２の抵抗値よりも小さいので、ハイレベルからローレベルになるスルーレートはプリドライバ内ドライバＰＤ２の出力がハイレベルからローレベルになるスルーレートよりも短くなる。
可変スルーレートドライバＶＳＲ−ＮＤはプリドライバ内ドライバＮＤ１と、プリドライバ内ドライバＮＤ２と、プリドライバ内ドライバＮＤ３と、スイッチＳｎ１と、スイッチＳｎ２と、スイッチＳｎ３とを有する。
プリドライバ内ドライバＮＤ１はＰＭＯＳトランジスタＰ４と、抵抗Ｒｎ１と、ＮＭＯＳトランジスタＮ４とを有する。ＰＭＯＳトランジスタＰ４のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰ４のドレインは抵抗Ｒｎ１の一方の端子と接続され、抵抗Ｒｎ１の他方の端子がＮＭＯＳトランジスタＮ４のドレインと接続され、ＮＭＯＳトランジスタＮ４のソースには接地電圧ＧＮＤが供給される。ＮＭＯＳトランジスタＮ４のドレインにはスイッチＳｎ１の一方の端子が接続され、スイッチＳｎ１の他方の端子はＮＭＯＳトランジスタＮＭＯＳ２のゲートに接続される。
スイッチＳｎ１がオンしていたとした場合、遅延回路ＤＬ１−Ｓからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ４がオンし、ＮＭＯＳトランジスタＮ４がオフすることとなる。電源電圧ＶＭが抵抗Ｒｎ１およびＰＭＯＳトランジスタＰ４を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は抵抗Ｒｎ１の抵抗値に従ったスルーレートでローレベルからハイレベルになる。スイッチＳｎ１がオンしていたとした場合、遅延回路ＤＬ１−Ｓからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ４がオフし、ＮＭＯＳトランジスタＮ４がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｎ１を介さないでＮＭＯＳトランジスタＮ４を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。
プリドライバ内ドライバＮＤ２はＰＭＯＳトランジスタＰ５と、抵抗Ｒｎ２と、ＮＭＯＳトランジスタＮ５とを有する。ＰＭＯＳトランジスタＰ５のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰ５のドレインは抵抗Ｒｎ２の一方の端子と接続され、抵抗Ｒｎ２の他方の端子がＮＭＯＳトランジスタＮ５のドレインと接続され、ＮＭＯＳトランジスタＮ５のソースには接地電圧ＧＮＤが供給される。ＮＭＯＳトランジスタＮ５のドレインにはスイッチＳｎ２の一方の端子が接続され、スイッチＳｎ２の他方の端子はＮＭＯＳトランジスタＮＭＯＳ２のゲートに接続される。
スイッチＳｎ２がオンしていたとした場合、遅延回路ＤＬ１−Ｓからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ５がオンし、ＮＭＯＳトランジスタＮ５がオフすることとなる。電源電圧ＶＭが抵抗Ｒｎ２およびＰＭＯＳトランジスタＰ５を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は抵抗Ｒｎ２の抵抗値に従ったスルーレートでローレベルからハイレベルになる。ここで抵抗Ｒｎ２の抵抗値は抵抗Ｒｎ１の抵抗値よりも小さいので、ローレベルからハイレベルになるスルーレートはプリドライバ内ドライバＮＤ１の出力がローレベルからハイレベルになるスルーレートよりも短くなる。スイッチＳｎ２がオンしていたとした場合、遅延回路ＤＬ１−Ｓからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ５がオフし、ＮＭＯＳトランジスタＮ５がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｎ２を介さないでＮＭＯＳトランジスタＮ５を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。
プリドライバ内ドライバＮＤ３はＰＭＯＳトランジスタＰ６と、抵抗Ｒｎ３と、ＮＭＯＳトランジスタＮ６とを有する。ＰＭＯＳトランジスタＰ６のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰ６のドレインは抵抗Ｒｎ３の一方の端子と接続され、抵抗Ｒｎ３の他方の端子がＮＭＯＳトランジスタＮ６のドレインと接続され、ＮＭＯＳトランジスタＮ６のソースには接地電圧ＧＮＤが供給される。ＮＭＯＳトランジスタＮ６のドレインにはスイッチＳｎ３の一方の端子が接続され、スイッチＳｎ３の他方の端子はＮＭＯＳトランジスタＮＭＯＳ２のゲートに接続される。
スイッチＳｎ３がオンしていたとした場合、遅延回路ＤＬ１−Ｓからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ６がオンし、ＮＭＯＳトランジスタＮ６がオフすることとなる。電源電圧ＶＭが抵抗Ｒｎ３およびＰＭＯＳトランジスタＰ６を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は抵抗Ｒｎ３の抵抗値に従ったスルーレートでローレベルからハイレベルになる。ここで抵抗Ｒｎ３の抵抗値は抵抗Ｒｎ２の抵抗値よりも小さいので、ローレベルからハイレベルになるスルーレートはプリドライバ内ドライバＮＤ２の出力がローレベルからハイレベルになるスルーレートよりも短くなる。スイッチＳｎ３がオンしていたとした場合、遅延回路ＤＬ１−Ｓからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ６がオフし、ＮＭＯＳトランジスタＮ６がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｎ３を介さないでＮＭＯＳトランジスタＮ６を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤからの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。
スルーレート設定レジスタＳＲＳ−ＲＥＧはスイッチＳｐ１〜Ｓｐ３、スイッチＳｎ１〜Ｓｎ３のオン、オフを制御する。スイッチＳｐ１〜Ｓｐ３のうちにオンとなるのはいずれか１つであり、スイッチＳｎ１〜Ｓｎ３のうちにオンとなるのはいずれか１つである。スイッチＳｐ１がオンとされた場合は、スイッチＳｐ２，スイッチＳｐ３がオフとなり、プリドライバ内ドライバＰＤ１が用いられる、このプリドライバ内ドライバＰＤ１のスルーレートにて出力信号が変化する。スイッチＳｐ２がオンとされた場合は、スイッチＳｐ１，スイッチＳｐ３がオフとなり、プリドライバ内ドライバＰＤ２が用いられる、このプリドライバ内ドライバＰＤ２のスルーレートにて出力信号が変化する。スイッチＳｐ３がオンとされた場合は、スイッチＳｐ１，スイッチＳｐ２がオフとなり、プリドライバ内ドライバＰＤ３が用いられる、このプリドライバ内ドライバＰＤ３のスルーレートにて出力信号が変化する。スイッチＳｎ１がオンとされた場合は、スイッチＳｎ２，スイッチＳｎ３がオフとなり、プリドライバ内ドライバＮＤ１が用いられる、このプリドライバ内ドライバＮＤ１のスルーレートにて出力信号が変化する。スイッチＳｎ２がオンとされた場合は、スイッチＳｎ１，スイッチＳｎ３がオフとなり、プリドライバ内ドライバＮＤ２が用いられる、このプリドライバ内ドライバＮＤ２のスルーレートにて出力信号が変化する。スイッチＳｎ３がオンとされた場合は、スイッチＳｎ１，スイッチＳｎ２がオフとなり、プリドライバ内ドライバＮＤ３が用いられる、このプリドライバ内ドライバＮＤ３のスルーレートにて出力信号が変化する。
図４は遅延回路ＤＬの構造を示す図である。
遅延回路ＤＬは入力端子ＩＮと、インバータＩＮＶ１〜ＩＮＶ４と、抵抗Ｒと容量ＣとアンドゲートＡＮＤと、出力端子ＯＵＴとを有する。
入力端子ＩＮとアンドゲートＡＮＤの一方の入力とが接続されている。入力端子とインバータＩＮＶ１の入力とが接続されており、インバータＩＮＶ１の出力とインバータＩＮＶ２の入力とが接続されている。インバータＩＮＶ２の出力と抵抗Ｒの一方の端子とが接続されており、抵抗Ｒの他方の端子は容量Ｃの一方の端子に接続されており、容量Ｃの他方の端子には接地電圧ＧＮＤが供給されている。抵抗Ｒの他方の端子はインバータＩＮＶ３の入力に接続されており、インバータＩＮＶ３の出力はインバータＩＮＶ４の入力に接続されている。インバータＩＮＶ４の出力はアンドゲートＡＮＤの他方の入力に接続されており、アンドゲートＡＮＤの出力は出力端子ＯＵＴに接続されている。
入力端子ＩＮの信号がハイレベルからローレベルに変化するときは、アンドゲートＡＮＤの一方の入力がハイレベルからローレベルに変化するために、速やかに出力端子ＯＵＴの出力がハイレベルからローレベルに変化する。入力端子ＩＮの信号がローレベルからハイレベルに変化するときは、アンドゲートＡＮＤの一方の入力がローレベルからハイレベルに速やかに変化する。アンドゲートＡＮＤの他方の入力はインバータＩＮＶ１、インバータＩＮＶ２、抵抗Ｒと容量Ｃで構成された遅延部、インバータＩＮＶ３、およびインバータＩＮＶ４をとおってから信号が伝わる関係で、遅延時間Ｄだけ遅れてローレベルからハイレベルに変化する。よって、出力端子ＯＵＴの信号は、入力端子ＩＮの信号変化からおおよそ遅延時間Ｄだけ遅れてローレベルからハイレベルに変化する。
図５は遅延回路ＤＬ１−Ｓの構造を示す図である。
遅延回路ＤＬ１−Ｓは遅延回路ＤＬとは以下の点で異なる。抵抗Ｒの代わりに抵抗Ｒ１をもち、容量Ｃの代わりに容量Ｃ１をもち、アンドゲートＡＮＤの代わりにオアゲートＯＲを有する。それ以外は遅延回路ＤＬと同じである。
入力端子ＩＮの信号がローレベルからハイレベルに変化するときは、オアゲートＯＲの一方の入力がローレベルからハイレベルに変化するために、速やかに出力端子ＯＵＴの出力がローレベルからハイレベルに変化する。入力端子ＩＮの信号がハイレベルからローレベルに変化するときは、オアゲートＯＲの一方の入力がハイレベルからローレベルに速やかに変化する。オアゲートＯＲの他方の入力はインバータＩＮＶ１、インバータＩＮＶ２、抵抗Ｒ１と容量Ｃ１で構成された遅延部、インバータＩＮＶ３、およびインバータＩＮＶ４をとおってから信号が伝わる関係で、遅延時間Ｄ１だけ遅れてハイレベルからローレベルに変化する。ここで遅延時間
Ｄ１は遅延時間Ｄよりも短い時間である。これは抵抗Ｒ１が抵抗Ｒよりも抵抗値が小さく、容量Ｃ１が容量Ｃより容量値が小さいからである。よって出力端子ＯＵＴの信号は、入力端子ＩＮの信号変化からおおよそ遅延時間Ｄ１だけ遅れてハイレベルからローレベルに変化する。
図６はモーターに接続される端子ＭＴＴ１や端子ＭＴＴ２の印可電圧とＰＷＭ波ＰＷＭ−ＷおよびＰＷＭ
波ＰＷＭ−ＲＷの関係を示した波形図である。ここでは、スルーレート設定レジスタＳＲＳ−ＲＥＧに格納された設定値に従った立ち上がりおよび立ち下がりのスルーレートとなっている。ここではスイッチＳｐ１およびスイッチＳｎ１がオン、スイッチＳｐ２、スイッチＳｐ３、スイッチＳｎ２、スイッチＳｎ３がオフとなっている。
時刻Ｔ１にてＰＷＭ波ＰＷＭ−Ｗがハイレベルからローレベルに変化し、ＰＷＭ波ＰＷＭ−ＲＷがローレベルからハイレベルに変化する。この時、プリドライバＰｒｅＤＲＶ１内の遅延回路ＤＬの出力はＰＷＭ波ＰＷＭ−Ｗがハイレベルからローレベルに変化するために速やかにハイレベルからローレベルに変化する。プリドライバＰｒｅＤＲＶ１内の可変スルーレートドライバＶＳＲ−ＰＤはプリドライバ内ドライバＰＤ１の出力を用いるようになっている。ＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ１のゲートの電圧がハイレベルからローレベルに変化するため、電源電圧ＶＭが抵抗Ｒｐ１を介さずにＰＭＯＳトランジスタＰ１を介して速やかにＰＭＯＳトランジスタＰＭＯＳ２のゲートに供給される。よってＰＭＯＳトランジスタＰＭＯＳ２のゲート電圧は速やかに電源電圧ＶＭに変化する。プリドライバＰｒｅＤＲＶ２内の可変スルーレートドライバＶＳＲ−ＮＤはプリドライバ内ドライバＮＤ１の出力をもちいるようになっている。プリドライバＰｒｅＤＲＶ２内の遅延回路ＤＬ１−Ｓの出力はＰＷＭ波ＰＷＭ−Ｗがハイレベルからローレベルに変化するために、インバータＩＮＶ１〜ＩＮＶ４や抵抗Ｒ１および容量Ｃ１にて構成された遅延部により信号遅延が発生し、時刻Ｔ１から遅延時間Ｄ１過ぎた時刻である時刻Ｔ２にハイレベルからローレベルに変化する。ＰＭＯＳトランジスタＰ４のゲートおよびＮＭＯＳトランジスタＮ４のゲートの電圧がハイレベルからローレベルに変化するため、電源電圧ＶＭがＰＭＯＳトランジスタＰ４および抵抗Ｒｎ１を介してＮＭＯＳトランジスタＮＭＯＳ２のゲートに供給される。よってＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧は抵抗Ｒｎ１の抵抗値に従ったスルーレートにて電源電圧ＶＭに変化する。ＰＭＯＳトランジスタＰＭＯＳ２のゲート電圧が時刻Ｔ１に電源電圧ＶＭに変化するために端子ＭＴＴ１に対する電源電圧ＶＭの供給が止められ、ＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧が時刻Ｔ２に抵抗Ｒｎ１の抵抗値に従ったスルーレートにて電源電圧ＶＭに変化するために端子ＭＴＴ１に対する接地電圧ＧＮＤの供給が開始される。よって端子ＭＴＴ１の電圧は時刻Ｔ２にて、抵抗Ｒｎ１に従ったスルーレートに従ってハイレベルからローレベルに変化する。なお、他のプリドライバ内ドライバＮＤ２やプリドライバ内ドライバＮＤ３が用いられる場合は図の一点鎖線に示すようにより速いスルーレートにて変化する。
一方プリドライバＰｒｅＤＲＶ３内の遅延回路ＤＬの出力はＰＷＭ波ＰＷＭ−ＲＷがローレベルからハイレベルに変化するためにインバータＩＮＶ１〜ＩＮＶ４や抵抗Ｒおよび容量Ｃにて構成された遅延部により信号遅延が発生し、遅延時間Ｄだけ遅れたタイミングである時刻Ｔ３にてローレベルからハイレベルに変化する。プリドライバＰｒｅＤＲＶ３内の可変スルーレートドライバＶＳＲ−ＰＤはプリドライバ内ドライバＰＤ１の出力を用いるようになっている。ＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ１のゲートの電圧が時刻Ｔ３にてローレベルからハイレベルに変化するため、接地電圧ＧＮＤはＮＭＯＳトランジスタＮ１および抵抗Ｒｐ１を介してＰＭＯＳトランジスタＰＭＯＳ１のゲートに供給される。よってＰＭＯＳトランジスタＰＭＯＳ１のゲート電圧は時刻Ｔ３に抵抗Ｒｐ１のスルーレートに従って接地電圧ＧＮＤに変化する。プリドライバＰｒｅＤＲＶ４内の可変スルーレートドライバＶＳＲ−ＮＤはプリドライバ内ドライバＮＤ１の出力をもちいるようになっている。プリドライバＰｒｅＤＲＶ４の遅延回路ＤＬ１−Ｓの出力はＰＷＭ波ＰＷＭ−ＲＷがローレベルからハイレベルに変化するために速やかに時刻Ｔ１にてローレベルからハイレベルに変化する。ＰＭＯＳトランジスタＰ４のゲートおよびＮＭＯＳトランジスタＮ４のゲートの電圧が時刻Ｔ１にてローレベルからハイレベルに変化するため、接地電圧ＧＮＤが抵抗Ｒｎ１を介さないでＮＭＯＳトランジスタＮ４を介してＮＭＯＳトランジスタＮＭＯＳ１のゲートに供給される。よってＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧は時刻Ｔ１に速やかに接地電圧ＧＮＤに変化する。ＰＭＯＳトランジスタＰＭＯＳ１のゲート電圧は時刻Ｔ３に抵抗Ｒｐ１に従ったスルーレートにて接地電圧ＧＮＤに変化し、ＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧は時刻Ｔ１に速やかに接地電圧ＧＮＤに変化する。時刻Ｔ３に抵抗Ｒｐ１に従ったスルーレートによりＰＭＯＳトランジスタＰＭＯＳ１を介した電源電圧ＶＭの供給が端子ＭＴＴ２に行われ、時刻Ｔ１にＮＭＯＳトランジスタＮＭＯＳ１を介した接地電圧ＧＮＤの供給が端子ＭＴＴ２に止められる。よって端子ＭＴＴ２は時刻Ｔ３に抵抗Ｒｐ１に従ったスルーレートによりローレベルからハイレベルに変化する。なお、他のプリドライバ内ドライバＰＤ２やプリドライバ内ドライバＰＤ３が用いられる場合は図の一点鎖線に示すようにより速いスルーレートにて変化する。
時刻Ｔ４にてＰＷＭ波ＰＷＭ−Ｗがローレベルからハイレベルに変化し、ＰＷＭ波ＰＷＭ−ＲＷがハイレベルからローレベルに変化する。この時、プリドライバＰｒｅＤＲＶ３内の遅延回路ＤＬの出力はＰＷＭ波ＰＷＭ−ＲＷがハイレベルからローレベルに変化するために時刻Ｔ４にハイレベルからローレベルに変化する。プリドライバＰｒｅＤＲＶ３内の可変スルーレートドライバＶＳＲ−ＰＤはプリドライバ内ドライバＰＤ１の出力を用いるようになっている。ＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ１のゲートの電圧がハイレベルからローレベルに変化するため、電源電圧ＶＭが抵抗Ｒｐ１を介さずにＰＭＯＳトランジスタＰ１を介して速やかにＰＭＯＳトランジスタＰＭＯＳ２のゲートに供給される。よってＰＭＯＳトランジスタＰＭＯＳ１のゲート電圧は時刻Ｔ４に電源電圧ＶＭに変化する。プリドライバＰｒｅＤＲＶ４内の可変スルーレートドライバＶＳＲ−ＮＤはプリドライバ内ドライバＮＤ１の出力をもちいるようになっている。プリドライバＰｒｅＤＲＶ４内の遅延回路ＤＬ１−Ｓの出力はＰＷＭ波ＰＷＭ−ＲＷがハイレベルからローレベルに変化するために、インバータＩＮＶ１〜ＩＮＶ４や抵抗Ｒ１および容量Ｃ１にて構成された遅延部により信号遅延が発生し、時刻Ｔ４から遅延時間Ｄ１過ぎた時刻である時刻Ｔ５にハイレベルからローレベルに変化する。ＰＭＯＳトランジスタＰ４のゲートおよびＮＭＯＳトランジスタＮ４のゲートの電圧がハイレベルからローレベルに変化するため、電源電圧ＶＭがＰＭＯＳトランジスタＰ１および抵抗Ｒｎ１を介してＮＭＯＳトランジスタＮＭＯＳ１のゲートに供給される。よってＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧は抵抗Ｒｎ１の抵抗値に従ったスルーレートにて電源電圧ＶＭに変化する。時刻Ｔ４に端子ＭＴＴ２に対する電源電圧ＶＭの供給が止められ、時刻Ｔ５に抵抗Ｒｎ１の抵抗値に従ったスルーレートにて端子ＭＴＴ２に対する接地電圧ＧＮＤの供給が行われる。よって端子ＭＴＴ２は時刻Ｔ５に抵抗Ｒｎに従ったスルーレートにてハイレベルからローレベルに変化する。なお、他のプリドライバ内ドライバＮＤ２やプリドライバ内ドライバＮＤ３が用いられる場合は図の一点鎖線に示すようにより速いスルーレートにて変化する。
一方プリドライバＰｒｅＤＲＶ１内の遅延回路ＤＬの出力はＰＷＭ波ＰＷＭ−Ｗがローレベルからハイレベルに変化するためにインバータＩＮＶ１〜ＩＮＶ４や抵抗Ｒおよび容量Ｃにて構成された遅延部により信号遅延が発生し、時刻Ｔ４から遅延時間Ｄだけ遅れたタイミングである時刻Ｔ６にてローレベルからハイレベルに変化する。プリドライバＰｒｅＤＲＶ１内の可変スルーレートドライバＶＳＲ−ＰＤはプリドライバ内ドライバＰＤ１の出力を用いるようになっている。ＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ１のゲートの電圧が時刻Ｔ６にてローレベルからハイレベルに変化するため、接地電圧ＧＮＤはＮＭＯＳトランジスタＮ１および抵抗Ｒｐ１を介してＰＭＯＳトランジスタＰＭＯＳ２のゲートに供給される。よってＰＭＯＳトランジスタＰＭＯＳ２のゲート電圧は時刻Ｔ６に抵抗Ｒｐ１のスルーレートに従って接地電圧ＧＮＤに変化する。プリドライバＰｒｅＤＲＶ２内の可変スルーレートドライバＶＳＲ−ＮＤはプリドライバ内ドライバＮＤ１の出力をもちいるようになっている。プリドライバＰｒｅＤＲＶ２内の遅延回路ＤＬ１−Ｓの出力はＰＷＭ波ＰＷＭ−Ｗがローレベルからハイレベルに変化するために速やかに変化し、時刻Ｔ４にてローレベルからハイレベルに変化する。ＰＭＯＳトランジスタＰ４のゲートおよびＮＭＯＳトランジスタＮ４のゲートの電圧が時刻Ｔ４にてローレベルからハイレベルに変化するため、接地電圧ＧＮＤが抵抗Ｒｎ１を介さないでＮＭＯＳトランジスタＮ４を介してＮＭＯＳトランジスタＮＭＯＳ２のゲートに供給される。よってＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧は時刻Ｔ４に速やかに接地電圧ＧＮＤに変化する。ＰＭＯＳトランジスタＰＭＯＳ２のゲート電圧は時刻Ｔ６に抵抗Ｒｐ１に従ったスルーレートにて接地電圧ＧＮＤに変化し、ＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧は時刻Ｔ４に速やかに接地電圧ＧＮＤに変化する。時刻Ｔ６に端子ＭＴＴ１に対して抵抗Ｒｐ１に従ったスルーレートにより電源電圧ＶＭ供給が行われ、時刻Ｔ４に端子ＭＴＴ１に対して接地電圧ＧＮＤの供給が止められる。よって端子ＭＴＴ１は時刻Ｔ６に抵抗Ｒｐ１に従ったスルーレートによりローレベルからハイレベルに変化する。なお、他のプリドライバ内ドライバＰＤ２やプリドライバ内ドライバＰＤ３が用いられる場合は図の一点鎖線に示すようにより速いスルーレートにて変化する。
なお、当然に上述した抵抗に従ったスルーレートはスルーレート設定レジスタＳＲＳ−ＲＥＧに格納された設定値に従って選択されたプリドライバ内ドライバ（図３におけるＰＤ１〜ＰＤ３、ＮＤ１〜ＮＤ３）により変わるものとなる。
本実施の形態の半導体集積回路装置ＩＣは、モーターを駆動するためのモータードライバＭＴＤの出力段からの端子ＭＴＴ１または端子ＭＴＴ２からの出力信号の立ち上がりおよび立ち下がりのスルーレートが可変となっている。モーターＭＴの特性に合わせてスルーレートを変更することができ、最適なモーター駆動が可能となる。たとえばモーターがピエゾモーターであればスルーレートを早くして効率的な駆動が可能となり、モーターがＶＣＭモーターであればスルーレートを遅くしてオーバーシュートを防いでノイズを防ぐことができる。
モータードライバＭＴＤはＨブリッジ型の出力段を持っており、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、ＰＭＯＳトランジスタＰＭＯＳ２、ＮＭＯＳトランジスタＮＭＯＳ２で出力段が構成されている。モータードライバＭＴＤは中央演算装置ＣＰＵからの指令値ＩＶに基づいてＰＷＭ波ＰＷＭ−ＷとＰＷＭ波ＰＭＷ−Ｗと反転関係にあるＰＷＭ波ＰＷＭ−ＲＷを生成するＰＷＭ波生成回路ＰＷＭ−ＧＣを持つ。ＰＷＭ波ＰＷＭ−Ｗに基づいて、端子ＭＴＴ１から出力信号が出力され、ＰＷＭ波ＰＷＭ−ＲＷに基づいて、端子ＭＴＴ２から出力信号が出力される。ＰＷＭ波ＰＷＭ−Ｗの立ち上がりエッジに伴う端子ＭＴＴ１からの出力信号の立ち上がりのタイミングとＰＷＭ波ＰＷＭ−ＲＷの立ち下がりエッジに伴う端子ＭＴＴ２からの出力信号の立ち下がりのタイミングとは異なり、ＰＷＭ波ＰＷＭ−Ｗの立ち下がりエッジに伴う端子ＭＴＴ１からの出力信号の立ち下がりのタイミングとＰＷＭ波ＰＷＭ−ＲＷの立ち上がりエッジに伴う端子ＭＴＴ２からの出力信号の立ち上がりのタイミングとは異なる。
本実施の形態においてはＰＷＭ波ＰＷＭ−Ｗの立ち上がりエッジとＰＷＭ波ＰＷＭ−ＲＷの立ち下がりエッジは同時に出力されるものであり、ＰＷＭ波ＰＷＭ−Ｗの立ち下がりエッジとＰＷＭ波ＰＷＭ−ＲＷの立ち上がりエッジは同時に出力されるものである。それにもかかわらずＰＷＭ波ＰＷＭ−Ｗの立ち上がりエッジに伴う端子ＭＴＴ１からの出力信号の立ち上がりのタイミングとＰＷＭ波ＰＷＭ−ＲＷの立ち下がりエッジに伴う端子ＭＴＴ２からの出力信号の立ち下がりのタイミングとは異なり、ＰＷＭ波ＰＷＭ−Ｗの立ち下がりエッジに伴う端子ＭＴＴ１からの出力信号の立ち下がりのタイミングとＰＷＭ波ＰＷＭ−ＲＷの立ち上がりエッジに伴う端子ＭＴＴ２からの出力信号の立ち上がりのタイミングとは異なるようになっている。このことにより、端子ＭＴＴ１に対する印可電圧が電源電圧ＶＭとなっており端子ＭＴＴ２に対する印可電圧が接地電圧ＧＮＤとなっている状態から、端子ＭＴＴ１に対する印可電圧が接地電圧ＧＮＤとなっており端子ＭＴＴ２に対する印可電圧が電源電圧ＶＭとなっている状態に変化するときに、端子ＭＴＴ１の印可電圧と端子ＭＴＴ２の印可電圧が同一電圧となってから変化する。同じく端子ＭＴＴ１に対する印可電圧が接地電圧ＧＮＤとなっており端子ＭＴＴ２に対する印可電圧が電源電圧ＶＭとなっている状態から、端子ＭＴＴ１に対する印可電圧が電源電圧ＶＭとなっており端子ＭＴＴ２に対する印可電圧が接地電圧ＧＮＤとなっている状態に変化するときに、端子ＭＴＴ１の印可電圧と端子ＭＴＴ２の印可電圧が同一電圧となってから変化する。このことで、モーターＭＴに適切な印可電圧を与えることができる。
モータードライバＭＴＤは、ＰＭＯＳ２トランジスタを駆動するためのプリドライバＰｒｅＤＲＶ１と、ＮＭＯＳ２トランジスタを駆動するためのプリドライバＰｒｅＤＲＶ２と、ＰＭＯＳトランジスタＰＭＯＳ１を駆動するためのプリドライバＰｒｅＤＲＶ３と、ＮＭＯＳトランジスタＮＭＯＳ１を駆動するためのプリドライバＰｒｅＤＲＶ４を持つ。プリドライバＰｒｅＤＲＶ１はＰＷＭ波ＰＷＭ−Ｗの立ち上がりを遅延させる遅延回路ＤＬと、ＰＭＯＳトランジスタＰＭＯＳ２のゲートに対する出力信号の立ち下がりのスルーレートが可変となっている可変スルーレートドライバＶＳＲ−ＰＤとを有する。プリドライバＰｒｅＤＲＶ２はＰＷＭ波ＰＷＭ−Ｗの立ち下がりを遅延させる遅延回路ＤＬ１−Ｓと、ＮＭＯＳトランジスタＮＭＯＳ２のゲートに対する出力信号の立ち上がりのスルーレートが可変となっている可変スルーレートドライバＶＳＲ−ＮＤとを有する。プリドライバＰｒｅＤＲＶ３はＰＷＭ波ＰＷＭ−ＲＷの立ち上がりを遅延させる遅延回路ＤＬと、ＰＭＯＳトランジスタＰＭＯＳ１のゲートに対する出力信号の立ち下がりのスルーレートが可変となっている可変スルーレートドライバＶＳＲ−ＰＤとを有する。プリドライバＰｒｅＤＲＶ４はＰＷＭ波ＰＷＭ−ＲＷの立ち下がりを遅延させる遅延回路ＤＬ１−Ｓと、ＮＭＯＳトランジスタＮＭＯＳ１のゲートに対する出力信号の立ち上がりのスルーレートが可変となっている可変スルーレートドライバＶＳＲ−ＮＤとを有する。
ＰＷＭ波ＰＷＭ−Ｗを受けるプリドライバＰｒｅＤＲＶ１により、時刻Ｔ１に速やかにＰＭＯＳトランジスタＰＭＯＳ２がオフされる。ここで時刻Ｔ１はＰＷＭ波ＰＷＭ−Ｗがハイレベルからローレベルに変化するタイミングであり、ＰＷＭ波ＰＷＭ−ＲＷがローレベルからハイレベルに変化するタイミングである。さらにＰＷＭ波ＰＷＭ−Ｗを受けるプリドライバＰｒｅＤＲＶ２により時刻Ｔ１から遅延時間Ｄ１だけ過ぎた時刻Ｔ２に選択されたプリドライバ内ドライバに従ったスルーレートによりＮＭＯＳトランジスタＮＭＯＳ２がオンする。よってＰＭＯＳトランジスタＰＭＯＳ２がオフとなってからＮＭＯＳトランジスタＮＭＯＳ２がオンとなるために、電源電圧ＶＭからＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２を介して流れる貫通電流を防止できる。ＰＷＭ波ＰＷＭ−ＲＷを受けるプリドライバＰｒｅＤＲＶ４により時刻Ｔ１に速やかにＮＭＯＳトランジスタＮＭＯＳ１がオフされる。ＰＷＭ波ＰＷＭ−ＲＷを受けるプリドライバＰｒｅＤＲＶ３により時刻Ｔ１から遅延時間Ｄだけ過ぎた時刻Ｔ３に選択されたプリドライバ内ドライバに従ったスルーレートによりＰＭＯＳトランジスタＰＭＯＳ１がオンする。よってＮＭＯＳトランジスタＮＭＯＳ１がオフとなってからＰＭＯＳトランジスタＰＭＯＳ１がオンとなるために、電源電圧ＶＭからＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１を介して流れる貫通電流を防止できる。さらに遅延時間Ｄが遅延時間Ｄ１よりも長いことにより、端子ＭＴＴ１に対する印可電圧が電源電圧ＶＭとなっており端子ＭＴＴ２に対する印可電圧が接地電圧ＧＮＤとなっている状態から、端子ＭＴＴ１に対する印可電圧が接地電圧ＧＮＤとなっており端子ＭＴＴ２に対する印可電圧が電源電圧ＶＭとなっている状態に変化するときに、端子ＭＴＴ１の印可電圧と端子ＭＴＴ２の印可電圧が同一電圧となってから変化する。
ＰＷＭ波ＰＷＭ−ＲＷを受けるプリドライバＰｒｅＤＲＶ３により、時刻Ｔ４に速やかにＰＭＯＳトランジスタＰＭＯＳ１がオフされる。ここで時刻Ｔ４はＰＷＭ波ＰＷＭ−Ｗがローレベルからハイレベルに変化するタイミングであり、ＰＷＭ波ＰＷＭ−ＲＷがハイレベルからローレベルに変化するタイミングである。さらにＰＷＭ波ＰＷＭ−ＲＷを受けるプリドライバＰｒｅＤＲＶ４により時刻Ｔ４から遅延時間Ｄ１だけ過ぎた時刻Ｔ５に選択されたプリドライバ内ドライバに従ったスルーレートによりＮＭＯＳトランジスタＮＭＯＳ１がオンする。よってＰＭＯＳトランジスタＰＭＯＳ１がオフとなってからＮＭＯＳトランジスタＮＭＯＳ１がオンとなるために、電源電圧ＶＭからＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１を介して流れる貫通電流を防止できる。ＰＷＭ波ＰＷＭ−Ｗを受けるプリドライバＰｒｅＤＲＶ２により時刻Ｔ４に速やかにＮＭＯＳトランジスタＮＭＯＳ２がオフされる。ＰＷＭ波ＰＷＭ−Ｗを受けるプリドライバＰｒｅＤＲＶ１により時刻Ｔ４から遅延時間Ｄだけ過ぎた時刻Ｔ６に選択されたプリドライバ内ドライバに従ったスルーレートによりＰＭＯＳトランジスタＰＭＯＳ２がオンする。よってＮＭＯＳトランジスタＮＭＯＳ２がオフとなってからＰＭＯＳトランジスタＰＭＯＳ２がオンとなるために、電源電圧ＶＭからＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２を介して流れる貫通電流を防止できる。さらに遅延時間Ｄが遅延時間Ｄ１よりも長いことにより、端子ＭＴＴ１に対する印可電圧が接地電圧ＧＮＤとなっており端子ＭＴＴ２に対する印可電圧が電源電圧ＶＭとなっている状態から、端子ＭＴＴ１に対する印可電圧が電源電圧ＶＭとなっており端子ＭＴＴ２に対する印可電圧が接地電圧ＧＮＤとなっている状態に変化するときに、端子ＭＴＴ１の印可電圧と端子ＭＴＴ２の印可電圧が同一電圧となってから変化する。なお、詳しくは実施の形態２にて後述するが、プリドライバＰｒｅＤＲＶ１の遅延回路の遅延時間およびプリドライバＰｒｅＤＲＶ３の遅延回路の遅延時間が遅延時間Ｄであり、プリドライバＰｒｅＤＲＶ２の遅延回路の遅延時間およびプリドライバＰｒｅＤＲＶ４の遅延回路の遅延時間が遅延時間Ｄ１である必要は必ずしもなく、プリドライバＰｒｅＤＲＶ１の遅延回路の遅延時間とプリドライバＰｒｅＤＲＶ４の遅延回路の遅延時間が異なっていればよく、プリドライバＰｒｅＤＲＶ２の遅延回路の遅延時間とプリドライバＰｒｅＤＲＶ３の遅延回路の遅延時間が異なっていればよい。
（実施の形態２）
図７は実施の形態２のプリドライバの構成を示した図である。
図６のプリドライバと比較して以下の点が異なる。ＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ１であったが、実施の形態２ではプリドライバＰｒｅＤＲＶ１２となっている。ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ２であったが、実施の形態２ではプリドライバＰｒｅＤＲＶ２２となっている。ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ３であったが、実施の形態２ではプリドライバＰｒｅＤＲＶ３２となっている。ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ４であったが、実施の形態２ではプリドライバＰｒｅＤＲＶ４２となっている。プリドライバＰｒｅＤＲＶ１２はプリドライバＰｒｅＤＲＶ１と異なり、遅延回路ＤＬの代わりに遅延回路ＤＬ−Ｓを持っている。プリドライバＰｒｅＤＲＶ２２はプリドライバＰｒｅＤＲＶ２と異なり、遅延回路ＤＬ１−Ｓの代わりに遅延回路ＤＬ１を持っている。プリドライバＰｒｅＤＲＶ３２はプリドライバＰｒｅＤＲＶ３と異なり、遅延回路ＤＬの代わりに遅延回路ＤＬ−Ｓを持っている。プリドライバＰｒｅＤＲＶ４２はプリドライバＰｒｅＤＲＶ４と異なり、遅延回路ＤＬ１−Ｓの代わりに遅延回路ＤＬ１を持っている。
遅延回路ＤＬ−Ｓは実施の形態１の遅延回路ＤＬとは以下の点で異なる。遅延回路ＤＬ−Ｓは遅延回路ＤＬの抵抗Ｒの代わりに抵抗Ｒ１を持っている。さらに遅延回路ＤＬ−Ｓは遅延回路ＤＬの容量Ｃの代わりに抵抗Ｃ１を持っている。同じく遅延回路ＤＬ１は実施の形態１の遅延回路ＤＬ１−Ｓとは以下の点で異なる。遅延回路ＤＬ１は遅延回路ＤＬ１−Ｓの抵抗Ｒ１の代わりに抵抗Ｒを持っている。さらに遅延回路ＤＬ１は遅延回路ＤＬ１−Ｓの容量Ｃ１の代わりに抵抗Ｃを持っている。遅延回路ＤＬ−Ｓは入力信号の立ち上がりを遅延させ、その遅延時間は遅延時間Ｄ１である。遅延回路ＤＬ１は入力信号の立ち下がりを遅延させ、その遅延時間は遅延時間Ｄである。
図８は実施の形態２において、モーターに接続される端子ＭＴＴ１や端子ＭＴＴ２の印可電圧とＰＷＭ波ＰＷＭ−ＷおよびＰＷＭ波ＰＷＭ−ＲＷの関係を示した波形図である。実施の形態１の図６における箇所での説明との違いは、遅延回路が実施の形態２においては実施の形態１から図７にて上述したような形にて変更されていることである。それに伴い、時刻Ｔ７にてＰＭＯＳトランジスタＰＭＯＳ２がオフし、時刻Ｔ７から遅延時間Ｄだけ経過した時刻Ｔ９にてＮＭＯＳトランジスタＮＭＯＳ２が選択されたプリドライバ内ドライバに従ったスルーレートにてオンすることで、時刻Ｔ９にて端子ＭＴＴ１の電圧が選択されたプリドライバ内ドライバに従ったスルーレートにてハイレベルからローレベルに変更される。時刻Ｔ７にてＮＭＯＳトランジスタＰＭＯＳ１がオフし、時刻Ｔ７から遅延時間Ｄ１だけ経過した時刻Ｔ８にてＰＭＯＳトランジスタＰＭＯＳ１が選択されたプリドライバ内ドライバに従ったスルーレートにてオンすることで、時刻Ｔ８にて端子ＭＴＴ２の電圧が選択されたプリドライバ内ドライバに従ったスルーレートにてローレベルからハイレベルに変更される。時刻Ｔ１０にてＮＭＯＳトランジスタＮＭＯＳ２がオフし、時刻Ｔ１０から遅延時間Ｄ１だけ経過した時刻Ｔ１１にてＰＭＯＳトランジスタＰＭＯＳ２が選択されたプリドライバ内ドライバに従ったスルーレートにてオンすることで、時刻Ｔ１１にて端子ＭＴＴ１の電圧が選択されたプリドライバ内ドライバに従ったスルーレートにてローレベルからハイレベルに変更される。時刻Ｔ１０にてＰＭＯＳトランジスタＰＭＯＳ１がオフし、時刻Ｔ１０から遅延時間Ｄだけ経過した時刻Ｔ１２にてＮＭＯＳトランジスタＮＭＯＳ１が選択されたプリドライバ内ドライバに従ったスルーレートにてオンすることで、時刻Ｔ１２にて端子ＭＴＴ２の電圧が選択されたプリドライバ内ドライバに従ったスルーレートにてハイレベルからローレベルに変更される。ここで時刻Ｔ７はＰＷＭ波ＰＷＭ−Ｗがハイレベルからローレベルに変更されるタイミングであり、ＰＷＭ波ＰＷＭ−ＲＷがローレベルからハイレベルに変更されるタイミングである。時刻Ｔ１０はＰＷＭ波ＰＷＭ−Ｗがローレベルからハイレベルに変更されるタイミングであり、ＰＷＭ波ＰＷＭ−ＲＷがハイレベルからローレベルに変更されるタイミングである。
尚、遅延回路は以下の組み合わせとしても問題はない。ＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路をＤＬ−Ｓとし、ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路をＤＬ１−Ｓとし、ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路をＤＬとし、ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路をＤＬ１とする。ＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路をＤＬとし、ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路をＤＬ１とし、ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路をＤＬ−Ｓとし、ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路をＤＬ１−Ｓとする。
この理由として、ＰＷＭ波ＰＷＭ−ＷやＰＷＭ波ＰＷＭ−ＲＷのエッジに伴い、端子ＭＴＴ１の電圧レベルが変化するタイミングと、端子ＭＴＴ２の電圧レベルが変化するタイミングがずらされればいいからである。このようにするためにはＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路の遅延時間と、ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路の遅延時間を異なるようにする。さらに、ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路の遅延時間と、ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路の遅延時間を異なるようにする。
実施の形態１および実施の形態２において、ＰＷＭ波ＰＷＭ−Ｗに従って端子ＭＴＴ１の電圧がハイレベルからローレベルになる際、以下のように動作される。１．ＰＭＯＳトランジスタＰＭＯＳ２をオフにする。２．１．の後、ＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧を抵抗に従ったスルーレートにてオンに変更することで、端子ＭＴＴ１の電圧を抵抗に従ったスルーレートにてハイレベルからローレベルにする。また、ＰＷＭ波ＰＷＭ−ＲＷに従って端子ＭＴＴ２の電圧がローレベルからハイレベルになる際、以下のように動作される。３．ＮＭＯＳトランジスタＮＭＯＳ１をオフにする。４．３．の後、ＰＭＯＳトランジスタＰＭＯＳ１のゲート電圧を抵抗に従ったスルーレートにてオンに変更することで、端子ＭＴＴ２の電圧を抵抗に従ったスルーレートにてローレベルからハイレベルにする。ここで、端子ＭＴＴ１の電圧変化期間と端子ＭＴＴ２の電圧変化期間が重ならないようにするために、２．の動作期間と４．の動作期間とがオーバーラップしないようにする。１．および２．の動作をすることで、スルーレート設定レジスタＳＲＳ−ＲＥＧの設定値に従ったスルーレートにて端子ＭＴＴ１の電圧を変更することができる。さらにＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２を介して電源電圧ＶＭから接地電圧ＧＮＤに向かって貫通電流が流れることを防ぐことができる。３．および４．の動作をすることで、スルーレート設定レジスタＳＲＳ−ＲＥＧの設定値に従ったスルーレートにて端子ＭＴＴ２の電圧を変更することができる。さらにＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１を介して電源電圧ＶＭから接地電圧ＧＮＤに向かって貫通電流が流れることを防ぐことができる。
さらに実施の形態１および実施の形態２において、ＰＷＭ波ＰＷＭ−Ｗに従って端子ＭＴＴ１の電圧がローレベルからハイレベルになる際、以下のように動作される。５．ＮＭＯＳトランジスタＮＭＯＳ２をオフにする。６．５．の後、ＰＭＯＳトランジスタＰＭＯＳ２のゲート電圧を抵抗に従ったスルーレートにてオンに変更することで、端子ＭＴＴ１の電圧を抵抗に従ったスルーレートにてローレベルからハイレベルにする。また、ＰＷＭ波ＰＷＭ−ＲＷに従って端子ＭＴＴ２の電圧がハイレベルからローレベルになる際、以下のように動作される。７．ＰＭＯＳトランジスタＰＭＯＳ１をオフにする。８．７．の後、ＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧を抵抗に従ったスルーレートにてオンに変更することで、端子ＭＴＴ２の電圧を抵抗に従ったスルーレートにてハイレベルからローレベルにする。ここで、端子ＭＴＴ１の電圧変化期間と端子ＭＴＴ２の電圧変化期間が重ならないようにするために、６．の動作期間と８．の動作期間とがオーバーラップしないようにする。５．および６．の動作をすることで、スルーレート設定レジスタＳＲＳ−ＲＥＧの設定値に従ったスルーレートにて端子ＭＴＴ１の電圧を変更することができる。さらにＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２を介して電源電圧ＶＭから接地電圧ＧＮＤに向かって貫通電流が流れることを防ぐことができる。７．および８．の動作をすることで、スルーレート設定レジスタＳＲＳ−ＲＥＧの設定値に従ったスルーレートにて端子ＭＴＴ２の電圧を変更することができる。さらにＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１を介して電源電圧ＶＭから接地電圧ＧＮＤに向かって貫通電流が流れることを防ぐことができる。
１．の動作の後２．の動作をするために、ＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路は、ＰＷＭ波ＰＷＭ−Ｗの立ち下がり信号を遅延させるようになっている。さらに２．の動作を行うために、ＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧をローレベルからハイレベルにするスルーレートをスルーレート設定レジスタＳＲＳ−ＲＥＧに設定値に従うように抵抗を設けるようにしている。３．の動作の後４．の動作をするために、ＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路は、ＰＷＭ波ＰＷＭ−ＲＷの立ち上がり信号を遅延させるようになっている。さらに４．の動作を行うために、ＰＭＯＳトランジスタＰＭＯＳ１のゲート電圧をハイレベルからローレベルにするスルーレートをスルーレート設定レジスタＳＲＳ−ＲＥＧに設定値に従うように抵抗を設けるようにしている。５．の動作の後６．の動作をするために、ＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路は、ＰＷＭ波ＰＷＭ−Ｗの立ち上がり信号を遅延させるようになっている。さらに６．の動作を行うために、ＰＭＯＳトランジスタＰＭＯＳ２のゲート電圧をハイレベルからローレベルにするスルーレートをスルーレート設定レジスタＳＲＳ−ＲＥＧに設定値に従うように抵抗を設けるようにしている。７．の動作の後８．の動作をするために、ＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路は、ＰＷＭ波ＰＷＭ−ＲＷの立ち下がり信号を遅延させるようになっている。さらに８．の動作を行うために、ＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧をローレベルからハイレベルにするスルーレートをスルーレート設定レジスタＳＲＳ−ＲＥＧに設定値に従うように抵抗を設けるようにしている。２．の動作期間と４．の動作期間とがオーバーラップしないようにするために、ＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路の遅延時間と、ＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路の遅延時間とが異なるようにしている。６．の動作期間と８．の動作期間とがオーバーラップしないようにするために、ＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路の遅延時間と、ＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路の遅延時間とが異なるようにしている。１．の動作を速やかに行うために、ＰＭＯＳトランジスタＰＭＯＳ２のゲート電圧をローレベルからハイレベルにする動作を早くするために、ＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバは抵抗を介さないでローレベルからハイレベルになるように可変スルーレートドライバを構成している。３．の動作を速やかに行うために、ＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧をハイレベルからローレベルにする動作を早くするために、ＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバは抵抗を介さないでハイレベルからローレベルになるように可変スルーレートドライバを構成している。５．の動作を速やかに行うために、ＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧をハイレベルからローレベルにする動作を早くするために、ＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバは抵抗を介さないでハイレベルからローレベルになるように可変スルーレートドライバを構成している。７．の動作を速やかに行うために、ＰＭＯＳトランジスタＰＭＯＳ１のゲート電圧をローレベルからハイレベルにする動作を早くするために、ＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバは抵抗を介さないでローレベルからハイレベルになるように可変スルーレートドライバを構成している。
これら１．〜８．に関することは後に説明する実施の形態３や４でも当てはまる。
上述した１．〜８．の動作を行うために、以下のような形にてスルーレートを可変にするのは問題がある。Ｈブリッジを複数用意し、端子ＭＴＴ１とＨブリッジのＰＭＯＳトランジスタやＮＭＯＳトランジスタのソースとの間、および端子ＭＴＴ２とＨブリッジのＰＭＯＳトランジスタやＮＭＯＳトランジスタのソースとの間に抵抗を挿入し、この抵抗の抵抗値がＨブリッジごとに異なるようにし、適宜最適なＨブリッジを選択する方法もあるが、この場合はＨブリッジが複数になるためにレイアウトが大きくなる上、ダイナミックレンジが取れなくなり、モーター駆動の効率が低下する。端子ＭＴＴ１や端子ＭＴＴ２と接地電圧ＧＮＤを供給する端子との間に容量値が異なる容量を複数用意し、適宜最適な容量を選択する方法では、複数の容量によりレイアウトが大きくなる問題がある。プリドライバの出力端子と接地電圧ＧＮＤを供給する端子との間に容量値が異なる容量を複数用意し、適宜最適な容量を選択する方法では、１．３．５．７．にて示したような電圧変化は不可能となる。
（実施の形態３）
図９は実施の形態３のプリドライバの構成を示した図である。
図３のプリドライバと比較して以下の点が異なる。ＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ１であったが、実施の形態３ではプリドライバＰｒｅＤＲＶ１１となっている。ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ２であったが、実施の形態３ではプリドライバＰｒｅＤＲＶ２１となっている。ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ３であったが、実施の形態３ではプリドライバＰｒｅＤＲＶ３１となっている。ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１に駆動信号を出力するプリドライバが、実施の形態１ではプリドライバＰｒｅＤＲＶ４であったが、実施の形態３ではプリドライバＰｒｅＤＲＶ４１となっている。プリドライバＰｒｅＤＲＶ１１はプリドライバＰｒｅＤＲＶ１と異なり、可変スルーレートドライバＶＳＲ−ＰＤの代わりに可変スルーレートドライバＶＳＲ−ＰＤ１を持っている。プリドライバＰｒｅＤＲＶ２１はプリドライバＰｒｅＤＲＶ２と異なり、可変スルーレートドライバＶＳＲ−ＮＤの代わりに可変スルーレートドライバＶＳＲ−ＮＤ１を持っている。プリドライバＰｒｅＤＲＶ３１はプリドライバＰｒｅＤＲＶ３と異なり、可変スルーレートドライバＶＳＲ−ＰＤの代わりに可変スルーレートドライバＶＳＲ−ＰＤ１を持っている。プリドライバＰｒｅＤＲＶ４１はプリドライバＰｒｅＤＲＶ４と異なり、可変スルーレートドライバＶＳＲ−ＰＤの代わりに可変スルーレートドライバＶＳＲ−ＮＤ１を持っている。
可変スルーレートドライバＶＳＲ−ＰＤ１はＰＭＯＳトランジスタＰ７と、ＮＭＯＳトランジスタＮ７と、抵抗Ｒｐ１１と、抵抗Ｒｐ２１と、抵抗Ｒｐ３１と、スイッチＳｐ１１と、スイッチＳｐ２１と、スイッチＳｐ３１とを有する。
ＰＭＯＳトランジスタＰ７のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰ７のドレインは抵抗Ｒｐ１１、スイッチＳｐ１１、スイッチＳｐ２１、およびスイッチＳｐ３１の一方の端子に接続され、抵抗Ｒｐ１１の他方の端子は抵抗Ｒｐ２１の一方の端子及びスイッチＳｐ１１の他方の端子に接続され、抵抗Ｒｐ２１の他方の端子は抵抗Ｒｐ３１の一方の端子およびスイッチＳｐ２１の他方の端子に接続され、抵抗Ｒｐ３１の他方の端子には、ＮＭＯＳトランジスタＮ７のドレインおよびスイッチＳｐ３１の他方の端子に接続され、ＮＭＯＳトランジスタＮ７のソースには接地電圧ＧＮＤが供給され、遅延回路ＤＬの出力信号をＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７のゲートに受け、可変スルーレートドライバＶＳＲ−ＰＤ１の出力信号として、ＰＭＯＳトランジスタＰ７および抵抗Ｒｐ１１の接続点からＰＭＯＳトランジスタＰＭＯＳ２またはＰＭＯＳトランジスタＰＭＯＳ１に信号を出力する。
可変スルーレートドライバＶＳＲ−ＮＤ１はＰＭＯＳトランジスタＰ８と、ＮＭＯＳトランジスタＮ８と、抵抗Ｒｎ１１と、抵抗Ｒｎ２１と、抵抗Ｒｎ３１と、スイッチＳｎ１１と、スイッチＳｎ２１と、スイッチＳｎ３１とを有する。
ＮＭＯＳトランジスタＮ８のソースには接地電圧ＧＮＤが供給され、ＮＭＯＳトランジスタＮ８のドレインは抵抗Ｒｎ１１、スイッチＳｎ１１、スイッチＳｎ２１、およびスイッチＳｎ３１の一方の端子に接続され、抵抗Ｒｎ１１の他方の端子は抵抗Ｒｎ２１の一方の端子およびスイッチＳｎ１１の他方の端子に接続され、抵抗Ｒｎ２１の他方の端子は抵抗Ｒｎ３１の一方の端子およびスイッチＳｎ２１の他方の端子に接続され、抵抗Ｒｎ３１の他方の端子はＰＭＯＳトランジスタＰ８のドレイン、およびスイッチＳｎ３１の他方の端子に接続され、ＰＭＯＳトランジスタＰ８のソースには電源電圧ＶＭが供給され、遅延回路ＤＬ１−Ｓの出力信号をＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ８のゲートに受け、可変スルーレートドライバＶＳＲ−ＮＤ１の出力信号として、ＮＭＯＳトランジスタＮ８および抵抗Ｒｎ１１の接続点からＮＭＯＳトランジスタＮＭＯＳ２またはＮＭＯＳトランジスタＮＭＯＳ１に信号を出力する。
可変スルーレートドライバＶＳＲ−ＰＤ１においてスイッチＳｐ１１、スイッチＳｐ２１、およびスイッチＳｐ３１がオフの場合、遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ７がオンし、ＮＭＯＳトランジスタＮ７がオフすることとなる。電源電圧ＶＭが抵抗Ｒｐ１１、抵抗Ｒｐ２１および抵抗Ｒｐ３１を介さないでＰＭＯＳトランジスタＰ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ７がオフし、ＮＭＯＳトランジスタＮ７がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｐ１１、抵抗Ｒｐ２１、抵抗Ｒｐ３１およびＮＭＯＳトランジスタＮ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号は抵抗Ｒｐ１１、抵抗Ｒｐ２１、抵抗Ｒｐ３１の抵抗値に従ったスルーレートでハイレベルからローレベルになる。
可変スルーレートドライバＶＳＲ−ＰＤ１においてスイッチＳｐ１１がオンの場合、遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ７がオンし、ＮＭＯＳトランジスタＮ７がオフすることとなる。電源電圧ＶＭが抵抗Ｒｐ１１、抵抗Ｒｐ２１および抵抗Ｒｐ３１を介さないでＰＭＯＳトランジスタＰ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ７がオフし、ＮＭＯＳトランジスタＮ７がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｐ２１、抵抗Ｒｐ３１およびＮＭＯＳトランジスタＮ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号は抵抗Ｒｐ２１、抵抗Ｒｐ３１の抵抗値に従ったスルーレートでハイレベルからローレベルになる。ここで接地電圧ＧＮＤは抵抗Ｒｐ２１、抵抗Ｒｐ３１、およびＮＭＯＳトランジスタＮ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、ハイレベルかローレベルになるスルーレートはスイッチＳｐ１１、スイッチＳｐ２１、およびスイッチＳｐ３１が全てオフであるときにハイレベルからローレベルになるスルーレートよりも短くなる。
可変スルーレートドライバＶＳＲ−ＰＤ１においてスイッチＳｐ２１がオンの場合、遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ７がオンし、ＮＭＯＳトランジスタＮ７がオフすることとなる。電源電圧ＶＭが抵抗Ｒｐ１１、抵抗Ｒｐ２１ 、抵抗Ｒｐ３１を介さないでＰＭＯＳトランジスタＰ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ７がオフし、ＮＭＯＳトランジスタＮ７がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｐ３１およびＮＭＯＳトランジスタＮ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号は抵抗Ｒｐ３１の抵抗値に従ったスルーレートでハイレベルからローレベルになる。ここで接地電圧ＧＮＤは抵抗Ｒｐ３１およびＮＭＯＳトランジスタＮ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、ハイレベルからローレベルになるスルーレートはスイッチＳｐ１１がオンであるときにハイレベルからローレベルになるスルーレートよりも短くなる。
可変スルーレートドライバＶＳＲ−ＰＤ１においてスイッチＳｐ３１がオンの場合、遅延回路ＤＬからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ７がオンし、ＮＭＯＳトランジスタＮ７がオフすることとなる。電源電圧ＶＭが抵抗Ｒｐ１１、抵抗Ｒｐ２１、および抵抗Ｒｐ３１を介さないでＰＭＯＳトランジスタＰ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。遅延回路ＤＬからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ７がオフし、ＮＭＯＳトランジスタＮ７がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｐ１１，抵抗Ｒｐ１２，および抵抗Ｒｐ３１を介さないでＮＭＯＳトランジスタＮ７を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＰＤ１からの出力信号はスイッチＳｐ２１がオンの場合よりも更に急峻にハイレベルからローレベルになり、スイッチＳｐ２１がオンであるときにハイレベルからローレベルになるスルーレートよりも短くなる。
可変スルーレートドライバＶＳＲ−ＮＤ１においてスイッチＳｎ１１、スイッチＳｎ２１、およびスイッチＳｎ３１がオフの場合、遅延回路ＤＬ１−Ｓからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ８がオンし、ＮＭＯＳトランジスタＮ８がオフすることとなる。電源電圧ＶＭが抵抗Ｒｎ１１、抵抗Ｒｎ２１、抵抗Ｒｎ３１およびＰＭＯＳトランジスタＰ８を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号は抵抗Ｒｎ１１、抵抗Ｒｎ２１、および抵抗Ｒｎ３１の抵抗値に従ったスルーレートでローレベルからハイレベルになる。遅延回路ＤＬ１−Ｓからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ８がオフし、ＮＭＯＳトランジスタＮ８がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｎ１１、抵抗Ｒｎ２１、およびＲｎ３１を介さないでＮＭＯＳトランジスタＮ８を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。
可変スルーレートドライバＶＳＲ−ＮＤ１においてスイッチＳｎ１１がオンの場合、遅延回路ＤＬ１−Ｓからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ８がオンし、ＮＭＯＳトランジスタＮ８がオフすることとなる。電源電圧ＶＭが抵抗Ｒｎ２１、抵抗Ｒｎ３１およびＰＭＯＳトランジスタＰ８を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号は抵抗Ｒｎ２１、および抵抗Ｒｎ３１の抵抗値に従ったスルーレートでローレベルからハイレベルになる。遅延回路ＤＬ１−Ｓからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ８がオフし、ＮＭＯＳトランジスタＮ８がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｎ１１、抵抗Ｒｎ２１、およびＲｎ３１を介さないでＮＭＯＳトランジスタＮ８を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。
可変スルーレートドライバＶＳＲ−ＮＤ１においてスイッチＳｎ２１がオンの場合、遅延回路ＤＬ１−Ｓからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ８がオンし、ＮＭＯＳトランジスタＮ８がオフすることとなる。電源電圧ＶＭが抵抗Ｒｎ３１およびＰＭＯＳトランジスタＰ８を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号は抵抗Ｒｎ３１の抵抗値に従ったスルーレートでローレベルからハイレベルになる。ここで電源電圧ＶＭは抵抗Ｒｎ３１およびＰＭＯＳトランジスタＰ８を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、ローレベルからハイレベルになるスルーレートはスイッチＳｎ１１がオンであるときにローレベルからハイレベルになるスルーレートよりも短くなる。遅延回路ＤＬ１−Ｓからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ８がオフし、ＮＭＯＳトランジスタＮ８がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｎ１１、抵抗Ｒｎ２１、および抵抗Ｒｎ３１を介さないでＮＭＯＳトランジスタＮ８を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号は急峻でかつ一定のスルーレートでハイレベルからローレベルになる。
可変スルーレートドライバＶＳＲ−ＮＤ１においてスイッチＳｎ３１がオンの場合、遅延回路ＤＬ１−Ｓからの出力信号がハイレベルからローレベルになるときはＰＭＯＳトランジスタＰ８がオンし、ＮＭＯＳトランジスタＮ８がオフすることとなる。電源電圧ＶＭが抵抗Ｒｎ１１、抵抗Ｒｎ２１、および抵抗Ｒｎ３１を介さないでＰＭＯＳトランジスタＰ８を介してＮＭＯＳトランジスタＮＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号はスイッチＳｎ２１がオンの場合よりも更に急峻にローレベルからハイレベルになり、スイッチＳｎ２１がオンであるときにローレベルからハイレベルになるスルーレートよりも短くなる。遅延回路ＤＬ１−Ｓからの出力信号がローレベルからハイレベルになるときはＰＭＯＳトランジスタＰ８がオフし、ＮＭＯＳトランジスタＮ８がオンすることとなる。接地電圧ＧＮＤが抵抗Ｒｎ１１、抵抗Ｒｎ２１、および抵抗Ｒｎ３１を介さないでＮＭＯＳトランジスタＮ８を介してＰＭＯＳトランジスタＰＭＯＳ２に供給されることとなるので、可変スルーレートドライバＶＳＲ−ＮＤ１からの出力信号は急峻でかつ一定のスルーレートでローレベルからハイレベルになる。
スルーレート設定レジスタＳＲＳ−ＲＥＧはスイッチＳｐ１１〜Ｓｐ３１、スイッチＳｎ１１〜Ｓｎ３１のオン、オフを制御する。スイッチＳｐ１１〜Ｓｐ１３は全てオフになる、あるいはオンとなるのはいずれか１つである。スイッチＳｎ１１〜Ｓｎ１３は全てオフになる、あるいはオンとなるのはいずれか１つである。スイッチＳｐ１１〜Ｓｐ１３がすべてオフの場合は、抵抗Ｒｐ１１、抵抗Ｒｐ２１および抵抗Ｒｐ３１の値に従ったスルーレートにて出力信号が変化する。スイッチＳｐ１１がオンとされた場合は、スイッチＳｐ２１，スイッチＳｐ３１がオフとなり、抵抗Ｒｐ２１および抵抗Ｒｐ３１の値に従ったスルーレートにて出力信号が変化する。スイッチＳｐ２１がオンとされた場合は、スイッチＳｐ１１，スイッチＳｐ３１がオフとなり、抵抗Ｒｐ３１の値に従ったスルーレートにて出力信号が変化する。スイッチＳｐ３１がオンとされた場合は、スイッチＳｐ１１，スイッチＳｐ２１がオフとなり、抵抗Ｒｐ１１、抵抗Ｒｐ２１、および抵抗Ｒｐ３１の値とは無関係に急峻なスルーレートにて出力信号が変化する。スイッチＳｎ１１〜Ｓｎ１３がすべてオフの場合は、抵抗Ｒｎ１１、抵抗Ｒｎ２１および抵抗Ｒｎ３１の値に従ったスルーレートにて出力信号が変化する。スイッチＳｎ１１がオンとされた場合は、スイッチＳｎ２１、スイッチＳｎ３１がオフとなり、抵抗Ｒｎ２１および抵抗Ｒｎ３１の値に従ったスルーレートにて出力信号が変化する。スイッチＳｎ２１がオンとされた場合は、スイッチＳｎ１１、スイッチＳｎ３１がオフとなり、抵抗Ｒｎ３１の値に従ったスルーレートにて出力信号が変化する。スイッチＳｎ３１がオンとされた場合は、スイッチＳｎ１１，スイッチＳｎ２１がオフとなり、抵抗Ｒｎ１１、抵抗Ｒｎ２１、および抵抗Ｒｎ３１の値とは無関係に急峻なスルーレートにて出力信号が変化する。
本実施の形態においては、実施の形態１や２のように可変スルーレートドライバ内にプリドライバ内ドライバが複数あり、どのプリドライバ内ドライバを用いるのかをスイッチにて選択する形ではない。スイッチ（図中にてＳｐ１１〜Ｓｐ３１や、Ｓｎ１１〜Ｓｎ３１とされているもの）を選択してどの抵抗（図中にてＲｐ１１〜Ｒｐ３１や、Ｒｎ１１〜Ｒｎ３１とされているもの）値に従ったスルーレートを用いるのかを選択する形となっている。よって１つの可変スルーレートドライバ内にはＰＭＯＳトランジスタとＮＭＯＳトランジスタが合計２つとなるために、レイアウト面積を削減できる。
尚、本実施の形態のような形の可変スルーレートドライバＶＳＲ−ＰＤ１や可変スルーレートドライバＶＳＲ−ＮＤ１である必要はない。抵抗Ｒｐ１１〜Ｒｐ３１やスイッチＳｐ１１〜Ｓｐ３１は必ずしも必要なく、これらの代わりにスルーレート設定レジスタにより抵抗値が制御される可変抵抗を、ＰＭＯＳトランジスタＰ７のドレインとＮＭＯＳトランジスタＮ７のドレインとの間に設ければよい。可変スルーレートドライバの出力はこの可変抵抗とＰＭＯＳトランジスタＰ７のドレインとの接続点となる。同じく抵抗Ｒｎ１１〜Ｒｎ３１やスイッチＳｎ１１〜Ｓｎ３１は必ずしも必要なく、これらの代わりにスルーレート設定レジスタにより抵抗値が制御される可変抵抗を、ＰＭＯＳトランジスタＰ８のドレインとＮＭＯＳトランジスタＮ８のドレインとの間に設ければよい。可変スルーレートドライバの出力はこの可変抵抗とＮＭＯＳトランジスタＰ８のドレインとの接続点となる。
（実施の形態４）
図１０は実施の形態４のプリドライバの構成を示している。
実施の形態２のプリドライバとの違いは、プリドライバＰｒｅＤＲＶ１３はプリドライバＰｒｅＤＲＶ１２の可変スルーレートドライバＶＳＲ−ＰＤの代わりに可変スルーレートドライバＶＳＲ−ＰＤ１を持つ。プリドライバＰｒｅＤＲＶ２３はプリドライバＰｒｅＤＲＶ２２の可変スルーレートドライバＶＳＲ−ＮＤの代わりに可変スルーレートドライバＶＳＲ−ＮＤ１を持つ。プリドライバＰｒｅＤＲＶ３３はプリドライバＰｒｅＤＲＶ３２の可変スルーレートドライバＶＳＲ−ＰＤの代わりに可変スルーレートドライバＶＳＲ−ＰＤ１を持つ。プリドライバＰｒｅＤＲＶ４３はプリドライバＰｒｅＤＲＶ４２の可変スルーレートドライバＶＳＲ−ＮＤの代わりに可変スルーレートドライバＶＳＲ−ＮＤ１を持つ。
実施の形態２において説明したときと同様に、遅延回路は以下の組み合わせとしても問題はない。ＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路をＤＬ−Ｓとし、ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路をＤＬ１−Ｓとし、ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路をＤＬとし、ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路をＤＬ１とする。ＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路をＤＬとし、ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路をＤＬ１とし、ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路をＤＬ−Ｓとし、ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路をＤＬ１−Ｓとする。
この理由として、ＰＷＭ波ＰＷＭ−ＷやＰＷＭ波ＰＷＭ−ＲＷのエッジに伴い、端子ＭＴＴ１の電圧レベルが変化するタイミングと、端子ＭＴＴ２の電圧レベルが変化するタイミングがずらされればいいからである。このようにするためにはＰＷＭ波ＰＷＭ−Ｗを受けＰＭＯＳトランジスタＰＭＯＳ２を駆動するプリドライバの遅延回路の遅延時間と、ＰＷＭ波ＰＷＭ−ＲＷを受けＮＭＯＳトランジスタＮＭＯＳ１を駆動するプリドライバの遅延回路の遅延時間を異なるようにする。さらに、ＰＷＭ波ＰＷＭ−Ｗを受けＮＭＯＳトランジスタＮＭＯＳ２を駆動するプリドライバの遅延回路の遅延時間と、ＰＷＭ波ＰＷＭ−ＲＷを受けＰＭＯＳトランジスタＰＭＯＳ１を駆動するプリドライバの遅延回路の遅延時間を異なるようにする。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
ＣＰＵ 中央演算装置
ＭＴＤ モータードライバ
ＤＲ ドライバ
ＰＷＭ−ＧＣ ＰＷＭ波生成回路
ＰＷＭ−Ｗ、ＰＷＭ−ＲＷ ＰＷＭ波
ＭＴ モーター
ＰＭＯＳ１、ＰＭＯＳ２ ＰＭＯＳトランジスタ
ＮＭＯＳ１、ＮＭＯＳ２ ＮＭＯＳトランジスタ
ＰｒｅＤＲＶ１、ＰｒｅＤＲＶ２、ＰｒｅＤＲＶ３、ＰｒｅＤＲＶ４、ＰｒｅＤＲＶ１１、ＰｒｅＤＲＶ２１、ＰｒｅＤＲＶ３１、ＰｒｅＤＲＶ４１、ＰｒｅＤＲＶ１２、ＰｒｅＤＲＶ２２、ＰｒｅＤＲＶ３２、ＰｒｅＤＲＶ４２、ＰｒｅＤＲＶ１３、ＰｒｅＤＲＶ２３、ＰｒｅＤＲＶ３３、ＰｒｅＤＲＶ４ プリドライバ
スルーレート設定レジスタ ＳＲＳ−ＲＥＧ
ＶＳＲ−ＰＤ、ＶＳＲ−ＮＤ、ＶＳＲ−ＰＤ１、ＶＳＲ−ＮＤ１ 可変スルーレートドライバ
ＤＬ、ＤＬ１、ＤＬ−Ｓ、ＤＬ１−Ｓ 遅延回路
Ｄ、Ｄ１ 遅延時間

Claims (5)

  1. モーターを駆動するための出力段を有し、前記出力段からの第一出力信号の立ち上がりまたは立ち下がりのスルーレートが可変となっている半導体集積回路装置。
  2. 指示値を出力する中央演算装置と、
    前記中央演算装置からの前記指示値に基づいて、第一ＰＷＭ波と前記第一ＰＷＭ波と反転関係となっている第二ＰＷＭ波を生成するＰＷＭ波生成回路とを有し、
    前記ＰＷＭ波生成回路からの前記第一ＰＷＭ波の第一立ち上がりエッジと前記第二ＰＷＭ波の第一立ち下がりエッジとは同期して出力され、前記第一ＰＷＭ波の第二立ち下がりエッジと前記第二ＰＷＭ波の第二立ち上がりエッジとは同期して出力され、
    前記出力段は前記第一ＭＯＳトランジスタと、第二ＭＯＳトランジスタと、第三ＭＯＳトランジスタと、第四ＭＯＳトランジスタとを有し、前記第一および第二ＭＯＳトランジスタのゲートはそれぞれ第一ＰＷＭ波に基づいた信号を受け、前記第一および第三ＭＯＳトランジスタのソースは前記電源電圧が供給され、前記第二および第四ＭＯＳトランジスタのソースは接地電圧が供給され、前記第一および第二ＭＯＳトランジスタのドレインは前記モーターの一方の端子に接続され、前記第三および第四ＭＯＳトランジスタのドレインは前記モーターの他方の端子に接続され、前記第三および第四ＭＯＳトランジスタのゲートはそれぞれ第二ＰＷＭ波に基づいた信号を受けるように構成されたＨブリッジ型となっており、
    前記出力段から出力され前記モーターの一方の端子に印可される前記第一出力信号の立ち上がりまたは立ち下がりのスルーレートが可変となっており、前記出力段から出力され前記モーターの他方の端子に印可される第二出力信号の立ち上がりまたは立ち下がりのスルーレートが可変となっており、
    前記第一立ち上がりエッジに伴う前記第一出力信号の立ち上がりと、前記第一立ち下がりエッジに伴う前記第二出力信号の立ち下がりとはタイミングがずれており、前記第二立ち下がりエッジに伴う前記第一出力信号の立ち下がりと、前記第二立ち上がりエッジに伴う前記第二出力信号の立ち上がりとはタイミングがずれている請求項１に記載の半導体集積回路装置。
  3. 前記第一ＰＷＭ波を受けて前記第一ＭＯＳトランジスタのゲートに第一駆動信号を供給する第一プリドライバと、
    前記第一ＰＷＭ波を受けて前記第二ＭＯＳトランジスタのゲートに第二駆動信号を供給する第二プリドライバと、
    前記第二ＰＷＭ波を受けて前記第三ＭＯＳトランジスタのゲートに第三駆動信号を供給する第三プリドライバと、
    前記第二ＰＷＭ波を受けて前記第四ＭＯＳトランジスタのゲートに第四駆動信号を供給する第四プリドライバとを有し、
    前記第一プリドライバは前記第一ＰＷＭ波の立ち上がりを遅延させる第一遅延回路と、前記第一遅延回路からの出力を受けて立ち下がりのスルーレートが可変である前記第一駆動信号を出力する第一駆動回路とを有し、
    前記第二プリドライバは前記第一ＰＷＭ波の立ち下がりを遅延させる第二遅延回路と、前記第二遅延回路からの出力を受けて立ち上がりのスルーレートが可変である前記第二駆動信号を出力する第二駆動回路とを有し、
    前記第三プリドライバは前記第二ＰＷＭ波の立ち上がりを遅延させる第三遅延回路と、前記第三遅延回路からの出力を受けて立ち下がりのスルーレートが可変である前記第三駆動信号を出力する第三駆動回路とを有し、
    前記第四プリドライバは前記第二ＰＷＭ波の立ち下がりを遅延させる第四遅延回路と、前記第四遅延回路からの出力を受けて立ち上がりのスルーレートが可変である前記第四駆動信号を出力する第四駆動回路とを有し、
    前記第一および第四遅延回路の遅延時間は互いに異なり、前記第二および第三遅延回路の遅延時間は互いに異なる請求項２に記載の半導体集積回路装置。
  4. 前記第一駆動回路は、ソースに前記電源電圧が供給されゲートに前記第一遅延回路の出力を受けドレインに第一抵抗の一端が接続された第五ＭＯＳトランジスタと、ソースに前記接地電圧が供給されゲートに前記第一遅延回路の出力を受けドレインに前記第一抵抗の他端が接続された第六ＭＯＳトランジスタと、前記第一抵抗と、前記第一駆動信号を出力する前記第一抵抗の一端と接続された第一内部出力端子とで構成されたプリドライバ内第一ドライバと、
    ソースに前記電源電圧が供給されゲートに前記第一遅延回路の出力を受けドレインに第二抵抗の一端が接続された第七ＭＯＳトランジスタと、ソースに前記接地電圧が供給されゲートに前記第一遅延回路の出力を受けドレインに前記第二抵抗の他端が接続された第八ＭＯＳトランジスタと、前記第一抵抗よりも抵抗値の低い前記第二抵抗と、前記第一駆動信号を出力する前記第二抵抗の一端と接続された第二内部出力端子とで構成されたプリドライバ内第二ドライバと
    ソースに前記電源電圧が供給されゲートに前記第一遅延回路の出力を受けドレインに第三抵抗の一端が接続された第九ＭＯＳトランジスタと、ソースに前記接地電圧が供給されゲートに前記第一遅延回路の出力を受けドレインに前記第三抵抗の他端が接続された第十ＭＯＳトランジスタと、前記第二抵抗よりも抵抗値の低い前記第三抵抗と、前記第一駆動信号を出力する前記第三抵抗の一端と接続された第三内部出力端子とで構成されたプリドライバ内第三ドライバとで構成され、
    前記第一内部出力端子からの前記第一駆動信号を用いるか、前記第二内部出力端子からの前記第一駆動信号を用いるか、前記第三内部出力端子からの前記第一駆動信号を用いるかを選択することにより前記第一駆動信号の立ち上がりのスルーレートが可変となる請求項３に記載の半導体集積回路装置。
  5. 前記第一駆動回路は、ソースに前記電源電圧が供給されゲートに前記第一遅延回路の出力を受ける第五ＭＯＳトランジスタと、ソースに前記接地電圧が供給されゲートに前記第一遅延回路の出力を受ける第六ＭＯＳトランジスタと、前記第五ＭＯＳトランジスタのドレインと前記第六ＭＯＳトランジスタのドレインとの間に直列に接続された第一抵抗、第二抵抗および第三抵抗と、前記第一抵抗と並列に接続された第一スイッチと、前記第一抵抗および前記第二抵抗と並列に接続された第二スイッチと、前記第一抵抗、前記第二抵抗、および前記第三抵抗と並列に接続された第三スイッチと、前記第五トランジスタのドレインと接続され前記第一駆動信号を出力する内部出力端子を有し、
    前記第一スイッチと、前記第二スイッチ、および前記第三スイッチのどちらをオンにするのか、あるいは前記第一〜第三スイッチすべてをオフにするかを選択可能となっていることで、前記第一駆動信号の立ち上がりのスルーレートが可変となる請求項３に記載の半導体集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018143017A (ja) * 2017-02-27 2018-09-13 セイコーエプソン株式会社 駆動制御回路、半導体装置、及び、電子機器

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