JP6111142B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置、表示装置、発光装置、それらの作製方法、及びそれらの駆動方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、例えば、電気光学装置、表示装置、発光装置、半導体回路及び電気機器は半導体装置を有している場合が多い。
特に、本発明は、電流によって輝度が変化する電流駆動型の発光素子を具備する表示装置に関する。または、該表示装置を具備する電子機器に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してきている。ＬＣＤ以外のディスプレイとして、電流によって輝度が変化する電流駆動型の発光素子である、有機ＥＬ素子（エレクトロルミネッセンス素子、有機発光ダイオード、オーレッドなどとも言う）を有するディスプレイ（ＯＥＬＤ）の研究が活発に行われている（特許文献１）。例えば、トランジスタのしきい値電圧のバラツキを補正する方法が検討されている（特許文献１参照）。
特開２００３−１９５８１０号公報
本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することができる構成を提案することを課題とする。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、トランジスタの電流特性のばらつきの影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、トランジスタの劣化の影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、表示素子の劣化の影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、表示ムラを低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、質の良い表示を行うことができる新規な構成を提案することを課題とする。または、本発明の一態様は、少ないトランジスタ数で、所望の回路を実現できる新規な構成を提案することを課題とする。または、本発明の一態様は、少ない配線数で、所望の回路を実現できる新規な構成を提案することを課題とする。または、本発明の一態様は、低コストで、所望の回路を実現できる新規な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型（デプリーション型）のトランジスタのしきい値電圧のばらつきの影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型（デプリーション型）のトランジスタの移動度のばらつきの影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型（デプリーション型）のトランジスタの電流特性のばらつきの影響を低減することができる新規な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型（デプリーション型）のトランジスタの劣化の影響を低減することができる新規な構成を提案することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタと、負荷と、第１の容量素子と、第２の容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、を有し、トランジスタのソースまたはドレインの一方は負荷の一方の電極に接続され、トランジスタのソースまたはドレインの他方は第１の配線に接続され、負荷の他方の電極は第２の配線に接続され、第１のスイッチの一方の電極は第３の配線に接続され、第１のスイッチの他方の電極はトランジスタのゲートに接続され、第１の容量素子の一方の電極は第１のスイッチの他方の電極に接続され、第１の容量素子の他方の電極は第２のスイッチの一方の電極に接続され、第２のスイッチの他方の電極は第４の配線と接続され、第３のスイッチの一方の電極は第２のスイッチの一方の電極に接続され、第３のスイッチの他方の電極は第２の容量素子の一方の電極に接続され、第２の容量素子の他方の電極は負荷の一方の電極に接続され、第４のスイッチの一方の電極はトランジスタのゲートに接続され、第４のスイッチの他方の電極は第２の容量素子の一方の電極に接続され、第５のスイッチの一方の電極は負荷の一方の電極に接続され、第５のスイッチの他方の電極は第５の配線と接続されていることを特徴とする半導体装置である。
本発明の一態様は、トランジスタと、負荷と、第１の容量素子と、第２の容量素子と、を有する半導体装置の駆動方法であって、第１の容量素子に映像信号に応じた電圧を保持し、第２の容量素子にトランジスタのしきい値電圧に応じた電圧を保持し、トランジスタのソースとゲート間に、第１の容量素子に保持された電圧と第２の容量素子に保持された電圧の合計電圧を印加して、合計電圧に応じた電流を負荷に供給することを特徴とする。
本発明の一態様は、トランジスタと、負荷と、第１の容量素子と、第２の容量素子と、を有する半導体装置の駆動方法であって、第１の期間でトランジスタのしきい値電圧を取得するための初期化動作と、第１の容量素子に映像信号を書き込む動作を行い、第１の期間の後に、第２の期間でしきい値電圧を第２の容量素子に書き込む動作を行い、第２の期間の後に、第３の期間で第１の容量素子と第２の容量素子をフローティング状態とし、第３の期間の後に、第４の期間でトランジスタのソースとゲート間に第１の容量素子に保持された電圧と第２の容量素子に保持された電圧の合計電圧を印加して、負荷に電流を流すことを特徴とする。
上記トランジスタは、エンハンスメント型のトランジスタであってもよく、デプリーション型のトランジスタであってもよい。
また、第１のスイッチ乃至第５のスイッチを、第１のトランジスタ乃至第５のトランジスタとしてもよい。上記トランジスタと第１のトランジスタ乃至第５のトランジスタは、同じ導電型のトランジスタを用いてもよい。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造を有している第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造を有している容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「ＡとＢとの間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａとその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することができる。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減することができる。または、本発明の一態様は、トランジスタの劣化の影響を低減することができる。または、本発明の一態様は、表示素子の劣化の影響を低減することができる。または、本発明の一態様は、表示ムラを低減することができる。または、本発明の一態様は、質の良い表示を行うことができる。または、本発明の一態様は、少ないトランジスタ数で、所望の回路を実現できる。または、本発明の一態様は、少ない配線数で、所望の回路を実現できる。または、本発明の一態様は、少ない工程数で製造できる。
本発明の一態様を説明する回路図。 本発明の一態様を説明するフローチャート。 本発明の一態様を説明するタイミングチャート。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様の画素回路を示す図。 表示装置の構成例を示す図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する回路図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 半導体装置の構成例を説明する図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する図。 電子機器を説明する図。 電子機器を説明する図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。 本発明の一態様の画素回路を示す図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分については同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、ある一つの実施の形態において述べる図（一部でもよい）の構成は、その図の別の部分の構成、その実施の形態において述べる別の図（一部でもよい）の構成、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）の構成と組み合わせることができる。
なお、図において、大きさ、厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、本発明の実施形態の一態様は、必ずしもそのスケールに限定されない。または、図は、理想的な例を模式的に示したものである。よって、本発明の実施形態の一態様は、図に示す形状などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつきなどを含むことが可能である。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電層が、配線及び電極のような複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケースが考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なおトランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、それぞれを第１の領域、第２の領域と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
なお、本明細書において画素は、一つの色要素（例えばＲ（赤）Ｇ（緑）Ｂ（青）のいずれか１つ）の明るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には、カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
なおスイッチは、端子間の導通状態（ＯＮ）と非導通状態（ＯＦＦ）を切り替えて動作する機能を有しており、電流を流すか流さないかを制御する機能を有している素子である。スイッチは、一例として、電気的スイッチ又は機械的なスイッチなどを用いることが出来る。例えば、トランジスタ、ダイオード、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチなどで構成すればよい。また、スイッチはトランジスタを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用いる場合、該トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましく、入力電位に応じて、トランジスタの極性を使い分ける構成が好適である。
なおオフ電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジスタ、マルチゲート構造を有するトランジスタ、または半導体層として酸化物半導体を用いるトランジスタ等がある。また、トランジスタを組み合わせてスイッチとして動作させる場合、ｎチャネル型とｐチャネル型の両方を用いた相補型のスイッチにしてもよい。相補型のスイッチにすることで、スイッチに入力する電位が、出力電位と比べて相対的に変化しても、適切に動作させることが出来る。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることが出来る。
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本発明の一態様で説明する回路は、一例としては、発光素子を有する画素回路として用いることができる。ただし、画素回路だけでなく、負荷に電流を流すための電流源として機能する回路としても用いることができる。または、例えば、本発明の実施形態の一態様は、アナログ回路として用いることや、映像信号線駆動回路（ソースドライバ）の一部として用いることも出来る。
なお、電流源は、それに接続された負荷（回路）に加わる電圧が変化しても、一定の電流を供給する機能を有している。なお、電流源とは別の電源として、電圧源がある。電圧源は、それに接続された負荷（回路）に流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電流源も電圧源も、電圧と電流とを供給する機能を有しているが、電流と電圧のどちらを一定供給するのかという点で、異なった機能を有するものである。
なお、本明細書中において負荷とは、例えば、整流性を有するもの、容量性を有するもの、抵抗性を有するもの、スイッチを有する回路、画素回路など、様々な物がある。よって、負荷は、特定のものに限定されない。例えば、整流性を有するものは、印加するバイアス方向により抵抗値が異なる電流電圧特性を有し、ほとんど一方向のみに電流が流れる電気的特性を有するものであるとする。図１の回路構成においては、例えば、負荷１５０はトランジスタ１０１から配線１３２に向けて電流が流れるように設けられているものとする。
なお、このとき、負荷と、電流源を有する回路とは、別の人によって、製造される場合がある。したがって、電流源を有する回路は、必ずしも、負荷と接続されている必要はない。
または、負荷１５０の別の例としては、表示素子（例えば液晶素子）、発光素子（例えばＥＬ素子、無機ＬＥＤ素子、ＬＥＤチップなど）、または、表示素子や発光素子の一部（例えば、画素電極、陽極電極、陰極電極）などがある。そこで、本実施の形態では、負荷を発光素子（ＥＬ素子など）として、半導体装置の一形態である表示装置の画素回路に用いる場合の一例について説明する。
まず、本発明の画素回路の一例について、図１を用いて説明する。図１に示す画素回路１００は、トランジスタ１０１、負荷１５０、スイッチ１１１、スイッチ１１２、スイッチ１１３、スイッチ１１４、スイッチ１１５、容量素子１２１、容量素子１２２を有する。
なお、容量素子は、トランジスタのゲート容量（寄生容量）を利用することにより、削除することが出来る。よって、画素回路１００は、容量素子を有さないことが可能である。
なお、図１に示す画素回路１００は、トランジスタのしきい値電圧等の電流特性のばらつきを補正するために、トランジスタのゲートに保持されている電荷を放電するための回路を有している。実際には、本回路は、配線間に設けられる複数のスイッチのオンまたはオフを制御することによって、トランジスタの電流特性のばらつきを補正することが出来るような、回路の接続関係を有している。
または、画素回路１００は、負荷１５０に電流を供給することができる電流源回路としての機能を有している。
スイッチ１１１の一方の電極（端子）は、配線１３３に接続され、他方の電極（端子）は、容量素子１２１の一方の電極（端子）に接続されている。スイッチ１１１の他方の電極、及び、容量素子１２１の一方の電極が接続されている節点をノード１４１とする。容量素子１２１の他方の電極は、スイッチ１１２の一方の電極に接続されている。容量素子１２１の他方の電極、及び、スイッチ１１２の一方の電極が接続されている節点をノード１４２とする。スイッチ１１２の他方の電極は、配線１３４に接続されている。スイッチ１１４の一方の電極は、ノード１４１に接続され、他方の電極は容量素子１２２の一方の電極に接続されている。スイッチ１１４の他方の電極、及び、容量素子１２２の一方の電極が接続されている節点をノード１４３とする。容量素子１２２の他方の電極は、スイッチ１１５の一方の電極に接続され、スイッチ１１５の他方の電極は配線１３５に接続されている。容量素子１２２の他方の電極、及び、スイッチ１１５の一方の電極が接続されている節点をノード１４４とする。スイッチ１１３の一方の電極はノード１４２に接続され、他方の電極はノード１４３に接続されている。トランジスタ１０１のソースまたはドレインの一方（第１の電極（端子）ともいう）はノード１４４に接続され、ソースまたはドレインの他方（第２の電極（端子）ともいう）は配線１３１に接続され、ゲートはノード１４１に接続されている。負荷１５０の一方の電極は、ノード１４４に接続され、他方の電極は配線１３２に接続されている。また、トランジスタ１０１の第２の電極が接続されている節点をノード１４５とする。図１では、トランジスタ１０１の第２の電極と配線１３１がノード１４５を介して接続されている。
また、図１に示す画素回路１００は、配線１３１、配線１３２、配線１３３、配線１３４、及び配線１３５に接続されている。なお、図１では、画素回路１００に接続される配線１３１、配線１３２、配線１３３、配線１３４、及び配線１３５について、画素回路１００の外側に設けるように図示している。しかしながら、実際には配線と画素回路１００は電気的に接続されており、画素回路１００が各配線を含むものとして説明することも可能である。
また、配線１３１は、一例としては、少なくとも、高電位側電源電位である電位ＶＤＤ（以下、単に「ＶＤＤ」ともいう）を供給する回路１８１に接続される。なお、トランジスタ１０１の極性や、負荷１５０の電流特性などによっては、回路１８１は、低電位側電源電位である電位ＶＳＳ（以下、単に「ＶＳＳ」ともいう）を供給する場合もある。回路１８１の例としては、電源回路、増幅回路などがある。したがって、配線１３１は、電位ＶＤＤを、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線１３１は、トランジスタ１０１に電流を供給することが出来る機能を有している。または、配線１３１は、電源線としての機能を有している。または、配線１３１は、負荷１５０に電流を供給することが出来る機能を有している。または、配線１３１には、一例として、負荷１５０を逆バイアス状態にするための電位や、ノード１４４の電位を制御するための電位が供給される場合もある。なお、配線１３１には、一定の電位が供給されることが好適である。ただし、本発明の実施形態の一態様は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。その場合の回路１８１の例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
また、配線１３３は、一例としては、少なくとも、映像信号Ｖｓｉｇ（以下、単に「Ｖｓｉｇ」ともいう）を供給する機能を有する回路１８３に接続される。回路１８３の例としては、ソースドライバ（信号線駆動回路）などがある。したがって、配線１３３は、Ｖｓｉｇを、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線１３３には、一例として、プリチャージ信号、初期化用信号、負荷１５０を逆バイアス状態に制御できるようにするための信号などが供給される場合もある。
Ｖｓｉｇは、例えば、負荷１５０に供給したい電流の大きさに応じて変動する電位を有する。例えば負荷１５０に供給する電流が一定値であれば、Ｖｓｉｇは一定の電位の信号であり、一定値でなければ、Ｖｓｉｇは、時間と共に、負荷１５０に供給する電流の大きさに応じて変化する電位の信号となる。この信号により、映像を表示することが可能となる。
また、配線１３４は、一例としては、少なくとも、電位Ｖ１（以下、単に「Ｖ１」ともいう）を供給する回路１８４に接続される。回路１８４の例としては、電源回路、増幅回路などがある。したがって、配線１３４は、Ｖ１を、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線１３４は、容量素子１２１に電荷を供給することが出来る機能を有している。または、配線１３４は、ノード１４２の電位をＶ１に固定することができる機能を有している。なお、配線１３４には、一定の電位が供給されることが好適である。ただし、本発明の実施の形態の一態様は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。その場合の回路１８４の例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
また、配線１３５は、一例としては、少なくとも、電位Ｖ２（以下、単に「Ｖ２」ともいう）を供給する回路１８５に接続される。回路１８５の例としては、電源回路、増幅回路などがある。したがって、配線１３５は、Ｖ２を伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線１３５は、容量素子１２２に電荷を供給することが出来る機能を有している。または、配線１３５は、ノード１４４の電位をＶ２に固定することができる機能を有している。または、配線１３５は、トランジスタ１０１のソースの電位をＶ１に固定することができる機能を有している。または、配線１３５は、トランジスタ１０１を初期化することができる機能を有している。なお、配線１３５には、一定の電位が供給されることが好適である。ただし、本発明の実施の形態の一態様は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。その場合の回路１８５の例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
また、配線１３２は、一例としては、少なくとも、電位Ｖ３（以下、単に「Ｖ３」ともいう）を供給する回路１８２に接続される。回路１８２の例としては、電源回路、増幅回路などがある。したがって、配線１３２は、Ｖ３を伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線１３２は、負荷１５０に電荷を供給することが出来る機能を有している。または、配線１３２は、負荷１５０の陰極の電位をＶ３に固定することができる機能を有している。なお、配線１３２には、一定の電位が供給されることが好適である。ただし、本発明の実施形態の一態様は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。その場合の回路１８２の例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
なお、容量素子１２１および容量素子１２２は、一例としては、配線、半導体層、または電極等で絶縁膜を挟んだ構成とすればよい。また、容量素子１２１は、一例としては、Ｖｓｉｇに応じた電圧を保持することが出来る機能を有している。また、容量素子１２２は、一例としては、トランジスタ１０１の特性に応じた電圧（例えば、しきい値電圧に応じた電圧、移動度に応じた電圧など）を保持することが出来る機能を有している。または、容量素子１２２は、負荷１５０に供給される電流の大きさに応じた電圧を保持することが出来る機能を有している。
次に、一例として、エレクトロルミネセンス素子（ＥＬ素子）に代表される発光素子を負荷１５０として用いた場合の、画素回路１００の動作について図２乃至図８を用いて説明する。負荷１５０がＥＬ素子ではないものの場合も、同様に動作させることが可能である。
図２（Ａ）乃至図２（Ｃ）は、期間２０１乃至期間２０５までの動作を説明するフローチャートである。図２（Ａ）は、期間２０１に初期化動作とＶｓｉｇ取得動作を行う場合のフローチャートであり、図２（Ｂ）は、期間２０２にＶｔｈ取得動作とＶｓｉｇ取得動作を行う場合のフローチャートである。なお、必要に応じて、期間２０３を省略してもよいし、Ｖｓｉｇ取得動作を期間２０３で行ってもよい。また、期間２０４と期間２０５を同時に行ってもよい。Ｖｔｈ取得動作とＶｓｉｇ取得動作は、それぞれ別の期間に行ってもよいし、同時に行ってもよい。
図２（Ｃ）は、Ｖｔｈ取得動作を行った後にＶｓｉｇ取得動作を行う場合のフローチャートである。図２（Ｃ）に示すように、期間２０２でＶｔｈ取得動作を行った後に、期間２０２１としてＶｓｉｇ取得動作を行ってもよい。なお、期間２０２でＶｓｉｇ取得動作を行った後に、期間２０２１としてＶｔｈ取得動作を行ってもよい。Ｖｔｈ取得動作とＶｓｉｇ取得動作を同時に行わないため、図２（Ａ）および図２（Ｂ）に比べて動作期間が一つ増えるが、半導体装置をより正確に動作させることができる。
図２に示すように、期間２０１乃至期間２０５が、それぞれ別の期間に設けられている。そのため、それぞれの動作が適切に行いやすくなっている。特に、期間２０１、期間２０２、期間２０２１、期間２０４及び／又は期間２０５の動作期間を長く確保することができるため、半導体装置をより正確に動作させることができる。
なお、図２のフローチャートにおいて、各ステップの間、または、各ステップと同時に、さらに別の動作が追加して行われることも可能である。
なお、次のステップに移るときには、前のステップが完全に終了したあとに、移るようにすることが望ましい。ただし、本発明の実施形態の一態様は、これに限定されず、前のステップが完全に終了する前に、次のステップに移ることも可能である。
なお、図２では、期間２０１乃至期間２０５が、それぞれ別の期間に設けられているが、本発明の実施形態の一態様は、これに限定されない。
図３は、図２（Ａ）のフローチャートに対応する画素回路１００の動作を説明するタイミングチャートの一例である。ここでは、一例として、配線１３１の電位は、配線１３２の電位よりも高い場合について示している。よって、トランジスタ１０１のソースは、ノード１４４と接続されている側に相当することになる。図３において、１フレーム期間は、初期化動作とＶｓｉｇ取得動作を行う期間２０１、トランジスタ１０１のしきい値電圧Ｖｔｈ（以下、単に「Ｖｔｈ」ともいう）取得動作を行う期間２０２、ＶｔｈとＶｓｉｇの保持動作を行う期間２０３、ＶｔｈとＶｓｉｇを足し合わせる期間２０４、画像表示動作を行う期間２０５を含む。ただし、本発明の実施形態の一態様は、これに限定されず、例えば、一部の期間（期間２０３など）を設けないことも可能であるし、さらに別の期間を設けることも可能である。
なお、１フレーム期間とは１画面分の画像を表示する期間に相当し、期間２０１乃至期間２０３、または、期間２０１乃至期間２０４をまとめてアドレス期間と呼ぶ場合がある。
図４乃至図８は、各動作期間における画素回路１００の動作の一例を説明する回路図である。図７及び図８は、図４乃至図６に示すスイッチ１１１乃至スイッチ１１５の記載を省略し、画素回路１００の動作を、よりわかりやすく示した回路図である。本実施の形態では、一例として、負荷１５０が有する電極のうち、ノード１４４に接続する電極を陽極（アノード）とし、配線１３２に接続する電極を陰極（カソード）とする。また、負荷１５０は、負荷１５０が有する陽極と陰極の間の電位差がＶＥＬ（負荷１５０のしきい値電圧）を上回った時に発光するものとする。また、トランジスタ１０１には、本実施の形態では、一例として、ｎチャネル型のトランジスタを用いるものとし、ゲート電極とソース電極間の電位差Ｖｇｓ（以下、単に「Ｖｇｓ」ともいう）がＶｔｈを上回った時にソース電極とドレイン電極間が導通状態（オン状態）となるものとする。
ここで、Ｖｓｉｇはビデオ信号に相当する画素の階調を表示するための信号であり、本実施の形態では輝度データに応じた電位である。また、最大輝度を得るためのＶｓｉｇをＶｓｉｇＨとし、最小輝度を得られるためのＶｓｉｇをＶｓｉｇＬとする。したがって、Ｖｓｉｇの電位はＶｓｉｇＬからＶｓｉｇＨの間で変化する。また、Ｖｓｉｇに電位が連続的に変化するアナログ信号を用いてもよいし、電位が離散的な値の間で変化するデジタル信号を用いてもよい。
なお、Ｖ１は、少なくとも期間２０１及び期間２０２の期間中は、固定電位が好ましい。また、Ｖ１は、例えば、ＶｓｉｇＬと等しい電位とすることもできる。なお、本明細書で言う等しいとは、２０％以下、好ましくは１０％以下、より好ましくは５％以下の誤差を含むものとする。また、Ｖ１の電位を調整することにより、トランジスタ１０１のＶｇｓを変化させることができる。
なお、Ｖ２及びＶ３は、少なくとも期間２０１の期間中は、固定電位が好ましい。また、Ｖ２及びＶ３はＶＤＤよりも低い電位が好ましい。また、トランジスタ１０１にｎチャネル型のトランジスタを用いる場合は、Ｖ２及びＶ３はＶＤＤ−Ｖｔｈよりも低い電位が好ましい。例えば、Ｖ２及びＶ３をＧＮＤ電位やＶＳＳ電位としてもよい。ただし、本発明の実施形態の一態様は、これに限定されない。
また、Ｖ３は、後述する数式３より、Ｖ３≧Ｖｓｉｇ−Ｖｔｈ−ＶＥＬを満たすように設定することが好ましい。ただし、本発明の実施形態の一態様は、これに限定されない。また、Ｖ３は、Ｖｔｈ及びＶＥＬの変動（ばらつき）を考慮して決定することが好ましい。また、Ｖ１乃至Ｖ３の電位は、必要に応じて変動させてもよい。
本実施の形態では、一例として、Ｖｔｈ＝２Ｖ、ＶＥＬ＝１Ｖ、ＶｓｉｇＨ＝５Ｖ、ＶｓｉｇＬ＝０Ｖ、Ｖ１＝０Ｖ、Ｖ２＝−３Ｖ、Ｖ３＝２Ｖとして説明する。
まず、期間２０１で、画素回路１００の初期化動作とＶｓｉｇ取得動作を行う（図４（Ａ）、図７（Ａ）参照）。初期化動作とは、容量素子１２２に、トランジスタ１０１がオン状態となるのに必要な電荷を蓄積し、トランジスタ１０１をオン状態にする動作である。または、トランジスタ１０１のノード１４４側がソースとなるように、ノード１４４の電位を設定する動作でもある。また、期間２０１では、負荷１５０への電荷の供給を停止することが好ましい。本実施の形態では、期間２０１において、負荷１５０からの発光を停止することが好ましい。
期間２０１では、スイッチ１１１、スイッチ１１２、スイッチ１１４、スイッチ１１５は、オン状態である。スイッチ１１３は、オフ状態である。すると、ノード１４１の電位がＶｓｉｇとなり、ノード１４２の電位がＶ１となる。また、ノード１４３の電位がＶｓｉｇとなり、ノード１４４の電位がＶ２となる。本実施の形態ではトランジスタ１０１はｎチャネル型のトランジスタであるため、Ｖ２をＶＤＤよりも低い電位とすることで、トランジスタ１０１のノード１４４側がソースとなり、配線１３１側がドレインとなる。
また、Ｖ２は、数式１を満たすように設定することが好ましい。Ｖ２を、数式１を満たすように設定すると、ノード１４４と配線１３２の間の電位差をＶＥＬ以下、または負荷１５０に逆バイアスが印加される状態とすることができ、負荷１５０に不要な電流が流れて消費電力が増加することを防ぐことができる。本実施の形態では、負荷１５０の一例として発光素子を用いるため、負荷１５０からの不要な発光を防ぐことができる。または、逆バイアス状態となることによって、負荷１５０の劣化が低減され、劣化した負荷１５０の特性を改善することも可能である。
また、この後に行うＶｔｈの取得をより確実におこなうため、Ｖｓｉｇは数式２を満たすように設定することが好ましい。
ここで、図２（Ａ）の場合は、Ｖｓｉｇ取得動作も行われる。Ｖｓｉｇ取得動作とは、容量素子１２１にＶｓｉｇに応じた電圧を書き込む動作である。スイッチ１１３をオフ状態とし、スイッチ１１１、およびスイッチ１１２をオン状態とすることで、容量素子１２１にＶｓｉｇとＶ１の電圧差が供給される。本実施の形態ではＶ１＝０Ｖであるため、容量素子１２１にＶｓｉｇの電圧が入力される。
Ｖｓｉｇは、ＶｓｉｇＨからＶｓｉｇＬまでの輝度データに応じた電位である。本実施の形態では、ノード１４１及びノード１４３に、Ｖｓｉｇとして輝度データに応じた５Ｖから０Ｖの電位が供給されるものとする。また、Ｖ１を０Ｖ、Ｖ２を−３Ｖ、Ｖ３を２Ｖとし、ノード１４２に０Ｖ、ノード１４４に−３Ｖ、配線１３２と接続する負荷１５０の陰極に２Ｖが供給されるものとする。なお、Ｖ２およびＶｓｉｇは、Ｖｔｈ及びＶＥＬの変動（ばらつき）を考慮して決定することが好ましい。
なお、Ｖｓｉｇ取得動作を行わない場合には、スイッチ１１２及びスイッチ１１３をオフ状態にしてもよい。その場合、ノード１４２は、フローティング状態となる。または、その場合には、スイッチ１１２をオフにして、スイッチ１１３をオンにしてもよい。
なお、図２（Ｂ）に示すように、Ｖｓｉｇ取得動作を期間２０２で行ってもよい。Ｖｓｉｇ取得動作を期間２０２で行う場合、期間２０１中スイッチ１１２がオフ状態であれば、スイッチ１１３をオン状態として、容量素子１２１に電荷が蓄積されないようにしてもよい。すなわち、期間２０１で容量素子１２１に映像信号を書き込んでもよいし、書き込まなくてもよい。別の言い方をすれば、期間２０１で容量素子１２１に映像信号を完全に供給するのではなく、期間２０１で途中まで容量素子１２１に映像信号を供給して、期間２０２で書き込みを終了するようにしてもよい。つまり、Ｖｓｉｇ取得動作は、期間２０１と期間２０２の両方で完了するように行っても良い。
次に、期間２０２で、トランジスタ１０１のＶｔｈ取得動作を行う（図４（Ｂ）、図７（Ｂ）参照）。Ｖｔｈ取得動作とは、容量素子１２２にＶｔｈに応じた電圧を書き込む動作である。なお、容量素子１２２に書き込まれる電圧は、トランジスタ１０１のＶｔｈと完全に等しい電圧でなくてもよい。
まず、期間２０１終了後に、スイッチ１１５をオフ状態とする。スイッチ１１５をオフ状態とすることで、ノード１４４が浮遊した状態（フローティング状態）となる。しかしながら、期間２０１において、トランジスタ１０１がオン状態となっているため、配線１３１から、トランジスタ１０１を介して、ノード１４４へ電流が流れる。
ノード１４４がフローティング状態の時にトランジスタ１０１を介してノード１４４へ電流が流れると、流れた電流量に応じてノード１４４の電位が上昇する。そして、ノード１４３とノード１４４の電位差（Ｖｇｓ）がＶｔｈと等しくなると、トランジスタ１０１がオフ状態となり、ノード１４４の電位上昇が停止する。または、ＶｇｓがＶｔｈに近くなってくると、トランジスタ１０１に流れる電流が小さくなり、ノード１４４の電位上昇が緩やかになる。よって、ノード１４４の電位は、Ｖｓｉｇ−Ｖｔｈ、または、それに近い電位となるまで上昇することとなる。そして、このときのＶｇｓは、容量素子１２２に蓄積される。すなわち、トランジスタ１０１のＶｔｈに相当する電位が容量素子１２２に書き込まれる。
なお、Ｖｇｓはトランジスタ１０１のしきい値電圧Ｖｔｈに等しくなるまでには、非常に長い時間が必要となる場合がある。したがって、Ｖｇｓは、しきい値電圧Ｖｔｈまで完全に低下させずに、動作させる場合も多い。つまり、本実施の形態ではトランジスタ１０１はｎチャネル型のトランジスタであるため、Ｖｇｓが、しきい値電圧Ｖｔｈよりも、わずかに高い値となった状態で、期間２０２を終了させる場合も多い。また、トランジスタ１０１にｐチャネル型のトランジスタを用いた場合は、Ｖｇｓが、しきい値電圧Ｖｔｈよりも、わずかに低い値となった状態で、期間２０２を終了させる場合も多い。つまり、期間２０２が終了した時点では、Ｖｇｓはトランジスタ１０１のＶｔｈに応じた大きさの電圧になっている、ということも出来る。
なお、ノード１４４の電位はトランジスタ１０１がオフ状態になるまで上昇する。そのため、ノード１４４の電位がノード１４１の電位よりも高くなることも可能である。したがって、トランジスタ１０１のしきい値電圧Ｖｔｈが正の値であっても（ノーマリオフ型またはエンハンスメント型のトランジスタ）、負の値であっても（ノーマリオン型またはデプリーション型のトランジスタ）、トランジスタ１０１のしきい値電圧を取得することが可能である。または、トランジスタの劣化によって、トランジスタ１０１がノーマリオフ型からノーマリオン型へと変化するような場合であっても、常に、トランジスタ１０１のしきい値電圧を取得することが可能である。
なお、Ｖｇｓがトランジスタ１０１のしきい値電圧Ｖｔｈに等しくなるまでの時間（ノード１４４の電位が上昇し、トランジスタ１０１がオフ状態になるまでの時間）は、トランジスタ１０１の移動度に応じて異なる。つまり、移動度が高いトランジスタ１０１は、移動度が低いトランジスタ１０１よりも短い時間でＶｇｓをしきい値電圧Ｖｔｈと等しくすることができるが、移動度が低いトランジスタ１０１は、移動度が高いトランジスタ１０１よりも長い時間が必要になる。したがって、移動度が高いトランジスタ１０１と移動度が低いトランジスタ１０１を同じ時間放電させることにより、前者の場合のＶｇｓを小さく、後者の場合のＶｇｓ大きくすることができる。つまり、放電させる時間を適切に設定することにより、移動度のばらつきが補正されたＶｇｓを取得することができるため、移動度のばらつきによる輝度のばらつきを低減することが可能となる。具体的には、Ｖｇｓが、移動度が高いトランジスタ１０１のしきい値電圧Ｖｔｈと等しくなる以前に期間２０２を終了すればよい。
なお、ノード１４４の電位上昇の際に、ノード１４４と配線１３２の電位差がＶＥＬよりも大きくなると、負荷１５０に電流が流れ、ノード１４３とノード１４４の電位差がＶｔｈにならない場合がある。このため、Ｖｓｉｇは数式３の関係を満たすように設定することが好ましい。ただし、本発明の実施形態の一態様は、これに限定されない。
本実施の形態では、Ｖｓｉｇ＝５乃至０Ｖ、ＶＥＬ＝１Ｖ、Ｖ３＝２Ｖ、Ｖｔｈ＝２Ｖとしているため、数式３の関係を満たしている。
なお、期間２０２において、スイッチ１１２はオン状態でもよいしオフ状態でもよいし、途中で状態を変えても良い。図２（Ｂ）のフローチャートに示すように、期間２０２でＶｓｉｇを取得する場合は、期間２０２でスイッチ１１３をオフ状態として、スイッチ１１１とスイッチ１１２をオン状態とすればよい。期間２０１でＶｓｉｇを取得した場合は、期間２０２でスイッチ１１２をオフ状態として、ノード１４２をフローティング状態としてもよい。すなわち、期間２０１もしくは期間２０２の一方、または両方の期間で、容量素子１２１にＶｓｉｇを書き込めばよい。両方の期間でＶｓｉｇを書き込む場合には、長い期間をかけて信号を入力することができることになるため、より正確に信号を入力することが出来る。
次に、期間２０３で、スイッチ１１１乃至スイッチ１１５をオフ状態にして、取得したＶｓｉｇとＶｔｈの保持動作を行う（図５（Ａ）、図７（Ｃ）参照）。この時点で、容量素子１２１に、Ｖｓｉｇ−Ｖ１の電圧が保持され、容量素子１２２に、Ｖｔｈの大きさに応じた電圧が保持される。この時、Ｖｓｉｇ−Ｖ１が０Ｖ以上であることが好ましい。それにより、期間２０５において、トランジスタ１０１から負荷１５０に電流を供給することが出来る。ただし、黒を表示する場合、トランジスタ１０１のオフ電流をより少なくするため、Ｖｓｉｇ−Ｖ１を負の電圧にする場合もある。これにより、黒表示における輝度をより低くすることが出来るため、コントラストを向上させることが出来る。
期間２０３では、ノード１４１乃至ノード１４４がフローティング状態となるため、配線１３３乃至配線１３５の電位が変動しても、容量素子１２１および容量素子１２２に書き込まれた電圧を保持することができる。
なお、期間２０３において、スイッチ１１５をオン状態にしておいてもよい。これにより、負荷１５０が不用意に発光してしまうことを低減することが出来る。
なお、期間２０３では、配線１３３とノード１４１とが導通していない。よって、配線１３３に他の画素回路１００が接続されている場合、他の画素回路１００において、期間２０１を開始させてもよい。つまり、他の画素回路１００のスイッチ１１１をオン状態にしてもよい。このようにすることにより、配線１３３に複数の画素回路１００が接続されている場合であっても、各画素回路１００に、十分な期間を割り当てることができ、正確に信号を取得することが出来る。
本実施の形態では、容量素子１２１に５乃至０Ｖが保持され、容量素子１２２に、２Ｖが保持される。
なお、期間２０３を設けずに、期間２０２の後に、期間２０４を設けることも可能である。
次に、期間２０４で容量素子１２１の電圧と、容量素子１２２の電圧とを足し合わせる動作を行う。そして、その足し合わせた電圧が、トランジスタ１０１のＶｇｓとなる。期間２０４において、スイッチ１１１、スイッチ１１２、スイッチ１１４をオフ状態とし、スイッチ１１３、スイッチ１１５をオン状態とする。すると、容量素子１２１と容量素子１２２が直列に接続され、トランジスタ１０１のゲートとソースとの間に容量素子１２１及び容量素子１２２に保持された電圧の和が印加される（図５（Ｂ）、図７（Ｄ）参照）。
本実施の形態では、Ｖｓｉｇ及びＶｔｈをそれぞれ独立して取得し、その後、両者を足し合わせる動作を行う。すなわち、Ｖｔｈ取得動作、Ｖｓｉｇ取得動作、及び、ＶｔｈとＶｓｉｇを足し合わせる動作を同時に行っていない。
この時、スイッチ１１１、スイッチ１１２、スイッチ１１４を先にオフ状態としてからスイッチ１１３とスイッチ１１５をオン状態とすることが好ましい。これは、例えば、スイッチ１１２とスイッチ１１３が同時にオン状態となると、ノード１４３にＶ１が供給され、容量素子１２２に保持された電圧が変動する恐れがあるためである。
なお、期間２０４においてスイッチ１１３をオン状態とすると、容量素子１２１の電圧と容量素子１２２の電圧が足しあわされてトランジスタ１０１が導通状態となり、電流が流れるようになる。また、スイッチ１１５をオン状態とすることでノード１４４の電位がＶ２に固定される。よって、前述の電流は、負荷１５０の方ではなくスイッチ１１５を介して配線１３５に流れるため、負荷１５０が発光することはない。
スイッチ１１３がオンした瞬間の時のノード１４１の電位は、２×Ｖｓｉｇ−Ｖ１で表される。また、ノード１４１とノード１４４の電位差がＶｇｓに相当し、Ｖｇｓ＝Ｖｓｉｇ−Ｖ１＋Ｖｔｈと表すことができる。本実施の形態では、Ｖ１＝０Ｖとしたため、Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈと表すことができる。
次に、期間２０５において、スイッチ１１５をオフ状態とすると、このＶｇｓに応じた電流がトランジスタ１０１及び負荷１５０に流れ、流れた電流値に応じて、ノード１４４の電位が上昇し、負荷１５０（本実施の形態では発光素子）が発光する（図６、図８参照）。
なお、期間２０４において、スイッチ１１５をオフ状態とすると、期間２０４の直後、または、ほぼ同時期に、期間２０５が始まり、画像表示動作が行われることとなる。
なお、ノード１４１乃至ノード１４３は、フローティング状態となっているため、ノード１４４の電位の上昇に伴って、それらの電位も上昇する。つまり、トランジスタ１０１のソース電位の上昇とともに、トランジスタ１０１のゲート電位も上昇するため、トランジスタ１０１のＶｇｓは変化しない。つまり、ブートストラップ動作が行われることになる。
本実施の形態に開示する構成を用いると、トランジスタ１０１のＶｔｈが劣化などによって変化しても、変化したＶｔｈに応じた電圧を容量素子１２２に保持することができる。すなわち、トランジスタ１０１のＶｔｈが変化しても、Ｖｓｉｇに応じた電流を正確に負荷１５０に供給することが可能となる。
また、複数の画素回路１００において、それぞれの画素回路１００が有するトランジスタ１０１のＶｔｈにばらつきが生じている場合でも、実質的にばらつきが無いものと見なすことができる。このため、表示装置に本実施の形態に開示する構成を適用することで、表示品位の良好な表示装置を実現することができる。
また、トランジスタ１０１のＶｔｈとＶｓｉｇを、それぞれ別の容量素子に書き込み、その後、両者の電圧を合計して、トランジスタ１０１のＶｇｓとして供給することが出来る。このため、それぞれの電圧を取得するときに、それぞれの動作を正確に完了させることができ、信号波形のなまりによる電位の変動を防ぐことができる。本実施の形態に開示する構成を表示装置に適用することで、表示品位の良好な表示装置を実現することができる。
また、本実施の形態に開示する構成によれば、ＶｔｈとＶｓｉｇの取得後に、両者を保持することが可能であるため、時間的に余裕を持って負荷１５０に電流を流し始めることができる。よって、周辺駆動回路の負荷をへらし、消費電力を低減することが可能となる。
なお、期間２０５において、負荷１５０に流れる電流Ｉは、トランジスタ１０１を飽和領域で動作させた場合、数式４で表される。
また、期間２０５において、トランジスタ１０１を線形領域で動作させた場合、負荷１５０に流れる電流Ｉは数式５で表される。
ここで、Ｗはトランジスタ１０１のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは蓄積容量、Ｖｄｓはドレインとソースとの間の電圧を示す。
数式４及び数式５より、トランジスタ１０１の動作領域が飽和領域、線形領域のいずれの場合においても、負荷１５０に流れる電流は、トランジスタ１０１のＶｔｈに依存しない。よって、トランジスタ１０１のＶｔｈのばらつきに起因した電流Ｉのばらつきを抑制し、輝度データに対応した電流値を負荷１５０に供給することができる。
以上のことから、トランジスタ１０１のＶｔｈばらつきに起因した、負荷１５０の輝度ばらつきを抑制することができる。
さらに、トランジスタ１０１を飽和領域で動作させた場合においては、負荷１５０の劣化や特性のばらつきによる輝度のばらつきも抑制できる。負荷１５０が劣化すると、負荷１５０のＶＥＬや電圧電流特性が変動するため、ノード１４４の電位も変動する。すなわち、トランジスタ１０１のソースの電位が変動する。このとき、トランジスタ１０１のゲートはノード１４１に接続されており、なおかつトランジスタ１０１のゲートはフローティング状態となっている。そのため、ソース電位の変動に伴い、同じ電位だけトランジスタ１０１のゲートの電位も変動する。よって、ＶＥＬが変化してもトランジスタ１０１のＶｇｓは変化しないため、たとえ負荷１５０が劣化してもトランジスタ１０１及び負荷１５０に流れる電流に影響しない。なお、数式４においても、負荷１５０に流れる電流Ｉはソース電位やドレイン電位に依存しないことがわかる。
よって、トランジスタ１０１を飽和領域で動作させた場合においては、トランジスタ１０１及び負荷１５０の特性の劣化やばらつきに起因した、トランジスタ１０１に流れる電流のばらつきを抑制することができる。
なお、トランジスタ１０１を飽和領域で動作させた場合、チャネル長Ｌが短いほど、ドレイン電圧を著しく増大させると降伏現象により電流が大量に流れやすい。
また、ドレイン電圧をピンチオフ電圧より増大させるとピンチオフ点がソース側に移動し、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が増大する。この現象をチャネル長変調、キンク効果などと呼ぶ。なお、ピンチオフ点とはチャネルが消滅していきゲート下においてチャネルの厚さが０となる境界箇所であり、ピンチオフ電圧とはピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル長Ｌが短いほど起こり易い。
以上のことから、トランジスタ１０１を飽和領域で動作させる場合、Ｖｄｓに対する電流Ｉは、一定に近い方が好ましい。よって、トランジスタ１０１のチャネル長Ｌは長い方が好ましい。たとえば、トランジスタのチャネル長Ｌは、チャネル幅Ｗより長い方が好ましい。また、チャネル長Ｌは１０μｍ以上５０μｍ以下、より望ましくは１５μｍ以上４０μｍ以下が好ましい。または、画素回路１００が有する別のトランジスタ（例えば、スイッチ１１１乃至スイッチ１１５がトランジスタを用いて構成されている場合）や、回路１８１乃至１８５が有するトランジスタと比較して、それらのトランジスタよりも、トランジスタ１０１のチャネル長Ｌは長い方が好ましい。ただし、トランジスタ１０１のチャネル長Ｌ及びチャネル幅Ｗはこれに限定されない。
なお、チャネル形成領域において、酸化物半導体を用いて形成されたトランジスタは、少数キャリアの数が非常に少ないため、ピンチオフ現象が起きにくい。そのため、トランジスタ１０１として、チャネル形成領域が酸化物半導体を有するようなトランジスタを用いることにより、負荷１５０の劣化の影響をより少なくすることが出来る。
以上のように、トランジスタのＶｔｈのばらつきに起因した、電流値のばらつきを抑制することができるため、本発明においてそのトランジスタによって制御された電流の供給先は特に限定されない。そのため、負荷１５０として、代表的にはＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）を適用することができる。また、電子放出素子、液晶素子、電子インクなどを適用することもできる。
また、トランジスタ１０１は負荷１５０に供給する電流や電圧を制御する機能を有していれば良いため、特にトランジスタの種類は限定されず様々なものを用いることができる。例えば、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＧａＡｓやＣｄＴｅなどの化合物半導体を用いたトランジスタ、ＺｎＯやＩｎＧａＺｎＯなどの酸化物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタをトランジスタ１０１に適用することができる。
なお、画素回路１００内に生じる寄生容量や、トランジスタ１０１のゲート容量を容量素子１２１及び容量素子１２２として用いることで、容量素子１２１及び容量素子１２２を省略することができる。本実施の形態に開示する画素構成はあくまで一例であり、本発明の技術思想の範囲内であれば、トランジスタ１０１、負荷１５０、スイッチ１１１、スイッチ１１２、スイッチ１１３、スイッチ１１４、スイッチ１１５、容量素子１２１、または容量素子１２２の内の一つもしくは複数を省略してもよく、上記構成の接続を変更することも可能である。また、上記構成の一部もしくは全部に、さらに他の素子や配線を追加しても構わない。
したがって、本発明の一態様は、トランジスタ１０１を有しまたは有さず、負荷１５０を有しまたは有さず、スイッチ１１１を有しまたは有さず、スイッチ１１２を有しまたは有さず、スイッチ１１３を有しまたは有さず、スイッチ１１４を有しまたは有さず、スイッチ１１５を有しまたは有さず、容量素子１２１を有しまたは有さず、容量素子１２２を有しまたは有さない半導体装置であると言い換えることが可能である。
また、画素回路１００の動作例として期間２０１乃至期間２０５を用いて説明したが、本実施の形態に開示する動作例はあくまで一例であり、本発明の技術思想の範囲内であれば、期間２０１乃至期間２０５の内の一つもしくは複数を省略してもよく、各期間の順番の変更や、新たな期間を追加することも可能である。また、期間２０１乃至期間２０５の一部もしくは全部に、本実施の形態で開示されていない動作を追加してもよい。
したがって、本発明の一態様は、期間２０１を有しまたは有さず、期間２０２を有しまたは有さず、期間２０３を有しまたは有さず、期間２０４を有しまたは有さず、期間２０５を有しまたは有さない半導体装置の駆動方法であると言い換えることが可能である。
また、上記説明で用いた数式は、あくまで動作条件の一例を説明するためのものである。よって、本発明の一態様において、上記数式を用いてもよいし、用いなくてもよいことは言うまでもない。
また、画素回路１００として図９乃至図１４に示す構成を用いることができる。これらの回路においても、トランジスタ１０１のＶｔｈを取得することもできる。
図９に示す画素回路１００は、図１に示した画素回路１００のノード１４１とノード１４５の間にスイッチ１７１を設け、ノード１４４と配線１３２の間に容量素子１２３を設けた構成を有する。図９に示す画素回路１００でのＶｔｈの取得は以下のように行うことができる。まず、初期化動作として、スイッチ１１１及びスイッチ１１３をオフ状態とした後に、スイッチ１７１、スイッチ１１４及びスイッチ１１５をオン状態とする。なお、スイッチ１１３がオフ状態である場合には、スイッチ１１２は、オフ状態でもオン状態でもよい。ただし、スイッチ１１３がオン状態の場合には、スイッチ１１２は、オフ状態にしておくことが望ましい。また、スイッチ１１３は、オン状態でもよいが、スイッチ１１３をオン状態にすると、容量素子１２１の電荷が放電されるため、放電されないほうがよい場合には、スイッチ１１３はオフ状態にしておくことが望ましい。すると、ノード１４１及びノード１４５の電位がＶＤＤとなり、ノード１４４の電位がＶ２となる。この時、トランジスタ１０１はオン状態となるため、ノード１４５とノード１４４間に電流が流れるが、ノード１４４の電位は、Ｖ２のまま維持され、負荷１５０に電流は流れない。次に、Ｖｔｈ取得動作として、スイッチ１１５をオフ状態とする。すると、ノード１４１とノード１４４間の電位差が、Ｖｔｈに相当する電圧になるまでノード１４４の電位が上昇する。その後、スイッチ１１４をオフ状態とすることで、容量素子１２２にＶｔｈに相当する電圧が保持される。なお、Ｖｔｈの取得動作終了後は、スイッチ１７１をオフ状態とすることが好ましい。
また、図９に示す画素回路１００において、期間２０４で容量素子１２１の電圧と容量素子１２２の電圧を足し合わせた後に、スイッチ１１１、スイッチ１１２及びスイッチ１１４をオフ状態とし、スイッチ１１３及びスイッチ１７１をオン状態とする期間２０４１（図示せず）を設けてもよい。なお、期間２０４１において、スイッチ１１５はオン状態でもよいし、オフ状態でもよい。
期間２０４１では、期間２０４１の長さに応じてトランジスタ１０１のゲートとソースの間の電圧がｄＶｘだけ減少する。ｄＶｘは、期間２０４１の長さと、トランジスタの移動度などの電気特性に応じて変化する電位の変化量である。
期間２０４１の長さを適切に設定し、トランジスタ１０１のゲートとソースの間の電圧を所望の値にすることにより、画素間のトランジスタ１０１の移動度のばらつきを軽減し、トランジスタ１０１の移動度のばらつきによる表示品位の低下を抑制できる。また、容量素子１２３の容量値を調節することにより、ｄＶｘを変化させることができる。なお、図９では容量素子１２３の一方の端子を配線１３２に接続しているが、これに限定されない。容量素子１２３の一方の端子は、少なくとも期間２０４１中に任意の固定電位が供給される配線に接続されていればよい。例えば、配線１３４または配線１３５に接続してもよく、図示しない共通電位が供給される配線に接続してもよい。
なお、容量素子１２３は、図９以外の構成を有する画素回路１００に設けることも可能である。また、図９以外の構成を有する画素回路１００においても、期間２０４１を適用してトランジスタ１０１の移動度のばらつきを軽減することができる。
また、期間２０４１を適用しない場合であっても、画素回路１００に容量素子１２３を設けることができる。また、容量素子１２３を設けずに、期間２０４１を適用することも可能である。
図１０に示す画素回路１００は、図１に示した画素回路１００のノード１４１に、スイッチ１７１の一方の端子を接続した構成を有する。また、スイッチ１７１の他方の端子は回路１８６に接続する。回路１８６は、回路１８１乃至回路１８５と同様の構成を用いることができる。回路１８６は、スイッチ１７１を介してノード１４１にトランジスタ１０１をオン状態とする電位を供給する。図１０に示す画素回路１００でのＶｔｈの取得は、図９に示す画素回路１００と同様に行うことができる。なお、この場合、スイッチ１７１がオン状態のときのトランジスタ１０１のゲートの電位の大きさは、回路１８６を用いて、制御することができる。したがって、トランジスタ１０１のゲートの電位を低くすることによって、Ｖｔｈ取得動作時に、ノード１４１の電位が上がりすぎないように調整することができる。ノード１４１の電位が上がりすぎないため、負荷１５０に電流が流れにくくすることができる。または、トランジスタ１０１のゲートの電位の大きさを制御することができるため、トランジスタ１０１がノーマリオン（デプリーション型）のトランジスタであったとしても、正常に、Ｖｔｈを取得することが出来る。
図１１に示す画素回路１００は、図９に示した画素回路１００のノード１４５と配線１３１の間に、スイッチ１７２を設けた構成を有する。図１１に示す画素回路１００でのＶｔｈの取得は以下のように行うことができる。まず、初期化動作として、スイッチ１１１及びスイッチ１１３をオフ状態とした後に、スイッチ１７１、スイッチ１７２、スイッチ１１４及びスイッチ１１５をオン状態とする。なお、スイッチ１１３がオフ状態である場合には、スイッチ１１２は、オフ状態でもオン状態でもよい。ただし、スイッチ１１３がオン状態の場合には、スイッチ１１２は、オフ状態にしておくことが望ましい。また、スイッチ１１３は、オン状態でもよいが、スイッチ１１３をオン状態にすると、容量素子１２１の電荷が放電されるため、放電されないほうがよい場合には、スイッチ１１３はオフ状態にしておくことが望ましい。すると、ノード１４１及びノード１４５の電位がＶＤＤとなり、ノード１４４の電位がＶ２となる。この時、トランジスタ１０１はオン状態となるため、ノード１４５とノード１４４間に電流が流れるが、ノード１４４の電位は、Ｖ２のまま維持され、負荷１５０に電流は流れない。次に、Ｖｔｈ取得動作として、スイッチ１７２をオフ状態とする。すると、初期化動作時に容量素子１２２に蓄積された電荷が移動し、ノード１４１とノード１４４間の電位差が、Ｖｔｈに相当する電圧になるまでノード１４５の電位が低下する。その後、スイッチ１１４をオフ状態とすると、容量素子１２２にＶｔｈに相当する電圧が保持される。なお、Ｖｔｈの取得動作終了後は、スイッチ１７１をオフ状態とすることが好ましい。なお、Ｖｔｈ取得動作中は、スイッチ１１５はオン状態でもオフ状態でも構わない。ただし、スイッチ１１５がオン状態であるほうが、ノード１４４の電位が安定するため、好適である。
図１２に示す画素回路１００は、図９に示した画素回路１００のノード１４４と負荷１５０の間にスイッチ１７４を設けた構成を有する。図１２に示す画素回路１００でのＶｔｈの取得は、図９に示す画素回路１００の場合と同様に行うことができる。また、初期化動作及びＶｔｈ取得動作中にスイッチ１７４をオフ状態とすることで、前述した数式１の条件を満さなくても負荷１５０に不要な電流が流れることがないため、画素回路１００に適用する電位設定の自由度を高めることができる。
図１３に示す画素回路１００は、図１に示した画素回路１００のノード１４４と負荷１５０の間にスイッチ１７４を設けた構成を有する。図１３に示す画素回路１００でのＶｔｈの取得は、図１に示す画素回路１００の場合と同様に行うことができる。また、初期化動作及びＶｔｈ取得動作中にスイッチ１７４をオフ状態とすることで、前述した数式１の条件を満さなくても負荷１５０に不要な電流が流れることがないため、画素回路１００に適用する電位設定の自由度を高めることができる。または、スイッチ１７４をオフ状態とすることによって、トランジスタ１０１と負荷１５０とに電流が流れないようにすることができる。よって、負荷１５０に電流が流れないような期間を設ける場合には、スイッチ１７４を制御して、実現することが可能である。
図１４に示す画素回路１００は、図１３に示す画素回路１００から、スイッチ１１５を除去した構成を有する。図１４に示す画素回路１００でのＶｔｈの取得は、図１に示す画素回路１００の場合と同様に行うことができるが、スイッチ１１５の動作が無い点が異なる。図１４に示す画素回路１００でのＶｔｈの取得は、Ｖｔｈ取得動作中にスイッチ１７４をオフ状態とすることで実現できる。なお、Ｖｔｈ取得動作以外の動作期間ではスイッチ１７４をオン状態とするため、初期化動作時にノード１４４と配線１３２が導通し、負荷１５０に電流が流れる。すなわち、負荷１５０に発光素子を用いる場合は、初期化動作時に発光することになるが、初期化動作は非常に短時間で行われるため、実質的に表示品位の低下は生じない。
なお、図９乃至図１４に示す画素回路１００では、初期化動作及びＶｔｈ取得動作時において、スイッチ１１３がオフ状態の場合には、スイッチ１１２はオン状態でもオフ状態でも構わない。また、図９乃至図１４に示す画素回路１００では、Ｖｓｉｇの取得を、初期化動作及びＶｔｈ取得動作以外の動作期間で行うため、前述の数式２の条件を満さなくてもよい。よって、画素回路１００に適用する電位設定の自由度を高めることができる。また、スイッチ１１１がオフ状態のときに、初期化動作及びＶｔｈ取得動作を行うため、配線１３３の電位の状態によらずに、初期化動作及びＶｔｈ取得動作を行うことが出来る。したがって、初期化動作及びＶｔｈ取得動作の期間を、十分に長く確保することができる。また、図１２乃至図１４に示す画素回路１００では、ノード１４４と負荷１５０の間にスイッチ１７４を設けることにより、前述の数式３の条件を考慮する必要がない。よって、画素回路１００に適用する電位設定の自由度を高めることができる。
また、本実施の形態では、トランジスタ１０１にｎチャネル型のトランジスタを用いる例について説明したが、トランジスタ１０１にｐチャネル型トランジスタを用いてもよい。トランジスタ１０１にｐチャネル型のトランジスタを用いた場合の画素回路の一例を図１５に示す。トランジスタ１０１にｐチャネル型のトランジスタを用いる場合は、配線１３１に供給する電位をＶ２及びＶ３よりも低い電位、例えば電位ＶＳＳ（以下、単に「ＶＳＳ」ともいう）とする。また、負荷１５０が有する電極のうち、配線１３２に接続する電極を陽極とし、ノード１４４に接続する電極を陰極とする。また、数式１乃至数式３は、各数式の不等号の向きを逆にすることで、図１５に開示した構成例に適用することができる。
また、スイッチ１１１乃至スイッチ１１５を、ｐチャネル型のトランジスタとし、トランジスタ１０１をｎチャネル型のトランジスタとしてもよい。また、画素回路１００を構成する各スイッチの導電型を異ならせるように設ける構成とすることも可能である。例えば、スイッチ１１１をｐチャネル型のトランジスタで形成し、スイッチ１１２をｎチャネル型のトランジスタで形成し、スイッチ１１３をｐチャネル型トランジスタで形成し、スイッチ１１４をｎチャネル型のトランジスタで形成し、スイッチ１１５をｐチャネル型のトランジスタで形成することも可能である。
図１６に、図１に示した画素回路１００の配置例を示す。図１６では、画素回路１００（Ｒ）が赤（Ｒ）に対応した画素に相当し、画素回路１００（Ｇ）が緑（Ｇ）に対応した画素に相当し、画素回路１００（Ｂ）が青（Ｂ）に対応した画素に相当する。本発明の一態様では、画素回路１００（Ｒ）が有するトランジスタ１０１（Ｒ）と、画素回路１００（Ｇ）が有するトランジスタ１０１（Ｇ）と、画素回路１００（Ｂ）が有するトランジスタ１０１（Ｂ）との少なくとも一つにおいて、そのチャネル幅とチャネル長の比が他と異なっていても良い。上記構成により、画素回路１００（Ｒ）が有する負荷１５０（Ｒ）、画素回路１００（Ｇ）が有する負荷１５０（Ｇ）、画素回路１００（Ｂ）が有する負荷１５０（Ｂ）のそれぞれに供給される電流を異なる値に設定することができる。負荷１５０（Ｒ）、負荷１５０（Ｇ）、負荷１５０（Ｂ）としては、各色相に対応した発光素子を用いてもよい。
また、画素回路１００（Ｒ）は、配線１３１（Ｒ）、配線１３２（Ｒ）、配線１３３（Ｒ）、配線１３４（Ｒ）、及び配線１３５（Ｒ）に接続され、画素回路１００（Ｇ）は、配線１３１（Ｇ）、配線１３２（Ｇ）、配線１３３（Ｇ）、配線１３４（Ｇ）、及び配線１３５（Ｇ）に接続され、画素回路１００（Ｂ）は、配線１３１（Ｂ）、配線１３２（Ｂ）、配線１３３（Ｂ）、配線１３４（Ｂ）、及び配線１３５（Ｂ）に接続されている。
また、図１７（Ａ）に、図１６と異なる配置例を示す。図１７（Ａ）は、図１６において画素ごとに接続する配線１３１（Ｒ）、配線１３１（Ｇ）、及び配線１３１（Ｂ）を、共通の配線１３１とした例を示している。配線１３１は、配線１３３（Ｒ）、配線１３３（Ｇ）、及び配線１３３（Ｂ）と交差して配置される。
また、図１７（Ａ）では、図１６において画素ごとに接続する配線１３５（Ｒ）、配線１３５（Ｇ）、及び配線１３５（Ｂ）を、共通の配線１３５とした例を示している。また図１７（Ａ）では、図１６において画素ごとに接続する配線１３２（Ｒ）、配線１３２（Ｇ）、及び配線１３２（Ｂ）を、共通の配線１３２とした例を示している。また図１７（Ａ）では、図１６において画素ごとに接続する配線１３４（Ｒ）、配線１３４（Ｇ）、及び配線１３４（Ｂ）を、共通の配線１３４とした例を示している。
図１７（Ａ）に例示する構成を用いることで、配線が削減された分だけ、画素が設けられる領域における配線の占有面積を削減することができる。よって、高精細化が容易となり、表示品位の良い表示装置を実現することができる。また、半導体装置の集積化を容易とすることができる。また、配線が削減された分だけ周辺回路の削減も可能となるため、表示装置を構成する部品数を削減することができ、表示装置の生産性及び信頼性を向上させることができる。
また、図１７（Ｂ）は、図１７（Ａ）に示した画素回路１００に接続する配線１３４、及び配線１３５を省略し、配線１３４、及び配線１３５に接続していた端子を配線１３２に接続する構成例を示している。図１７（Ｂ）に例示する構成を用いることで、画素が設けられる領域における配線の占有面積をさらに小さくすることができる。
なお、図１６及び図１７に示した配線１３１乃至配線１３５の一部または全部は、交差して配置されてもよいし、並走して配置されてもよい。
なお、図１におけるスイッチ１１１、スイッチ１１２、スイッチ１１３、スイッチ１１４及びスイッチ１１５には、例えば、トランジスタを用いることができる。一例として、スイッチ１１１、スイッチ１１２、スイッチ１１３、スイッチ１１４及びスイッチ１１５に、ｎチャネル型のトランジスタを用いた場合の回路図について図１８に示す。なお、図１の構成と共通するところは共通の符号を用いてその説明を省略する。図１８のように、全て同じ極性のトランジスタを用いることによって、少ない工程数で半導体装置を製造することが可能となり、製造コストを低減することが出来る。なお、スイッチ１１１、スイッチ１１２、スイッチ１１３、スイッチ１１４及びスイッチ１１５の、少なくとも一つに、ｐチャネル型のトランジスタを適用することも可能である。
図１８において、トランジスタ１１１Ｔがスイッチ１１１に相当する。トランジスタ１１２Ｔがスイッチ１１２に相当する。トランジスタ１１３Ｔがスイッチ１１３に相当する。トランジスタ１１４Ｔがスイッチ１１４に相当する。トランジスタ１１５Ｔがスイッチ１１５に相当する。
トランジスタ１１１Ｔはゲートが配線１６１に接続され、第１端子が配線１３３に接続され、第２端子がノード１４１に接続されている。よって、配線１６１の電位がＨレベルのときにトランジスタ１１１Ｔは導通状態となり、配線１６１の電位がＬレベルのときにトランジスタ１１１Ｔは非導通状態となる。
また、トランジスタ１１２Ｔはゲートが配線１６２に接続され、第１端子が配線１３４に接続され、第２端子がノード１４２に接続されている。よって、配線１６２の電位がＨレベルのときにトランジスタ１１２Ｔは導通状態となり、配線１６２の電位がＬレベルのときにトランジスタ１１２Ｔは非導通状態となる。
また、トランジスタ１１３Ｔはゲートが配線１６３に接続され、第１端子がノード１４２に接続され、第２端子がノード１４３に接続されている。よって、配線１６３の電位がＨレベルのときにトランジスタ１１３Ｔは導通状態となり、配線１６３の電位がＬレベルのときにトランジスタ１１３Ｔは非導通状態となる。
また、トランジスタ１１４Ｔはゲートが配線１６４に接続され、第１端子がノード１４１に接続され、第２端子がノード１４３に接続されている。よって、配線１６４の電位がＨレベルのときにトランジスタ１１４Ｔは導通状態となり、配線１６４の電位がＬレベルのときにトランジスタ１１４Ｔは非導通状態となる。
また、トランジスタ１１５Ｔはゲートが配線１６５に接続され、第１端子が配線１３５に接続され、第２端子がノード１４４に接続されている。よって、配線１６５の電位がＨレベルのときにトランジスタ１１５Ｔは導通状態となり、配線１６５の電位がＬレベルのときにトランジスタ１１５Ｔは非導通状態となる。
なお、一例として、配線１６１は、回路１８６Ａに接続され、配線１６２は、回路１８６Ｂに接続され、配線１６３は、回路１８６Ｃに接続され、配線１６４は、回路１８６Ｄに接続され、配線１６５は、回路１８６Ｅに接続される。回路１８６Ａ乃至回路１８６Ｅは、一例としては、少なくとも、ＨレベルまたはＬレベルの信号を供給する機能を有している。なお、回路１８６Ａ乃至回路１８６Ｅは、それぞれ、別々の回路でもよいし、幾つかがまとまって１つの回路となっていてもよい。回路１８６Ａ乃至回路１８６Ｅの例としては、ゲートドライバ（走査線駆動回路）などがある。したがって、配線１６１は、ＨレベルまたはＬレベルの信号を、伝えることが出来る機能、または、供給することが出来る機能を有している。または、配線１６１は、スイッチ１１１又はトランジスタ１１１Ｔの導通状態を制御することが出来る機能を有している。配線１６２は、スイッチ１１２又はトランジスタ１１２Ｔの導通状態を制御することが出来る機能を有している。配線１６３は、スイッチ１１３又はトランジスタ１１３Ｔの導通状態を制御することが出来る機能を有している。配線１６４は、スイッチ１１４又はトランジスタ１１４Ｔの導通状態を制御することが出来る機能を有している。配線１６５は、スイッチ１１５又はトランジスタ１１５Ｔの導通状態を制御することが出来る機能を有している。
なお、配線１６１、配線１６２、配線１６３、配線１６４、配線１６５は、それぞれ、別々の配線として構成させることが出来る。ただし、本発明の実施形態の一態様は、これに限定されず、複数本の配線を１本の配線にまとめることが可能である。そのため、少ない配線数で回路を構成することが出来る。
なお、トランジスタ１０１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル長またはゲート長を、トランジスタ１１１Ｔ、トランジスタ１１２Ｔ、トランジスタ１１３Ｔ、トランジスタ１１４Ｔ、トランジスタ１１５Ｔよりも長くすることが望ましい。チャネル長またはゲート長を長くすることにより、飽和領域での特性がフラットになり、キンク効果を低減することが出来る。ただし、本発明の実施形態の一態様は、これに限定されない。
なお、トランジスタ１０１は、電流を流すときには、飽和領域で動作する場合が多い。よって、チャネル幅またはゲート幅を、トランジスタ１１１Ｔ、トランジスタ１１２Ｔ、トランジスタ１１３Ｔ、トランジスタ１１４Ｔ、トランジスタ１１５Ｔのいずれか、または全てよりも長くすることが望ましい。チャネル幅またはゲート幅を長くすることにより、飽和領域においても、多くの電流を流すことが出来る。ただし、本発明の実施形態の一態様は、これに限定されず、トランジスタ１０１のチャネル幅またはゲート幅は、トランジスタ１１１Ｔ、トランジスタ１１２Ｔ、トランジスタ１１３Ｔ、トランジスタ１１４Ｔ、トランジスタ１１５Ｔのいずれか、または全てと同じでもよいし、短くてもよい。
なお、図１８で示した画素回路１００を適用した表示装置の構成例を、図１９のブロック図に示す。
表示装置は、例えば、信号線駆動回路３０１、走査線駆動回路３０２Ａ、走査線駆動回路３０２Ｂ、走査線駆動回路３０２Ｃ、走査線駆動回路３０２Ｄ、走査線駆動回路３０２Ｅ、電位供給回路３０３、電位供給回路３０４、電位供給回路３０５、電位供給回路３０６、および画素領域３１０を有する。画素領域３１０には、信号線駆動回路３０１から列方向に伸張して配置された複数の信号線Ｓ１乃至Ｓｎが設けられている。また画素領域３１０には、走査線駆動回路３０２Ａから行方向に伸張して配置された複数の走査線Ｇａ１乃至Ｇａｍが設けられている。また画素領域３１０には、走査線駆動回路３０２Ｂから行方向に伸張して配置された複数の走査線Ｇｂ１乃至Ｇｂｍが設けられている。また画素領域３１０には、走査線駆動回路３０２Ｃから行方向に伸張して配置された複数の走査線Ｇｃ１乃至Ｇｃｍが設けられている。また画素領域３１０には、走査線駆動回路３０２Ｄから行方向に伸張して配置された複数の走査線Ｇｄ１乃至Ｇｄｍが設けられている。また画素領域３１０には、走査線駆動回路３０２Ｅから行方向に伸張して配置された複数の走査線Ｇｅ１乃至Ｇｅｍが設けられている。
また画素領域３１０には、電位供給回路３０３から列方向に伸張して配置された複数の配線Ｂａ１乃至Ｂａｎが設けられている。また画素領域３１０には、電位供給回路３０４から列方向に伸張して配置された複数の配線Ｂｂ１乃至Ｂｂｎが設けられている。また画素領域３１０には、電位供給回路３０５から列方向に伸張して配置された複数の配線Ｐ１乃至Ｐｎが設けられている。また画素領域３１０には、電位供給回路３０６から列方向に伸張して配置された複数の配線Ｌ１乃至Ｌｎが設けられている。
また画素領域３１０には、マトリクスに配置された複数の画素回路１００が設けられている。そして、各画素回路１００は、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、走査線Ｇａｉ（走査線Ｇａ１〜Ｇａｍのうちいずれか一）、走査線Ｇｂｉ（走査線Ｇｂ１〜Ｇｂｍのうちいずれか一）、走査線Ｇｃｉ（走査線Ｇｃ１〜Ｇｃｍのうちいずれか一）、走査線Ｇｄｉ（走査線Ｇｄ１〜Ｇｄｍのうちいずれか一）、走査線Ｇｅｉ（走査線Ｇｅ１〜Ｇｅｍのうちいずれか一）、配線Ｂａｊ（配線Ｂａ１〜Ｂａｎのうちいずれか一）、配線Ｂｂｊ（配線Ｂｂ１〜Ｂｂｎのうちいずれか一）、配線Ｐｊ（配線Ｐ１〜Ｐｎのうちいずれか一）、及び配線Ｌｊ（配線Ｌ１〜Ｌｎのうちいずれか一）と接続されている。
なお、走査線Ｇａｉは図１８の配線１６１に相当する。走査線Ｇｂｊは図１８の配線１６２に相当する。走査線Ｇｃｊは図１８の配線１６３に相当する。走査線Ｇｄｊは図１８の配線１６４に相当する。走査線Ｇｅｊは図１８の配線１６５に相当する。信号線Ｓｊは図１８の配線１３３に相当する。配線Ｐｊは図１８の配線１３１に相当する。配線Ｌｊは図１８の配線１３２に相当する。
なお、配線Ｐｊは、隣接する左右の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。または、配線Ｌｊは、隣接する左右の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。
なお、配線Ｐｊは、行方向に伸張して、走査線Ｇａｉなどと平行に配置することも可能である。その場合、配線Ｐｊは、隣接する上下の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。または、配線Ｌｊは、行方向に伸張して、走査線Ｇａｉなどと平行に配置することも可能である。その場合、配線Ｌｊは、隣接する上下の画素でまとめて、例えば、２画素につき１本にして、本数を減らすことも可能である。
図２０は、図１８に示した画素回路１００に接続する配線１３５を省略し、トランジスタ１１２Ｔの第１端子と、トランジスタ１１５Ｔの第１端子を配線１３４に接続した構成例を示している。このような構成とすることで、配線１３５が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができる。また、回路１８５を不要とすることで、表示装置を構成する部品数を削減することができるため、表示装置の生産性及び信頼性を向上させることができる。
図４５は、図１８に示した画素回路１００に接続する配線１６２を省略し、トランジスタ１１２Ｔのゲートを配線１６１に接続する構成例を示している。このような構成とすることで、配線１６２が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができる。また、回路１８６Ｂを不要とすることで、表示装置を構成する部品数を削減することができるため、表示装置の生産性及び信頼性を向上させることができる。
図４６は、図１８に示した画素回路１００が有するトランジスタ１１４Ｔをｐチャネル型のトランジスタとし、画素回路１００に接続する配線１６４を省略し、トランジスタ１１４Ｔのゲートを配線１６３に接続する構成例を示している。このような構成とすることで、配線１６４が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができる。また、回路１８６Ｄを不要とすることで、表示装置を構成する部品数を削減することができるため、表示装置の生産性及び信頼性を向上させることができる。
図４７は、図１８に示した画素回路１００が有するトランジスタ１１１Ｔ、トランジスタ１１２Ｔ、トランジスタ１１３Ｔをｐチャネル型のトランジスタとし、画素回路１００に接続する配線１６２、配線１６４を省略し、トランジスタ１１２Ｔのゲートを配線１６１に接続し、トランジスタ１１４Ｔのゲートを配線１６３に接続する構成例を示している。このような構成とすることで、配線１６２、配線１６４が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができる。また、回路１８６Ｂ、回路１８６Ｄを不要とすることで、表示装置を構成する部品数を削減することができるため、表示装置の生産性及び信頼性を向上させることができる。
図４８は、図１８に示した画素回路１００に接続する配線１３４、配線１３５を省略し、トランジスタ１１２Ｔの第１端子をノード１４６に接続し、トランジスタ１１５Ｔの第１端子をノード１４７に接続する構成例を示している。また、ノード１４６、ノード１４７は、当該画素回路１００とは異なる行のトランジスタの導通を制御する配線１６１乃至配線１６５のいずれかに接続する。このような構成とすることで、配線１３４、配線１３５が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができる。また、回路１８４、回路１８５を不要とすることで、表示装置を構成する部品数を削減することができるため、表示装置の生産性及び信頼性を向上させることができる。
図４９は、図９に示した画素回路１００のスイッチ１７１に、ｎチャネル型のトランジスタを用いる場合の構成例を示している。なお、他の図面を用いて説明する構成と共通する構成は、その説明を省略する。図４９において、トランジスタ１７１Ｔが図９中のスイッチ１７１に相当する。トランジスタ１７１Ｔのゲートは、配線１６６に接続され、ソースまたはドレインの一方はノード１４１に接続され、ソースまたはドレインの他方はノード１４５に接続されている。また、配線１６６は回路１８６Ｆに接続される。回路１８６Ｆは、回路１８６Ａ乃至回路１８６Ｅと同様の機能を有する。例えば、回路１８６Ｆは、配線１６６に少なくとも、ＨレベルまたはＬレベルの信号を供給する機能を有している。また、配線１６６は、スイッチ１７１又はトランジスタ１７１Ｔの導通状態を制御することが出来る機能を有している。
図５０は、図４９に示した画素回路１００に接続する配線１６６を省略し、画素回路１００が有するトランジスタ１７１Ｔのゲートを配線１６４に接続する構成例を示している。このような構成とすることで、配線１６６が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができる。また、回路１８６Ｆを不要とすることで、表示装置を構成する部品数を削減することができるため、表示装置の生産性及び信頼性を向上させることができる。また、トランジスタ１７１Ｔのゲートを、一行前の配線１６１または配線１６２に接続してもよい。
図５１は、図４９に示した画素回路１００が有するトランジスタ１７１Ｔのソースまたはドレインの他方を回路１８７に接続する構成例を示している。回路１８７の例としては、電源回路、増幅回路などがある。また、回路１８７は一定の電位のみを出力する回路に限定されず、一定ではない電位、例えば、パルス信号を出力する回路としてもよい。その場合の回路１８７の例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
図５２は、図１１に示した画素回路１００のスイッチ１７２に、ｎチャネル型のトランジスタを用いる場合の構成例を示している。なお、他の図面を用いて説明する構成と共通する構成は、その説明を省略する。図５２において、トランジスタ１７２Ｔが図１１中のスイッチ１７２に相当する。トランジスタ１７２Ｔのゲートは、配線１６７に接続され、ソースまたはドレインの一方はノード１４５に接続され、ソースまたはドレインの他方は配線１３１に接続されている。また、配線１６７は回路１８６Ｇに接続される。回路１８６Ｇは、回路１８６Ａ乃至回路１８６Ｆと同様の機能を有する。例えば、回路１８６Ｇは、配線１６７に少なくとも、ＨレベルまたはＬレベルの信号を供給する機能を有している。また、配線１６７は、スイッチ１７２又はトランジスタ１７２Ｔの導通状態を制御することが出来る機能を有している。
図５３は、図１３に示した画素回路１００のスイッチ１７４に、ｎチャネル型のトランジスタを用いる場合の構成例を示している。なお、他の図面を用いて説明する構成と共通する構成は、その説明を省略する。図５３において、トランジスタ１７４Ｔがスイッチ１７４に相当する。トランジスタ１７４Ｔのゲートは、配線１６６に接続され、ソースまたはドレインの一方は負荷１５０に接続され、ソースまたはドレインの他方はノード１４４に接続されている。
なお、本実施の形態において、トランジスタのしきい値電圧などのばらつきを補正するような動作を行ったが、本発明の一態様は、これに限定されない。例えば、しきい値電圧のばらつきを補正するような動作を行わずに、負荷１５０に電流を供給して動作させることも可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また、置き換えて実施することができる。
（実施の形態２）
本実施の形態においては、上記実施の形態で説明した画素回路を、負荷に電流を流すための電流源として表示装置の信号線駆動回路の一部に用いる構成例について、図２１乃至図２４を用いて説明する。
図２１に示す表示装置５１は、画素領域５２、ゲート線駆動回路５３、信号線駆動回路５４を有している。ゲート線駆動回路５３は、画素領域５２に選択信号を順次出力する。信号線駆動回路５４は、画素領域５２にビデオ信号を順次出力する。画素領域５２は、複数の画素を有し、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路５４から画素領域５２へ入力するビデオ信号は、電流である。つまり、各画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路５４から入力されるビデオ信号（電流）によって、状態を変化させる。画素に配置する表示素子の例としては、ＥＬ素子、ＦＥＤ（フィールドエミッションディスプレイ）で用いる素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）などがあげられる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、ゲート線駆動回路５３や信号線駆動回路５４は、複数配置されていてもよい。
信号線駆動回路５４は、構成を複数の部分に分けられる。大まかには、一例として、シフトレジスタ５５、第１ラッチ回路５６（ＬＡＴ１）、第２ラッチ回路５７（ＬＡＴ２）、デジタル・アナログ変換回路５８に分けられる。デジタル・アナログ変換回路５８には、電圧を電流に変換する機能も有しており、ガンマ補正を行う機能も有していてもよい。つまり、デジタル・アナログ変換回路５８には、画素に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、該電流源回路として上記実施の形態で説明した画素回路を適用することが出来る。
信号線駆動回路５４の動作を簡単に説明する。シフトレジスタ５５は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ５５より出力されたサンプリングパルスは、第１ラッチ回路５６（ＬＡＴ１）に入力される。第１ラッチ回路５６（ＬＡＴ１）には、ビデオ信号線より、ビデオ信号ＶＳが入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。なお、デジタル・アナログ変換回路５８を配置している場合は、ビデオ信号はデジタル値である。また、この段階でのビデオ信号は、電圧であることが多い。
ただし、第１ラッチ回路５６や第２ラッチ回路５７が、アナログ値を保存できる回路である場合は、デジタル・アナログ変換回路５８は省略できる場合が多い。その場合、ビデオ信号は、電流であることも多い。また、画素領域５２に出力するデータが２値、つまり、デジタル値である場合は、デジタル・アナログ変換回路５８は省略できる場合が多い。
第１ラッチ回路５６（ＬＡＴ１）において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線よりラッチパルスＬＰ（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１ラッチ回路５６（ＬＡＴ１）に保持されていたビデオ信号は、一斉に第２ラッチ回路５７（ＬＡＴ２）に転送される。その後、第２ラッチ回路５７（ＬＡＴ２）に保持されたビデオ信号は、１行分が同時に、デジタル・アナログ変換回路５８へと入力される。そして、デジタル・アナログ変換回路５８から出力される信号は、画素領域５２へ入力される。
第２ラッチ回路５７（ＬＡＴ２）に保持されたビデオ信号がデジタル・アナログ変換回路５８に入力され、そして、画素領域５２に入力されている間、シフトレジスタ５５においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
なお、デジタル・アナログ変換回路５８が有している電流源回路が、設定動作と出力動作とを行うような回路である場合、電流源回路に、電流を流す回路が必要となる。そのような場合、リファレンス用電流源回路５９が配置されている。
なお、信号線駆動回路やその一部は、画素領域５２と同一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。その場合、ＩＣチップと基板にはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板などを用いて接続される。
なお、表示装置や信号線駆動回路などの構成は、図２１に限定されない。
例えば、第１ラッチ回路５６や第２ラッチ回路５７が、アナログ値を保存できる回路である場合、図２２に示すように、リファレンス用電流源回路６０から第１ラッチ回路５６（ＬＡＴ１）に、ビデオ信号ＶＳ（アナログ電流）が入力されることもある。また、図２２において、第２ラッチ回路５７が存在しない場合もある。
次いで信号線駆動回路５４に上記実施の形態で説明した画素回路を電流源回路として適用する際の具体的な構成について説明する。
まず、信号線駆動回路に適用する電流源回路の回路構成の一例を図２３に示す。図２３に示す回路１９０は、実施の形態１で図１を用いて説明した画素回路１００とほぼ同様の構成を有する。なお、画素回路１００の構成と共通するところは共通の符号を用いてその説明を省略する。図２３に示す回路１９０は、回路１８３から供給される電位Ｖｓｉｇに応じて、トランジスタ１０１のしきい値電圧のばらつきが低減された電流を出力することができる。
なお回路１９０で設定されるしきい値電圧のばらつきが低減された電流は、負荷１７と回路１９０の間に設けられるスイッチ７０による導通状態または非導通状態の制御により、負荷１７への電流の供給が制御される構成とする。この場合、例えば複数の回路１９０と複数のスイッチ７０を配置し、複数のスイッチ７０による制御により負荷１７に流す電流量を制御することも可能である。
例えば、図２４に示すように、複数の回路１９０として回路１９０＿１乃至回路１９０＿３を設け、また、複数のスイッチ７０としてスイッチ７０＿１、スイッチ７０＿２、及びスイッチ７０＿３を設け、スイッチ７０＿１、スイッチ７０＿２、及びスイッチ７０＿３を制御することにより負荷１７に流す電流量を切り替える構成とすることができる。また、回路１９０＿１、回路１９０＿２、及び回路１９０＿３で流す電流量を異ならせるまたは同じにするように回路１８３により電位Ｖｓｉｇを設定し、さらに、スイッチの導通状態に応じて負荷１７に流れる電流量を制御する構成としてもよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また、置き換えて実施することができる。
（実施の形態３）
本実施の形態では、図１８に示した画素回路の構成例について図２５乃至図３４を用いて説明する。
図２５は、図１８に示した画素回路に対応する構成の上面図である。また、図２６（Ａ）は、図２５における２点鎖線Ａ１−Ａ２で示した部位の断面図であり、図２６（Ｂ）は、図２５における２点鎖線Ｂ１−Ｂ２で示した部位の断面図である。
図２５では、図１８に対応する構成として、トランジスタ１０１、トランジスタ１１１Ｔ、トランジスタ１１２Ｔ、トランジスタ１１３Ｔ、トランジスタ１１４Ｔ、トランジスタ１１５Ｔ、負荷１５０（一方の電極のみ図示）、容量素子１２１、容量素子１２２、配線１０９、配線１６１、配線１６２、配線１６３、配線１６４、配線１６５、配線１３２、配線１３４、及び配線１３５を示している。なお、本実施の形態では、負荷１５０として発光素子（ＥＬ素子など）を用いる例について説明する。
また、図２５に示す各構成は、導電層８５１、半導体層８５２、導電層８５３、導電層８５４、導電層８５５、コンタクトホール８５６、コンタクトホール８５８によって形成される。なお、本実施の形態で用いる上面図では、基板及び絶縁層の記載を省略している。
導電層８５１は、ゲート電極、又は走査線として機能する領域を有する。導電層８５１はトランジスタ等の各素子を形成する基板上に設けられる。
基板に使用することができる基板に大きな制限はないが、ガラス基板を用いることが好ましい。なお、基板の例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお基板と導電層８５１との間に下地となる絶縁層を設ける構成としてもよい。なお下地となる絶縁層は、窒化シリコン、酸化シリコン、窒化酸化シリコン、又は酸化窒化シリコン、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、又は酸化窒化アルミニウムから選ばれた材料を、単層でまたは積層して形成することが好ましい。これらの材料を用いて下地となる絶縁層を形成することで、基板からの不純物元素の拡散を防止することができる。
なお、本明細書中において、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
導電層８５１の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、銅（Ｃｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
半導体層８５２は、トランジスタのチャネルが形成される領域を有する。
半導体層８５２は、非晶質（アモルファス）シリコンを含んでいてもよい。半導体層８５２は、多結晶シリコンを含んでいてもよい。または、半導体層８５２は、有機半導体、酸化物半導体などを含んでいてもよい。
導電層８５３は、配線、トランジスタのソース又はドレインとして機能する領域を有する。
導電層８５３としては、例えば、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｍｇ、Ｃｕから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
また、導電層８５３としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電層８５５は、負荷１５０（本実施の形態では発光素子）の一方の電極として機能する領域を有する。導電層８５５は、負荷１５０が発する光を対向基板側より取り出す場合には光を反射する機能を有する材料を用いて形成し、発光素子が発する光を素子基板側より取り出す場合には光を透過する機能を有する材料を用いて形成する。
コンタクトホール８５６は、導電層８５１と導電層８５３とを接続する機能を有する。導電層８５１と導電層８５３との間に、ゲート絶縁層として機能する絶縁層４０１を有する。
絶縁層４０１は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムを単層で又は積層して形成することができる。
コンタクトホール８５８は、導電層８５３と導電層８５５とを接続する機能を有する。導電層８５３と導電層８５５との間には表面の平坦性を付与する絶縁層４０３を有する。表面の平坦性を付与する絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。
また、導電層８５３と導電層８５５との間に、パッシベーション層として機能する絶縁層４０２を設けてもよい。パッシベーション層としては、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁物を用いることができる。また、図２６（Ａ）に示すように、導電層８５３と導電層８５５との間に、パッシベーション層として機能する絶縁層４０２と、表面の平坦性を付与する絶縁層４０３とを積層して設けてもよい。
次に、図２６（Ａ）及び図２６（Ｂ）を用いて、図２５に示した上面図におけるトランジスタ１０１と容量素子１２１の断面構成について説明する。
図２５及び図２６（Ａ）では、トランジスタ１０１としてボトムゲート型のトランジスタを用いる例を示している。図２５及び図２６（Ａ）に例示するボトムゲート型のトランジスタ１０１は、逆スタガ型のトランジスタともいう。なお、トランジスタの構造は特に限定されず、例えば、トップゲート型又はボトムゲート型の、スタガ型やプレーナ型などを用いることができる。また、トランジスタは半導体層中にチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル形成領域の上層及び下層に、それぞれゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図２６（Ａ）に示すトランジスタ１０１は、基板４００上に、ゲートとなる導電層８５１、ゲート絶縁層として機能する絶縁層４０１、半導体層８５２、ソース及びドレインとなる導電層８５３を含む。また、トランジスタ１０１を覆い、パッシベーション層として機能する絶縁層４０２が設けられている。また、絶縁層４０２上に、表面の平坦性を付与する絶縁層４０３が設けられている。
また図２６（Ｂ）に示す容量素子１２１の断面図は、基板４００上に、一方の電極となる導電層８５１、絶縁層４０１、半導体層８５２、他方の電極となる導電層８５３を含む。また、容量素子１２１を覆い、パッシベーション層として機能する絶縁層４０２が設けられている。また絶縁層４０２上に、表面の平坦性を付与する絶縁層４０３が設けられている。
なお、表示装置に適用しうる画素の構成は、図２５の上面図に示す構成に限定されず、他の構成とすることも可能である。
図２５と異なる構成を有する画素の上面図を図２７に示す。図２７が図２５と異なる点として、回路を電流源として機能させることができるトランジスタ１０１のトランジスタサイズが、スイッチとして機能するトランジスタのトランジスタサイズより大きい点がある。当該構成とすることにより、回路を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができる。
また、図２５及び図２７と異なる構成を有する画素の上面図を、図２８及び図２９に示す。図２８及び図２９が、図２５及び図２７と異なる点として、トランジスタ１０１の一方の端子となる電極を環囲するように、他方の端子となる電極の形状がＵ字状になっている点がある。当該構成とすることにより、トランジスタの占有面積が小さくてもチャネル幅を長く設定することが可能であるため、回路を電流源として機能させることができるトランジスタ１０１が流すことのできる電流量を増やすことができる。また、トランジスタ１０１の一方の端子となる電極側に生じる寄生容量よりも、他方の端子となるＵ字状の電極側に生じる寄生容量を大きくすることが出来る。
なお、上述の図１８で説明した画素回路は、負荷１５０として異なる色を発光する発光素子の画素を並置した場合に、各色で回路を電流源として機能させることができるトランジスタ１０１または容量素子１２２の大きさを異ならせる構成としてもよい。各色で回路を電流源として機能させることができるトランジスタ１０１の大きさを異ならせた画素回路の構成例を、図３０の上面図に示す。図３０において、トランジスタ１０１Ｒは、赤色の発光を行う負荷１５０を有する画素における、回路を電流源として機能させることができるトランジスタである。また図３０において、トランジスタ１０１Ｇは、緑色の発光を行う負荷１５０を有する画素における、回路を電流源として機能させることができるトランジスタである。また図３０において、トランジスタ１０１Ｂは、青色の発光を行う負荷１５０を有する画素における、回路を電流源として機能させることができるトランジスタである。また図３０において、容量素子１２２Ｒは、赤色の発光を行う負荷１５０を有する画素における、容量素子である。また図３０において、容量素子１２２Ｇは、緑色の発光を行う負荷１５０を有する画素における、容量素子である。また図３０において、容量素子１２２Ｂは、青色の発光を行う負荷１５０を有する画素における、容量素子である。当該構成とすることにより、各色の負荷１５０に適切な量の電流を供給することができる。
なお、上述の図１８で説明した画素回路は、異なる色を発光する負荷１５０の画素を並置した場合において、各色で電源線として機能する配線１３１の太さを異ならせる構成としてもよい。各色で電源線として機能する配線１３１の幅を異ならせた、上面図の構成を図３１に示す。図３１において、配線１３１Ｒは、赤色の発光を行う負荷１５０に電流を供給するための配線に対応する。また図３１において、配線１３１Ｇは、緑色の発光を行う負荷１５０に電流を供給するための配線に対応する。また図３１において、配線１３１Ｂは、青色の発光を行う負荷１５０に電流を供給するための配線に対応する。当該構成とすることにより、各色の負荷１５０に適切な量の電流を供給することができる。
また上述の図１８で説明した画素回路は、異なる色を発光する負荷１５０の画素を並置した場合において、各色で負荷１５０の電極面積を異ならせる構成としてもよい。各色で負荷１５０の電極面積を異ならせた上面図の構成を図３１に併せて示す。図３１において、負荷１５０Ｒは、赤色の発光を行う発光素子に対応する。また図３１において、負荷１５０Ｇは、緑色の発光を行う発光素子に対応する。また図３１において、負荷１５０Ｂは、青色の発光を行う発光素子に対応する。当該構成とすることにより、各色の輝度のバランスを調整することができる。
なお上述した上面図では、各トランジスタを逆スタガ型のトランジスタとして示したが、各トランジスタをトップゲート型のトランジスタとしてもよい。図３２に画素回路を構成する各トランジスタをトップゲート型とした場合の上面図を示す。図３３（Ａ）は、図３２における２点鎖線Ｃ１−Ｃ２で示した部位の断面図であり、図３３（Ｂ）は、図３２における２点鎖線Ｄ１−Ｄ２で示した部位の断面図である。なお、トランジスタの構成以外について図３２と図２５を比較すると、図３２は図２５に比べてコンタクトホール８５９が増えている。
コンタクトホール８５９は、絶縁層４０１と絶縁層４１２中に形成され、半導体層８５２と導電層８５３とを接続する機能を有する。
なお図３２に示すように画素回路を構成するトランジスタをトップゲート型とした場合、半導体層を非晶質シリコンまたは多結晶シリコンとする構成とすることが好ましい。当該構成とすることにより半導体層にリンまたはボロン等の不純物元素を導入して導電性を高めることでトランジスタ間の配線として用いることができる。
ここで図３３を用いて、図３２で説明した上面図におけるトランジスタ１０１と容量素子１２１の断面図の構成について説明する。
図３３（Ａ）は、トランジスタ１０１に適用可能なトップゲート型のトランジスタの断面構成の一例を示している。図３３（Ｂ）は、容量素子１２１に適用可能な断面構成の一例を示している。
図３２及び図３３（Ａ）に例示するトップゲート型のトランジスタ１０１は、プレーナ型のトランジスタともいう。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図３３（Ａ）に示すトランジスタ１０１の断面図は、基板４００上に、不純物が導入されて導電性が向上した不純物領域８５２ｎを有する半導体層８５２、ゲート絶縁層として機能する絶縁層４０１、ゲートとなる導電層８５１、層間絶縁層として機能する絶縁層４１２、ソース及びドレインとなる導電層８５３を含む。また、絶縁層４１２及び導電層８５３を覆い、表面の平坦性を付与する絶縁層４１３が設けられている。
また図３３（Ｂ）に示す容量素子１２１の断面図は、基板４００上に、絶縁層４０１、一方の電極となる導電層８５１、絶縁層４１２、他方の電極となる導電層８５３を含む。また、絶縁層４１２及び導電層８５３を覆い、表面の平坦性を付与する絶縁層４１３が設けられている。
図３４に、リンまたはボロン等の不純物元素を導入するなどして導電性を高めた半導体層を配線として利用する構成の上面図を示す。なお図３４においては、導電性を高めた導電層を半導体層８６０で表している。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また、置き換えて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で図１８を用いて説明した表示装置の画素回路を構成する各トランジスタに、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを適用した回路構成について述べる。
図３５に示す画素回路６００は、図１８に示す画素回路１００が有するトランジスタに、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを適用した構成を有している。図３５におけるトランジスタ６０１、トランジスタ６１１Ｔ乃至トランジスタ６１５Ｔは、それぞれ図１８におけるトランジスタ１０１、トランジスタ１１１Ｔ乃至トランジスタ１１５Ｔに対応する。チャネルが形成される半導体層に酸化物半導体を用いることで、トランジスタのオフ電流を低減することできる。従って誤動作の少ない回路構成とすることができる。
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
次いで、チャネルが形成される半導体層に用いる酸化物半導体について以下に説明する。
酸化物半導体としては、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体や、Ｉｎ−Ｇａ系酸化物半導体、一元系金属の酸化物であるＩｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。また例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、ＩＧＺＯと呼ぶことができる。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体をスパッタリング法によって形成する場合、ターゲットの組成は、原子数比でＩｎ：Ｓｎ：Ｚｎが、１：２：２、２：１：３、１：１：１、または２０：４５：３５などを用いる。
また、Ｉｎ−Ｚｎ系酸化物半導体をスパッタリング法によって形成する場合、ターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、ターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体をスパッタリング法によって形成する場合、ターゲットの組成は、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２とすることができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
なお、酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図３６乃至図３９を用いて詳細に説明する。なお、特に断りがない限り、図３６乃至図３９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図３６において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図３６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図３６（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図３６（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図３６（Ａ）に示す小グループは電荷が０である。
図３６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図３６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図３６（Ｂ）に示す構造をとりうる。図３６（Ｂ）に示す小グループは電荷が０である。
図３６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図３６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図３６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図３６（Ｃ）に示す小グループは電荷が０である。
図３６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図３６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図３６（Ｄ）に示す小グループは電荷が＋１となる。
図３６（Ｅ）に、２個のＺｎを含む小グループを示す。図３６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図３６（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図３６（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図３６（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図３６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図３７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図３７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図３７（Ｃ）は、図３７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図３７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図３７（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図３７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図３７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図３６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図３７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図３８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
図３８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図３８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図３８（Ｃ）は、図３８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図３８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図３８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図３９（Ａ）に示す結晶構造を取りうる。なお、図３９（Ａ）に示す結晶構造において、図３６（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図３９（Ｂ）に示す結晶構造を取りうる。なお、図３９（Ｂ）に示す結晶構造において、図３６（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ＣＡＡＣ−ＯＳを含む膜（以下、「ＣＡＡＣ−ＯＳ膜」ともいう）は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、スパッタリング用ターゲットの結晶状態が基板に転写され、基板上にＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物濃度を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定の比率で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定の比率は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
なお、スパッタリング等で成膜された酸化物半導体中には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。本発明の一態様では、酸化物半導体（または、酸化物半導体によって形成された半導体層）中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体に加熱処理を施す。
酸化物半導体に加熱処理を施すことで、酸化物半導体中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
こうして酸化物半導体中の水分又は水素を脱離させた後、酸素を添加する。こうして、酸化物半導体中等における酸素欠陥を低減し、酸化物半導体をｉ型化又はｉ型に限りなく近くすることができる。
酸素の添加は、例えば、酸化物半導体に接して化学量論的組成より酸素が多い領域を有する絶縁膜を形成し、その後加熱することによって行うことができる。こうして、絶縁膜中の過剰な酸素を酸化物半導体に供給して、酸化物半導体を酸素を過剰に含む状態とすることができる。過剰に含まれる酸素は、例えば、酸化物半導体を構成する結晶の格子間に存在する。
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体を挟む構成とすることで、上記効果をより高めることができる。
ここで、化学量論的組成より酸素が多い領域を有する絶縁膜は、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。なお、当該絶縁膜は、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜に水素が含まれると、その水素が酸化物半導体へ侵入し、又は水素が酸化物半導体中の酸素を引き抜き、酸化物半導体が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、絶縁膜には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、酸化物半導体と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体内や他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体に接するのを防ぐことができる。
また、酸化物半導体中の水分又は水素を脱離させた後の酸素添加は、酸素雰囲気下で酸化物半導体に加熱処理を施すことによっておこなってもよい。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、酸化物半導体中の水分又は水素を脱離させた後の酸素添加は、イオン注入法又はイオンドーピング法などを用い行ってもよい。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体に添加すれば良い。
このように形成した酸化物半導体層をトランジスタの半導体層として用いることができる。こうして、オフ電流を著しく低減したトランジスタが得られる。
またはトランジスタ６０１の半導体層は、微結晶シリコンを含んでいてもよい。微結晶シリコンとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶シリコンは、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下、さらに好ましくは２５ｎｍ以上３３ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。
またはトランジスタ６０１の半導体層は、非晶質（アモルファス）シリコンを含んでいてもよい。またはトランジスタ６０１の半導体層は、多結晶シリコンを含んでいてもよい。またはトランジスタ６０１の半導体層は、有機半導体、カーボンナノチューブなどを含んでいてもよい。
なお、トランジスタ６０１の半導体層を、複数の酸化物半導体が積層された構造としてもよい。例えば、半導体層を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、半導体層の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、トランジスタとしてボトムゲート構造のチャネルエッチング型のトランジスタを用いる場合、バックチャネル側に非晶質酸化物半導体を用いると、ソース電極及びドレイン電極形成時のエッチング処理により酸素欠損が生じ、ｎ型化されやすい。このため、チャネルエッチング型のトランジスタを用いる場合は、バックチャネル側の酸化物半導体層に結晶性を有する酸化物半導体を適用することが好ましい。
また、半導体層を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
半導体層を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また、置き換えて実施することができる。
（実施の形態５）
本実施の形態では、駆動回路を有する半導体装置の一例について説明する。
本実施の形態に係る半導体装置の構成例について図４０を用いて説明する。
図４０（Ａ）に示す半導体装置は、駆動回路（Ｄｒｖともいう）９０１と、駆動回路９０２と、配線９０３と、配線９０４と、配線９０５と、単位回路（ＵＣともいう）９１０と、を有する。なお、単位回路９１０を複数設けてもよい。例えば、単位回路を画素回路として複数設けることにより、表示装置を構成できる。
駆動回路９０１は、配線９０３を介して単位回路９１０に電位又は信号を入力することにより単位回路９１０を制御する機能を有する。
駆動回路９０１は、例えばシフトレジスタなどを用いて構成される。
駆動回路９０２は、配線９０４を介して単位回路９１０に電位又は信号を入力することにより単位回路９１０を制御する機能を有する。
駆動回路９０２は、例えばシフトレジスタなどを用いて構成される。
なお、単位回路９１０と同一基板上に駆動回路９０１及び９０２の一つを設けてもよい。
配線９０５としては、例えば電位を供給する配線又は信号を供給する配線などが挙げられる。配線９０５は、駆動回路９０１又は他の回路に接続される。なお、配線９０５の数は、複数でもよい。
図４０（Ｂ）に示すように、単位回路９１０の異なる素子に接続された複数の配線を単位回路９１０が設けられる領域９００の外で接続することにより配線９０５としてもよい。
図４０を用いて説明したように、本実施の形態に係る半導体装置の一例では、単位回路及び駆動回路を同一基板上に設けることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また、置き換えて実施することができる。
（実施の形態６）
本実施の形態では、上記実施の形態で示した画素構成を有する表示パネルの構成について図４１（Ａ）、（Ｂ）を用いて説明する。
なお、図４１（Ａ）は、表示パネル６０００を示す上面図である。図４１（Ｂ）は、図４１（Ａ）における１点鎖線Ｅ１−Ｅ２で示した部位の断面図である。表示パネル６０００は、図４１（Ａ）において点線で示された信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また、基板６７１０、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間６７０７になっている。
なお、基板６７１０上に形成される配線６７０８は、信号線駆動回路６７０１、第１の走査線駆動回路６７０３、及び第２の走査線駆動回路６７０６に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）６７０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルとの接続部上にはＩＣチップ６７１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣ６７０９しか図示されていないが、このＦＰＣ６７０９にはプリント配線基板（ＰＷＢ：Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｂｏａｒｄ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
次に、断面構造について図４１（Ｂ）を用いて説明する。基板６７１０上には画素部６７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７０１と、画素部６７０２が示されている。
なお、信号線駆動回路６７０１はｎチャネル型のトランジスタ６７２０やｎチャネル型のトランジスタ６７２１のように単極性のトランジスタで構成されている。なお、画素構成には図２５や図３３の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をｎチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。もちろん、単極性のトランジスタだけでなく、ｐチャネル型トランジスタも用いてＣＭＯＳ回路を形成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなく、ｐチャネル型トランジスタを組み合わせて用いることができる。
また、画素部６７０２はトランジスタ６７１１と、トランジスタ６７１２とを有している。なお、トランジスタ６７１２のソース電極は第１の電極６７１３（画素電極）と接続されている。また、第１の電極６７１３の端部を覆って絶縁層６７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、第１の電極６７１３の端部を覆う絶縁層６７１４の上端部または下端部に曲率を有する曲面が形成されるように絶縁層６７１４を形成する。例えば、絶縁層６７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁層６７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁層６７１４として、ネガ型の感光性樹脂、或いはポジ型の感光性樹脂のいずれも使用することができる。
第１の電極６７１３上には、有機化合物を含む層６７１６、および第２の電極６７１７（対向電極）がそれぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層６７１６上に形成される、陰極として機能する第２の電極６７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金であるＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）を用いればよい。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場合には、第２の電極６７１７（陰極）として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化インジウム酸化スズ）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材６７０５で封止基板６７０４を基板６７１０と貼り合わせることにより、基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、樹脂材料やシール材６７０５で充填される構成も含むものとする。
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、上記実施の形態の画素構成を有する表示パネルを得ることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また、置き換えて実施することができる。
（実施の形態７）
本実施の形態では、表示モジュールとしての機能を有する半導体装置の例について説明する。
本実施の形態に係る半導体装置の構成例について図４２を用いて説明する。図４２は、本実施の形態に係る半導体装置の構成例を説明するための図である。
図４２に示す半導体装置は、表示パネル９５１と、端子９５３を介して表示パネル９５１に接続された回路基板９５２と、表示パネル９５１に重畳するタッチパネル９５４と、を有する。
表示パネル９５１としては、本発明の一態様の半導体装置を適用できる。
回路基板９５２には、例えば表示パネル９５１又はタッチパネル９５４の駆動を制御する機能を有する回路などが設けられる。
タッチパネル９５４としては、例えば容量式タッチパネル、抵抗膜式タッチパネル、及び光学式タッチパネルなどの一つ又は複数を用いることができる。なお、タッチパネル９５４の代わりに又はタッチパネル９５４に加えて、例えばハウジング、放熱板、光学フィルム、偏光板、位相差板、プリズムシート、拡散板、バックライトなどを設けて、表示モジュールにしてもよい。
図４２に示すように、本実施の形態に係る半導体装置は、他の実施の形態に示す半導体装置とタッチパネルなどの他の構成要素を用いて構成される。
なお、タッチパネルは、表示パネル９５１と一体形成されていてもよい。例えば、トランジスタや発光素子が形成された基板（素子基板）の上に、対向基板が設けられている場合、その対向基板の表面に、タッチパネル用の電極などを形成してもよい。対向基板は、発光素子を封止する機能を有している場合があるが、タッチパネルの機能も有していてもよい。または、素子基板は、タッチパネル機能を有していてもよい。
（実施の形態８）
本実施の形態においては、電子機器の例について説明する。
図４３（Ａ）乃至図４３（Ｈ）、図４４（Ａ）乃至図４４（Ｈ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図４３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図４３（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４３（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図４３（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図４３（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図４３（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４３（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図４３（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図４４（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図４４（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図４４（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図４４（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図４３（Ａ）乃至図４３（Ｈ）、図４４（Ａ）乃至図４４（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図４３（Ａ）乃至図４３（Ｈ）、図４４（Ａ）乃至図４４（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
次に、半導体装置の応用例を説明する。
図４４（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図４４（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図４４（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図４４（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図４４（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図４４（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することが可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することが可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することが可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
１７ 負荷
５１ 表示装置
５２ 画素領域
５３ ゲート線駆動回路
５４ 信号線駆動回路
５５ シフトレジスタ
５６ ラッチ回路
５７ ラッチ回路
５８ デジタル・アナログ変換回路
５９ リファレンス用電流源回路
６０ リファレンス用電流源回路
７０ スイッチ
１００ 画素回路
１０１ トランジスタ
１０９ 配線
１１１ スイッチ
１１２ スイッチ
１１３ スイッチ
１１４ スイッチ
１１５ スイッチ
１２１ 容量素子
１２２ 容量素子
１２３ 容量素子
１３１ 配線
１３２ 配線
１３３ 配線
１３４ 配線
１３５ 配線
１４１ ノード
１４２ ノード
１４３ ノード
１４４ ノード
１４５ ノード
１４６ ノード
１４７ ノード
１５０ 負荷
１６１ 配線
１６２ 配線
１６３ 配線
１６４ 配線
１６５ 配線
１６６ 配線
１６７ 配線
１７１ スイッチ
１７２ スイッチ
１７４ スイッチ
１８１ 回路
１８２ 回路
１８３ 回路
１８４ 回路
１８５ 回路
１８６ 回路
１８７ 回路
１９０ 回路
２０１ 期間
２０２ 期間
２０３ 期間
２０４ 期間
２０５ 期間
３０１ 信号線駆動回路
３０３ 電位供給回路
３０４ 電位供給回路
３０５ 電位供給回路
３０６ 電位供給回路
３１０ 画素領域
４００ 基板
４０１ 絶縁層
４０２ 絶縁層
４０３ 絶縁層
４１２ 絶縁層
４１３ 絶縁層
６００ 画素回路
６０１ トランジスタ
８５１ 導電層
８５２ 半導体層
８５３ 導電層
８５４ 導電層
８５５ 導電層
８５６ コンタクトホール
８５８ コンタクトホール
８５９ コンタクトホール
８６０ 半導体層
９００ 領域
９０１ 駆動回路
９０２ 駆動回路
９０３ 配線
９０４ 配線
９０５ 配線
９１０ 単位回路
９５１ 表示パネル
９５２ 回路基板
９５３ 端子
９５４ タッチパネル
２０２１ 期間
２０４１ 期間
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
６０００ 表示パネル
６７０１ 信号線駆動回路
６７０２ 画素部
６７０３ 走査線駆動回路
６７０４ 封止基板
６７０５ シール材
６７０６ 走査線駆動回路
６７０７ 空間
６７０８ 配線
６７０９ ＦＰＣ
６７１０ 基板
６７１１ トランジスタ
６７１２ トランジスタ
６７１３ 電極
６７１４ 絶縁層
６７１６ 層
６７１７ 電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ トランジスタ
６７２１ トランジスタ
１０１Ｂ トランジスタ
１０１Ｇ トランジスタ
１０１Ｒ トランジスタ
１１１Ｔ トランジスタ
１１２Ｔ トランジスタ
１１３Ｔ トランジスタ
１１４Ｔ トランジスタ
１１５Ｔ トランジスタ
１２２Ｂ 容量素子
１２２Ｇ 容量素子
１２２Ｒ 容量素子
１３１Ｂ 配線
１３１Ｇ 配線
１３１Ｒ 配線
１５０Ｂ 負荷
１５０Ｇ 負荷
１５０Ｒ 負荷
１７１Ｔ トランジスタ
１７２Ｔ トランジスタ
１７４Ｔ トランジスタ
１８６Ａ 回路
１８６Ｂ 回路
１８６Ｃ 回路
１８６Ｄ 回路
１８６Ｅ 回路
１８６Ｆ 回路
１８６Ｇ 回路
１９０＿１ 回路
１９０＿２ 回路
１９０＿３ 回路
３０２Ａ 走査線駆動回路
３０２Ｂ 走査線駆動回路
３０２Ｃ 走査線駆動回路
３０２Ｄ 走査線駆動回路
３０２Ｅ 走査線駆動回路
６１１Ｔ トランジスタ
６１５Ｔ トランジスタ
７０＿１ スイッチ
７０＿２ スイッチ
７０＿３ スイッチ
８５２ｎ 不純物領域

Claims (5)

  1. トランジスタと、負荷と、第１の容量素子と、第２の容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、を有し、
    前記トランジスタのソースまたはドレインの一方は前記負荷の一方の電極に接続され、
    前記トランジスタのソースまたはドレインの他方は第１の配線に接続され、
    前記負荷の他方の電極は第２の配線に接続され、
    前記第１のスイッチの一方の電極は第３の配線に接続され、
    前記第１のスイッチの他方の電極は前記トランジスタのゲートに接続され、
    前記第１の容量素子の一方の電極は前記第１のスイッチの他方の電極に接続され、
    前記第１の容量素子の他方の電極は前記第２のスイッチの一方の電極に接続され、
    前記第２のスイッチの他方の電極は第４の配線と接続され、
    前記第３のスイッチの一方の電極は前記第２のスイッチの一方の電極に接続され、
    前記第３のスイッチの他方の電極は前記第２の容量素子の一方の電極に接続され、
    前記第２の容量素子の他方の電極は前記負荷の一方の電極に接続され、
    前記第４のスイッチの一方の電極は前記トランジスタのゲートに接続され、
    前記第４のスイッチの他方の電極は前記第２の容量素子の一方の電極に接続され、
    前記第５のスイッチの一方の電極は前記負荷の一方の電極に接続され、
    前記第５のスイッチの他方の電極は第５の配線と接続されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記トランジスタは、デプリーション型のトランジスタであることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    第１のスイッチは第１のトランジスタであり、第２のスイッチは第２のトランジスタであり、第３のスイッチは第３のトランジスタであり、第４のスイッチは第４のトランジスタであり、第５のスイッチは第５のトランジスタであることを特徴とする半導体装置。
  4. 請求項３において、
    前記第１のトランジスタ乃至前記第５のトランジスタは、前記トランジスタと同じ導電型を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記負荷は整流性を有することを特徴とする半導体装置。
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