JP2017107247A - 半導体装置の駆動方法 - Google Patents
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Abstract
【解決手段】第1の容量素子に映像信号に応じた電圧を保持し、第2の容量素子にトラン
ジスタのしきい値電圧に応じた電圧を保持し、その後、トランジスタのソースとゲート間
に、第1の容量素子と第2の容量素子の合計電圧を印加することで、しきい値電圧が変動
しても、映像信号に応じた電流を負荷に流すことができる。映像信号に応じた電圧と、ト
ランジスタのしきい値電圧に応じた電圧をそれぞれ別に取得する。
【選択図】図1
Description
関する。
全般を指し、例えば、電気光学装置、表示装置、発光装置、半導体回路及び電気機器は半
導体装置を有している場合が多い。
に関する。または、該表示装置を具備する電子機器に関する。
ている。LCD以外のディスプレイとして、電流によって輝度が変化する電流駆動型の発
光素子である、有機EL素子(エレクトロルミネッセンス素子、有機発光ダイオード、オ
ーレッドなどとも言う)を有するディスプレイ(OELD)の研究が活発に行われている
(特許文献1)。例えば、トランジスタのしきい値電圧のバラツキを補正する方法が検討
されている(特許文献1参照)。
る構成を提案することを課題とする。または、本発明の一態様は、トランジスタの移動度
のばらつきの影響を低減することができる新規な構成を提案することを課題とする。また
は、本発明の一態様は、トランジスタの電流特性のばらつきの影響を低減することができ
る新規な構成を提案することを課題とする。または、本発明の一態様は、トランジスタの
劣化の影響を低減することができる新規な構成を提案することを課題とする。または、本
発明の一態様は、表示素子の劣化の影響を低減することができる新規な構成を提案するこ
とを課題とする。または、本発明の一態様は、表示ムラを低減することができる新規な構
成を提案することを課題とする。または、本発明の一態様は、質の良い表示を行うことが
できる新規な構成を提案することを課題とする。または、本発明の一態様は、少ないトラ
ンジスタ数で、所望の回路を実現できる新規な構成を提案することを課題とする。または
、本発明の一態様は、少ない配線数で、所望の回路を実現できる新規な構成を提案するこ
とを課題とする。または、本発明の一態様は、低コストで、所望の回路を実現できる新規
な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型(デプ
リーション型)のトランジスタのしきい値電圧のばらつきの影響を低減することができる
新規な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型(
デプリーション型)のトランジスタの移動度のばらつきの影響を低減することができる新
規な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型(デ
プリーション型)のトランジスタの電流特性のばらつきの影響を低減することができる新
規な構成を提案することを課題とする。または、本発明の一態様は、ノーマリオン型(デ
プリーション型)のトランジスタの劣化の影響を低減することができる新規な構成を提案
することを課題とする。
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、第5のスイ
ッチと、を有し、トランジスタのソースまたはドレインの一方は負荷の一方の電極に接続
され、トランジスタのソースまたはドレインの他方は第1の配線に接続され、負荷の他方
の電極は第2の配線に接続され、第1のスイッチの一方の電極は第3の配線に接続され、
第1のスイッチの他方の電極はトランジスタのゲートに接続され、第1の容量素子の一方
の電極は第1のスイッチの他方の電極に接続され、第1の容量素子の他方の電極は第2の
スイッチの一方の電極に接続され、第2のスイッチの他方の電極は第4の配線と接続され
、第3のスイッチの一方の電極は第2のスイッチの一方の電極に接続され、第3のスイッ
チの他方の電極は第2の容量素子の一方の電極に接続され、第2の容量素子の他方の電極
は負荷の一方の電極に接続され、第4のスイッチの一方の電極はトランジスタのゲートに
接続され、第4のスイッチの他方の電極は第2の容量素子の一方の電極に接続され、第5
のスイッチの一方の電極は負荷の一方の電極に接続され、第5のスイッチの他方の電極は
第5の配線と接続されていることを特徴とする半導体装置である。
有する半導体装置の駆動方法であって、第1の容量素子に映像信号に応じた電圧を保持し
、第2の容量素子にトランジスタのしきい値電圧に応じた電圧を保持し、トランジスタの
ソースとゲート間に、第1の容量素子に保持された電圧と第2の容量素子に保持された電
圧の合計電圧を印加して、合計電圧に応じた電流を負荷に供給することを特徴とする。
有する半導体装置の駆動方法であって、第1の期間でトランジスタのしきい値電圧を取得
するための初期化動作と、第1の容量素子に映像信号を書き込む動作を行い、第1の期間
の後に、第2の期間でしきい値電圧を第2の容量素子に書き込む動作を行い、第2の期間
の後に、第3の期間で第1の容量素子と第2の容量素子をフローティング状態とし、第3
の期間の後に、第4の期間でトランジスタのソースとゲート間に第1の容量素子に保持さ
れた電圧と第2の容量素子に保持された電圧の合計電圧を印加して、負荷に電流を流すこ
とを特徴とする。
ン型のトランジスタであってもよい。
タとしてもよい。上記トランジスタと第1のトランジスタ乃至第5のトランジスタは、同
じ導電型のトランジスタを用いてもよい。
ことを規定した発明を構成することが出来る。または、ある値について、上限値と下限値
などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または
、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる
。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定するこ
とができる。
記載されているとする。その場合、その回路が、第6のトランジスタを有していないこと
を発明として規定することが可能である。または、その回路が、容量素子を有していない
ことを規定することが可能である。さらに、その回路が、ある特定の接続構造を有してい
る第6のトランジスタを有していない、と規定して発明を構成することができる。または
、その回路が、ある特定の接続構造を有している容量素子を有していない、と規定して発
明を構成することができる。例えば、ゲートが第3のトランジスタのゲートと接続されて
いる第6のトランジスタを有していない、と発明を規定することが可能である。または、
例えば、第1の電極が第3のトランジスタのゲートと接続されている容量素子を有してい
ない、と発明を規定することが可能である。
ることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V
以上1V以下である場合を除く、と発明を規定することが可能である。または、例えば、
ある電圧が、13V以上である場合を除く、と発明を規定することが可能である。なお、
例えば、その電圧が、5V以上8V以下であると発明を規定することも可能である。なお
、例えば、その電圧が、概略9Vであると発明を規定することも可能である。なお、例え
ば、その電圧が、3V以上10V以下であるが、9Vである場合を除くと発明を規定する
ことも可能である。
である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下
である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、
13V以上である場合を除く、と発明を規定することが可能である。
記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く
、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜であ
る場合を除く、と発明を規定することが可能である。
られている」と記載されているとする。その場合、例えば、その膜が、4層以上の積層膜
である場合を除く、と発明を規定することが可能である。または、例えば、Aとその膜と
の間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
る。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減すること
ができる。または、本発明の一態様は、トランジスタの劣化の影響を低減することができ
る。または、本発明の一態様は、表示素子の劣化の影響を低減することができる。または
、本発明の一態様は、表示ムラを低減することができる。または、本発明の一態様は、質
の良い表示を行うことができる。または、本発明の一態様は、少ないトランジスタ数で、
所望の回路を実現できる。または、本発明の一態様は、少ない配線数で、所望の回路を実
現できる。または、本発明の一態様は、少ない工程数で製造できる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説
明する構成において、同一部分又は同様な機能を有する部分については同一の符号を異な
る図面間で共通して用い、その繰り返しの説明は省略する。
態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施
の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換え
などを行うことができる。
部分の構成、その実施の形態において述べる別の図(一部でもよい)の構成、及び/又は
、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)の構成と組み合
わせることができる。
る。よって、本発明の実施形態の一態様は、必ずしもそのスケールに限定されない。また
は、図は、理想的な例を模式的に示したものである。よって、本発明の実施形態の一態様
は、図に示す形状などに限定されない。例えば、製造技術による形状のばらつき、誤差に
よる形状のばらつきなどを含むことが可能である。
されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続され
ている場合とを含むものとする。ここで、X、Yは、対象物(例えば、装置、素子、回路
、配線、電極、端子、導電膜、層、など)であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか
流さないかを制御する機能を有している。
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続され
ている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する
場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする
。
る場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の
導電層が、配線及び電極のような複数の構成要素の機能を併せ持っている場合もある。本
明細書において電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を
併せ持っている場合も、その範疇に含める。
)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、
発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケースが
考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって
、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)な
どが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様
を構成することが可能な場合がある。
することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば
、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路につ
いて、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されている
ものであり、発明の一態様を構成することが可能である。または、ある回路について、接
続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであ
り、発明の一態様を構成することが可能である。
する素子である。そして、ドレイン(ドレイン端子、ドレイン領域またはドレイン電極)
とソース(ソース端子、ソース領域またはソース電極)の間にチャネル領域を有しており
、ドレインとチャネル領域とソースとを介して電流を流すことができる。ここで、ソース
とドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソース
またはドレインであるかを限定することが困難である。そこで、本書類(明細書、特許請
求の範囲又は図面など)においては、ソース及びドレインとして機能する領域を、ソース
もしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第1端子
、第2端子と表記する場合がある。あるいは、それぞれを第1の電極、第2の電極と表記
する場合がある。あるいは、それぞれを第1の領域、第2の領域と表記する場合がある。
あるいは、ソース領域、ドレイン領域と表記する場合がある。
れか1つ)の明るさを制御できる表示単位に相当するものとする。従って、カラー表示装
置の場合には、カラー画像の最小表示単位は、Rの画素とGの画素とBの画素との三画素
から構成されるものとする。ただし、カラー画像を表示するための色要素は、三色に限定
されず、三色以上を用いても良いし、RGB以外の色を用いても良い。
区別して記述するために用いられる。よって、第1、第2、第3などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第1の」を「
第2の」又は「第3の」などと置き換えることが可能である。
る機能を有しており、電流を流すか流さないかを制御する機能を有している素子である。
スイッチは、一例として、電気的スイッチ又は機械的なスイッチなどを用いることが出来
る。例えば、トランジスタ、ダイオード、デジタルマイクロミラーデバイス(DMD)の
ように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッ
チなどで構成すればよい。また、スイッチはトランジスタを組み合わせた論理回路でもよ
い。スイッチとしてトランジスタを用いる場合、該トランジスタの極性(導電型)は特に
限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましく、入力電
位に応じて、トランジスタの極性を使い分ける構成が好適である。
ゲート構造を有するトランジスタ、または半導体層として酸化物半導体を用いるトランジ
スタ等がある。また、トランジスタを組み合わせてスイッチとして動作させる場合、nチ
ャネル型とpチャネル型の両方を用いた相補型のスイッチにしてもよい。相補型のスイッ
チにすることで、スイッチに入力する電位が、出力電位と比べて相対的に変化しても、適
切に動作させることが出来る。
ドレインの一方)と、出力端子(ソースまたはドレインの他方)と、導通を制御する端子
(ゲート)とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、
スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタ
よりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくする
ことが出来る。
のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造
にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よっ
て、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの
上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため
、S値の改善を図ることができる。
ドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域(
もしくはその一部)にソース電極やドレイン電極が重なる構造にすることによって、チャ
ネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂
直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従
って、85°以上95°以下の場合も含まれる。
。
本発明の一態様で説明する回路は、一例としては、発光素子を有する画素回路として用い
ることができる。ただし、画素回路だけでなく、負荷に電流を流すための電流源として機
能する回路としても用いることができる。または、例えば、本発明の実施形態の一態様は
、アナログ回路として用いることや、映像信号線駆動回路(ソースドライバ)の一部とし
て用いることも出来る。
を供給する機能を有している。なお、電流源とは別の電源として、電圧源がある。電圧源
は、それに接続された負荷(回路)に流れる電流が変化しても、一定の電圧を供給する機
能を有している。したがって、電流源も電圧源も、電圧と電流とを供給する機能を有して
いるが、電流と電圧のどちらを一定供給するのかという点で、異なった機能を有するもの
である。
、抵抗性を有するもの、スイッチを有する回路、画素回路など、様々な物がある。よって
、負荷は、特定のものに限定されない。例えば、整流性を有するものは、印加するバイア
ス方向により抵抗値が異なる電流電圧特性を有し、ほとんど一方向のみに電流が流れる電
気的特性を有するものであるとする。図1の回路構成においては、例えば、負荷150は
トランジスタ101から配線132に向けて電流が流れるように設けられているものとす
る。
ある。したがって、電流源を有する回路は、必ずしも、負荷と接続されている必要はない
。
EL素子、無機LED素子、LEDチップなど)、または、表示素子や発光素子の一部(
例えば、画素電極、陽極電極、陰極電極)などがある。そこで、本実施の形態では、負荷
を発光素子(EL素子など)として、半導体装置の一形態である表示装置の画素回路に用
いる場合の一例について説明する。
00は、トランジスタ101、負荷150、スイッチ111、スイッチ112、スイッチ
113、スイッチ114、スイッチ115、容量素子121、容量素子122を有する。
することが出来る。よって、画素回路100は、容量素子を有さないことが可能である。
きを補正するために、トランジスタのゲートに保持されている電荷を放電するための回路
を有している。実際には、本回路は、配線間に設けられる複数のスイッチのオンまたはオ
フを制御することによって、トランジスタの電流特性のばらつきを補正することが出来る
ような、回路の接続関係を有している。
の機能を有している。
、容量素子121の一方の電極(端子)に接続されている。スイッチ111の他方の電極
、及び、容量素子121の一方の電極が接続されている節点をノード141とする。容量
素子121の他方の電極は、スイッチ112の一方の電極に接続されている。容量素子1
21の他方の電極、及び、スイッチ112の一方の電極が接続されている節点をノード1
42とする。スイッチ112の他方の電極は、配線134に接続されている。スイッチ1
14の一方の電極は、ノード141に接続され、他方の電極は容量素子122の一方の電
極に接続されている。スイッチ114の他方の電極、及び、容量素子122の一方の電極
が接続されている節点をノード143とする。容量素子122の他方の電極は、スイッチ
115の一方の電極に接続され、スイッチ115の他方の電極は配線135に接続されて
いる。容量素子122の他方の電極、及び、スイッチ115の一方の電極が接続されてい
る節点をノード144とする。スイッチ113の一方の電極はノード142に接続され、
他方の電極はノード143に接続されている。トランジスタ101のソースまたはドレイ
ンの一方(第1の電極(端子)ともいう)はノード144に接続され、ソースまたはドレ
インの他方(第2の電極(端子)ともいう)は配線131に接続され、ゲートはノード1
41に接続されている。負荷150の一方の電極は、ノード144に接続され、他方の電
極は配線132に接続されている。また、トランジスタ101の第2の電極が接続されて
いる節点をノード145とする。図1では、トランジスタ101の第2の電極と配線13
1がノード145を介して接続されている。
、及び配線135に接続されている。なお、図1では、画素回路100に接続される配線
131、配線132、配線133、配線134、及び配線135について、画素回路10
0の外側に設けるように図示している。しかしながら、実際には配線と画素回路100は
電気的に接続されており、画素回路100が各配線を含むものとして説明することも可能
である。
以下、単に「VDD」ともいう)を供給する回路181に接続される。なお、トランジス
タ101の極性や、負荷150の電流特性などによっては、回路181は、低電位側電源
電位である電位VSS(以下、単に「VSS」ともいう)を供給する場合もある。回路1
81の例としては、電源回路、増幅回路などがある。したがって、配線131は、電位V
DDを、伝えることが出来る機能、または、供給することが出来る機能を有している。ま
たは、配線131は、トランジスタ101に電流を供給することが出来る機能を有してい
る。または、配線131は、電源線としての機能を有している。または、配線131は、
負荷150に電流を供給することが出来る機能を有している。または、配線131には、
一例として、負荷150を逆バイアス状態にするための電位や、ノード144の電位を制
御するための電位が供給される場合もある。なお、配線131には、一定の電位が供給さ
れることが好適である。ただし、本発明の実施形態の一態様は、これに限定されず、一定
ではない電位、例えば、パルス信号が供給されてもよい。その場合の回路181の例とし
ては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
ig」ともいう)を供給する機能を有する回路183に接続される。回路183の例とし
ては、ソースドライバ(信号線駆動回路)などがある。したがって、配線133は、Vs
igを、伝えることが出来る機能、または、供給することが出来る機能を有している。ま
たは、配線133には、一例として、プリチャージ信号、初期化用信号、負荷150を逆
バイアス状態に制御できるようにするための信号などが供給される場合もある。
る。例えば負荷150に供給する電流が一定値であれば、Vsigは一定の電位の信号で
あり、一定値でなければ、Vsigは、時間と共に、負荷150に供給する電流の大きさ
に応じて変化する電位の信号となる。この信号により、映像を表示することが可能となる
。
う)を供給する回路184に接続される。回路184の例としては、電源回路、増幅回路
などがある。したがって、配線134は、V1を、伝えることが出来る機能、または、供
給することが出来る機能を有している。または、配線134は、容量素子121に電荷を
供給することが出来る機能を有している。または、配線134は、ノード142の電位を
V1に固定することができる機能を有している。なお、配線134には、一定の電位が供
給されることが好適である。ただし、本発明の実施の形態の一態様は、これに限定されず
、一定ではない電位、例えば、パルス信号が供給されてもよい。その場合の回路184の
例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
う)を供給する回路185に接続される。回路185の例としては、電源回路、増幅回路
などがある。したがって、配線135は、V2を伝えることが出来る機能、または、供給
することが出来る機能を有している。または、配線135は、容量素子122に電荷を供
給することが出来る機能を有している。または、配線135は、ノード144の電位をV
2に固定することができる機能を有している。または、配線135は、トランジスタ10
1のソースの電位をV1に固定することができる機能を有している。または、配線135
は、トランジスタ101を初期化することができる機能を有している。なお、配線135
には、一定の電位が供給されることが好適である。ただし、本発明の実施の形態の一態様
は、これに限定されず、一定ではない電位、例えば、パルス信号が供給されてもよい。そ
の場合の回路185の例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路
などがある。
う)を供給する回路182に接続される。回路182の例としては、電源回路、増幅回路
などがある。したがって、配線132は、V3を伝えることが出来る機能、または、供給
することが出来る機能を有している。または、配線132は、負荷150に電荷を供給す
ることが出来る機能を有している。または、配線132は、負荷150の陰極の電位をV
3に固定することができる機能を有している。なお、配線132には、一定の電位が供給
されることが好適である。ただし、本発明の実施形態の一態様は、これに限定されず、一
定ではない電位、例えば、パルス信号が供給されてもよい。その場合の回路182の例と
しては、デジタル回路、シフトレジスタ回路、走査線駆動回路などがある。
電極等で絶縁膜を挟んだ構成とすればよい。また、容量素子121は、一例としては、V
sigに応じた電圧を保持することが出来る機能を有している。また、容量素子122は
、一例としては、トランジスタ101の特性に応じた電圧(例えば、しきい値電圧に応じ
た電圧、移動度に応じた電圧など)を保持することが出来る機能を有している。または、
容量素子122は、負荷150に供給される電流の大きさに応じた電圧を保持することが
出来る機能を有している。
荷150として用いた場合の、画素回路100の動作について図2乃至図8を用いて説明
する。負荷150がEL素子ではないものの場合も、同様に動作させることが可能である
。
ャートである。図2(A)は、期間201に初期化動作とVsig取得動作を行う場合の
フローチャートであり、図2(B)は、期間202にVth取得動作とVsig取得動作
を行う場合のフローチャートである。なお、必要に応じて、期間203を省略してもよい
し、Vsig取得動作を期間203で行ってもよい。また、期間204と期間205を同
時に行ってもよい。Vth取得動作とVsig取得動作は、それぞれ別の期間に行っても
よいし、同時に行ってもよい。
トである。図2(C)に示すように、期間202でVth取得動作を行った後に、期間2
021としてVsig取得動作を行ってもよい。なお、期間202でVsig取得動作を
行った後に、期間2021としてVth取得動作を行ってもよい。Vth取得動作とVs
ig取得動作を同時に行わないため、図2(A)および図2(B)に比べて動作期間が一
つ増えるが、半導体装置をより正確に動作させることができる。
そのため、それぞれの動作が適切に行いやすくなっている。特に、期間201、期間20
2、期間2021、期間204及び/又は期間205の動作期間を長く確保することがで
きるため、半導体装置をより正確に動作させることができる。
さらに別の動作が追加して行われることも可能である。
することが望ましい。ただし、本発明の実施形態の一態様は、これに限定されず、前のス
テップが完全に終了する前に、次のステップに移ることも可能である。
本発明の実施形態の一態様は、これに限定されない。
ングチャートの一例である。ここでは、一例として、配線131の電位は、配線132の
電位よりも高い場合について示している。よって、トランジスタ101のソースは、ノー
ド144と接続されている側に相当することになる。図3において、1フレーム期間は、
初期化動作とVsig取得動作を行う期間201、トランジスタ101のしきい値電圧V
th(以下、単に「Vth」ともいう)取得動作を行う期間202、VthとVsigの
保持動作を行う期間203、VthとVsigを足し合わせる期間204、画像表示動作
を行う期間205を含む。ただし、本発明の実施形態の一態様は、これに限定されず、例
えば、一部の期間(期間203など)を設けないことも可能であるし、さらに別の期間を
設けることも可能である。
203、または、期間201乃至期間204をまとめてアドレス期間と呼ぶ場合がある。
る。図7及び図8は、図4乃至図6に示すスイッチ111乃至スイッチ115の記載を省
略し、画素回路100の動作を、よりわかりやすく示した回路図である。本実施の形態で
は、一例として、負荷150が有する電極のうち、ノード144に接続する電極を陽極(
アノード)とし、配線132に接続する電極を陰極(カソード)とする。また、負荷15
0は、負荷150が有する陽極と陰極の間の電位差がVEL(負荷150のしきい値電圧
)を上回った時に発光するものとする。また、トランジスタ101には、本実施の形態で
は、一例として、nチャネル型のトランジスタを用いるものとし、ゲート電極とソース電
極間の電位差Vgs(以下、単に「Vgs」ともいう)がVthを上回った時にソース電
極とドレイン電極間が導通状態(オン状態)となるものとする。
施の形態では輝度データに応じた電位である。また、最大輝度を得るためのVsigをV
sigHとし、最小輝度を得られるためのVsigをVsigLとする。したがって、V
sigの電位はVsigLからVsigHの間で変化する。また、Vsigに電位が連続
的に変化するアナログ信号を用いてもよいし、電位が離散的な値の間で変化するデジタル
信号を用いてもよい。
また、V1は、例えば、VsigLと等しい電位とすることもできる。なお、本明細書で
言う等しいとは、20%以下、好ましくは10%以下、より好ましくは5%以下の誤差を
含むものとする。また、V1の電位を調整することにより、トランジスタ101のVgs
を変化させることができる。
V2及びV3はVDDよりも低い電位が好ましい。また、トランジスタ101にnチャネ
ル型のトランジスタを用いる場合は、V2及びV3はVDD−Vthよりも低い電位が好
ましい。例えば、V2及びV3をGND電位やVSS電位としてもよい。ただし、本発明
の実施形態の一態様は、これに限定されない。
定することが好ましい。ただし、本発明の実施形態の一態様は、これに限定されない。ま
た、V3は、Vth及びVELの変動(ばらつき)を考慮して決定することが好ましい。
また、V1乃至V3の電位は、必要に応じて変動させてもよい。
igL=0V、V1=0V、V2=−3V、V3=2Vとして説明する。
)、図7(A)参照)。初期化動作とは、容量素子122に、トランジスタ101がオン
状態となるのに必要な電荷を蓄積し、トランジスタ101をオン状態にする動作である。
または、トランジスタ101のノード144側がソースとなるように、ノード144の電
位を設定する動作でもある。また、期間201では、負荷150への電荷の供給を停止す
ることが好ましい。本実施の形態では、期間201において、負荷150からの発光を停
止することが好ましい。
、オン状態である。スイッチ113は、オフ状態である。すると、ノード141の電位が
Vsigとなり、ノード142の電位がV1となる。また、ノード143の電位がVsi
gとなり、ノード144の電位がV2となる。本実施の形態ではトランジスタ101はn
チャネル型のトランジスタであるため、V2をVDDよりも低い電位とすることで、トラ
ンジスタ101のノード144側がソースとなり、配線131側がドレインとなる。
ように設定すると、ノード144と配線132の間の電位差をVEL以下、または負荷1
50に逆バイアスが印加される状態とすることができ、負荷150に不要な電流が流れて
消費電力が増加することを防ぐことができる。本実施の形態では、負荷150の一例とし
て発光素子を用いるため、負荷150からの不要な発光を防ぐことができる。または、逆
バイアス状態となることによって、負荷150の劣化が低減され、劣化した負荷150の
特性を改善することも可能である。
ように設定することが好ましい。
量素子121にVsigに応じた電圧を書き込む動作である。スイッチ113をオフ状態
とし、スイッチ111、およびスイッチ112をオン状態とすることで、容量素子121
にVsigとV1の電圧差が供給される。本実施の形態ではV1=0Vであるため、容量
素子121にVsigの電圧が入力される。
形態では、ノード141及びノード143に、Vsigとして輝度データに応じた5Vか
ら0Vの電位が供給されるものとする。また、V1を0V、V2を−3V、V3を2Vと
し、ノード142に0V、ノード144に−3V、配線132と接続する負荷150の陰
極に2Vが供給されるものとする。なお、V2およびVsigは、Vth及びVELの変
動(ばらつき)を考慮して決定することが好ましい。
状態にしてもよい。その場合、ノード142は、フローティング状態となる。または、そ
の場合には、スイッチ112をオフにして、スイッチ113をオンにしてもよい。
g取得動作を期間202で行う場合、期間201中スイッチ112がオフ状態であれば、
スイッチ113をオン状態として、容量素子121に電荷が蓄積されないようにしてもよ
い。すなわち、期間201で容量素子121に映像信号を書き込んでもよいし、書き込ま
なくてもよい。別の言い方をすれば、期間201で容量素子121に映像信号を完全に供
給するのではなく、期間201で途中まで容量素子121に映像信号を供給して、期間2
02で書き込みを終了するようにしてもよい。つまり、Vsig取得動作は、期間201
と期間202の両方で完了するように行っても良い。
B)参照)。Vth取得動作とは、容量素子122にVthに応じた電圧を書き込む動作
である。なお、容量素子122に書き込まれる電圧は、トランジスタ101のVthと完
全に等しい電圧でなくてもよい。
態とすることで、ノード144が浮遊した状態(フローティング状態)となる。しかしな
がら、期間201において、トランジスタ101がオン状態となっているため、配線13
1から、トランジスタ101を介して、ノード144へ電流が流れる。
流が流れると、流れた電流量に応じてノード144の電位が上昇する。そして、ノード1
43とノード144の電位差(Vgs)がVthと等しくなると、トランジスタ101が
オフ状態となり、ノード144の電位上昇が停止する。または、VgsがVthに近くな
ってくると、トランジスタ101に流れる電流が小さくなり、ノード144の電位上昇が
緩やかになる。よって、ノード144の電位は、Vsig−Vth、または、それに近い
電位となるまで上昇することとなる。そして、このときのVgsは、容量素子122に蓄
積される。すなわち、トランジスタ101のVthに相当する電位が容量素子122に書
き込まれる。
長い時間が必要となる場合がある。したがって、Vgsは、しきい値電圧Vthまで完全
に低下させずに、動作させる場合も多い。つまり、本実施の形態ではトランジスタ101
はnチャネル型のトランジスタであるため、Vgsが、しきい値電圧Vthよりも、わず
かに高い値となった状態で、期間202を終了させる場合も多い。また、トランジスタ1
01にpチャネル型のトランジスタを用いた場合は、Vgsが、しきい値電圧Vthより
も、わずかに低い値となった状態で、期間202を終了させる場合も多い。つまり、期間
202が終了した時点では、Vgsはトランジスタ101のVthに応じた大きさの電圧
になっている、ということも出来る。
め、ノード144の電位がノード141の電位よりも高くなることも可能である。したが
って、トランジスタ101のしきい値電圧Vthが正の値であっても(ノーマリオフ型ま
たはエンハンスメント型のトランジスタ)、負の値であっても(ノーマリオン型またはデ
プリーション型のトランジスタ)、トランジスタ101のしきい値電圧を取得することが
可能である。または、トランジスタの劣化によって、トランジスタ101がノーマリオフ
型からノーマリオン型へと変化するような場合であっても、常に、トランジスタ101の
しきい値電圧を取得することが可能である。
ド144の電位が上昇し、トランジスタ101がオフ状態になるまでの時間)は、トラン
ジスタ101の移動度に応じて異なる。つまり、移動度が高いトランジスタ101は、移
動度が低いトランジスタ101よりも短い時間でVgsをしきい値電圧Vthと等しくす
ることができるが、移動度が低いトランジスタ101は、移動度が高いトランジスタ10
1よりも長い時間が必要になる。したがって、移動度が高いトランジスタ101と移動度
が低いトランジスタ101を同じ時間放電させることにより、前者の場合のVgsを小さ
く、後者の場合のVgs大きくすることができる。つまり、放電させる時間を適切に設定
することにより、移動度のばらつきが補正されたVgsを取得することができるため、移
動度のばらつきによる輝度のばらつきを低減することが可能となる。具体的には、Vgs
が、移動度が高いトランジスタ101のしきい値電圧Vthと等しくなる以前に期間20
2を終了すればよい。
も大きくなると、負荷150に電流が流れ、ノード143とノード144の電位差がVt
hにならない場合がある。このため、Vsigは数式3の関係を満たすように設定するこ
とが好ましい。ただし、本発明の実施形態の一態様は、これに限定されない。
しているため、数式3の関係を満たしている。
途中で状態を変えても良い。図2(B)のフローチャートに示すように、期間202でV
sigを取得する場合は、期間202でスイッチ113をオフ状態として、スイッチ11
1とスイッチ112をオン状態とすればよい。期間201でVsigを取得した場合は、
期間202でスイッチ112をオフ状態として、ノード142をフローティング状態とし
てもよい。すなわち、期間201もしくは期間202の一方、または両方の期間で、容量
素子121にVsigを書き込めばよい。両方の期間でVsigを書き込む場合には、長
い期間をかけて信号を入力することができることになるため、より正確に信号を入力する
ことが出来る。
sigとVthの保持動作を行う(図5(A)、図7(C)参照)。この時点で、容量素
子121に、Vsig−V1の電圧が保持され、容量素子122に、Vthの大きさに応
じた電圧が保持される。この時、Vsig−V1が0V以上であることが好ましい。それ
により、期間205において、トランジスタ101から負荷150に電流を供給すること
が出来る。ただし、黒を表示する場合、トランジスタ101のオフ電流をより少なくする
ため、Vsig−V1を負の電圧にする場合もある。これにより、黒表示における輝度を
より低くすることが出来るため、コントラストを向上させることが出来る。
133乃至配線135の電位が変動しても、容量素子121および容量素子122に書き
込まれた電圧を保持することができる。
、負荷150が不用意に発光してしまうことを低減することが出来る。
33に他の画素回路100が接続されている場合、他の画素回路100において、期間2
01を開始させてもよい。つまり、他の画素回路100のスイッチ111をオン状態にし
てもよい。このようにすることにより、配線133に複数の画素回路100が接続されて
いる場合であっても、各画素回路100に、十分な期間を割り当てることができ、正確に
信号を取得することが出来る。
保持される。
。
作を行う。そして、その足し合わせた電圧が、トランジスタ101のVgsとなる。期間
204において、スイッチ111、スイッチ112、スイッチ114をオフ状態とし、ス
イッチ113、スイッチ115をオン状態とする。すると、容量素子121と容量素子1
22が直列に接続され、トランジスタ101のゲートとソースとの間に容量素子121及
び容量素子122に保持された電圧の和が印加される(図5(B)、図7(D)参照)。
合わせる動作を行う。すなわち、Vth取得動作、Vsig取得動作、及び、VthとV
sigを足し合わせる動作を同時に行っていない。
イッチ113とスイッチ115をオン状態とすることが好ましい。これは、例えば、スイ
ッチ112とスイッチ113が同時にオン状態となると、ノード143にV1が供給され
、容量素子122に保持された電圧が変動する恐れがあるためである。
容量素子122の電圧が足しあわされてトランジスタ101が導通状態となり、電流が流
れるようになる。また、スイッチ115をオン状態とすることでノード144の電位がV
2に固定される。よって、前述の電流は、負荷150の方ではなくスイッチ115を介し
て配線135に流れるため、負荷150が発光することはない。
れる。また、ノード141とノード144の電位差がVgsに相当し、Vgs=Vsig
−V1+Vthと表すことができる。本実施の形態では、V1=0Vとしたため、Vgs
=Vsig+Vthと表すことができる。
流がトランジスタ101及び負荷150に流れ、流れた電流値に応じて、ノード144の
電位が上昇し、負荷150(本実施の形態では発光素子)が発光する(図6、図8参照)
。
たは、ほぼ同時期に、期間205が始まり、画像表示動作が行われることとなる。
144の電位の上昇に伴って、それらの電位も上昇する。つまり、トランジスタ101の
ソース電位の上昇とともに、トランジスタ101のゲート電位も上昇するため、トランジ
スタ101のVgsは変化しない。つまり、ブートストラップ動作が行われることになる
。
て変化しても、変化したVthに応じた電圧を容量素子122に保持することができる。
すなわち、トランジスタ101のVthが変化しても、Vsigに応じた電流を正確に負
荷150に供給することが可能となる。
101のVthにばらつきが生じている場合でも、実質的にばらつきが無いものと見なす
ことができる。このため、表示装置に本実施の形態に開示する構成を適用することで、表
示品位の良好な表示装置を実現することができる。
の後、両者の電圧を合計して、トランジスタ101のVgsとして供給することが出来る
。このため、それぞれの電圧を取得するときに、それぞれの動作を正確に完了させること
ができ、信号波形のなまりによる電位の変動を防ぐことができる。本実施の形態に開示す
る構成を表示装置に適用することで、表示品位の良好な表示装置を実現することができる
。
することが可能であるため、時間的に余裕を持って負荷150に電流を流し始めることが
できる。よって、周辺駆動回路の負荷をへらし、消費電力を低減することが可能となる。
域で動作させた場合、数式4で表される。
0に流れる電流Iは数式5で表される。
蓄積容量、Vdsはドレインとソースとの間の電圧を示す。
場合においても、負荷150に流れる電流は、トランジスタ101のVthに依存しない
。よって、トランジスタ101のVthのばらつきに起因した電流Iのばらつきを抑制し
、輝度データに対応した電流値を負荷150に供給することができる。
らつきを抑制することができる。
や特性のばらつきによる輝度のばらつきも抑制できる。負荷150が劣化すると、負荷1
50のVELや電圧電流特性が変動するため、ノード144の電位も変動する。すなわち
、トランジスタ101のソースの電位が変動する。このとき、トランジスタ101のゲー
トはノード141に接続されており、なおかつトランジスタ101のゲートはフローティ
ング状態となっている。そのため、ソース電位の変動に伴い、同じ電位だけトランジスタ
101のゲートの電位も変動する。よって、VELが変化してもトランジスタ101のV
gsは変化しないため、たとえ負荷150が劣化してもトランジスタ101及び負荷15
0に流れる電流に影響しない。なお、数式4においても、負荷150に流れる電流Iはソ
ース電位やドレイン電位に依存しないことがわかる。
1及び負荷150の特性の劣化やばらつきに起因した、トランジスタ101に流れる電流
のばらつきを抑制することができる。
イン電圧を著しく増大させると降伏現象により電流が大量に流れやすい。
、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が増
大する。この現象をチャネル長変調、キンク効果などと呼ぶ。なお、ピンチオフ点とはチ
ャネルが消滅していきゲート下においてチャネルの厚さが0となる境界箇所であり、ピン
チオフ電圧とはピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル
長Lが短いほど起こり易い。
Iは、一定に近い方が好ましい。よって、トランジスタ101のチャネル長Lは長い方が
好ましい。たとえば、トランジスタのチャネル長Lは、チャネル幅Wより長い方が好まし
い。また、チャネル長Lは10μm以上50μm以下、より望ましくは15μm以上40
μm以下が好ましい。または、画素回路100が有する別のトランジスタ(例えば、スイ
ッチ111乃至スイッチ115がトランジスタを用いて構成されている場合)や、回路1
81乃至185が有するトランジスタと比較して、それらのトランジスタよりも、トラン
ジスタ101のチャネル長Lは長い方が好ましい。ただし、トランジスタ101のチャネ
ル長L及びチャネル幅Wはこれに限定されない。
数キャリアの数が非常に少ないため、ピンチオフ現象が起きにくい。そのため、トランジ
スタ101として、チャネル形成領域が酸化物半導体を有するようなトランジスタを用い
ることにより、負荷150の劣化の影響をより少なくすることが出来る。
ることができるため、本発明においてそのトランジスタによって制御された電流の供給先
は特に限定されない。そのため、負荷150として、代表的にはEL素子(有機EL素子
、無機EL素子又は有機物及び無機物を含むEL素子)を適用することができる。また、
電子放出素子、液晶素子、電子インクなどを適用することもできる。
れば良いため、特にトランジスタの種類は限定されず様々なものを用いることができる。
例えば、結晶性半導体膜を用いた薄膜トランジスタ(TFT)、非晶質シリコンや多結晶
シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やSOI
基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トランジスタ、バ
イポーラトランジスタ、GaAsやCdTeなどの化合物半導体を用いたトランジスタ、
ZnOやInGaZnOなどの酸化物半導体を用いたトランジスタ、有機半導体やカーボ
ンナノチューブを用いたトランジスタ、その他のトランジスタをトランジスタ101に適
用することができる。
子121及び容量素子122として用いることで、容量素子121及び容量素子122を
省略することができる。本実施の形態に開示する画素構成はあくまで一例であり、本発明
の技術思想の範囲内であれば、トランジスタ101、負荷150、スイッチ111、スイ
ッチ112、スイッチ113、スイッチ114、スイッチ115、容量素子121、また
は容量素子122の内の一つもしくは複数を省略してもよく、上記構成の接続を変更する
ことも可能である。また、上記構成の一部もしくは全部に、さらに他の素子や配線を追加
しても構わない。
有しまたは有さず、スイッチ111を有しまたは有さず、スイッチ112を有しまたは有
さず、スイッチ113を有しまたは有さず、スイッチ114を有しまたは有さず、スイッ
チ115を有しまたは有さず、容量素子121を有しまたは有さず、容量素子122を有
しまたは有さない半導体装置であると言い換えることが可能である。
実施の形態に開示する動作例はあくまで一例であり、本発明の技術思想の範囲内であれば
、期間201乃至期間205の内の一つもしくは複数を省略してもよく、各期間の順番の
変更や、新たな期間を追加することも可能である。また、期間201乃至期間205の一
部もしくは全部に、本実施の形態で開示されていない動作を追加してもよい。
は有さず、期間203を有しまたは有さず、期間204を有しまたは有さず、期間205
を有しまたは有さない半導体装置の駆動方法であると言い換えることが可能である。
よって、本発明の一態様において、上記数式を用いてもよいし、用いなくてもよいことは
言うまでもない。
回路においても、トランジスタ101のVthを取得することもできる。
5の間にスイッチ171を設け、ノード144と配線132の間に容量素子123を設け
た構成を有する。図9に示す画素回路100でのVthの取得は以下のように行うことが
できる。まず、初期化動作として、スイッチ111及びスイッチ113をオフ状態とした
後に、スイッチ171、スイッチ114及びスイッチ115をオン状態とする。なお、ス
イッチ113がオフ状態である場合には、スイッチ112は、オフ状態でもオン状態でも
よい。ただし、スイッチ113がオン状態の場合には、スイッチ112は、オフ状態にし
ておくことが望ましい。また、スイッチ113は、オン状態でもよいが、スイッチ113
をオン状態にすると、容量素子121の電荷が放電されるため、放電されないほうがよい
場合には、スイッチ113はオフ状態にしておくことが望ましい。すると、ノード141
及びノード145の電位がVDDとなり、ノード144の電位がV2となる。この時、ト
ランジスタ101はオン状態となるため、ノード145とノード144間に電流が流れる
が、ノード144の電位は、V2のまま維持され、負荷150に電流は流れない。次に、
Vth取得動作として、スイッチ115をオフ状態とする。すると、ノード141とノー
ド144間の電位差が、Vthに相当する電圧になるまでノード144の電位が上昇する
。その後、スイッチ114をオフ状態とすることで、容量素子122にVthに相当する
電圧が保持される。なお、Vthの取得動作終了後は、スイッチ171をオフ状態とする
ことが好ましい。
子122の電圧を足し合わせた後に、スイッチ111、スイッチ112及びスイッチ11
4をオフ状態とし、スイッチ113及びスイッチ171をオン状態とする期間2041(
図示せず)を設けてもよい。なお、期間2041において、スイッチ115はオン状態で
もよいし、オフ状態でもよい。
間の電圧がdVxだけ減少する。dVxは、期間2041の長さと、トランジスタの移動
度などの電気特性に応じて変化する電位の変化量である。
所望の値にすることにより、画素間のトランジスタ101の移動度のばらつきを軽減し、
トランジスタ101の移動度のばらつきによる表示品位の低下を抑制できる。また、容量
素子123の容量値を調節することにより、dVxを変化させることができる。なお、図
9では容量素子123の一方の端子を配線132に接続しているが、これに限定されない
。容量素子123の一方の端子は、少なくとも期間2041中に任意の固定電位が供給さ
れる配線に接続されていればよい。例えば、配線134または配線135に接続してもよ
く、図示しない共通電位が供給される配線に接続してもよい。
ある。また、図9以外の構成を有する画素回路100においても、期間2041を適用し
てトランジスタ101の移動度のばらつきを軽減することができる。
けることができる。また、容量素子123を設けずに、期間2041を適用することも可
能である。
チ171の一方の端子を接続した構成を有する。また、スイッチ171の他方の端子は回
路186に接続する。回路186は、回路181乃至回路185と同様の構成を用いるこ
とができる。回路186は、スイッチ171を介してノード141にトランジスタ101
をオン状態とする電位を供給する。図10に示す画素回路100でのVthの取得は、図
9に示す画素回路100と同様に行うことができる。なお、この場合、スイッチ171が
オン状態のときのトランジスタ101のゲートの電位の大きさは、回路186を用いて、
制御することができる。したがって、トランジスタ101のゲートの電位を低くすること
によって、Vth取得動作時に、ノード141の電位が上がりすぎないように調整するこ
とができる。ノード141の電位が上がりすぎないため、負荷150に電流が流れにくく
することができる。または、トランジスタ101のゲートの電位の大きさを制御すること
ができるため、トランジスタ101がノーマリオン(デプリーション型)のトランジスタ
であったとしても、正常に、Vthを取得することが出来る。
1の間に、スイッチ172を設けた構成を有する。図11に示す画素回路100でのVt
hの取得は以下のように行うことができる。まず、初期化動作として、スイッチ111及
びスイッチ113をオフ状態とした後に、スイッチ171、スイッチ172、スイッチ1
14及びスイッチ115をオン状態とする。なお、スイッチ113がオフ状態である場合
には、スイッチ112は、オフ状態でもオン状態でもよい。ただし、スイッチ113がオ
ン状態の場合には、スイッチ112は、オフ状態にしておくことが望ましい。また、スイ
ッチ113は、オン状態でもよいが、スイッチ113をオン状態にすると、容量素子12
1の電荷が放電されるため、放電されないほうがよい場合には、スイッチ113はオフ状
態にしておくことが望ましい。すると、ノード141及びノード145の電位がVDDと
なり、ノード144の電位がV2となる。この時、トランジスタ101はオン状態となる
ため、ノード145とノード144間に電流が流れるが、ノード144の電位は、V2の
まま維持され、負荷150に電流は流れない。次に、Vth取得動作として、スイッチ1
72をオフ状態とする。すると、初期化動作時に容量素子122に蓄積された電荷が移動
し、ノード141とノード144間の電位差が、Vthに相当する電圧になるまでノード
145の電位が低下する。その後、スイッチ114をオフ状態とすると、容量素子122
にVthに相当する電圧が保持される。なお、Vthの取得動作終了後は、スイッチ17
1をオフ状態とすることが好ましい。なお、Vth取得動作中は、スイッチ115はオン
状態でもオフ状態でも構わない。ただし、スイッチ115がオン状態であるほうが、ノー
ド144の電位が安定するため、好適である。
0の間にスイッチ174を設けた構成を有する。図12に示す画素回路100でのVth
の取得は、図9に示す画素回路100の場合と同様に行うことができる。また、初期化動
作及びVth取得動作中にスイッチ174をオフ状態とすることで、前述した数式1の条
件を満さなくても負荷150に不要な電流が流れることがないため、画素回路100に適
用する電位設定の自由度を高めることができる。
0の間にスイッチ174を設けた構成を有する。図13に示す画素回路100でのVth
の取得は、図1に示す画素回路100の場合と同様に行うことができる。また、初期化動
作及びVth取得動作中にスイッチ174をオフ状態とすることで、前述した数式1の条
件を満さなくても負荷150に不要な電流が流れることがないため、画素回路100に適
用する電位設定の自由度を高めることができる。または、スイッチ174をオフ状態とす
ることによって、トランジスタ101と負荷150とに電流が流れないようにすることが
できる。よって、負荷150に電流が流れないような期間を設ける場合には、スイッチ1
74を制御して、実現することが可能である。
去した構成を有する。図14に示す画素回路100でのVthの取得は、図1に示す画素
回路100の場合と同様に行うことができるが、スイッチ115の動作が無い点が異なる
。図14に示す画素回路100でのVthの取得は、Vth取得動作中にスイッチ174
をオフ状態とすることで実現できる。なお、Vth取得動作以外の動作期間ではスイッチ
174をオン状態とするため、初期化動作時にノード144と配線132が導通し、負荷
150に電流が流れる。すなわち、負荷150に発光素子を用いる場合は、初期化動作時
に発光することになるが、初期化動作は非常に短時間で行われるため、実質的に表示品位
の低下は生じない。
いて、スイッチ113がオフ状態の場合には、スイッチ112はオン状態でもオフ状態で
も構わない。また、図9乃至図14に示す画素回路100では、Vsigの取得を、初期
化動作及びVth取得動作以外の動作期間で行うため、前述の数式2の条件を満さなくて
もよい。よって、画素回路100に適用する電位設定の自由度を高めることができる。ま
た、スイッチ111がオフ状態のときに、初期化動作及びVth取得動作を行うため、配
線133の電位の状態によらずに、初期化動作及びVth取得動作を行うことが出来る。
したがって、初期化動作及びVth取得動作の期間を、十分に長く確保することができる
。また、図12乃至図14に示す画素回路100では、ノード144と負荷150の間に
スイッチ174を設けることにより、前述の数式3の条件を考慮する必要がない。よって
、画素回路100に適用する電位設定の自由度を高めることができる。
について説明したが、トランジスタ101にpチャネル型トランジスタを用いてもよい。
トランジスタ101にpチャネル型のトランジスタを用いた場合の画素回路の一例を図1
5に示す。トランジスタ101にpチャネル型のトランジスタを用いる場合は、配線13
1に供給する電位をV2及びV3よりも低い電位、例えば電位VSS(以下、単に「VS
S」ともいう)とする。また、負荷150が有する電極のうち、配線132に接続する電
極を陽極とし、ノード144に接続する電極を陰極とする。また、数式1乃至数式3は、
各数式の不等号の向きを逆にすることで、図15に開示した構成例に適用することができ
る。
ジスタ101をnチャネル型のトランジスタとしてもよい。また、画素回路100を構成
する各スイッチの導電型を異ならせるように設ける構成とすることも可能である。例えば
、スイッチ111をpチャネル型のトランジスタで形成し、スイッチ112をnチャネル
型のトランジスタで形成し、スイッチ113をpチャネル型トランジスタで形成し、スイ
ッチ114をnチャネル型のトランジスタで形成し、スイッチ115をpチャネル型のト
ランジスタで形成することも可能である。
R)が赤(R)に対応した画素に相当し、画素回路100(G)が緑(G)に対応した画
素に相当し、画素回路100(B)が青(B)に対応した画素に相当する。本発明の一態
様では、画素回路100(R)が有するトランジスタ101(R)と、画素回路100(
G)が有するトランジスタ101(G)と、画素回路100(B)が有するトランジスタ
101(B)との少なくとも一つにおいて、そのチャネル幅とチャネル長の比が他と異な
っていても良い。上記構成により、画素回路100(R)が有する負荷150(R)、画
素回路100(G)が有する負荷150(G)、画素回路100(B)が有する負荷15
0(B)のそれぞれに供給される電流を異なる値に設定することができる。負荷150(
R)、負荷150(G)、負荷150(B)としては、各色相に対応した発光素子を用い
てもよい。
)、配線134(R)、及び配線135(R)に接続され、画素回路100(G)は、配
線131(G)、配線132(G)、配線133(G)、配線134(G)、及び配線1
35(G)に接続され、画素回路100(B)は、配線131(B)、配線132(B)
、配線133(B)、配線134(B)、及び配線135(B)に接続されている。
画素ごとに接続する配線131(R)、配線131(G)、及び配線131(B)を、共
通の配線131とした例を示している。配線131は、配線133(R)、配線133(
G)、及び配線133(B)と交差して配置される。
35(G)、及び配線135(B)を、共通の配線135とした例を示している。また図
17(A)では、図16において画素ごとに接続する配線132(R)、配線132(G
)、及び配線132(B)を、共通の配線132とした例を示している。また図17(A
)では、図16において画素ごとに接続する配線134(R)、配線134(G)、及び
配線134(B)を、共通の配線134とした例を示している。
る領域における配線の占有面積を削減することができる。よって、高精細化が容易となり
、表示品位の良い表示装置を実現することができる。また、半導体装置の集積化を容易と
することができる。また、配線が削減された分だけ周辺回路の削減も可能となるため、表
示装置を構成する部品数を削減することができ、表示装置の生産性及び信頼性を向上させ
ることができる。
び配線135を省略し、配線134、及び配線135に接続していた端子を配線132に
接続する構成例を示している。図17(B)に例示する構成を用いることで、画素が設け
られる領域における配線の占有面積をさらに小さくすることができる。
て配置されてもよいし、並走して配置されてもよい。
及びスイッチ115には、例えば、トランジスタを用いることができる。一例として、ス
イッチ111、スイッチ112、スイッチ113、スイッチ114及びスイッチ115に
、nチャネル型のトランジスタを用いた場合の回路図について図18に示す。なお、図1
の構成と共通するところは共通の符号を用いてその説明を省略する。図18のように、全
て同じ極性のトランジスタを用いることによって、少ない工程数で半導体装置を製造する
ことが可能となり、製造コストを低減することが出来る。なお、スイッチ111、スイッ
チ112、スイッチ113、スイッチ114及びスイッチ115の、少なくとも一つに、
pチャネル型のトランジスタを適用することも可能である。
2Tがスイッチ112に相当する。トランジスタ113Tがスイッチ113に相当する。
トランジスタ114Tがスイッチ114に相当する。トランジスタ115Tがスイッチ1
15に相当する。
れ、第2端子がノード141に接続されている。よって、配線161の電位がHレベルの
ときにトランジスタ111Tは導通状態となり、配線161の電位がLレベルのときにト
ランジスタ111Tは非導通状態となる。
接続され、第2端子がノード142に接続されている。よって、配線162の電位がHレ
ベルのときにトランジスタ112Tは導通状態となり、配線162の電位がLレベルのと
きにトランジスタ112Tは非導通状態となる。
に接続され、第2端子がノード143に接続されている。よって、配線163の電位がH
レベルのときにトランジスタ113Tは導通状態となり、配線163の電位がLレベルの
ときにトランジスタ113Tは非導通状態となる。
に接続され、第2端子がノード143に接続されている。よって、配線164の電位がH
レベルのときにトランジスタ114Tは導通状態となり、配線164の電位がLレベルの
ときにトランジスタ114Tは非導通状態となる。
接続され、第2端子がノード144に接続されている。よって、配線165の電位がHレ
ベルのときにトランジスタ115Tは導通状態となり、配線165の電位がLレベルのと
きにトランジスタ115Tは非導通状態となる。
Bに接続され、配線163は、回路186Cに接続され、配線164は、回路186Dに
接続され、配線165は、回路186Eに接続される。回路186A乃至回路186Eは
、一例としては、少なくとも、HレベルまたはLレベルの信号を供給する機能を有してい
る。なお、回路186A乃至回路186Eは、それぞれ、別々の回路でもよいし、幾つか
がまとまって1つの回路となっていてもよい。回路186A乃至回路186Eの例として
は、ゲートドライバ(走査線駆動回路)などがある。したがって、配線161は、Hレベ
ルまたはLレベルの信号を、伝えることが出来る機能、または、供給することが出来る機
能を有している。または、配線161は、スイッチ111又はトランジスタ111Tの導
通状態を制御することが出来る機能を有している。配線162は、スイッチ112又はト
ランジスタ112Tの導通状態を制御することが出来る機能を有している。配線163は
、スイッチ113又はトランジスタ113Tの導通状態を制御することが出来る機能を有
している。配線164は、スイッチ114又はトランジスタ114Tの導通状態を制御す
ることが出来る機能を有している。配線165は、スイッチ115又はトランジスタ11
5Tの導通状態を制御することが出来る機能を有している。
々の配線として構成させることが出来る。ただし、本発明の実施形態の一態様は、これに
限定されず、複数本の配線を1本の配線にまとめることが可能である。そのため、少ない
配線数で回路を構成することが出来る。
って、チャネル長またはゲート長を、トランジスタ111T、トランジスタ112T、ト
ランジスタ113T、トランジスタ114T、トランジスタ115Tよりも長くすること
が望ましい。チャネル長またはゲート長を長くすることにより、飽和領域での特性がフラ
ットになり、キンク効果を低減することが出来る。ただし、本発明の実施形態の一態様は
、これに限定されない。
って、チャネル幅またはゲート幅を、トランジスタ111T、トランジスタ112T、ト
ランジスタ113T、トランジスタ114T、トランジスタ115Tのいずれか、または
全てよりも長くすることが望ましい。チャネル幅またはゲート幅を長くすることにより、
飽和領域においても、多くの電流を流すことが出来る。ただし、本発明の実施形態の一態
様は、これに限定されず、トランジスタ101のチャネル幅またはゲート幅は、トランジ
スタ111T、トランジスタ112T、トランジスタ113T、トランジスタ114T、
トランジスタ115Tのいずれか、または全てと同じでもよいし、短くてもよい。
図に示す。
302B、走査線駆動回路302C、走査線駆動回路302D、走査線駆動回路302E
、電位供給回路303、電位供給回路304、電位供給回路305、電位供給回路306
、および画素領域310を有する。画素領域310には、信号線駆動回路301から列方
向に伸張して配置された複数の信号線S1乃至Snが設けられている。また画素領域31
0には、走査線駆動回路302Aから行方向に伸張して配置された複数の走査線Ga1乃
至Gamが設けられている。また画素領域310には、走査線駆動回路302Bから行方
向に伸張して配置された複数の走査線Gb1乃至Gbmが設けられている。また画素領域
310には、走査線駆動回路302Cから行方向に伸張して配置された複数の走査線Gc
1乃至Gcmが設けられている。また画素領域310には、走査線駆動回路302Dから
行方向に伸張して配置された複数の走査線Gd1乃至Gdmが設けられている。また画素
領域310には、走査線駆動回路302Eから行方向に伸張して配置された複数の走査線
Ge1乃至Gemが設けられている。
線Ba1乃至Banが設けられている。また画素領域310には、電位供給回路304か
ら列方向に伸張して配置された複数の配線Bb1乃至Bbnが設けられている。また画素
領域310には、電位供給回路305から列方向に伸張して配置された複数の配線P1乃
至Pnが設けられている。また画素領域310には、電位供給回路306から列方向に伸
張して配置された複数の配線L1乃至Lnが設けられている。
る。そして、各画素回路100は、それぞれ、信号線Sj(信号線S1〜Snのうちいず
れか一)、走査線Gai(走査線Ga1〜Gamのうちいずれか一)、走査線Gbi(走
査線Gb1〜Gbmのうちいずれか一)、走査線Gci(走査線Gc1〜Gcmのうちい
ずれか一)、走査線Gdi(走査線Gd1〜Gdmのうちいずれか一)、走査線Gei(
走査線Ge1〜Gemのうちいずれか一)、配線Baj(配線Ba1〜Banのうちいず
れか一)、配線Bbj(配線Bb1〜Bbnのうちいずれか一)、配線Pj(配線P1〜
Pnのうちいずれか一)、及び配線Lj(配線L1〜Lnのうちいずれか一)と接続され
ている。
2に相当する。走査線Gcjは図18の配線163に相当する。走査線Gdjは図18の
配線164に相当する。走査線Gejは図18の配線165に相当する。信号線Sjは図
18の配線133に相当する。配線Pjは図18の配線131に相当する。配線Ljは図
18の配線132に相当する。
本数を減らすことも可能である。または、配線Ljは、隣接する左右の画素でまとめて、
例えば、2画素につき1本にして、本数を減らすことも可能である。
ある。その場合、配線Pjは、隣接する上下の画素でまとめて、例えば、2画素につき1
本にして、本数を減らすことも可能である。または、配線Ljは、行方向に伸張して、走
査線Gaiなどと平行に配置することも可能である。その場合、配線Ljは、隣接する上
下の画素でまとめて、例えば、2画素につき1本にして、本数を減らすことも可能である
。
112Tの第1端子と、トランジスタ115Tの第1端子を配線134に接続した構成例
を示している。このような構成とすることで、配線135が削減された分だけ、画素が設
けられる領域での配線が占める面積を削減することができる。また、回路185を不要と
することで、表示装置を構成する部品数を削減することができるため、表示装置の生産性
及び信頼性を向上させることができる。
112Tのゲートを配線161に接続する構成例を示している。このような構成とするこ
とで、配線162が削減された分だけ、画素が設けられる領域での配線が占める面積を削
減することができる。また、回路186Bを不要とすることで、表示装置を構成する部品
数を削減することができるため、表示装置の生産性及び信頼性を向上させることができる
。
のトランジスタとし、画素回路100に接続する配線164を省略し、トランジスタ11
4Tのゲートを配線163に接続する構成例を示している。このような構成とすることで
、配線164が削減された分だけ、画素が設けられる領域での配線が占める面積を削減す
ることができる。また、回路186Dを不要とすることで、表示装置を構成する部品数を
削減することができるため、表示装置の生産性及び信頼性を向上させることができる。
112T、トランジスタ113Tをpチャネル型のトランジスタとし、画素回路100に
接続する配線162、配線164を省略し、トランジスタ112Tのゲートを配線161
に接続し、トランジスタ114Tのゲートを配線163に接続する構成例を示している。
このような構成とすることで、配線162、配線164が削減された分だけ、画素が設け
られる領域での配線が占める面積を削減することができる。また、回路186B、回路1
86Dを不要とすることで、表示装置を構成する部品数を削減することができるため、表
示装置の生産性及び信頼性を向上させることができる。
トランジスタ112Tの第1端子をノード146に接続し、トランジスタ115Tの第1
端子をノード147に接続する構成例を示している。また、ノード146、ノード147
は、当該画素回路100とは異なる行のトランジスタの導通を制御する配線161乃至配
線165のいずれかに接続する。このような構成とすることで、配線134、配線135
が削減された分だけ、画素が設けられる領域での配線が占める面積を削減することができ
る。また、回路184、回路185を不要とすることで、表示装置を構成する部品数を削
減することができるため、表示装置の生産性及び信頼性を向上させることができる。
タを用いる場合の構成例を示している。なお、他の図面を用いて説明する構成と共通する
構成は、その説明を省略する。図49において、トランジスタ171Tが図9中のスイッ
チ171に相当する。トランジスタ171Tのゲートは、配線166に接続され、ソース
またはドレインの一方はノード141に接続され、ソースまたはドレインの他方はノード
145に接続されている。また、配線166は回路186Fに接続される。回路186F
は、回路186A乃至回路186Eと同様の機能を有する。例えば、回路186Fは、配
線166に少なくとも、HレベルまたはLレベルの信号を供給する機能を有している。ま
た、配線166は、スイッチ171又はトランジスタ171Tの導通状態を制御すること
が出来る機能を有している。
0が有するトランジスタ171Tのゲートを配線164に接続する構成例を示している。
このような構成とすることで、配線166が削減された分だけ、画素が設けられる領域で
の配線が占める面積を削減することができる。また、回路186Fを不要とすることで、
表示装置を構成する部品数を削減することができるため、表示装置の生産性及び信頼性を
向上させることができる。また、トランジスタ171Tのゲートを、一行前の配線161
または配線162に接続してもよい。
ドレインの他方を回路187に接続する構成例を示している。回路187の例としては、
電源回路、増幅回路などがある。また、回路187は一定の電位のみを出力する回路に限
定されず、一定ではない電位、例えば、パルス信号を出力する回路としてもよい。その場
合の回路187の例としては、デジタル回路、シフトレジスタ回路、走査線駆動回路など
がある。
スタを用いる場合の構成例を示している。なお、他の図面を用いて説明する構成と共通す
る構成は、その説明を省略する。図52において、トランジスタ172Tが図11中のス
イッチ172に相当する。トランジスタ172Tのゲートは、配線167に接続され、ソ
ースまたはドレインの一方はノード145に接続され、ソースまたはドレインの他方は配
線131に接続されている。また、配線167は回路186Gに接続される。回路186
Gは、回路186A乃至回路186Fと同様の機能を有する。例えば、回路186Gは、
配線167に少なくとも、HレベルまたはLレベルの信号を供給する機能を有している。
また、配線167は、スイッチ172又はトランジスタ172Tの導通状態を制御するこ
とが出来る機能を有している。
スタを用いる場合の構成例を示している。なお、他の図面を用いて説明する構成と共通す
る構成は、その説明を省略する。図53において、トランジスタ174Tがスイッチ17
4に相当する。トランジスタ174Tのゲートは、配線166に接続され、ソースまたは
ドレインの一方は負荷150に接続され、ソースまたはドレインの他方はノード144に
接続されている。
うな動作を行ったが、本発明の一態様は、これに限定されない。例えば、しきい値電圧の
ばらつきを補正するような動作を行わずに、負荷150に電流を供給して動作させること
も可能である。
応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の
一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また
、置き換えて実施することができる。
本実施の形態においては、上記実施の形態で説明した画素回路を、負荷に電流を流すため
の電流源として表示装置の信号線駆動回路の一部に用いる構成例について、図21乃至図
24を用いて説明する。
4を有している。ゲート線駆動回路53は、画素領域52に選択信号を順次出力する。信
号線駆動回路54は、画素領域52にビデオ信号を順次出力する。画素領域52は、複数
の画素を有し、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。
信号線駆動回路54から画素領域52へ入力するビデオ信号は、電流である。つまり、各
画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路54から入力さ
れるビデオ信号(電流)によって、状態を変化させる。画素に配置する表示素子の例とし
ては、EL素子、FED(フィールドエミッションディスプレイ)で用いる素子、液晶素
子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)などがあげられ
る。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプ
レイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、
投射型液晶ディスプレイ)などがある。電子インク又は電気泳動素子を用いた表示装置の
一例としては、電子ペーパーなどがある。
トレジスタ55、第1ラッチ回路56(LAT1)、第2ラッチ回路57(LAT2)、
デジタル・アナログ変換回路58に分けられる。デジタル・アナログ変換回路58には、
電圧を電流に変換する機能も有しており、ガンマ補正を行う機能も有していてもよい。つ
まり、デジタル・アナログ変換回路58には、画素に電流(ビデオ信号)を出力する回路
、すなわち、電流源回路を有しており、該電流源回路として上記実施の形態で説明した画
素回路を適用することが出来る。
回路(FF)等を複数列用いて構成され、クロック信号(S−CLK)、スタートパルス
(SP)、クロック反転信号(S−CLKb)が入力される、これらの信号のタイミング
に従って、順次サンプリングパルスが出力される。
1)に入力される。第1ラッチ回路56(LAT1)には、ビデオ信号線より、ビデオ信
号VSが入力されており、サンプリングパルスが入力されるタイミングに従って、各列で
ビデオ信号を保持していく。なお、デジタル・アナログ変換回路58を配置している場合
は、ビデオ信号はデジタル値である。また、この段階でのビデオ信号は、電圧であること
が多い。
る場合は、デジタル・アナログ変換回路58は省略できる場合が多い。その場合、ビデオ
信号は、電流であることも多い。また、画素領域52に出力するデータが2値、つまり、
デジタル値である場合は、デジタル・アナログ変換回路58は省略できる場合が多い。
水平帰線期間中に、ラッチ制御線よりラッチパルスLP(Latch Pulse)が入
力され、第1ラッチ回路56(LAT1)に保持されていたビデオ信号は、一斉に第2ラ
ッチ回路57(LAT2)に転送される。その後、第2ラッチ回路57(LAT2)に保
持されたビデオ信号は、1行分が同時に、デジタル・アナログ変換回路58へと入力され
る。そして、デジタル・アナログ変換回路58から出力される信号は、画素領域52へ入
力される。
58に入力され、そして、画素領域52に入力されている間、シフトレジスタ55におい
ては再びサンプリングパルスが出力される。つまり、同時に2つの動作が行われる。これ
により、線順次駆動が可能となる。以後、この動作を繰り返す。
とを行うような回路である場合、電流源回路に、電流を流す回路が必要となる。そのよう
な場合、リファレンス用電流源回路59が配置されている。
付けのICチップを用いて構成されることもある。その場合、ICチップと基板にはCO
G(Chip On Glass)やTAB(Tape Automated Bond
ing)やプリント基板などを用いて接続される。
る場合、図22に示すように、リファレンス用電流源回路60から第1ラッチ回路56(
LAT1)に、ビデオ信号VS(アナログ電流)が入力されることもある。また、図22
において、第2ラッチ回路57が存在しない場合もある。
する際の具体的な構成について説明する。
示す回路190は、実施の形態1で図1を用いて説明した画素回路100とほぼ同様の構
成を有する。なお、画素回路100の構成と共通するところは共通の符号を用いてその説
明を省略する。図23に示す回路190は、回路183から供給される電位Vsigに応
じて、トランジスタ101のしきい値電圧のばらつきが低減された電流を出力することが
できる。
路190の間に設けられるスイッチ70による導通状態または非導通状態の制御により、
負荷17への電流の供給が制御される構成とする。この場合、例えば複数の回路190と
複数のスイッチ70を配置し、複数のスイッチ70による制御により負荷17に流す電流
量を制御することも可能である。
3を設け、また、複数のスイッチ70としてスイッチ70_1、スイッチ70_2、及び
スイッチ70_3を設け、スイッチ70_1、スイッチ70_2、及びスイッチ70_3
を制御することにより負荷17に流す電流量を切り替える構成とすることができる。また
、回路190_1、回路190_2、及び回路190_3で流す電流量を異ならせるまた
は同じにするように回路183により電位Vsigを設定し、さらに、スイッチの導通状
態に応じて負荷17に流れる電流量を制御する構成としてもよい。
応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の
一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また
、置き換えて実施することができる。
本実施の形態では、図18に示した画素回路の構成例について図25乃至図34を用いて
説明する。
は、図25における2点鎖線A1−A2で示した部位の断面図であり、図26(B)は、
図25における2点鎖線B1−B2で示した部位の断面図である。
、トランジスタ112T、トランジスタ113T、トランジスタ114T、トランジスタ
115T、負荷150(一方の電極のみ図示)、容量素子121、容量素子122、配線
109、配線161、配線162、配線163、配線164、配線165、配線132、
配線134、及び配線135を示している。なお、本実施の形態では、負荷150として
発光素子(EL素子など)を用いる例について説明する。
54、導電層855、コンタクトホール856、コンタクトホール858によって形成さ
れる。なお、本実施の形態で用いる上面図では、基板及び絶縁層の記載を省略している。
トランジスタ等の各素子を形成する基板上に設けられる。
しい。なお、基板の例としては、半導体基板(例えば単結晶基板又はシリコン基板)、S
OI基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレ
ス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基
板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが
ある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラ
ス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレ
フタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン
(PES)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などが
ある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化
ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリ
アミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結
晶基板、又はSOI基板などを用いてトランジスタを製造することによって、特性、サイ
ズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを
製造することができる。このようなトランジスタによって回路を構成すると、回路の低消
費電力化、又は回路の高集積化を図ることができる。
し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例
としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファ
ン基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、
ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再
生ポリエステル)などを含む)、皮革基板、又はゴム基板などがある。これらの基板を用
いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成
、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
となる絶縁層は、窒化シリコン、酸化シリコン、窒化酸化シリコン、又は酸化窒化シリコ
ン、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、又は酸化窒化アルミ
ニウムから選ばれた材料を、単層でまたは積層して形成することが好ましい。これらの材
料を用いて下地となる絶縁層を形成することで、基板からの不純物元素の拡散を防止する
ことができる。
が多いものであって、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い
ものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法(RBS:Ru
therford Backscattering Spectrometry)等を用
いて測定することができる。
ル(Ta)、タングステン(W)、アルミニウム(Al)、マグネシウム(Mg)、銅(
Cu)、ネオジム(Nd)、スカンジウム(Sc)等の金属材料またはこれらを主成分と
する合金材料を用いて、単層でまたは積層して形成することができる。
2は、多結晶シリコンを含んでいてもよい。または、半導体層852は、有機半導体、酸
化物半導体などを含んでいてもよい。
。
ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金
膜等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または
双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜
に生ずるヒロックやウィスカーの発生を防止する元素(Si、Nd、Scなど)が添加さ
れているAl材料を用いることで耐熱性を向上させることが可能となる。
としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、
酸化インジウム酸化スズ(In2O3―SnO2、ITOと略記する)、酸化インジウム
酸化亜鉛(In2O3―ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませ
たものを用いることができる。
領域を有する。導電層855は、負荷150が発する光を対向基板側より取り出す場合に
は光を反射する機能を有する材料を用いて形成し、発光素子が発する光を素子基板側より
取り出す場合には光を透過する機能を有する材料を用いて形成する。
電層851と導電層853との間に、ゲート絶縁層として機能する絶縁層401を有する
。
化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウ
ム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムを単層で又は積
層して形成することができる。
電層853と導電層855との間には表面の平坦性を付与する絶縁層403を有する。表
面の平坦性を付与する絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン
樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(l
ow−k材料)等を用いることができる。
402を設けてもよい。パッシベーション層としては、窒化シリコン、窒化アルミニウム
、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁物を用いることができる。ま
た、図26(A)に示すように、導電層853と導電層855との間に、パッシベーショ
ン層として機能する絶縁層402と、表面の平坦性を付与する絶縁層403とを積層して
設けてもよい。
スタ101と容量素子121の断面構成について説明する。
を用いる例を示している。図25及び図26(A)に例示するボトムゲート型のトランジ
スタ101は、逆スタガ型のトランジスタともいう。なお、トランジスタの構造は特に限
定されず、例えば、トップゲート型又はボトムゲート型の、スタガ型やプレーナ型などを
用いることができる。また、トランジスタは半導体層中にチャネル形成領域が一つ形成さ
れるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成される
トリプルゲート構造であっても良い。また、チャネル形成領域の上層及び下層に、それぞ
れゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でも
よい。
、ゲート絶縁層として機能する絶縁層401、半導体層852、ソース及びドレインとな
る導電層853を含む。また、トランジスタ101を覆い、パッシベーション層として機
能する絶縁層402が設けられている。また、絶縁層402上に、表面の平坦性を付与す
る絶縁層403が設けられている。
導電層851、絶縁層401、半導体層852、他方の電極となる導電層853を含む。
また、容量素子121を覆い、パッシベーション層として機能する絶縁層402が設けら
れている。また絶縁層402上に、表面の平坦性を付与する絶縁層403が設けられてい
る。
の構成とすることも可能である。
して、回路を電流源として機能させることができるトランジスタ101のトランジスタサ
イズが、スイッチとして機能するトランジスタのトランジスタサイズより大きい点がある
。当該構成とすることにより、回路を電流源として機能させることができるトランジスタ
101が流すことのできる電流量を増やすことができる。
。図28及び図29が、図25及び図27と異なる点として、トランジスタ101の一方
の端子となる電極を環囲するように、他方の端子となる電極の形状がU字状になっている
点がある。当該構成とすることにより、トランジスタの占有面積が小さくてもチャネル幅
を長く設定することが可能であるため、回路を電流源として機能させることができるトラ
ンジスタ101が流すことのできる電流量を増やすことができる。また、トランジスタ1
01の一方の端子となる電極側に生じる寄生容量よりも、他方の端子となるU字状の電極
側に生じる寄生容量を大きくすることが出来る。
子の画素を並置した場合に、各色で回路を電流源として機能させることができるトランジ
スタ101または容量素子122の大きさを異ならせる構成としてもよい。各色で回路を
電流源として機能させることができるトランジスタ101の大きさを異ならせた画素回路
の構成例を、図30の上面図に示す。図30において、トランジスタ101Rは、赤色の
発光を行う負荷150を有する画素における、回路を電流源として機能させることができ
るトランジスタである。また図30において、トランジスタ101Gは、緑色の発光を行
う負荷150を有する画素における、回路を電流源として機能させることができるトラン
ジスタである。また図30において、トランジスタ101Bは、青色の発光を行う負荷1
50を有する画素における、回路を電流源として機能させることができるトランジスタで
ある。また図30において、容量素子122Rは、赤色の発光を行う負荷150を有する
画素における、容量素子である。また図30において、容量素子122Gは、緑色の発光
を行う負荷150を有する画素における、容量素子である。また図30において、容量素
子122Bは、青色の発光を行う負荷150を有する画素における、容量素子である。当
該構成とすることにより、各色の負荷150に適切な量の電流を供給することができる。
した場合において、各色で電源線として機能する配線131の太さを異ならせる構成とし
てもよい。各色で電源線として機能する配線131の幅を異ならせた、上面図の構成を図
31に示す。図31において、配線131Rは、赤色の発光を行う負荷150に電流を供
給するための配線に対応する。また図31において、配線131Gは、緑色の発光を行う
負荷150に電流を供給するための配線に対応する。また図31において、配線131B
は、青色の発光を行う負荷150に電流を供給するための配線に対応する。当該構成とす
ることにより、各色の負荷150に適切な量の電流を供給することができる。
た場合において、各色で負荷150の電極面積を異ならせる構成としてもよい。各色で負
荷150の電極面積を異ならせた上面図の構成を図31に併せて示す。図31において、
負荷150Rは、赤色の発光を行う発光素子に対応する。また図31において、負荷15
0Gは、緑色の発光を行う発光素子に対応する。また図31において、負荷150Bは、
青色の発光を行う発光素子に対応する。当該構成とすることにより、各色の輝度のバラン
スを調整することができる。
各トランジスタをトップゲート型のトランジスタとしてもよい。図32に画素回路を構成
する各トランジスタをトップゲート型とした場合の上面図を示す。図33(A)は、図3
2における2点鎖線C1−C2で示した部位の断面図であり、図33(B)は、図32に
おける2点鎖線D1−D2で示した部位の断面図である。なお、トランジスタの構成以外
について図32と図25を比較すると、図32は図25に比べてコンタクトホール859
が増えている。
と導電層853とを接続する機能を有する。
半導体層を非晶質シリコンまたは多結晶シリコンとする構成とすることが好ましい。当該
構成とすることにより半導体層にリンまたはボロン等の不純物元素を導入して導電性を高
めることでトランジスタ間の配線として用いることができる。
121の断面図の構成について説明する。
構成の一例を示している。図33(B)は、容量素子121に適用可能な断面構成の一例
を示している。
のトランジスタともいう。また、トランジスタはチャネル形成領域が一つ形成されるシン
グルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプル
ゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置され
た2つのゲート電極層を有する、デュアルゲート型でもよい。
て導電性が向上した不純物領域852nを有する半導体層852、ゲート絶縁層として機
能する絶縁層401、ゲートとなる導電層851、層間絶縁層として機能する絶縁層41
2、ソース及びドレインとなる導電層853を含む。また、絶縁層412及び導電層85
3を覆い、表面の平坦性を付与する絶縁層413が設けられている。
方の電極となる導電層851、絶縁層412、他方の電極となる導電層853を含む。ま
た、絶縁層412及び導電層853を覆い、表面の平坦性を付与する絶縁層413が設け
られている。
を配線として利用する構成の上面図を示す。なお図34においては、導電性を高めた導電
層を半導体層860で表している。
応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の
一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また
、置き換えて実施することができる。
本実施の形態では、上記実施の形態で図18を用いて説明した表示装置の画素回路を構成
する各トランジスタに、チャネルが形成される半導体層に酸化物半導体を用いたトランジ
スタを適用した回路構成について述べる。
チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを適用した構成を有
している。図35におけるトランジスタ601、トランジスタ611T乃至トランジスタ
615Tは、それぞれ図18におけるトランジスタ101、トランジスタ111T乃至ト
ランジスタ115Tに対応する。チャネルが形成される半導体層に酸化物半導体を用いる
ことで、トランジスタのオフ電流を低減することできる。従って誤動作の少ない回路構成
とすることができる。
レインの間に流れる電流をいう。nチャネル型のトランジスタ(例えば、閾値電圧が0乃
至2V程度)では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソース
とドレインとの間を流れる電流のことをいう。
化物半導体や、三元系金属の酸化物であるIn−Ga−Zn系酸化物半導体、In−Sn
−Zn系酸化物半導体、In−Al−Zn系酸化物半導体、Sn−Ga−Zn系酸化物半
導体、Al−Ga−Zn系酸化物半導体、Sn−Al−Zn系酸化物半導体、Hf−In
−Zn系酸化物半導体や、二元系金属の酸化物であるIn−Zn系酸化物半導体、Sn−
Zn系酸化物半導体、Al−Zn系酸化物半導体、Zn−Mg系酸化物半導体、Sn−M
g系酸化物半導体、In−Mg系酸化物半導体や、In−Ga系酸化物半導体、一元系金
属の酸化物であるIn系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半導体などを
用いることができる。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例
えばSiO2を含ませてもよい。
(Zn)を有する酸化物半導体、という意味であり、その組成は問わない。また例えば、
In−Ga−Zn系酸化物半導体とは、インジウム(In)、ガリウム(Ga)、亜鉛(
Zn)を有する酸化物半導体、という意味であり、その組成は問わない。In−Ga−Z
n系酸化物半導体は、IGZOと呼ぶことができる。
ゲットの組成は、原子数比でIn:Sn:Znが、1:2:2、2:1:3、1:1:1
、または20:45:35などを用いる。
の組成は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比
に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=
1.5:1〜15:1(モル数比に換算するとIn2O3:ZnO=3:4〜15:2)
とする。例えば、ターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1
.5X+Yとする。
ゲットの組成は、原子数比で、In:Ga:Zn=1:1:0.5、In:Ga:Zn=
1:1:1、又はIn:Ga:Zn=1:1:2とすることができる。
ルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができ
る。また、当該ターゲットを用いることで、酸化物半導体において、リチウム、ナトリウ
ム、カリウム等のアルカリ金属の濃度を低減することができる。
ていても問題がなく、ナトリウム(Na)のようなアルカリ金属が多量に含まれる廉価な
ソーダ石灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物
半導体の物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、p
p.621−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物
半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体
を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは
、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+と
なる。また、Naは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の
結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナ
ス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性
の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトラ
ンジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い
場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が1×1018/cm
3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を
低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、
5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×
1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm
3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は
、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う
。
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
が小さい。よって、当該トランジスタは、信頼性が高い。
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
含まれる結晶構造の一例について図36乃至図39を用いて詳細に説明する。なお、特に
断りがない限り、図36乃至図39は上方向をc軸方向とし、c軸方向と直交する面をa
b面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下
半分をいう。また、図36において丸で囲まれたOは4配位のOを示し、二重丸で囲まれ
たOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図36(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図36(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図36(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図36(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図36(B)に示す構造をとりうる。
図36(B)に示す小グループは電荷が0である。
造を示す。図36(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図36(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図36(C)に示す小グループは電荷が0である。
造を示す。図36(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図36(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図36(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットともいう。)と呼ぶ。
6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Inを有する。図36(B)に示す5配位のG
aの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1
個の近接Gaを有する。図36(C)に示す4配位のZnの上半分の1個のOは、下方向
に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有す
る。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原
子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近
接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向
にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの
数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有す
る二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、6配
位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位の
Oが3個であるため、5配位の金属原子(GaまたはIn)、または4配位の金属原子(
Zn)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
示す。図37(B)に、3つの中グループで構成される大グループを示す。なお、図37
(C)は、図37(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図37(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図37
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ
上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがある
Znと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半
分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn
2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して
4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中
グループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図3
6(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
系酸化物の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−S
n−Zn系酸化物の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数
。)とする組成式で表すことができる。
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−C
e−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm
−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−
Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Z
n系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn
系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al
−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、I
n−Ga系酸化物などを用いた場合も同様である。
デル図を示す。
から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半
分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1
個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを
介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である
。この中グループが複数結合して大グループを構成する。
、図38(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
た中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた
大グループも取りうる。
系酸化物の結晶を得ることができる。なお、得られるIn−Ga−Zn系酸化物の層構造
は、InGaO3(ZnO)n(nは自然数。)とする組成式で表すことができる。
。なお、図39(A)に示す結晶構造において、図36(B)で説明したように、Ga及
びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
取りうる。なお、図39(B)に示す結晶構造において、図36(B)で説明したように
、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって
成膜することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッ
タリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を
有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場
合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで
、スパッタリング用ターゲットの結晶状態が基板に転写され、基板上にCAAC−OS膜
を成膜することができる。
る。例えば、成膜室内に存在する不純物(水素、水、二酸化炭素および窒素など)を低減
すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−80℃
以下、好ましくは−100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
て以下に示す。
000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Z
n系酸化物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、所定
の比率は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2:2:1、8
:4:3、3:1:1、1:1:1、4:2:3または3:1:2のmol数比である。
なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットに
よって適宜変更すればよい。
CAAC−OS膜は、当該被成膜面に概略垂直となるc軸を有するため、当該被成膜面に
存在する凹凸は、CAAC−OS膜における結晶粒界の発生を誘発することになるからで
ある。よって、CAAC−OS膜が成膜される前に当該被成膜表面に対して化学機械研磨
(Chemical Mechanical Polishing:CMP)などの平坦
化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、0.5nm以下で
あることが好ましく、0.3nm以下であることがより好ましい。
(水酸基を含む)が含まれていることがある。本発明の一態様では、酸化物半導体(また
は、酸化物半導体によって形成された半導体層)中の水分又は水素などの不純物を低減(
脱水化または脱水素化)するために、酸化物半導体に対して、減圧雰囲気下、窒素や希ガ
スなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア(CRDS(キャビテ
ィリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20pp
m(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の
空気)雰囲気下で、酸化物半導体に加熱処理を施す。
ができる。具体的には、250℃以上750℃以下、好ましくは400℃以上基板の歪み
点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以下で行え
ばよい。加熱処理にRTA法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガ
ラス基板の歪点を超える温度でも処理することができる。
化物半導体中等における酸素欠陥を低減し、酸化物半導体をi型化又はi型に限りなく近
くすることができる。
る絶縁膜を形成し、その後加熱することによって行うことができる。こうして、絶縁膜中
の過剰な酸素を酸化物半導体に供給して、酸化物半導体を酸素を過剰に含む状態とするこ
とができる。過剰に含まれる酸素は、例えば、酸化物半導体を構成する結晶の格子間に存
在する。
膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに
用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領
域を有する絶縁膜を、酸化物半導体に接する絶縁膜の、上層及び下層に位置する絶縁膜に
用い、酸化物半導体を挟む構成とすることで、上記効果をより高めることができる。
良いし、積層された複数の絶縁膜で構成されていても良い。なお、当該絶縁膜は、水分や
、水素などの不純物を極力含まないことが望ましい。絶縁膜に水素が含まれると、その水
素が酸化物半導体へ侵入し、又は水素が酸化物半導体中の酸素を引き抜き、酸化物半導体
が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある。よって、絶
縁膜はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要
である。また、絶縁膜には、バリア性の高い材料を用いるのが望ましい。例えば、バリア
性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミ
ニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶
縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、
上記バリア性の高い絶縁膜よりも、酸化物半導体に近い側に形成する。そして、窒素の含
有比率が低い絶縁膜を間に挟んで、酸化物半導体と重なるように、バリア性の高い絶縁膜
を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体内や他の絶縁膜の界面
とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化
物半導体に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形
成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体に接するのを防ぐ
ことができる。
物半導体に加熱処理を施すことによっておこなってもよい。加熱処理の温度は、例えば1
00℃以上350℃未満、好ましくは150℃以上250℃未満で行う。上記酸素雰囲気
下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又
は、加熱処理装置に導入する酸素ガスの純度を、6N(99.9999%)以上、好まし
くは7N(99.99999%)以上、(即ち酸素中の不純物濃度を1ppm以下、好ま
しくは0.1ppm以下)とすることが好ましい。
イオンドーピング法などを用い行ってもよい。例えば、2.45GHzのマイクロ波でプ
ラズマ化した酸素を酸化物半導体に添加すれば良い。
。こうして、オフ電流を著しく低減したトランジスタが得られる。
リコンとは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体である
。微結晶シリコンは、結晶粒径が2nm以上200nm以下、好ましくは10nm以上8
0nm以下、より好ましくは20nm以上50nm以下、さらに好ましくは25nm以上
33nm以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。こ
のため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。
もよい。またはトランジスタ601の半導体層は、多結晶シリコンを含んでいてもよい。
またはトランジスタ601の半導体層は、有機半導体、カーボンナノチューブなどを含ん
でいてもよい。
よい。例えば、半導体層を、第1の酸化物半導体層と第2の酸化物半導体層の積層として
、第1の酸化物半導体層と第2の酸化物半導体層に異なる組成の金属酸化物を用いてもよ
い。例えば、第1の酸化物半導体層に三元系金属の酸化物を用い、第2の酸化物半導体層
に二元系金属の酸化物を用いてもよい。また、例えば、第1の酸化物半導体層と第2の酸
化物半導体層を、どちらも三元系金属の酸化物としてもよい。
を異ならせてもよい。例えば、第1の酸化物半導体層の原子数比をIn:Ga:Zn=1
:1:1とし、第2の酸化物半導体層の原子数比をIn:Ga:Zn=3:1:2として
もよい。また、第1の酸化物半導体層の原子数比をIn:Ga:Zn=1:3:2とし、
第2の酸化物半導体層の原子数比をIn:Ga:Zn=2:1:3としてもよい。
ャネル側)の酸化物半導体層のInとGaの含有率をIn>Gaとするとよい。またゲー
ト電極から遠い側(バックチャネル側)の酸化物半導体層のInとGaの含有率をIn≦
Gaとするとよい。
を多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの
組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備える。また
、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性
を備える。
Gaの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさ
らに高めることが可能となる。
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半
導体、またはCAAC−OSを適宜組み合わせた構成としてもよい。また、第1の酸化物
半導体層と第2の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用
すると、半導体層の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが
低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
素欠損が生じやすいためn型化されやすい。このため、チャネル側の酸化物半導体層は、
CAAC−OSなどの結晶性を有する酸化物半導体を適用することが好ましい。
いる場合、バックチャネル側に非晶質酸化物半導体を用いると、ソース電極及びドレイン
電極形成時のエッチング処理により酸素欠損が生じ、n型化されやすい。このため、チャ
ネルエッチング型のトランジスタを用いる場合は、バックチャネル側の酸化物半導体層に
結晶性を有する酸化物半導体を適用することが好ましい。
晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非
晶質酸化物半導体層を交互に積層する構造としてもよい。
ることができる。
応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の
一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また
、置き換えて実施することができる。
本実施の形態では、駆動回路を有する半導体装置の一例について説明する。
2と、配線903と、配線904と、配線905と、単位回路(UCともいう)910と
、を有する。なお、単位回路910を複数設けてもよい。例えば、単位回路を画素回路と
して複数設けることにより、表示装置を構成できる。
より単位回路910を制御する機能を有する。
より単位回路910を制御する機能を有する。
る。配線905は、駆動回路901又は他の回路に接続される。なお、配線905の数は
、複数でもよい。
回路910が設けられる領域900の外で接続することにより配線905としてもよい。
び駆動回路を同一基板上に設けることができる。
応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の
一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また
、置き換えて実施することができる。
本実施の形態では、上記実施の形態で示した画素構成を有する表示パネルの構成について
図41(A)、(B)を用いて説明する。
1(A)における1点鎖線E1−E2で示した部位の断面図である。表示パネル6000
は、図41(A)において点線で示された信号線駆動回路6701、画素部6702、第
1の走査線駆動回路6703、第2の走査線駆動回路6706を有する。また、基板67
10、封止基板6704、シール材6705を有し、シール材6705で囲まれた内側は
、空間6707になっている。
査線駆動回路6703、及び第2の走査線駆動回路6706に入力される信号を伝送する
ための配線であり、外部入力端子となるFPC(Flexible Printed C
ircuit)6709からビデオ信号、クロック信号、スタート信号等を受け取る。F
PC6709と表示パネルとの接続部上にはICチップ6719(メモリ回路や、バッフ
ァ回路などが形成された半導体チップ)がCOG(Chip On Glass)等で実
装されている。なお、ここではFPC6709しか図示されていないが、このFPC67
09にはプリント配線基板(PWB:Printed Wiring Board)が取
り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、
それにFPCもしくはPWBが取り付けられた状態をも含むものとする。また、ICチッ
プなどが実装されたものを含むものとする。
02とその周辺駆動回路(第1の走査線駆動回路6703、第2の走査線駆動回路670
6及び信号線駆動回路6701)が形成されているが、ここでは、信号線駆動回路670
1と、画素部6702が示されている。
トランジスタ6721のように単極性のトランジスタで構成されている。なお、画素構成
には図25や図33の画素構成を適用することにより単極性のトランジスタで画素を構成
することができる。よって、周辺駆動回路をnチャネル型トランジスタで構成すれば単極
性表示パネルを作製することができる。もちろん、単極性のトランジスタだけでなく、p
チャネル型トランジスタも用いてCMOS回路を形成しても良い。また、本実施の形態で
は、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく
、周辺駆動回路の全部若しくは一部をICチップなどに形成し、COGなどで実装しても
良い。その場合には駆動回路は単極性にする必要がなく、pチャネル型トランジスタを組
み合わせて用いることができる。
。なお、トランジスタ6712のソース電極は第1の電極6713(画素電極)と接続さ
れている。また、第1の電極6713の端部を覆って絶縁層6714が形成されている。
ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
14の上端部または下端部に曲率を有する曲面が形成されるように絶縁層6714を形成
する。例えば、絶縁層6714の材料としてポジ型の感光性アクリルを用いた場合、絶縁
層6714の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせること
が好ましい。また、絶縁層6714として、ネガ型の感光性樹脂、或いはポジ型の感光性
樹脂のいずれも使用することができる。
対向電極)がそれぞれ形成されている。ここで、陽極として機能する第1の電極6713
に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO
(インジウムスズ酸化物)膜、インジウム亜鉛酸化物膜、窒化チタン膜、クロム膜、タン
グステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分と
する膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層
構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好
なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
ト法によって形成される。有機化合物を含む層6716には、元素周期表第4族金属錯体
をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、
低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用い
る材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の
形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることと
する。さらに、公知の三重項材料を用いることも可能である。
717に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、または
これらの合金であるMgAg、MgIn、AlLi、CaF2、またはCa3N2)を用
いればよい。なお、有機化合物を含む層6716で生じた光が第2の電極6717を透過
させる場合には、第2の電極6717(陰極)として、膜厚を薄くした金属薄膜と、透明
導電膜(ITO(酸化インジウム酸化スズ)、酸化インジウム酸化亜鉛(In2O3―Z
nO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。
基板6710、封止基板6704、およびシール材6705で囲まれた空間6707に発
光素子6718が備えられた構造になっている。なお、空間6707には、不活性気体(
窒素やアルゴン等)が充填される場合の他、樹脂材料やシール材6705で充填される構
成も含むものとする。
はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板670
4に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−Re
inforced Plastics)、PVF(ポリビニルフロライド)、ポリエステ
ルまたはアクリル等からなるプラスチック基板を用いることができる。
応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の
一部または全部について、他の実施の形態の一部または全部と自由に組み合わせて、また
、置き換えて実施することができる。
本実施の形態では、表示モジュールとしての機能を有する半導体装置の例について説明す
る。
実施の形態に係る半導体装置の構成例を説明するための図である。
に接続された回路基板952と、表示パネル951に重畳するタッチパネル954と、を
有する。
機能を有する回路などが設けられる。
光学式タッチパネルなどの一つ又は複数を用いることができる。なお、タッチパネル95
4の代わりに又はタッチパネル954に加えて、例えばハウジング、放熱板、光学フィル
ム、偏光板、位相差板、プリズムシート、拡散板、バックライトなどを設けて、表示モジ
ュールにしてもよい。
置とタッチパネルなどの他の構成要素を用いて構成される。
ジスタや発光素子が形成された基板(素子基板)の上に、対向基板が設けられている場合
、その対向基板の表面に、タッチパネル用の電極などを形成してもよい。対向基板は、発
光素子を封止する機能を有している場合があるが、タッチパネルの機能も有していてもよ
い。または、素子基板は、タッチパネル機能を有していてもよい。
本実施の形態においては、電子機器の例について説明する。
ある。これらの電子機器は、筐体5000、表示部5001、スピーカ5003、LED
ランプ5004、操作キー5005(電源スイッチ、又は操作スイッチを含む)、接続端
子5006、センサ5007(力、変位、位置、速度、加速度、角速度、回転数、距離、
光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、
流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)、マイクロフォ
ン5008、等を有することができる。
赤外線ポート5010、等を有することができる。図43(B)は記録媒体を備えた携帯
型の画像再生装置(たとえば、DVD再生装置)であり、上述したものの他に、第2表示
部5002、記録媒体読込部5011、等を有することができる。図43(C)はゴーグ
ル型ディスプレイであり、上述したものの他に、第2表示部5002、支持部5012、
イヤホン5013、等を有することができる。図43(D)は携帯型遊技機であり、上述
したものの他に、記録媒体読込部5011、等を有することができる。図43(E)はテ
レビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ5014、シャ
ッターボタン5015、受像部5016、等を有することができる。図43(F)は携帯
型遊技機であり、上述したものの他に、第2表示部5002、記録媒体読込部5011、
等を有することができる。図43(G)はテレビ受像器であり、上述したものの他に、チ
ューナ、画像処理部、等を有することができる。図43(H)は持ち運び型テレビ受像器
であり、上述したものの他に、信号の送受信が可能な充電器5017、等を有することが
できる。図44(A)はディスプレイであり、上述したものの他に、支持台5018、等
を有することができる。図44(B)はカメラであり、上述したものの他に、外部接続ポ
ート5019、シャッターボタン5015、受像部5016、等を有することができる。
図44(C)はコンピュータであり、上述したものの他に、ポインティングデバイス50
20、外部接続ポート5019、リーダ/ライタ5021、等を有することができる。図
44(D)は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動
端末向けの1セグメント部分受信サービス用チューナ、等を有することができる。
な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア(プログラム)によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した
画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、
受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影
した画像を自動または手動で補正する機能、撮影した画像を記録媒体(外部又はカメラに
内蔵)に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる
。なお、図43(A)乃至図43(H)、図44(A)乃至図44(D)に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
ことを特徴とする。
)は、筐体5022、表示部5023、操作部であるリモコン装置5024、スピーカ5
025等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
す。表示パネル5026は、ユニットバス5027と一体に取り付けられており、入浴者
は表示パネル5026の視聴が可能になる。
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
5028は、自動車の車体5029に取り付けられており、車体の動作又は車体内外から
入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有
していてもよい。
ある。図44(H)は、旅客用飛行機の座席上部の天井5030に表示パネル5031を
設けたときの、使用時の形状について示した図である。表示パネル5031は、天井50
30とヒンジ部5032を介して一体に取り付けられており、ヒンジ部5032の伸縮に
より乗客は表示パネル5031の視聴が可能になる。表示パネル5031は乗客が操作す
ることで情報を表示する機能を有する。
がこれに限定されず、自動二輪車、自動四輪車(自動車、バス等を含む)、電車(モノレ
ール、鉄道等を含む)、船舶等、様々なものに設置することができる。
て、その一部分を取り出して、発明の一態様を構成することが可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そのため、例えば、能動素子(トランジスタ、ダイオード
など)、配線、受動素子(容量素子、抵抗素子など)、導電層、絶縁層、半導体層、有機
材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面ま
たは文章において、その一部分を取り出して、発明の一態様を構成することが可能である
ものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等)を有し
て構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジスタ、容量
素子等)を抜き出して、発明の一態様を構成することが可能である。別の例としては、N
個(Nは整数)の層を有して構成される断面図から、M個(Mは整数で、M<N)の層を
抜き出して、発明の一態様を構成することが可能である。さらに別の例としては、N個(
Nは整数)の要素を有して構成されるフローチャートから、M個(Mは整数で、M<N)
の要素を抜き出して、発明の一態様を構成することが可能である。
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。
51 表示装置
52 画素領域
53 ゲート線駆動回路
54 信号線駆動回路
55 シフトレジスタ
56 ラッチ回路
57 ラッチ回路
58 デジタル・アナログ変換回路
59 リファレンス用電流源回路
60 リファレンス用電流源回路
70 スイッチ
100 画素回路
101 トランジスタ
109 配線
111 スイッチ
112 スイッチ
113 スイッチ
114 スイッチ
115 スイッチ
121 容量素子
122 容量素子
123 容量素子
131 配線
132 配線
133 配線
134 配線
135 配線
141 ノード
142 ノード
143 ノード
144 ノード
145 ノード
146 ノード
147 ノード
150 負荷
161 配線
162 配線
163 配線
164 配線
165 配線
166 配線
167 配線
171 スイッチ
172 スイッチ
174 スイッチ
181 回路
182 回路
183 回路
184 回路
185 回路
186 回路
187 回路
190 回路
201 期間
202 期間
203 期間
204 期間
205 期間
301 信号線駆動回路
303 電位供給回路
304 電位供給回路
305 電位供給回路
306 電位供給回路
310 画素領域
400 基板
401 絶縁層
402 絶縁層
403 絶縁層
412 絶縁層
413 絶縁層
600 画素回路
601 トランジスタ
851 導電層
852 半導体層
853 導電層
854 導電層
855 導電層
856 コンタクトホール
858 コンタクトホール
859 コンタクトホール
860 半導体層
900 領域
901 駆動回路
902 駆動回路
903 配線
904 配線
905 配線
910 単位回路
951 表示パネル
952 回路基板
953 端子
954 タッチパネル
2021 期間
2041 期間
5000 筐体
5001 表示部
5002 表示部
5003 スピーカ
5004 LEDランプ
5005 操作キー
5006 接続端子
5007 センサ
5008 マイクロフォン
5009 スイッチ
5010 赤外線ポート
5011 記録媒体読込部
5012 支持部
5013 イヤホン
5014 アンテナ
5015 シャッターボタン
5016 受像部
5017 充電器
5018 支持台
5019 外部接続ポート
5020 ポインティングデバイス
5021 リーダ/ライタ
5022 筐体
5023 表示部
5024 リモコン装置
5025 スピーカ
5026 表示パネル
5027 ユニットバス
5028 表示パネル
5029 車体
5030 天井
5031 表示パネル
5032 ヒンジ部
6000 表示パネル
6701 信号線駆動回路
6702 画素部
6703 走査線駆動回路
6704 封止基板
6705 シール材
6706 走査線駆動回路
6707 空間
6708 配線
6709 FPC
6710 基板
6711 トランジスタ
6712 トランジスタ
6713 電極
6714 絶縁層
6716 層
6717 電極
6718 発光素子
6719 ICチップ
6720 トランジスタ
6721 トランジスタ
101B トランジスタ
101G トランジスタ
101R トランジスタ
111T トランジスタ
112T トランジスタ
113T トランジスタ
114T トランジスタ
115T トランジスタ
122B 容量素子
122G 容量素子
122R 容量素子
131B 配線
131G 配線
131R 配線
150B 負荷
150G 負荷
150R 負荷
171T トランジスタ
172T トランジスタ
174T トランジスタ
186A 回路
186B 回路
186C 回路
186D 回路
186E 回路
186F 回路
186G 回路
190_1 回路
190_2 回路
190_3 回路
302A 走査線駆動回路
302B 走査線駆動回路
302C 走査線駆動回路
302D 走査線駆動回路
302E 走査線駆動回路
611T トランジスタ
615T トランジスタ
70_1 スイッチ
70_2 スイッチ
70_3 スイッチ
852n 不純物領域
Claims (6)
- トランジスタと、負荷と、第1の容量素子と、第2の容量素子と、を有する半導体装置の駆動方法であって、
前記第1の容量素子に映像信号に応じた電圧を保持し、
前記第2の容量素子に前記トランジスタのしきい値電圧に応じた電圧を保持し、
前記トランジスタのソースとゲート間に、前記第1の容量素子と前記第2の容量素子の合計電圧を印加し、
前記合計電圧に応じた電流を前記負荷に供給することを特徴とする半導体装置の駆動方法。 - トランジスタと、負荷と、第1の容量素子と、第2の容量素子と、を有する半導体装置の駆動方法であって、
第1の期間で前記トランジスタのしきい値電圧を取得するための初期化動作と、前記第1の容量素子に映像信号を書き込む動作を行い、
前記第1の期間の後に、第2の期間で前記しきい値電圧を前記第2の容量素子に書き込む動作を行い、
前記第2の期間の後に、第3の期間で前記第1の容量素子と前記第2の容量素子をフローティング状態とし、
前記第3の期間の後に、第4の期間で前記トランジスタのソースとゲート間に前記第1の容量素子が有する電圧と前記第2の容量素子が有する電圧の合計電圧を印加して、前記負荷に電流を流すことを特徴とする半導体装置の駆動方法。 - 請求項1または請求項2において、
前記第1の期間で前記負荷に逆バイアスが印加されることを特徴とする半導体装置の駆動方法。 - 請求項1乃至請求項3のいずれか一において、
前記トランジスタは、デプリーション型のトランジスタであることを特徴とする半導体装置の駆動方法。 - 請求項1乃至請求項4のいずれか一において、
前記負荷に流れる電流の大きさは、前記映像信号に応じて変化することを特徴とする半導体装置の駆動方法。 - 請求項1乃至請求項5のいずれか一において、
前記負荷は整流性を有することを特徴とする半導体装置の駆動方法。
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