以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様において、半導体装置とは、集積回路、RFタグ、半導体表示装置など、半導体素子を用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、DSP(Digital Signal Processor)、マイクロコントローラを含むLSI(Large Scale Integrated Circuit)、FPGA(Field Programmable Gate Array)やCPLD(Complex PLD)などのプログラマブル論理回路(PLD:Programmable Logic Device)が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子(OLED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)など、半導体素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
また、本発明において記録媒体とは、コンピュータなどの駆動装置と接続可能な形態を有する記憶装置であり、例えば、磁気ディスク、光学ディスク、フラッシュメモリなどが挙げられる。
(実施の形態1)
本発明の一態様に係るシミュレーション方法では、シリコンよりもバンドギャップが広い半導体を用いた半導体素子を、解析対象とする。シリコンよりもバンドギャップが広い半導体として、例えば、シリコンの約2倍以上の大きなバンドギャップを有する、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導体や、酸化物半導体などが挙げられる。上記半導体素子として、例えば、トランジスタ、ダイオードなどが挙げられる。
そして、上記半導体素子について、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、半導体素子の電気的特性、具体的には、ゲート電圧に対するドレイン電流の値などを算出する。
時間に対して準安定な状態とは、実際の測定時間内において安定な状態を意味する。具体的に、電流を時間方向で見たときに、電子がほぼ定常状態となる時間をt1、正孔がほぼ定常状態となる時間をt2とすると、シリコンよりもバンドギャップが広い半導体では、t1<<t2となる。準安定な状態とは、t1<<t3<<t2を満たす時間t3における状態を意味する。そして、実際の測定時間は、時間t3内に含まれる。
なお、シミュレーションにおいて、初期状態として平衡状態を用いても良いし、過渡的な状態を用いても良い。
また、本発明の一態様に係るシミュレーション方法は、過渡状態を前提として行うため、ゲート電圧が閾値電圧に満たないオフの状態において、チャネル形成領域のうちゲート電極に近い領域に正孔が生成または蓄積される時間が、シリコンをチャネル形成領域に含むトランジスタの場合よりも飛躍的に長いトランジスタにおいて有効である。よって、本発明の一態様に係るシミュレーション方法は、解析対象であるトランジスタのチャネル形成領域における多数キャリア密度が、1×1015/cm3以下であるときに、特に有効である。
以下、本発明の一態様に係る、具体的なシミュレーション方法について説明する。本発明の一態様に係るシミュレーション方法において用いられる支配方程式は、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式などである。具体的に、本発明の一態様に係るシミュレーション方法において用いられる支配方程式を、以下に示す式1乃至式7で表現される。
ここで、各変数、定数等の定義は以下の通りである。εは誘電率、Ψは静電ポテンシャル、qは素電荷、NDはドナー密度、NAはアクセプタ密度、pは正孔密度、nは電子密度、Jnは電子電流密度、Jpは正孔電流密度、Gは光照射または熱励起によるキャリア生成割合、Rはキャリア再結合割合、μnは電子移動度、Dnは電子の拡散定数、Dpは正孔の拡散定数、niは真性キャリア密度、χcは伝導帯下端のエネルギー、χvは価電子帯上端のエネルギー、φnは電子の擬フェルミエネルギー、φpは正孔の擬フェルミエネルギー、kBはボルツマン定数、Tは温度を意味する。
n、p、Jn、Jpは、それぞれ、上記式1乃至式7のうちの複数の式において現れている為、これらを消去することで、式1乃至式7を3つの式にまとめることができる。よって、方程式を解く上で許される変数は3つである。ただし、変数の選び方は一通りではない。例えば、3つの変数の組み合わせとして、(ψ、n、p)や(ψ、φn、φp)等が挙げられる。
計算する為に上記方程式をまずは規格化する。更に線形化と離散化を施し、行列計算を行うことで、与えられた境界条件に対し解が得られる。
過渡解析においては、式2や式4の時間微分の項を時間発展的に解く事になる。その手法は様々であるが、例えば式1の両辺を時間tで偏微分することで得られる式8を用いて計算を行う。
さらに、時間に関して離散化を行う。時間に関しては一階の微分方程式であるため、ある時刻tにおけるキャリアの解、n、p、Jn、Jp及びポテンシャルの解Ψは、その一つ前の時刻t−Δtにおける解、n’、p’、Jn’、Jp’及びΨ’を用いて計算することが可能である。このようにして逐次的に過渡解析計算を行なうことになる。
なお、上記計算において、電子や正孔の生成・消滅過程が起こらない仮定を設けるようにしても良い。具体的には、光照射または熱励起によるキャリア生成割合を意味するGや、キャリア再結合割合を意味するRをゼロと仮定して、計算を行う。上記構成により、正孔が定常状態になるまでの時間t2を無限大として近似することになるので、電子電流連続方程式及び正孔電流連続方程式を簡略化でき、計算の高速化を実現することができる。
なお、本発明の一態様では、上記支配方程式に、別の支配方程式を更に加えて、シミュレーションを行うようにしても良い。
次いで、上述した本発明の一態様に係るシミュレーション方法を用いることで算出した、トランジスタのゲート電圧に対するドレイン電流の値について説明する。
まず、シミュレーションでは、図1に示す構造を有するトランジスタを、解析対象とした。
図1に示すトランジスタは、絶縁層100上に、半導体膜101と、半導体膜101上のゲート絶縁膜102、ソース端子103s及びドレイン端子103dと、半導体膜101に重なるようにゲート絶縁膜102上に位置するゲート電極104とを有する。また、半導体膜101は、ゲート絶縁膜102を間に挟んでゲート電極104と重なるチャネル形成領域101cと、チャネル形成領域101cを間に挟むLDD領域101s及びLDD領域101dとを有する。なお、LDD領域101sは、半導体膜101のうち、ソース端子103sと重なる領域105sと、チャネル形成領域101cとの間に位置する。また、LDD領域101dは、半導体膜101のうち、ドレイン端子103dと重なる領域105dと、チャネル形成領域101cとの間に位置する。
そして、キャリアの移動する方向におけるチャネル形成領域101cの長さをチャネル長(L)、キャリアの移動する方向と垂直な方向におけるチャネル形成領域101cの長さをチャネル幅(W)、キャリアの移動する方向におけるLDD領域101s及びLDD領域101dの長さをLDD長(LDD)、ゲート絶縁膜102の厚さを膜厚(Tox)、半導体膜101の厚さを膜厚(Tsem)、絶縁層100の厚さを膜厚(Tbox)とする。
以下の表1に、シミュレーションにおいて用いた、トランジスタの構造に関する具体的な数値を示す。
また、以下の表2に、シミュレーションにおいて用いた、トランジスタの具体的な物性値を示す。
図2に、シミュレーションにより得られた、ゲート電圧Vgs(V)に対するドレイン電流Id(A)の解析値を示す。破線は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の解析値Aを示している。また、実線は、定常状態を前提としたシミュレーションによる解析値Bを比較例として示している。解析値Aと解析値Bの比較から、ゲート電圧Vgsが−8V以下の範囲において、過渡状態を前提とした解析値Aの方が、定常状態を前提とした解析値Bよりもドレイン電流Idの値が小さいことが分かった。
次いで、ゲート電圧が閾値電圧に満たない場合の、半導体膜中における伝導体下端Ecの振る舞いについて説明する。図3(A)に、nチャネル型トランジスタの断面構造を模式的に示す。図3(A)に示すnチャネル型トランジスタは、ゲート電極201と、ソース端子202sと、チャネル形成領域202cと、ドレイン端子202dとを有する。ソース端子202sとドレイン端子202dの間にチャネル形成領域202cが設けられており、チャネル形成領域202cは、ゲート絶縁膜(図示せず)を間に挟んで、ゲート電極201と重なっている。
図3(A)に示すnチャネル型トランジスタについて、ソース端子202sの電位を0としたときの、ゲート電極201の電圧Vgsが0より低く(Vgs<0)、ドレイン端子202dの電圧Vdが0より高い(Vd>0)場合の、伝導帯下端のエネルギーEcの高さについて考察する。
図3(A)の破線B1−B2に示した、ソース端子202s、チャネル形成領域202c、及びドレイン端子202dの、ゲート電極201に近い表面近傍における、伝導帯下端のエネルギーEcの高さを、図3(B)に示す。nチャネル型トランジスタの場合、ゲート電圧Vgsが負の方向に大きくなると、チャネル形成領域202cにおける伝導帯下端のエネルギーEcは高くなり、図3(B)に示すように拡散電位が形成される。そして、破線B1−B2に示した表面近傍では、ゲート電極201からの電界が及ぶために拡散電位が十分大きく、それによってソース端子202sからドレイン端子202dへの電子の経路が遮断される。
なお、定常状態を前提としたシミュレーションによると、伝導帯下端のエネルギーEcが高くなる場合、ホール密度も高くなる。よって、定常状態を前提とした上記シミュレーションによれば、破線B1−B2に示した表面近傍では、チャネル形成領域202cにおいて正孔が蓄積された状態にあると考えられる。一方、過渡状態を前提としたシミュレーションによると、破線B1−B2に示した表面近傍では、チャネル形成領域202cにおいて正孔が蓄積されにくい状態にあると考えられる。よって、過渡状態を前提とした上記シミュレーションによれば、伝導帯下端のエネルギーEcが高くなっても、破線B1−B2に示した表面近傍において、ホール密度が高くなるのに時間を要することがわかる。
チャネル形成領域202cの表面近傍において正孔が蓄積された状態にある場合について、図3(A)の破線C1−C2に示した、ソース端子202s、チャネル形成領域202c、及びドレイン端子202dの、ゲート電極201から遠い深部における、伝導帯下端のエネルギーEcの高さを、図3(C)に示す。
破線C1−C2に示した深部でも、破線B1−B2に示した表面近傍と同様に、ゲート電圧Vgsが負の方向に大きくなると、チャネル形成領域202cにおける伝導帯下端のエネルギーEcは高くなり、図3(C)に示すように拡散電位が形成される。しかし、チャネル形成領域202cの表面近傍において正孔が蓄積された状態にあると、破線C1−C2に示した深部にまで、ゲート電極201からの電界が及びにくい。そのため、大きな拡散電位が得られず、ソース端子202sからドレイン端子202dへの電子の経路を十分に遮断できないと考えられる。
また、チャネル形成領域202cの表面近傍においてあまり正孔が蓄積されていない場合について、図3(A)の破線C1−C2に示した、ソース端子202s、チャネル形成領域202c、及びドレイン端子202dの、ゲート電極201から遠い深部における、伝導帯下端のエネルギーEcの高さを、図3(D)に示す。
チャネル形成領域202cの表面近傍においてあまり正孔が蓄積されていないと、ゲート電極201からの電界は、破線C1−C2に示した深部にまで及びやすい。そのため、図3(C)の場合よりも大きな拡散電位が得られ、ソース端子202sからドレイン端子202dへの電子の経路が遮断されやすいと考えられる。
したがって、過渡状態を前提とした解析値Aの方が、定常状態を前提とした解析値Bよりもドレイン電流Idの値が小さいという、図2に示したシミュレーションの結果が得られたと考えられる。
次いで、半導体膜を間に挟んで重なり合う二つのゲート電極を有するnチャネル型のトランジスタを解析対象とし、本発明の一態様に係るシミュレーション方法を用いることで算出した、当該トランジスタの電気的特性について説明する。
図5は、解析対象のトランジスタにおいて、ソース端子(Source)の電位を基準としたときに、上層のゲート電極(Top Gate)に負の電位を与えたときの、シミュレーションにより得られた等電位線の分布を示す断面図である。
具体的に、図5(A)及び図5(B)に示すトランジスタは同じ構造を有しており、下層のゲート電極(Bottom Gate)上に下層のゲート絶縁膜(GI_bottom)が位置し、下層のゲート絶縁膜(GI_bottom)上に酸化物半導体膜(OS)が位置する。また、酸化物半導体膜(OS)上に、所定の間隔を有するソース端子(Source)及びドレイン端子(Drain)が位置し、酸化物半導体膜(OS)、ソース端子(Source)及びドレイン端子(Drain)上に上層のゲート絶縁膜(GI_top)が位置する。また、上層のゲート絶縁膜(GI_top)上に上層のゲート電極(Top Gate)が位置する。
そして、酸化物半導体膜(OS)のうち、ソース端子(Source)とドレイン端子(Drain)間に位置し、なおかつ、上層のゲート電極(Top Gate)及び下層のゲート電極(Bottom Gate)と重なる領域が、チャネル形成領域500に相当する。
図5(A)は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、等電位線の分布に相当する。図5(A)では、上層のゲート電極の電圧(Vg_top)を−20V、ドレイン端子(Drain)の電圧(Vd)を1V、下層のゲート電極(Bottom Gate)の電圧(Vg_bottom)を0Vとして、シミュレーションを行った結果に相当する。また、酸化物半導体膜(OS)の膜厚を300nmと仮定した。
図5(B)は、定常状態を前提とした、シミュレーション方法を用いた場合の、等電位線の分布に相当する。図5(B)では、上層のゲート電極(Top Gate)の電圧(Vg_top)を−20V、ドレイン端子(Drain)の電圧(Vd)を0V、下層のゲート電極(Bottom Gate)の電圧(Vg_bottom)を0Vとして、シミュレーションを行った結果に相当する。また、酸化物半導体膜(OS)の膜厚を300nmと仮定した。
なお、上記電圧の設定値は、全てソース端子の電位を基準としており、ソース端子との間における電位差に相当する。
また、以下の表3に、シミュレーションにおいて用いた、トランジスタの具体的な物性値を示す。
そして、シミュレーションにより、図5(B)に比べて図5(A)の方が、チャネル形成領域500の深さ方向(破線の矢印A−A’で示す)における電位の変化が大きい、という結果が得られた。
また、図5に示した構造を有するトランジスタにおいて、電圧(Vg_top)と電圧(Vg_bottom)の値を変化させたときの、ドレイン電流Idの値を、シミュレーションにより求めた。図6(A)は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、ドレイン電流Idの解析値に相当する。図6(B)は、定常状態を前提としたシミュレーション方法を用いた場合の、ドレイン電流Idの解析値に相当する。
過渡状態を前提とした図6(A)の場合と、定常状態を前提とした図6(B)の場合とで、電圧(Vg_top)を0V、−5V、−10V、−15V、−20Vと負の方向に大きくしていくと、電圧(Vg_bottom)に対するドレイン電流Idの解析値は、正の方向にシフトした。しかし、過渡状態を前提とした図6(A)の場合は、上記シフトがほぼ等間隔であるのに対し、定常状態を前提とした図6(B)の場合は、電圧(Vg_top)が−15Vより低くなると、上記シフトが小さくなった。
また、図5に示した構造を有するトランジスタにおいて、電圧(Vg_top)を変化させたときの、チャネル形成領域500の深さ方向における電界強度の変化を、シミュレーションにより求めた。なお、電圧(Vg_bottom)は0Vとした。図7(A)は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、電界強度の解析値に相当する。図7(B)は、定常状態を前提としたシミュレーション方法を用いた場合の、電界強度の解析値に相当する。
過渡状態を前提とした図7(A)の場合、チャネル形成領域500の深さ方向における電界強度の変化は小さく、なおかつ、電圧(Vg_top)を0V、−5V、−10V、−15V、−20Vと負の方向に大きくしていくと、電界強度はほぼ等間隔で大きくなった。一方、定常状態を前提とした図7(B)の場合、電圧(Vg_top)が0V、−5Vの場合において、チャネル形成領域500の深さ方向における電界強度の変化は小さくなった。しかし、電圧(Vg_top)が−10V、−15V、−20Vと負の方向に大きくなった場合において、チャネル形成領域500の表面近傍において電界強度が急激に小さくなり、表面近傍よりも深部においては、電圧(Vg_top)が−5Vの場合の電界強度とほぼ同じ値になった。
また、図5に示した構造を有するトランジスタにおいて、電圧(Vg_top)を変化させたときの、チャネル形成領域500の深さ方向におけるホール密度の変化を、シミュレーションにより求めた。なお、電圧(Vg_bottom)は0Vとした。図8(A)は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、ホール密度の解析値に相当する。図8(B)は、定常状態を前提としたシミュレーション方法を用いた場合の、ホール密度の解析値に相当する。
過渡状態を前提とした図8(A)の場合、電圧(Vg_top)が0V、−5V、−10V、−15V、−20Vのいずれの場合においても、チャネル形成領域500の深さ方向におけるホール密度の変化は小さかった。一方、定常状態を前提とした図8(B)の場合、電圧(Vg_top)が−5V、−10V、−15V、−20Vのいずれの場合においても、チャネル形成領域500の深さ方向におけるホール密度の変化が大きく、表面近傍に近いほどホール密度は大きかった。また、電圧(Vg_top)が−10V、−15V、−20Vと負の方向に大きくなった場合において、チャネル形成領域500の深さ方向におけるホール密度の変化がほぼ一致した。
そして、過渡状態を前提とした図8(A)の場合、チャネル形成領域500のどの深さにおいても、ホール密度は1.0×10−25cm−3以下であり、正孔がほとんど存在しないことが分かった。また、定常状態を前提とした図8(B)の場合、電圧(Vg_top)が−5Vの、チャネル形成領域500の底部において、ホール密度が1.0×10+5cm−3程度となり最も低かったが、それでも過渡状態を前提とした図8(A)の場合よりもホール密度の値が飛躍的に大きかった。
上記図5乃至図8の結果は、定常状態を前提とした場合、チャネル形成領域500の表面近傍において正孔が蓄積された状態にあり、上層のゲート電極(Top Gate)からの電界がチャネル形成領域500の深部にまで及びにくくなっていることを、裏付けるものである。また、過渡状態を前提とした場合、チャネル形成領域500の表面近傍において正孔があまり蓄積されていない状態にあり、上層のゲート電極(Top Gate)からの電界がチャネル形成領域500の深部にまで及びやすくなっていることを、裏付けるものである。
なお、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導体や、酸化物半導体などが挙げられる。酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能(例えば電界効果移動度)を向上させるために結晶性の酸化物半導体を得ようとする場合でも、250℃から800℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
なお、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified Oxide Semiconductor)は、i型(真性半導体)又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)による水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース端子とドレイン端子間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、CAAC(C Axis Aligned Crystal)、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよりも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)と呼ぶ。
酸化物半導体膜は、例えばCAAC−OSを有してもよい。CAAC−OSは、例えば、c軸配向し、a軸または/及びb軸はマクロに揃っていない酸化物半導体を有している。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未満のサイズの微結晶を膜中に含む酸化物半導体を有している。または、微結晶酸化物半導体膜は、例えば、非晶質相に1nm以上10nm未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
なお、酸化物半導体膜が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、CAAC−OS膜がある。
CAAC−OS膜は、完全な単結晶ではなく(非単結晶の一種)、完全な非晶質でもない。CAAC−OS膜は、例えば非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明確な粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
CAAC−OS膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
ターゲットの一例として、In−Ga−Zn系酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn系酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すればよい。
(実施の形態2)
本実施の形態では、本発明の一態様に係るシミュレーション装置の具体的な一形態について説明する。図4に、シミュレーション装置の構成をブロックで一例として示す。なお、本明細書では、ブロック図において、回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
図4に示すシミュレーション装置600は、制御装置601と、演算装置602と、記憶装置603と、入力装置604と、出力装置605とを有する。
制御装置601は、シミュレーション装置600が有する演算装置602、記憶装置603、入力装置604、出力装置605の動作を統括的に制御することで、入力された命令をデコードし、実行する機能を有する。演算装置602は、四則演算、論理演算などの各種演算処理を行う機能を有する。
なお、本発明の一態様に係るシミュレーション装置600は、制御装置601の機能と、演算装置602の機能とを併せ持った中央演算処理装置606を、制御装置601及び演算装置602の代わりに有していても良い。
記憶装置603には、制御装置601において実行される、複数の命令で構成されるプログラムと、演算装置602における演算処理に用いられるデータとが、記憶されている。本発明の一態様では、記憶装置603に記憶されているプログラムに、実施の形態1で示したシリコンよりもバンドギャップが広い半導体用いた半導体素子の、電気的特性の解析値を求めるための、複数の命令が含まれている。
入力装置604は、支配方程式が有する各種の定数の具体的な設定値、シミュレーションの開始、停止、または結果の出力などの各種命令を、情報としてシミュレーション装置600に入力する機能を有する。入力装置604として、例えば、キーボード、マウス、タッチパネルなどを用いることができる。なお、支配方程式が有する各種の定数の具体的な設定値は、記憶装置603に記憶されていても良く、記憶装置603に記憶されている設定値を入力装置604から入力される情報に従って選択するようにしても良い。
出力装置605は、シミュレーション装置の動作状態、シミュレーションの結果などを、情報として出力する機能を有する。出力装置605として、例えば、ディスプレイ、プロジェクタ、プリンター、プロッター、音声出力装置、外部記憶装置などを用いることができる。
制御装置601において命令の実行が繰り返されることで、プログラムが実行される。そして、プログラムの実行により、シリコンよりもバンドギャップが広い半導体を有する半導体素子の、電気的特性の解析値を得ることができる。
なお、本発明の一態様に係るシミュレーション装置は、演算装置602の演算処理の途中で得られたデータ、或いは演算装置602の演算処理の結果得られたデータ、などを記憶することができる緩衝記憶装置を有していても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。