JP6061175B2

JP6061175B2 - Semiconductor device

Info

Publication number: JP6061175B2
Application number: JP2012027403A
Authority: JP
Inventors: 明田　正俊; 正俊明田; 悠太横辻
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2012-02-10
Filing date: 2012-02-10
Publication date: 2017-01-18
Anticipated expiration: 2032-02-10
Also published as: JP2013165167A

Description

本発明は、ワイドバンドギャップ半導体からなるショットキーバリアダイオードを備える半導体装置に関する。 The present invention relates to a semiconductor device including a Schottky barrier diode made of a wide band gap semiconductor.

従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１の図１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。 2. Description of the Related Art Conventionally, semiconductor devices (semiconductor power devices) mainly used in systems in various power electronics fields such as motor control systems and power conversion systems have attracted attention.
For example, FIG. 1 of Patent Document 1 discloses a Schottky barrier diode employing SiC. The Schottky barrier diode includes an n-type 4H—SiC bulk substrate, an n-type epitaxial layer grown on the bulk substrate, an oxide film formed on the surface of the epitaxial layer, and partially exposing the surface of the epitaxial layer. And a Schottky electrode formed in the opening of the oxide film and having a Schottky junction with the epitaxial layer.

特開２００５−７９３３９号公報JP 2005-79339 A 特開２０１１−９７９７号公報JP 2011-9797 A 特開平１１−２６７８０号公報JP-A-11-26780 特開２００２−２２２９４９号公報JP 2002-222949 A

この発明の目的は、逆方向電圧印加時に発生する空乏層の容量の低減と、オン抵抗の増加の防止を両立することができる半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device capable of both reducing the capacity of a depletion layer generated when a reverse voltage is applied and preventing an increase in on-resistance.

この発明の半導体装置は、第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板上に形成された第１導電型のワイドバンドギャップ半導体からなるドリフト層と、前記ドリフト層上に形成され、前記ドリフト層との間にショットキー障壁を形成する電極と、前記ドリフト層の厚さ方向中央部に対して前記基板側に前記ドリフト層に接するように形成され、前記ドリフト層とは異なるドーパントを有する半導体または絶縁体からなる複数の容量低減層とを含む。 The semiconductor device of the present invention is formed on a substrate made of a first conductivity type wide band gap semiconductor, a drift layer made of a first conductivity type wide band gap semiconductor formed on the substrate, and the drift layer. An electrode forming a Schottky barrier with the drift layer, and a dopant different from the drift layer, formed so as to be in contact with the drift layer on the substrate side with respect to a central portion in the thickness direction of the drift layer including a plurality of capacitance reducing layer made of a semiconductor or insulator having.

なお、この発明の半導体装置においてショットキー障壁を形成する電極とは、ドリフト層との間にショットキー障壁を形成する金属電極、ドリフト層のバンドギャップとは異なるバンドギャップを有する半導体からなり、ドリフト層に対してヘテロ接合（バンドギャップ差を利用してドリフト層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。以下、この項においては、ショットキー接合およびヘテロ接合を総称して「ショットキー接合」とし、ショットキー障壁およびヘテロ接合により形成される電位障壁（ヘテロ障壁）を総称して「ショットキー障壁」とし、金属電極および半導体電極を総称して「ショットキー電極」とする。 In the semiconductor device of the present invention, the electrode that forms the Schottky barrier is a metal electrode that forms a Schottky barrier between the drift layer and a semiconductor having a band gap different from the band gap of the drift layer. It is a concept that includes any semiconductor electrode that forms a heterojunction with a layer (a junction that forms a potential barrier with a drift layer using a band gap difference). Hereinafter, in this section, the Schottky junction and the heterojunction are collectively referred to as “Schottky junction”, and the potential barrier (heterobarrier) formed by the Schottky barrier and the heterojunction is collectively referred to as “Schottky barrier”. The metal electrode and the semiconductor electrode are collectively referred to as “Schottky electrode”.

この構成によれば、ドリフト層と電極によりショットキーバリアダイオードが構成されている。ショットキーバリアダイオードに逆方向電圧が印加されると、電極（金属）／ドリフト層（半導体層）のショットキー界面から基板へ向かってドリフト層の内部に空乏層が広がる。空乏層は、内部に正負の空間電荷が互いに等しい量で存在しているため、空乏層の幅ｄ（空乏層幅）の電極間距離を持つ２枚の平板キャパシタ（容量）とみなされる。この空乏層容量Ｃは、その増加に伴ってショットキーバリアダイオードのスイッチング損失を増加させるため、できる限り小さいことが好ましい。 According to this configuration, a Schottky barrier diode is configured by the drift layer and the electrode. When a reverse voltage is applied to the Schottky barrier diode, a depletion layer spreads in the drift layer from the Schottky interface of the electrode (metal) / drift layer (semiconductor layer) toward the substrate. In the depletion layer, positive and negative space charges are present in equal amounts, and therefore, the depletion layer is regarded as two plate capacitors (capacitance) having an interelectrode distance of the depletion layer width d (depletion layer width). The depletion layer capacitance C is preferably as small as possible in order to increase the switching loss of the Schottky barrier diode as it increases.

基板の面積（チップサイズ）を小さくすれば、それに伴い空乏層の面積Ｓが小さくなるので、空乏層容量Ｃを低減することができるかもしれない。また、空乏層容量Ｃの低減策として、ドリフト層を厚くして、空乏層幅ｄを大きくする方策も挙げられる。しかしながら、これらの方策を実施すると、電流経路が狭くなったり長くなったりして、オン抵抗が増加するという不具合を生じる。 If the area (chip size) of the substrate is reduced, the area S of the depletion layer is reduced accordingly, so that the depletion layer capacitance C may be reduced. Further, as a measure for reducing the depletion layer capacitance C, there is a measure for increasing the depletion layer width d by increasing the thickness of the drift layer. However, when these measures are implemented, the current path becomes narrower or longer, and the on-resistance increases.

そこで、この発明では、ドリフト層の厚さ方向中央部に対して基板側に、ドリフト層に接するように容量低減層が形成されているので、ドリフト層の構成（面積や厚さ）を維持したまま、空乏層容量Ｃを低減することができる。このようにして、逆方向電圧印加時に発生する空乏層容量Ｃの低減と、オン抵抗の増加の防止を両立することができる。
このような前記容量低減層は、前記基板の一部を選択的に利用して、全体が前記基板の表面部に埋め込まれるように形成され、前記基板と前記ドリフト層との界面を形成していることが好ましい。 Therefore, in the present invention, since the capacitance reducing layer is formed on the substrate side with respect to the central portion in the thickness direction of the drift layer so as to be in contact with the drift layer, the configuration (area and thickness) of the drift layer is maintained. The depletion layer capacitance C can be reduced. In this way, it is possible to achieve both the reduction of the depletion layer capacitance C generated when the reverse voltage is applied and the prevention of an increase in on-resistance.
The capacitance reduction layer is formed by selectively using a part of the substrate so as to be entirely embedded in the surface portion of the substrate, and forming an interface between the substrate and the drift layer. it is not preferable to have.

この構成によれば、基板へのイオン注入、およびイオン注入後のアニール処理により、容量低減層を簡単に形成することができる。
また、前記容量低減層は、前記ドリフト層の一部を選択的に利用して、全体が前記ドリフト層内において前記基板と前記ドリフト層との界面から離れた位置に埋め込まれるように形成されていてもよいし、前記基板および前記ドリフト層の一部を選択的に利用して、前記基板と前記ドリフト層との界面を横切って前記基板および前記ドリフト層の両方に埋め込まれるように形成されていてもよい。 According to this configuration, the capacity reduction layer can be easily formed by ion implantation into the substrate and annealing after the ion implantation.
The capacitance reduction layer is formed so as to be embedded in a position away from the interface between the substrate and the drift layer in the drift layer by selectively using a part of the drift layer. may be, the part of the substrate and the drift layer selectively utilizing, are formed so as to be embedded in both the substrate and the drift layer across the interface between the substrate and the drift layer even if the good.

また、前記容量低減層は、前記ドリフト層を表面側から見たときに、互いに隣り合う前記容量低減層間の距離に関して規則正しく配列されていることが好ましい。
具体的には、前記容量低減層は、ストライプ状に配列されていてもよいし、行列状に配列されていてもよいし、隣り合う前記容量低減層を互い違いにずらした千鳥状に配列されていてもよい。 Further, the capacitance reducing layer, when viewed the drift layer from the surface side, have preferred that are regularly arranged with respect to the distance of the capacitance reducing interlayer adjacent to each other.
Specifically, the capacitance reduction layers may be arranged in a stripe shape, in a matrix, or in a staggered manner in which the adjacent capacitance reduction layers are staggered. even if the good.

これらの構成によれば、空乏層容量Ｃをドリフト層の面内においてバランスよく低減することができる。また、基板とドリフト層との間に電流を流れやすくすることができる。
また、前記容量低減層は、前記基板よりも高い抵抗を有する高抵抗層を含む。具体的には、前記ドリフト層が、ドーパントとしてＮ（窒素）、Ｐ（リン）またはＡｓ（ひ素）を含むｎ型半導体からなる場合、ドーパントとしてＶ（バナジウム）、Ａｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｂ（ホウ素）またはＡｌ（アルミニウム）を含む半導体からなっていてもよい。 According to these configurations, the depletion layer capacitance C can be reduced in a balanced manner in the plane of the drift layer. In addition, it is possible to easily flow current between the substrate and the drift layer.
Further, the capacitance reducing layer, including a high-resistance layer having a higher resistance than the substrate. Specifically, when the drift layer is made of an n-type semiconductor containing N (nitrogen), P (phosphorus), or As (arsenic) as a dopant, V (vanadium), Ar (argon), He (helium) as a dopant. ), B (but it may also consist of a semiconductor containing boron) or Al (aluminum).

また、前記容量低減層は、ＳｉＯ_２（酸化シリコン）からなっていてもよい。
また、この発明の半導体装置は、前記ドリフト層の表面の近傍に選択的に形成され、当該表面における電界強度を緩和するための電界緩和部をさらに含むことが好ましい。 Further, the capacitance reducing layer, but it may also be made of SiO 2 _(silicon oxide).
In another aspect of the present invention, the selectively formed in the vicinity of the surface of the drift layer, it has more is preferable to contain the electric field relaxation portion for relaxing the electric field strength at the surface.

この構成によれば、ドリフト層の表面における電界強度を緩和することができる。そのため、電極とドリフト層との間のショットキー障壁の高さ（バリアハイト）を低くしても、逆方向リーク電流を低減することができる。
前記電界緩和部は、前記ドリフト層の一部を利用して、前記ドリフト層の前記表面に形成された第２導電型の表面半導体層を含んでいてもよい。その場合、前記表面半導体層は、前記ドリフト層の前記表面からドーパントイオンを注入した後、１５００℃未満のアニール処理をすることによって形成され、前記ドリフト層の残りの部分よりも高い抵抗を有する高抵抗層を含むことが好ましい。 According to this configuration, the electric field strength on the surface of the drift layer can be relaxed. Therefore, the reverse leakage current can be reduced even if the Schottky barrier height (barrier height) between the electrode and the drift layer is lowered.
The electric field absorbing portion utilizes a portion of the drift layer, but it may also contain a second conductivity type surface semiconductor layer of the formed on the surface of the drift layer. In that case, the surface semiconductor layer is formed by implanting dopant ions from the surface of the drift layer and then annealing at less than 1500 ° C., and has a higher resistance than the rest of the drift layer. it is not preferable that includes a resistive layer.

この構成によれば、アニール処理の際のワイドバンドギャップ半導体の昇華量を低減することができる。その結果、ドリフト層の表面の平坦性を良好に維持することができる。
なお、この１５００℃未満のアニール処理とは、注入されたドーパントイオンの衝突によりワイドバンドギャップ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入されたドーパントイオンを活性化させない程度のアニール処理のことを意味している。 According to this configuration, the amount of sublimation of the wide band gap semiconductor during the annealing process can be reduced. As a result, the flatness of the surface of the drift layer can be maintained satisfactorily.
The annealing process below 1500 ° C. recovers defects generated in the crystal structure of the wide band gap semiconductor due to the collision of the implanted dopant ions (crystallinity recovery), but does not activate the implanted dopant ions. This means a degree of annealing treatment.

また、前記電界緩和部は、前記ドリフト層の前記表面から掘り下がったトレンチを含んでいてもよい。その場合、前記電界緩和部は、前記トレンチ内の一部または全部に形成された第２導電型の内部半導体層をさらに含むことが好ましい。
また、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）等である。 Further, the electric field relaxation section, but it may also contain a dug down trench from the surface of the drift layer. In that case, the electric field absorbing portion, it is not preferable to further comprise an inner semiconductor layer of the second conductivity type formed on a part or the whole of the said trench.
A wide band gap semiconductor (with a band gap of 2 eV or more) is, for example, a semiconductor having a breakdown electric field larger than 1 MV / cm . Specifically, SiC (for example, a 4H-SiC dielectric breakdown electric field is about 2. 8 MV / cm, the band gap width is about 3.26 eV), GaN (the breakdown electric field is about 3 MV / cm, the band gap width is about 3.42 eV), diamond (the breakdown electric field is about 8 MV / cm). cm, and the width of the band gap is Ru about 5.47eV) Hitoshidea.

図１は、この発明の第１の実施形態に係る半導体装置の平面図である。FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. 図２は、図１の切断面線II−IIから見た断面図である。2 is a cross-sectional view taken along the section line II-II in FIG. 図３（ａ）〜（ｅ）は、図１の容量低減層のレイアウト図である。3A to 3E are layout diagrams of the capacity reduction layer of FIG. 図４Ａは、前記半導体装置の製造工程の一部を示す図である。FIG. 4A illustrates a part of the manufacturing process of the semiconductor device. 図４Ｂは、図４Ａの次の工程を示す図である。FIG. 4B is a diagram showing a step subsequent to FIG. 4A. 図４Ｃは、図４Ｂの次の工程を示す図である。FIG. 4C is a diagram showing a step subsequent to FIG. 4B. 図５は、この発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining the configuration of a semiconductor device according to the second embodiment of the present invention. 図６は、この発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the configuration of a semiconductor device according to the third embodiment of the present invention. 図７は、この発明の第４の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining the configuration of a semiconductor device according to the fourth embodiment of the present invention. 図８は、この発明の第５の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining the structure of a semiconductor device according to the fifth embodiment of the present invention. 図９は、この発明の第６の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining the configuration of a semiconductor device according to the sixth embodiment of the present invention.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、図１は、この発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３（ａ）〜（ｅ）は、図１の容量低減層のレイアウト図である。
半導体装置１は、４Ｈ−ＳｉＣが採用された素子である。４Ｈ−ＳｉＣは、ワイドバンドギャップ半導体（絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体）であり、具体的には、その絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。半導体装置１の表面は、環状のガードリング２によって、ガードリング２の内側のアクティブ領域３と、ガードリング２の外側の外周領域４とに区画されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view taken along the section line II-II in FIG. 3A to 3E are layout diagrams of the capacity reduction layer of FIG.
The semiconductor device 1 is an element employing 4H—SiC. 4H—SiC is a wide band gap semiconductor (a semiconductor with a breakdown electric field larger than 2 MV / cm), specifically, the breakdown electric field is about 2.8 MV / cm, and the width of the band gap is about 3.26 eV. The wide band gap semiconductor employed in the semiconductor device 1 is not limited to SiC, and may be GaN, diamond, or the like, for example. GaN has a breakdown electric field of about 3 MV / cm and a band gap width of about 3.42 eV. Diamond has a breakdown electric field of about 8 MV / cm and a band gap width of about 5.47 eV. The surface of the semiconductor device 1 is partitioned by an annular guard ring 2 into an active region 3 inside the guard ring 2 and an outer peripheral region 4 outside the guard ring 2.

図２を参照して、半導体装置１は、ｎ^＋型ＳｉＣからなる基板５と、基板５の表面５Ａに積層されたｎ⁻型ＳｉＣからなるドリフト層６と、ドリフト層６の厚さ方向中央部に対して基板５側にドリフト層６に接するように形成された複数の容量低減層７とを含む。基板５の裏面５Ｂには、その全域を覆うようにカソード電極８が形成されている。
容量低減層７は、基板５の一部を選択的に利用して、全体が基板５の表面部に埋め込まれるように形成されている。これにより、各容量低減層７は、基板５とドリフト層６との界面（基板５の表面５Ａとドリフト層６の裏面６Ｂとの接触面）を形成している。複数の容量低減層７は、ドリフト層６を表面６Ａ側から見たときに、互いに隣り合う容量低減層７間の距離に関して規則正しく配列されていることが好ましい。 Referring to FIG. 2, semiconductor device 1 includes substrate 5 made of n ⁺ -type SiC, drift layer 6 made of n ⁻ -type SiC stacked on surface 5A of substrate 5, and the thickness direction center of drift layer 6. And a plurality of capacitance reduction layers 7 formed so as to be in contact with the drift layer 6 on the substrate 5 side with respect to the portion. A cathode electrode 8 is formed on the back surface 5B of the substrate 5 so as to cover the entire area.
The capacitance reducing layer 7 is formed so as to be entirely embedded in the surface portion of the substrate 5 by selectively utilizing a part of the substrate 5. Thus, each capacitance reducing layer 7 forms an interface between the substrate 5 and the drift layer 6 (a contact surface between the surface 5A of the substrate 5 and the back surface 6B of the drift layer 6). The plurality of capacitance reducing layers 7 are preferably arranged regularly with respect to the distance between the adjacent capacitance reducing layers 7 when the drift layer 6 is viewed from the surface 6A side.

具体例としては、図３（ａ）〜（ｅ）に示すレイアウトがある。図３（ａ）〜（ｅ）では、明瞭化のために、平面視ではドリフト層６で覆われている容量低減層７を実線で示してある。
図３（ａ）は、複数の容量低減層７が、等しい間隔Ｄ_１を空けてストライプ状に配列されている例である。 As a specific example, there is a layout shown in FIGS. 3A to 3E, for the sake of clarity, the capacitance reducing layer 7 covered with the drift layer 6 is shown by a solid line in plan view.
3 (a) is a plurality of capacitance reducing layer 7 is an example that is arranged in stripes at a equal distance D _1.

図３（ｂ）および（ｅ）は、複数の容量低減層７が、図の紙面上下左右に等しい間隔Ｄ_２を空けて行列上に配列されている例である。この場合、各容量低減層７は、図３（ｂ）に示すような四角形状であってもよいし、図３（ｅ）に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等であってもよい。
図３（ｃ）および図３（ｄ）は、複数の容量低減層７、隣り合う容量低減層７を互い違いにずらした千鳥状に配列されている。すなわち、図の上下方向における各列の容量低減層７が、当該列の横の列の容量低減層７と隣り合わないように互い違いに配列されている。さらに、この例では、図の上下方向における各列の容量低減層７の間隔Ｄ_３と、図の左右方向における各行の容量低減層の間隔Ｄ_４が互いに等しくなっている（Ｄ_３＝Ｄ_４）。また、各容量低減層７の形状は、図３（ｃ）に示すような四角形状であってもよいし、図３（ｄ）に示すような六角形状であってもよい。さらに、図示していないが、三角形状、五角形状、円形状等であってもよい。 Figure 3 (b) and (e) a plurality of capacitance reducing layer 7 is an example that is arranged in a matrix at intervals D ₂ equal to the plane vertically and horizontally in FIG. In this case, each capacitance reducing layer 7 may have a quadrangular shape as shown in FIG. 3B or a circular shape as shown in FIG. Further, although not shown, a triangular shape, a pentagonal shape, a hexagonal shape, or the like may be used.
3C and 3D are arranged in a zigzag pattern in which a plurality of capacitance reduction layers 7 and adjacent capacitance reduction layers 7 are staggered. That is, the capacitance reduction layers 7 in each column in the vertical direction in the figure are arranged alternately so as not to be adjacent to the capacitance reduction layers 7 in the horizontal row of the column. Furthermore, in this example, the distance D ₃ between the capacitance reduction layers 7 in each column in the vertical direction of the figure and the distance D ₄ between the capacitance reduction layers in each row in the horizontal direction in the figure are equal to each other (D ₃ = D ₄ ). Further, the shape of each capacitance reducing layer 7 may be a quadrangular shape as shown in FIG. 3C or a hexagonal shape as shown in FIG. Furthermore, although not shown in figure, a triangle shape, a pentagon shape, a circular shape, etc. may be sufficient.

なお、図３（ａ）〜（ｅ）に示した容量低減層７のレイアウトや各容量低減層７の形状は、この発明の容量低減層の一例に過ぎず、半導体装置１の特性等により適宜変更することができる。
ドリフト層６の表面６Ａには、ドリフト層６の一部をアクティブ領域３として露出させるコンタクトホール９を有し、当該アクティブ領域３を取り囲む外周領域４を覆うフィールド絶縁膜１０が形成されている。 Note that the layout of the capacitance reduction layer 7 and the shape of each capacitance reduction layer 7 shown in FIGS. 3A to 3E are merely examples of the capacitance reduction layer of the present invention, and are appropriately determined depending on the characteristics of the semiconductor device 1. Can be changed.
On the surface 6 </ b> A of the drift layer 6, a field insulating film 10 that has a contact hole 9 that exposes a part of the drift layer 6 as the active region 3 and covers the outer peripheral region 4 surrounding the active region 3 is formed.

フィールド絶縁膜１０上には、アノード電極１１が形成されている。アノード電極１１は、フィールド絶縁膜１０のコンタクトホール９内でドリフト層６に接合されたショットキーメタル１２と、このショットキーメタル１２に積層されたコンタクトメタル１３との２層構造を有している。
ショットキーメタル１２は、ショットキーメタル１２は、ドリフト層６との間にショットキー障壁を形成している。また、ショットキーメタル１２は、コンタクトホール９に埋め込まれているとともに、フィールド絶縁膜１０におけるコンタクトホール９の周縁部を上から覆うように、当該コンタクトホール９の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１０の周縁部は、ドリフト層６およびショットキーメタル１２により、全周にわたってその上下両側から挟まれている。したがって、ドリフト層６におけるショットキー接合の外周領域は、フィールド絶縁膜１０の周縁部により覆われることとなる。 An anode electrode 11 is formed on the field insulating film 10. The anode electrode 11 has a two-layer structure of a Schottky metal 12 joined to the drift layer 6 in the contact hole 9 of the field insulating film 10 and a contact metal 13 laminated on the Schottky metal 12. .
The Schottky metal 12 forms a Schottky barrier between the Schottky metal 12 and the drift layer 6. In addition, the Schottky metal 12 is embedded in the contact hole 9 and extends outwardly from the contact hole 9 in a flange shape so as to cover the periphery of the contact hole 9 in the field insulating film 10 from above. . That is, the peripheral portion of the field insulating film 10 is sandwiched by the drift layer 6 and the Schottky metal 12 from the upper and lower sides over the entire circumference. Therefore, the outer peripheral region of the Schottky junction in the drift layer 6 is covered with the peripheral portion of the field insulating film 10.

コンタクトメタル１３は、アノード電極１１において、半導体装置１の最表面に露出して、ボンディングワイヤ等が接合される部分である。また、コンタクトメタル１３は、ショットキーメタル１２と同様に、フィールド絶縁膜１０におけるコンタクトホール９の周縁部を上から覆うように、当該コンタクトホール９の外方へフランジ状に張り出している。 The contact metal 13 is a portion of the anode electrode 11 that is exposed on the outermost surface of the semiconductor device 1 and to which a bonding wire or the like is bonded. Further, like the Schottky metal 12, the contact metal 13 projects outwardly from the contact hole 9 in a flange shape so as to cover the peripheral edge of the contact hole 9 in the field insulating film 10.

ドリフト層６をアクティブ領域３と外周領域４に区画するガードリング２は、フィールド絶縁膜１０のコンタクトホール９の内外に跨るように（アクティブ領域３および外周領域４に跨るように）、当該コンタクトホール９の輪郭に沿って形成されている。したがって、ガードリング２は、コンタクトホール９の内方へ張り出し、コンタクトホール９内のアノード電極１１の終端部１４に接する内側部分と、コンタクトホール９の外方へ張り出し、フィールド絶縁膜１０の周縁部を挟んでアノード電極１１に対向する外側部分とを有している。 The guard ring 2 that divides the drift layer 6 into the active region 3 and the outer peripheral region 4 extends over the contact hole 9 of the field insulating film 10 so as to straddle the inner and outer sides of the contact hole 9 of the field insulating film 10. 9 is formed along the outline. Therefore, the guard ring 2 protrudes inward of the contact hole 9, extends to the inner side of the contact hole 9 in contact with the terminal portion 14 of the anode electrode 11, and outward of the contact hole 9, and the peripheral portion of the field insulating film 10. And an outer portion facing the anode electrode 11.

半導体装置１の最表面には、表面保護膜１５が形成されている。表面保護膜１５の中央部には、アノード電極１１（コンタクトメタル１３）を露出させる開口１６が形成されている。ボンディングワイヤ等は、この開口１６を介してコンタクトメタル１３に接合される。
半導体装置１の各部の詳細について以下に説明を加える。 A surface protective film 15 is formed on the outermost surface of the semiconductor device 1. An opening 16 for exposing the anode electrode 11 (contact metal 13) is formed at the center of the surface protective film 15. A bonding wire or the like is bonded to the contact metal 13 through the opening 16.
Details of each part of the semiconductor device 1 will be described below.

半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／□〜２０ｍｍ／□である。
ガードリング２は、たとえば、ｐ型ドーパントを含む半導体層である。含まれるドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ａｒ（アルゴン）等を使用できる。また、ガードリング２の深さは、１０００Å〜１００００Å程度であってよい。また、ガードリング２のコンタクトホール９の内側へのはみ出し量（幅）は、２０μｍ〜８０μｍ程度であり、コンタクトホール９の外側へのはみ出し量（幅）は、２μｍ〜２０μｍ程度であってもよい。 The semiconductor device 1 is, for example, a chip having a square shape in plan view. As for the size, the length in the vertical and horizontal directions on the paper surface of FIG. 1 is 0.5 mm to 20 mm, respectively. That is, the chip size of the semiconductor device 1 is, for example, 0.5 mm / □ to 20 mm / □.
The guard ring 2 is a semiconductor layer containing a p-type dopant, for example. As the dopant contained, for example, B (boron), Al (aluminum), Ar (argon), or the like can be used. Moreover, the depth of the guard ring 2 may be about 1000 to 10000 mm. Further, the protruding amount (width) of the guard ring 2 to the inside of the contact hole 9 may be about 20 μm to 80 μm, and the protruding amount (width) of the contact hole 9 to the outside may be about 2 μm to 20 μm. .

基板５の厚さは、５０μｍ〜６００μｍであり、その上のドリフト層６の厚さは、３μｍ〜１００μｍであってもよい。また、基板５およびドリフト層６に含まれるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。基板５およびドリフト層６のドーパント濃度の関係は、基板５のドーパント濃度が相対的に高く、ドリフト層６のドーパント濃度が基板５に比べて相対的に低い。具体的には、基板５のドーパント濃度は、１×１０^１８〜１×１０^２０ｃｍ^−３であり、ドリフト層６のドーパント濃度は、５×１０^１４〜５×１０^１６ｃｍ^−３であってもよい。 The thickness of the substrate 5 may be 50 μm to 600 μm, and the thickness of the drift layer 6 thereon may be 3 μm to 100 μm. Moreover, as an n-type dopant contained in the substrate 5 and the drift layer 6, for example, N (nitrogen), P (phosphorus), As (arsenic), or the like can be used (hereinafter the same). Regarding the relationship between the dopant concentration of the substrate 5 and the drift layer 6, the dopant concentration of the substrate 5 is relatively high, and the dopant concentration of the drift layer 6 is relatively low compared to the substrate 5. Specifically, the dopant concentration of the substrate 5 is 1 × 10 ¹⁸ to 1 × 10 ²⁰ cm ⁻³ , and the dopant concentration of the drift layer 6 is 5 × 10 ^{14 to} 5 × 10 ¹⁶ cm ^−3. Also good.

一方、容量低減層７は、この実施形態では、ｎ型ＳｉＣからなる基板５およびドリフト層６とは異なるドーパントを有する半導体層である。具体的には、容量低減層７は、ドーパントとして、Ｖ（バナジウム）、Ａｒ（アルゴン）、Ｂ（ホウ素）またはＡｌ（アルミニウム）を含む半導体であってもよい。
このようなドーパントを含む容量低減層７は、この実施形態では、基板５よりも高い抵抗を有する層（高抵抗層）である。 On the other hand, the capacity reduction layer 7 is a semiconductor layer having a dopant different from that of the substrate 5 and the drift layer 6 made of n-type SiC in this embodiment. Specifically, the capacity reducing layer 7 may be a semiconductor containing V (vanadium), Ar (argon), B (boron), or Al (aluminum) as a dopant.
The capacity reduction layer 7 containing such a dopant is a layer (high resistance layer) having a higher resistance than the substrate 5 in this embodiment.

カソード電極８は、ｎ型ＳｉＣとの間にオーミックコンタクトを形成できる金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ）からなる。カソード電極８は、たとえば、基板５（ＳｉＣ）の裏面５ＢにＮｉやＴｉをスパッタ法によって形成し、熱処理して合金化することによりオーミックコンタクト層を形成した後、そのオーミックコンタクト層上にスパッタ法によって形成することにより得てもよい。 The cathode electrode 8 is made of a metal (for example, Ti / Ni / Ag) that can form an ohmic contact with n-type SiC. The cathode electrode 8 is formed, for example, by forming Ni or Ti on the back surface 5B of the substrate 5 (SiC) by sputtering, forming an ohmic contact layer by heat treatment, and then sputtering the ohmic contact layer on the ohmic contact layer. You may obtain by forming.

フィールド絶縁膜１０は、たとえば、ＳｉＯ_２（酸化シリコン）で構成することができ、たとえば、熱酸化やプラズマＣＶＤ（化学的気相成長）によって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
アノード電極１１のうちショットキーメタル１２は、ドリフト層６に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、後者の一例としてのポリシリコン等で構成することができる。一方、コンタクトメタル１３は、たとえば、Ａｌ（アルミニウム）で構成することができる。すなわち、Ａｌ（アルミニウム）で構成された電極は、ドリフト層６にショットキー接合できると共に、コンタクトメタルとしても使用できるので、この場合には、アノード電極１１をＡｌ単層の電極として構成することができる。 The field insulating film 10 can be made of, for example, SiO ₂ (silicon oxide), and can be formed by, for example, thermal oxidation or plasma CVD (chemical vapor deposition). The film thickness can be 0.5 μm to 3 μm.
Of the anode electrode 11, the Schottky metal 12 is a material that forms a Schottky barrier or a heterojunction with the drift layer 6, specifically, Mo (molybdenum), Ti (titanium), Ni as an example of the former. (Nickel), Al (aluminum), polysilicon as an example of the latter, and the like. On the other hand, the contact metal 13 can be made of, for example, Al (aluminum). That is, an electrode made of Al (aluminum) can be used as a contact metal as well as a Schottky junction with the drift layer 6. In this case, the anode electrode 11 can be formed as an Al single layer electrode. it can.

表面保護膜１５は、たとえばＳｉＮ（窒化シリコン）膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１では、アノード電極１１に正電圧、カソード電極８に負電圧が印加される順方向バイアス状態になることにより、カソード電極８からアノード電極１１へと、ドリフト層６のアクティブ領域３を介して電子（キャリア）が移動して電流が流れる。これにより、半導体装置１（ショットキーバリアダイオード）が動作する。 The surface protective film 15 can be composed of, for example, a SiN (silicon nitride) film, and can be formed by, for example, a plasma CVD method. The film thickness may be about 8000 mm.
In this semiconductor device 1, the active region 3 of the drift layer 6 is moved from the cathode electrode 8 to the anode electrode 11 by being in a forward bias state in which a positive voltage is applied to the anode electrode 11 and a negative voltage is applied to the cathode electrode 8. Electrons (carriers) move through and a current flows. Thereby, the semiconductor device 1 (Schottky barrier diode) operates.

そして、半導体装置１のショットキー接合部分（ドリフト層６とアノード電極１１との間）に逆方向電圧が印加されると、アノード電極１１（金属）／ドリフト層６（半導体層）のショットキー界面から基板５へ向かってドリフト層６の内部に空乏層１７が広がる。空乏層１７は、内部に正負の空間電荷が互いに等しい量で存在しているため、その幅ｄ（空乏層幅）の電極間距離を持つ２枚の平板キャパシタ（容量）とみなされる。この空乏層容量Ｃは、その増加に伴ってショットキーバリアダイオードのスイッチング損失を増加させるため、できる限り小さいことが好ましい。 When a reverse voltage is applied to the Schottky junction portion (between the drift layer 6 and the anode electrode 11) of the semiconductor device 1, the Schottky interface between the anode electrode 11 (metal) / drift layer 6 (semiconductor layer) A depletion layer 17 spreads in the drift layer 6 from the substrate 5 toward the substrate 5. Since the depletion layer 17 has positive and negative space charges in the same amount, the depletion layer 17 is regarded as two plate capacitors (capacitances) having an interelectrode distance of the width d (depletion layer width). The depletion layer capacitance C is preferably as small as possible in order to increase the switching loss of the Schottky barrier diode as it increases.

基板５の面積（チップサイズ）を小さくすれば、それに伴い空乏層１７の面積Ｓが小さくなるので、空乏層容量Ｃを低減することができるかもしれない。また、空乏層容量Ｃの低減策として、ドリフト層６を厚くして、空乏層幅ｄを大きくする方策も挙げられる。しかしながら、これらの方策を実施すると、電流経路が狭くなったり長くなったりして、オン抵抗が増加するという不具合を生じる。 If the area (chip size) of the substrate 5 is reduced, the area S of the depletion layer 17 is reduced accordingly, so that the depletion layer capacitance C may be reduced. Further, as a measure for reducing the depletion layer capacitance C, there is a measure for increasing the depletion layer width d by increasing the thickness of the drift layer 6. However, when these measures are implemented, the current path becomes narrower or longer, and the on-resistance increases.

そこで、この半導体装置１では、容量低減層７が基板５の表面部に規則的に配列されている。そのため、ドリフト層６の構成（面積や厚さ）を維持したまま、空乏層容量Ｃを低減することができる。具体的には、高抵抗層である容量低減層７の存在により、空間電荷の配置が変形し、実質的に空乏層の面積が小さくなることで、空乏層容量Ｃを低減できる。また、基板５は低抵抗であるため、容量低減層７を形成しても、アノード−カソード間の実質的な抵抗はほとんど増加しない。このようにして、逆方向電圧印加時に発生する空乏層１７の容量の低減と、オン抵抗の増加の防止を両立することができる。しかも、容量低減層７が規則的に配列されているので、空乏層容量Ｃをドリフト層６の面内においてバランスよく低減することができる。また、基板５とドリフト層６との間に電流を流れやすくすることができる。 Therefore, in the semiconductor device 1, the capacitance reducing layer 7 is regularly arranged on the surface portion of the substrate 5. Therefore, the depletion layer capacitance C can be reduced while maintaining the configuration (area and thickness) of the drift layer 6. Specifically, due to the presence of the capacitance reduction layer 7 which is a high resistance layer, the arrangement of the space charge is deformed and the area of the depletion layer is substantially reduced, so that the depletion layer capacitance C can be reduced. Further, since the substrate 5 has a low resistance, even if the capacitance reducing layer 7 is formed, the substantial resistance between the anode and the cathode hardly increases. In this way, it is possible to achieve both a reduction in the capacity of the depletion layer 17 generated when a reverse voltage is applied and a prevention of an increase in on-resistance. Moreover, since the capacitance reduction layers 7 are regularly arranged, the depletion layer capacitance C can be reduced in a well-balanced manner in the plane of the drift layer 6. In addition, it is possible to make current easily flow between the substrate 5 and the drift layer 6.

図４Ａ〜図４Ｃは、半導体装置１の製造工程の一部を工程順に示す図である。
図４Ａに示すように、基板５の表面５Ａに、容量低減層７の最終形状に対応したレジストパターン１８を、フォトリソグラフィによって形成する。このレジストパターンをマスクとして、基板５の表面５Ａへ向かって、３０ｋｅＶ〜８００ｋｅＶのエネルギでドーパント（たとえば、ホウ素イオン）を注入（一段注入）する。これにより、基板５の表面部に、ホウ素イオンが高濃度に注入された高濃度ドーパント層１９が形成される。 4A to 4C are diagrams illustrating a part of the manufacturing process of the semiconductor device 1 in the order of processes.
As shown in FIG. 4A, a resist pattern 18 corresponding to the final shape of the capacitance reducing layer 7 is formed on the surface 5A of the substrate 5 by photolithography. Using this resist pattern as a mask, a dopant (for example, boron ions) is implanted (one-stage implantation) toward the surface 5A of the substrate 5 at an energy of 30 keV to 800 keV. Thereby, a high concentration dopant layer 19 in which boron ions are implanted at a high concentration is formed on the surface portion of the substrate 5.

次に、図４Ｂに示すように、基板５をアニール処理する。このアニール処理は、注入されたドーパントイオンの衝突により基板５のＳｉＣ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入されたドーパントイオンを活性化させない程度の温度、具体的には、１５００℃未満の温度、好ましくは、１１００℃〜１４００℃の温度で行われる。これにより、高濃度ドーパント層１９が高抵抗の層に変質して、容量低減層７が形成される。このようなホウ素イオンのイオン注入法では、基板５へのイオン注入、およびイオン注入後のアニール処理（結晶回復アニール）により、容量低減層７を簡単に形成することができる。また、ホウ素イオンが比較的軽いイオンであるため、基板５の表面５Ａから深い位置にまで簡単に注入することができる。そのため、容量低減層７の深さを、基板５の表面５Ａに対して浅い位置から深い位置までの幅広い範囲で簡単に制御することができる。 Next, as shown in FIG. 4B, the substrate 5 is annealed. This annealing treatment recovers defects generated in the crystal structure of the SiC semiconductor of the substrate 5 due to the collision of the implanted dopant ions (crystallinity recovery), but the temperature does not activate the implanted dopant ions. Is performed at a temperature of less than 1500 ° C., preferably 1100 ° C. to 1400 ° C. As a result, the high-concentration dopant layer 19 is transformed into a high-resistance layer, and the capacitance reduction layer 7 is formed. In such an ion implantation method of boron ions, the capacity reduction layer 7 can be easily formed by ion implantation into the substrate 5 and annealing treatment (crystal recovery annealing) after ion implantation. Further, since boron ions are relatively light ions, they can be easily implanted from the surface 5A of the substrate 5 to a deep position. Therefore, the depth of the capacitance reducing layer 7 can be easily controlled in a wide range from a shallow position to a deep position with respect to the surface 5 </ b> A of the substrate 5.

次に、図４Ｃに示すように、基板５の表面５Ａにドリフト層６をエピタキシャル成長させ、成長後、ドリフト層６の表面６Ａに選択的にイオン注入およびアニール処理することにより、ガードリング２を形成する。
その後は、フィールド絶縁膜１０、アノード電極１１、表面保護膜１５、カソード電極８等を形成する。こうして、図２等に示す構造の半導体装置１が得られる。 Next, as shown in FIG. 4C, the drift layer 6 is epitaxially grown on the surface 5A of the substrate 5, and after the growth, the guard ring 2 is formed by selectively performing ion implantation and annealing on the surface 6A of the drift layer 6. To do.
Thereafter, the field insulating film 10, the anode electrode 11, the surface protective film 15, the cathode electrode 8 and the like are formed. In this way, the semiconductor device 1 having the structure shown in FIG.

図５〜図９はそれぞれ、この発明の第２〜第６の実施形態に係る半導体装置の構成を説明するための断面図である。図５〜図９において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、容量低減層７は、基板５の一部を選択的に利用して、全体が基板５の表面部に埋め込まれるように形成されている。また、容量低減層７は、図５に示すように、ドリフト層６の一部を選択的に利用して、全体がドリフト層６内において基板５とドリフト層６との界面から離れた位置に埋め込まれるように形成されていてもよい。より具体的には、図５の容量低減層７は、ドリフト層６の厚さ方向中央部に対して基板５側のドリフト層６の底部において、基板５とドリフト層６との界面からの距離が互いに等しくなる位置に配列されている。これにより、複数の容量低減層７が同一面内に配列されている。 Figures 5 to 9 are cross-sectional views for explaining the structure of a semiconductor device according to the second to sixth exemplary form status of the present invention. 5 to 9, parts corresponding to those shown in FIG. 2 are given the same reference numerals.
In the first embodiment described above, the capacitance reducing layer 7 is formed so as to be entirely embedded in the surface portion of the substrate 5 by selectively utilizing a part of the substrate 5. Further, as shown in FIG. 5, the capacitance reduction layer 7 selectively uses a part of the drift layer 6, and the entire capacitance reduction layer 7 is located at a position away from the interface between the substrate 5 and the drift layer 6 in the drift layer 6. It may be formed so as to be embedded. More specifically, the capacitance reducing layer 7 in FIG. 5 is a distance from the interface between the substrate 5 and the drift layer 6 at the bottom of the drift layer 6 on the substrate 5 side with respect to the central portion in the thickness direction of the drift layer 6. Are arranged at positions equal to each other. Thereby, the plurality of capacitance reducing layers 7 are arranged in the same plane.

この実施形態に係る半導体装置５１の製造工程は、図４Ａ〜図４Ｃに示した工程と実質的に同様である。ただし、基板５に対してイオン注入工程およびアニール工程を行わず（つまり、図４Ａおよび図４Ｂの工程を省略する。）、ドリフト層６の形成を、ドリフト層６の最終形状の厚さ方向中央部に対して基板５側の位置まで成長させる第１成長工程と、当該第１成長工程後、前記最終形状に至るまでにドリフト層６を成長させる第２成長工程とに分ける。そして、当該第１成長工程後、第２成長工程前に、図４Ａおよび図４Ｂに示した工程に倣って、イオン注入工程およびアニール工程をドリフト層６に対して行う。 The manufacturing process of the semiconductor device 51 according to this embodiment is substantially the same as the process shown in FIGS. 4A to 4C. However, the ion implantation step and the annealing step are not performed on the substrate 5 (that is, the steps of FIGS. 4A and 4B are omitted), and the drift layer 6 is formed at the center in the thickness direction of the final shape of the drift layer 6. It is divided into a first growth process for growing up to a position on the substrate 5 side with respect to the part and a second growth process for growing the drift layer 6 after the first growth process until reaching the final shape. Then, after the first growth step and before the second growth step, an ion implantation step and an annealing step are performed on the drift layer 6 following the steps shown in FIGS. 4A and 4B.

また、容量低減層７は、図６に示すように、基板５およびドリフト層６の一部を選択的に利用して、基板５とドリフト層６との界面を横切って基板５およびドリフト層６の両方に埋め込まれるように形成されていてもよい。
この実施形態に係る半導体装置６１の製造工程は、図４Ａ〜図４Ｃに示した工程と実質的に同様である。ただし、基板５に対するイオン注入工程およびアニール工程を行うのに加えて、ドリフト層６の形成を、ドリフト層６の最終形状の厚さ方向中央部に対して基板５側の位置まで成長させる第１成長工程と、当該第１成長工程後、前記最終形状に至るまでにドリフト層６を成長させる第２成長工程とに分ける。当該第１成長工程後、第２成長工程前に、図４Ａおよび図４Ｂに示したイオン注入工程およびアニール工程をドリフト層６に対して行う。このイオン注入工程は、注入したドーパントイオンがドリフト層６の裏面６Ｂに達するようなエネルギ条件で行う。これにより、基板５に注入されたドーパントイオンによる層と、ドリフト層６に注入されたドーパントイオンとを一体化させて、基板５とドリフト層６との界面を横切る容量低減層７を形成することができる。 Further, as shown in FIG. 6, the capacitance reducing layer 7 selectively utilizes part of the substrate 5 and the drift layer 6 to cross the interface between the substrate 5 and the drift layer 6, and the substrate 5 and the drift layer 6. It may be formed so as to be embedded in both.
The manufacturing process of the semiconductor device 61 according to this embodiment is substantially the same as the process shown in FIGS. 4A to 4C. However, in addition to performing the ion implantation process and the annealing process for the substrate 5, the drift layer 6 is first grown to a position on the substrate 5 side with respect to the central portion in the thickness direction of the final shape of the drift layer 6. The growth process is divided into a second growth process in which the drift layer 6 is grown after the first growth process until the final shape is reached. After the first growth step and before the second growth step, the ion implantation step and the annealing step shown in FIGS. 4A and 4B are performed on the drift layer 6. This ion implantation process is performed under an energy condition such that the implanted dopant ions reach the back surface 6B of the drift layer 6. As a result, the layer formed by the dopant ions implanted into the substrate 5 and the dopant ions implanted into the drift layer 6 are integrated to form the capacitance reducing layer 7 across the interface between the substrate 5 and the drift layer 6. Can do.

また、容量低減層７は、図７に示すように、ＳｉＯ_２（酸化シリコン）等の絶縁体からなる層であってもよい。
この実施形態に係る半導体装置７１の製造工程は、図４Ａ〜図４Ｃに示した工程と実質的に同様である。ただし、基板５に対してイオン注入工程およびアニール工程を行わず（つまり、図４Ａおよび図４Ｂの工程を省略する。）、代わりに、基板５の表面５Ａから掘り下がったトレンチを形成する工程と、当該トレンチを絶縁体で埋め込む工程とを行えばよい。トレンチの形成は、たとえば、ドライエッチングによって行い、絶縁体の埋め込みは、たとえば、プラズマＣＶＤおよびエッチバックによって行う。 Further, the capacitance reducing layer 7 may be a layer made of an insulator such as SiO ₂ (silicon oxide) as shown in FIG.
The manufacturing process of the semiconductor device 71 according to this embodiment is substantially the same as the process shown in FIGS. 4A to 4C. However, the ion implantation step and the annealing step are not performed on the substrate 5 (that is, the steps of FIGS. 4A and 4B are omitted), and instead, a trench is formed that is dug down from the surface 5A of the substrate 5. The step of filling the trench with an insulator may be performed. The trench is formed by, for example, dry etching, and the insulator is filled by, for example, plasma CVD and etch back.

また、前述の第１の実施形態では、ドリフト層６の表面６Ａにおけるアノード電極１１（ショットキーメタル１２）との接触面は、その全域が第１導電型としてのｎ型が維持された状態で露出している。この場合、ドリフト層６の表面６Ａに比較的強い電界がかかり、逆方向電圧印加時に、アノード電極１１とドリフト層６との間のショットキー障壁を越えて流れるリーク電流（逆方向リーク電流）が増加することがある。 Further, in the first embodiment described above, the contact surface with the anode electrode 11 (Schottky metal 12) on the surface 6A of the drift layer 6 is in a state where the n-type as the first conductivity type is maintained in the entire area. Exposed. In this case, a relatively strong electric field is applied to the surface 6A of the drift layer 6, and when a reverse voltage is applied, a leak current (reverse leak current) that flows across the Schottky barrier between the anode electrode 11 and the drift layer 6 is generated. May increase.

そこで、図８に示す実施形態では、ドリフト層６の一部を利用して、ドリフト層６の表面６Ａに、ｎ型とは異なる導電型（第２導電型）の電界緩和部としての表面半導体層８２が形成されている。表面半導体層８２は、ドリフト層６にドーパントイオンを注入した後、１５００℃未満のアニール処理をすることによって形成され、ドリフト層６の残りの部分よりも高い抵抗有する高抵抗層であってもよいし、ドーパントイオン注入後に１５００℃以上のアニール処理をすることによりドーパントイオンを活性化させて形成されたｐ型の半導体層であってもよい。これによって、ドリフト層６の表面６Ａにおける電界強度を緩和することができるので、アノード電極１１とドリフト層６との間のショットキー障壁の高さ（バリアハイト）を低くしても、逆方向リーク電流を低減することができる。 Therefore, in the embodiment shown in FIG. 8, a part of the drift layer 6 is used to provide a surface semiconductor as a field relaxation portion of a conductivity type (second conductivity type) different from the n-type on the surface 6A of the drift layer 6. Layer 82 is formed. The surface semiconductor layer 82 may be a high resistance layer formed by injecting dopant ions into the drift layer 6 and then annealing at less than 1500 ° C. and having a higher resistance than the rest of the drift layer 6. Alternatively, it may be a p-type semiconductor layer formed by activating dopant ions by performing an annealing process at 1500 ° C. or higher after dopant ion implantation. As a result, the electric field strength at the surface 6A of the drift layer 6 can be relaxed, so that the reverse leakage current can be reduced even if the Schottky barrier height (barrier height) between the anode electrode 11 and the drift layer 6 is lowered. Can be reduced.

この実施形態に係る半導体装置８１の製造工程は、図４Ａ〜図４Ｃに示した工程に加え、たとえば、ガードリング２を形成するためのイオン注入工程およびアニール工程を利用して、ガードリング２と同時に表面半導体層８２を形成すればよい。
また、ドリフト層６の表面６Ａにおける電界強度を緩和するための構造として、図９に示す実施形態では、ドリフト層６の表面６Ａには、当該表面６Ａから掘り下がった電界緩和部としてのトレンチ９２が形成されている。さらに、トレンチ９２の内面には、第２導電型としてのｐ型ドーパントを含む内部半導体層９３が形成されている。内部半導体層９３は、トレンチ９２の底面からトレンチ９２の開口端に至るまで、トレンチ９２の内面全域に形成されている。なお、内部半導体層９３は、トレンチ９２の底面のみというように、トレンチ９２の内面の一部に形成されていてもよい。また、アノード電極１１は、トレンチ９２に埋め込まれ、トレンチ９２内において内部半導体層９３に接している。 The manufacturing process of the semiconductor device 81 according to this embodiment includes, for example, the guard ring 2 using an ion implantation process and an annealing process for forming the guard ring 2 in addition to the processes shown in FIGS. 4A to 4C. At the same time, the surface semiconductor layer 82 may be formed.
As a structure for relaxing the electric field strength on the surface 6A of the drift layer 6, in the embodiment shown in FIG. 9, the surface 6A of the drift layer 6 has a trench 92 as an electric field relaxation portion dug down from the surface 6A. Is formed. Further, an inner semiconductor layer 93 containing a p-type dopant as the second conductivity type is formed on the inner surface of the trench 92. The internal semiconductor layer 93 is formed over the entire inner surface of the trench 92 from the bottom surface of the trench 92 to the opening end of the trench 92. The internal semiconductor layer 93 may be formed on a part of the inner surface of the trench 92 such as only the bottom surface of the trench 92. The anode electrode 11 is embedded in the trench 92 and is in contact with the internal semiconductor layer 93 in the trench 92.

この実施形態に係る半導体装置９１の製造工程は、図４Ａ〜図４Ｃに示した工程に加え、たとえば、ドリフト層６の表面６Ａから掘り下がったトレンチ９２を形成する工程と、
当該トレンチ９２の内面にイオン注入し、アニール処理することにより、トレンチ９２内の一部または全部に内部半導体層９３を形成する工程とを行えばよい。トレンチ９２の形成は、たとえば、ドライエッチングによって行う。 The manufacturing process of the semiconductor device 91 according to this embodiment includes, for example, a process of forming a trench 92 dug down from the surface 6A of the drift layer 6 in addition to the processes shown in FIGS. 4A to 4C.
A step of forming the internal semiconductor layer 93 in a part or all of the inside of the trench 92 may be performed by implanting ions into the inner surface of the trench 92 and performing an annealing process. The trench 92 is formed by dry etching, for example.

なお、前述の実施形態において、容量低減層７は、ドリフト層６の基板５側または基板５のドリフト層６側に設けられている、と表現することもできる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置１，５１，６１，７１，８１，９１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。 In the above-described embodiment, the capacitance reduction layer 7 can also be expressed as being provided on the drift layer 6 on the substrate 5 side or on the drift layer 6 side of the substrate 5.
Having described the exemplary form status of the present invention, the present invention can also be implemented in other forms.
For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor devices 1, 51, 61, 71, 81, 91 described above is reversed may be employed. For example, in the semiconductor device 1, the p-type portion may be n-type and the n-type portion may be p-type.

本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。 The semiconductor device (semiconductor power device) of the present invention is an inverter circuit that constitutes a drive circuit for driving an electric motor used as a power source of, for example, an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.

１半導体装置
５基板
５Ａ表面
５Ｂ裏面
６ドリフト層
６Ａ表面
６Ｂ裏面
７容量低減層
１１アノード電極
５１半導体装置
６１半導体装置
７１半導体装置
８１半導体装置
８２表面半導体層
９１半導体装置
９２トレンチ
９３内部半導体層 DESCRIPTION OF SYMBOLS 1 Semiconductor device 5 Substrate 5A Surface 5B Back surface 6 Drift layer 6A Surface 6B Back surface 7 Capacity reduction layer 11 Anode electrode 51 Semiconductor device 61 Semiconductor device 71 Semiconductor device 81 Semiconductor device 82 Surface semiconductor layer 91 Semiconductor device 92 Trench 93 Internal semiconductor layer

Claims

A substrate made of a wide band gap semiconductor of the first conductivity type;
A drift layer made of a wide band gap semiconductor of the first conductivity type formed on the substrate;
An electrode formed on the drift layer and forming a Schottky barrier with the drift layer;
Is formed in contact with the drift layer on the substrate side with respect to the thickness direction central portion of the drift layer, and a semiconductor body or Ranaru more capacitance reducing layer having a different dopant from that of the drift layer,
The capacitance reduction layer includes a high resistance layer having a higher resistance than the substrate.

  A substrate made of a wide band gap semiconductor of the first conductivity type;
  A drift layer made of a wide band gap semiconductor of the first conductivity type formed on the substrate;
  An electrode formed on the drift layer and forming a Schottky barrier with the drift layer;
  A semiconductor device comprising: a plurality of capacitance reduction layers made of an insulator formed on the substrate side in contact with the drift layer with respect to a central portion in the thickness direction of the drift layer.

The capacitance reduction layer is formed so as to be entirely embedded in a surface portion of the substrate by selectively using a part of the substrate, and forms an interface between the substrate and the drift layer. Item 3. The semiconductor device according to Item 1 or 2 .

The capacitance reduction layer is formed so as to be embedded in a position away from the interface between the substrate and the drift layer in the drift layer by selectively using a part of the drift layer. the semiconductor device according to claim 1 or 2.

The capacitance reduction layer is formed so as to be embedded in both the substrate and the drift layer across the interface between the substrate and the drift layer by selectively using a part of the substrate and the drift layer. The semiconductor device according to claim 1 or 2 .

The capacitance reducing layer, when viewed the drift layer from the surface side, are regularly arranged with respect to the distance of the capacitance reducing interlayer adjacent to each other, the semiconductor device according to any one of claims 1 to 5.

The semiconductor device according to claim 6 , wherein the capacitance reduction layers are arranged in a stripe shape.

The semiconductor device according to claim 6 , wherein the capacitance reduction layers are arranged in a matrix.

The semiconductor device according to claim 6 , wherein the capacitance reduction layers are arranged in a staggered pattern in which adjacent capacitance reduction layers are staggered.

The drift layer is made of an n-type semiconductor containing N (nitrogen), P (phosphorus) or As (arsenic) as a dopant;
The high resistance layer, V (vanadium) as a dopant, Ar (argon), a semiconductor containing He (helium), B (boron) or Al (aluminum), according to claim 3 according to claim 1 and claim 1 The semiconductor device as described in any one of -9 .

The semiconductor device according to claim 1, wherein the capacitance reduction layer is made of SiO ₂ (silicon oxide).

The selectively formed in the vicinity of the surface of the drift layer, further comprising an electric field absorbing portion for relaxing the electric field strength at the surface, the semiconductor device according to any one of claims 1 to 11.

The semiconductor device according to claim 12 , wherein the electric field relaxation unit includes a surface semiconductor layer of a second conductivity type formed on the surface of the drift layer using a part of the drift layer.

The semiconductor device according to claim 13 , wherein the surface semiconductor layer includes a high resistance layer having a higher resistance than a remaining portion of the drift layer.

The semiconductor device according to claim 12 , wherein the electric field relaxation unit includes a trench dug from the surface of the drift layer.

The semiconductor device according to claim 15 , wherein the electric field relaxation portion further includes a second conductivity type internal semiconductor layer formed in a part or all of the trench.

The dielectric breakdown field of the wide band gap semiconductor is greater than 1 MV / cm, the semiconductor device according to any one of claims 1 to 16.

The wide band gap semiconductor, SiC, a GaN or diamond semiconductor device according to any one of claims 1 to 17.