JP6103839B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、ワイドバンドギャップ半導体を用いた半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device using a wide band gap semiconductor and a manufacturing method thereof.

従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１は、ｎ型基板と、ｎ型基板上に形成されたｎ−型ドリフト層と、ｎ−型ドリフト層上の一部に形成されたアノードと、ｎ型基板の下面に形成されたカソードと、ｎ−型ドリフト層内に形成された複数のｐ＋型の埋め込み層とを含む、ＳｉＣ半導体装置を開示している。 2. Description of the Related Art Conventionally, semiconductor devices (semiconductor power devices) mainly used in systems in various power electronics fields such as motor control systems and power conversion systems have attracted attention.
For example, Patent Document 1 discloses an n-type substrate, an n − type drift layer formed on the n type substrate, an anode formed on a part of the n − type drift layer, and a lower surface of the n type substrate. A SiC semiconductor device is disclosed that includes a fabricated cathode and a plurality of p + type buried layers formed in an n − type drift layer.

特開２００４−３２７８２４号公報JP 2004-327824 A

本発明の第１の局面に係る半導体装置は、表面および裏面、ならびに前記表面および前記裏面に交差する端面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、前記ドリフト層の厚さ方向途中に形成され、前記ドリフト層とは異なるドーパントを有する半導体からなる埋め込み層と、前記埋め込み層に隣り合って形成され、前記ドリフト層よりもドーパント濃度が高い第１導電型の低抵抗部と、前記ドリフト層の表面側の周縁部に、前記ドリフト層の前記端面に達しないように形成された第２導電型のガードリングと、前記ガードリングと一部が重なるように前記ドリフト層上に配置された絶縁膜と、前記表面側において前記ガードリングおよび前記絶縁膜と一部が重なるように配置され、前記ドリフト層に電気的に接続された第１電極と、前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む。 A semiconductor device according to a first aspect of the present invention includes a drift layer made of a wide band gap semiconductor of a first conductivity type having a front surface and a back surface , and an end surface intersecting the front surface and the back surface , and the thickness of the drift layer A buried layer made of a semiconductor having a dopant different from that of the drift layer, formed in the middle of the direction, and a low resistance portion of a first conductivity type formed adjacent to the buried layer and having a dopant concentration higher than that of the drift layer; A second conductivity type guard ring formed on the edge of the drift layer so as not to reach the end face of the drift layer, and on the drift layer so as to partially overlap the guard ring. and placed the insulating film, wherein the guard ring and the insulating film and a portion on the surface side is arranged so as to overlap, electrically to said drift layer A first electrode connection, electrically connected to the second and the electrode including the drift layer in the back surface side.

この構成によれば、オフ時（逆方向電圧印加時）に、埋め込み層からドリフト層内に空乏層を延ばすことができる。これにより、埋め込み層がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層のキャリア濃度を増やすことができる。そのため、ドリフト層の抵抗を低くできるので、順方向電圧を低くすることができる。
一方、埋め込み層の近傍領域ではオン時に、埋め込み層を迂回する電流と、当該近傍領域を流れる電流が集中するため、電流が流れ難くなるおそれがある。そこで、本発明の半導体装置は、低抵抗部によって埋め込み層の近傍領域の抵抗を低くできるので、たとえ当該近傍領域に電流が集中しても、電流をスムーズに流すことができる。その結果、順方向電圧を一層低くすることができる。 According to this configuration, the depletion layer can be extended from the buried layer into the drift layer when off (when reverse voltage is applied). This makes it possible to increase the carrier concentration of the drift layer while ensuring the reverse breakdown voltage of the same magnitude as compared with the case where there is no buried layer. Therefore, since the resistance of the drift layer can be reduced, the forward voltage can be reduced.
On the other hand, in the region in the vicinity of the buried layer, the current that bypasses the buried layer and the current that flows in the neighboring region are concentrated when the device is turned on. Therefore, the semiconductor device of the present invention can reduce the resistance in the vicinity region of the buried layer by the low resistance portion, so that the current can flow smoothly even if the current is concentrated in the vicinity region. As a result, the forward voltage can be further reduced.

前記埋め込み層は、複数形成されていることが好ましい。この構成により、複数の埋め込み層からドリフト層内に空乏層を延ばすことができるので、ドリフト層のキャリア濃度を一層増やすことができる。
前記複数の埋め込み層が、前記ドリフト層の前記表面に平行な面内方向に互いに間隔を空けて配列されている場合、前記低抵抗部は、前記複数の前記埋め込み層と同一の面内方向に沿って形成された低抵抗層を含むことが好ましい。 The buried layer is not preferable that the formed with a plurality. With this configuration, since the depletion layer can be extended from the plurality of buried layers into the drift layer, the carrier concentration of the drift layer can be further increased.
When the plurality of buried layers are arranged at intervals in an in-plane direction parallel to the surface of the drift layer, the low resistance portion is arranged in the same in-plane direction as the plurality of buried layers. it is not preferable to contain a low-resistance layer formed along.

この場合、複数の埋め込み層が同一の面内に配列されているので、空乏層をドリフト層の厚さ方向にバランスよく延ばすことができる。また、互いに隣り合う埋め込み層の間の部分の電流流路が狭くなって抵抗が高くなりやすいが、当該部分を低抵抗層とすることによって、順方向電圧の低減も達成することができる。
同一面内に配列される複数の埋め込み層の埋め込み態様としては、たとえば、以下の態様を適用することができる。なお、埋め込み態様は、これらに限らない。 In this case, since the plurality of buried layers are arranged in the same plane, the depletion layer can be extended in a balanced manner in the thickness direction of the drift layer. Further, although the current flow path in the portion between the buried layers adjacent to each other is narrowed and the resistance is likely to increase, the forward voltage can be reduced by making the portion a low resistance layer.
For example, the following modes can be applied as the embedding mode of the plurality of embedded layers arranged in the same plane. The embedding mode is not limited to these.

たとえば、前記埋め込み層は、その全体が前記低抵抗層の表面部に埋め込まれ、前記低抵抗層と前記ドリフト層との前記表面側の界面を形成していてもよい。また、前記埋め込み層は、その全体が前記低抵抗層内において前記低抵抗層と前記ドリフト層との界面から離れた位置に埋め込まれていてもよい。また、前記埋め込み層は、前記表面側および前記裏面側に形成された前記低抵抗層と前記ドリフト層との上下両界面の間に、前記低抵抗層の厚さ方向全体に渡って埋め込まれていてもよい。また、前記埋め込み層は、前記低抵抗層と前記ドリフト層との界面を横切って前記低抵抗層および前記ドリフト層の両方に埋め込まれていてもよい。 For example, the buried layer, the whole is embedded in a surface portion of the low-resistance layer, the but it may also form a surface of said surface side and the low-resistance layer and the drift layer. Further, the buried layer, but it may also be in its entirety is embedded at a position away from the interface between the drift layer and the low-resistance layer in the low-resistance layer. The buried layer is buried over the entire thickness direction of the low resistance layer between the upper and lower interfaces of the low resistance layer and the drift layer formed on the front surface side and the back surface side. even if the good. Further, the buried layer is not good the be embedded in both the low-resistance layer and the drift layer and the low-resistance layer and the drift layer across the interface.

前記低抵抗層は、前記ドリフト層の厚さ方向に複数形成されていることが好ましい。また、前記ドリフト層の厚さ方向に互いに隣り合う前記低抵抗層間の距離は、１μｍ〜１００μｍであってもよい。前記面内方向に互いに隣り合う前記埋め込み層間の距離は、１μｍ〜１００μｍであってもよい。
前記埋め込み層は、前記ドリフト層を前記表面側から見たときに、互いに隣り合う前記埋め込み層間の距離に関して規則正しく配列されていることが好ましい。 The low-resistance layer, it is not preferable that a plurality of formed in the thickness direction of the drift layer. The distance of the low-resistance layers adjacent to each other in the thickness direction of the drift layer, but it may also be 1 m to 100 m. Length of the buried layers adjacent to each other in the plane direction, but it may also be 1 m to 100 m.
It said buried layer, when viewed the drift layer from the surface side, have preferred that are regularly arranged with respect to the distance of the buried layers adjacent to each other.

具体的には、前記埋め込み層は、ストライプ状に配列されていてもよいし、行列状に配列されていてもよいし、隣り合う前記埋め込み層を互い違いにずらした千鳥状に配列されていてもよい。これらの構成によれば、空乏層を当該複数の埋め込み層の面内にバランスよく延ばすことができる。
また、前記埋め込み層は、前記ドリフト層よりも高い抵抗を有する高抵抗層を含んでいてもよい。この場合、前記高抵抗層は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有することが好ましい。 Specifically, the embedded layers may be arranged in a stripe shape, in a matrix shape, or in a staggered pattern in which adjacent embedded layers are staggered. not good. According to these configurations, the depletion layer can be extended in a balanced manner within the planes of the plurality of buried layers.
Further, the buried layer, but it may also include a high-resistance layer having a higher resistance than the drift layer. In this case, the high resistance layer has He (helium), Ne (neon), Ar (argon), C (carbon), Si (silicon), Ge (germanium), N (nitrogen), and P (phosphorus) as dopants. , I have preferred to have at least one member selected from the group consisting of as (arsenic) and O (oxygen).

一方、前記ドリフト層が、ｎ−型ドリフト層である場合、前記埋め込み層は、ｐ＋型埋め込み層であってもよい。
前記第１電極は、前記ドリフト層との間にショットキー障壁を形成するアノード電極を含み、前記第２電極は、前記ドリフト層との間にオーミック接合を形成するカソード電極を含んでいてもよい。つまり、前記半導体装置は、ショットキーバリアダイオードを含んでいてもよい。 Meanwhile, the drift layer, n - if a type drift layer, the buried layer, but it may also be a p + -type buried layer.
The first electrode may include an anode electrode that forms a Schottky barrier with the drift layer, and the second electrode may include a cathode electrode that forms an ohmic junction with the drift layer. Yes. That is, the semiconductor device may include a Schottky barrier diode.

前記半導体装置が、前記ドリフト層の前記表面に露出するように形成された第１導電型のソース領域と、前記ソース領域に対して前記ドリフト層の前記裏面側に前記ソース領域に接するように形成された第２導電型のチャネル領域とをさらに含む場合、前記第１電極は、前記ソース領域との間にオーミック接合を形成するソース電極を含み、前記第２電極は、前記ドリフト層との間にオーミック接合を形成するドレイン電極を含んでいてもよい。つまり、前記半導体装置は、縦型のＭＩＳＦＥＴを含んでいてもよい。 The semiconductor device is formed so as to be in contact with the source region on the back side of the drift layer with respect to the source region, and a source region of a first conductivity type formed so as to be exposed on the surface of the drift layer. The first electrode includes a source electrode that forms an ohmic junction with the source region, and the second electrode is between the drift layer and the drift layer. but it may also include a drain electrode forming the ohmic contact. That is, the semiconductor device may include a vertical MISFET.

また、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であってもよい。具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ 絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）等であってもよい。 In addition, the wide band gap semiconductor (more than the band gap is 2eV) is, for example, the dielectric breakdown electric field is not good even in the larger semiconductor than 1MV / cm. Specifically, SiC (for example, 4H-SiC dielectric breakdown electric field is about 2.8 MV / cm, band gap width is about 3.26 eV), GaN (dielectric breakdown electric field is about 3 MV / cm, about 3.42eV) the width of the gap, diamond (dielectric breakdown electric field is about 8MV / cm, but it may also width of the band gap is of about 5.47eV) and the like.

本発明の第２の局面に係る半導体装置は、表面および裏面、ならびに前記表面および前記裏面に交差する端面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、前記ドリフト層の厚さ方向途中に形成され、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有する半導体からなる埋め込み層と、前記ドリフト層の表面側の周縁部に、前記ドリフト層の前記端面に達しないように形成された第２導電型のガードリングと、前記ガードリングと一部が重なるように前記ドリフト層上に配置された絶縁膜と、前記表面側において前記ガードリングおよび前記絶縁膜と一部が重なるように配置され、前記ドリフト層に電気的に接続された第１電極と、前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む。
前記半導体装置は、前記第１電極の端面と、前記絶縁膜の上面の一部とを覆う表面保護膜をさらに含んでいてもよい。
前記半導体装置では、前記ドリフト層は、平面視四角形状に形成され、前記ガードリングは、平面視において、前記ドリフト層の角部に所定の曲率を有していてもよい。
前記半導体装置では、前記第１電極は、前記ドリフト層に接合され、前記ドリフト層との間にショットキー障壁を形成するショットキーメタルと、前記ショットキーメタルに積層されたコンタクトメタルとの２層構造を有していてもよい。 A semiconductor device according to a second aspect of the present invention includes a drift layer made of a wide band gap semiconductor of a first conductivity type having a front surface and a back surface , and an end surface intersecting the front surface and the back surface , and the thickness of the drift layer Formed in the middle of the direction, He (helium), Ne (neon), Ar (argon), C (carbon), Si (silicon), Ge (germanium), N (nitrogen), P (phosphorus), As (as dopants) A buried layer made of a semiconductor having at least one selected from the group consisting of arsenic) and O (oxygen), and a peripheral portion on the surface side of the drift layer so as not to reach the end face of the drift layer. and a guard ring of the second conductivity type, said guard ring and partially disposed on the drift layer so as to overlap the insulating layer, the guard at the front side Ring and the insulating film and part of which is arranged so as to overlap, including a first electrode electrically connected to the drift layer, and a second electrode electrically connected to the drift layer in the back side Mu
The semiconductor device may further include a surface protective film that covers an end face of the first electrode and a part of an upper surface of the insulating film.
In the semiconductor device, the drift layer may be formed in a square shape in plan view, and the guard ring may have a predetermined curvature at a corner of the drift layer in plan view.
In the semiconductor device, the first electrode is joined to the drift layer, and includes two layers of a Schottky metal that forms a Schottky barrier with the drift layer and a contact metal stacked on the Schottky metal. You may have a structure.

この構成によれば、オフ時（逆方向電圧印加時）に、埋め込み層からドリフト層内に空乏層を延ばすことができる。これにより、埋め込み層がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層のキャリア濃度を増やすことができる。そのため、ドリフト層の抵抗を低くできるので、順方向電圧を低くすることができる。
また、先に挙げたＨｅ（ヘリウム）等のドーパントを含む埋め込み層は、当該ドーパントをドリフト層に注入した後、１０００℃以上でのアニール処理で形成できる。そのため、別途アニール処理を行わなくても、イオン注入後のエピタキシャル成長時の温度によってアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置の製造効率を向上させることができる。 According to this configuration, the depletion layer can be extended from the buried layer into the drift layer when off (when reverse voltage is applied). This makes it possible to increase the carrier concentration of the drift layer while ensuring the reverse breakdown voltage of the same magnitude as compared with the case where there is no buried layer. Therefore, since the resistance of the drift layer can be reduced, the forward voltage can be reduced.
The buried layer containing the dopant such as He (helium) mentioned above can be formed by annealing at 1000 ° C. or higher after injecting the dopant into the drift layer. Therefore, even if the annealing process is not performed separately, the same effect as the annealing process can be obtained depending on the temperature during the epitaxial growth after the ion implantation. As a result, the number of steps can be reduced, so that the manufacturing efficiency of the semiconductor device can be improved.

本発明の第１の局面に係る半導体装置の製造方法は、基板上に、第１導電型のワイドバンドギャップ半導体をエピタキシャル成長させることによって、下側ドリフト層を形成し、その後、前記下側ドリフト層よりもドーパント濃度が高い低抵抗層を形成する工程と、前記低抵抗層に選択的にイオン注入することによって、前記低抵抗層の面内方向に互いに間隔を空けた複数の埋め込み層を形成する工程と、前記埋め込み層の形成後、第１導電型のワイドバンドギャップ半導体をさらにエピタキシャル成長させることによって上側ドリフト層を形成する工程と、前記上側ドリフト層の表面側に選択的に第２導電型のガードリングを形成する工程と、前記ガードリングと一部が重なるように前記ドリフト層上に絶縁膜を形成する工程と、前記上側ドリフト層の表面側において前記ガードリングおよび前記絶縁膜と一部が重なるように、前記ドリフト層に電気的に接続される第１電極を形成する工程とを含み、前記ガードリングは、最終的には、前記上側ドリフト層の表面側の周縁部に、前記上側ドリフト層の端面に達しないように配置される、半導体装置の製造方法である。 In the method for manufacturing a semiconductor device according to the first aspect of the present invention, a lower drift layer is formed by epitaxially growing a wide band gap semiconductor of the first conductivity type on a substrate, and then the lower drift layer is formed. Forming a low-resistance layer having a higher dopant concentration than that, and selectively implanting ions into the low-resistance layer, thereby forming a plurality of buried layers spaced from each other in the in-plane direction of the low-resistance layer A step of forming an upper drift layer by further epitaxially growing a first-conductivity-type wide bandgap semiconductor after the formation of the buried layer; and selectively forming a second-conductivity-type on the surface side of the upper drift layer. A step of forming a guard ring, a step of forming an insulating film on the drift layer so as to partially overlap the guard ring, and the upper side Wherein as the guard ring and the insulating film to partially overlap the surface side of the lift layer, seen including a step of forming a first electrode electrically connected to the drift layer, the guard ring is finally Is a method of manufacturing a semiconductor device, wherein the semiconductor device is arranged at the peripheral portion on the surface side of the upper drift layer so as not to reach the end face of the upper drift layer .

この方法によって、本発明の半導体装置を製造することができる。
前記埋め込み層を形成する工程は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を前記低抵抗層に注入する工程を含むことが好ましい。 By this method, the semiconductor device of the present invention can be manufactured.
The step of forming the buried layer includes He (helium), Ne (neon), Ar (argon), C (carbon), Si (silicon), Ge (germanium), N (nitrogen), and P (phosphorus) as dopants. , as have preferred to include a step of injecting at least one member selected from the group consisting of (arsenic) and O (oxygen) to the low-resistance layer.

先に挙げたＨｅ（ヘリウム）等のドーパントを含む埋め込み層は、当該ドーパントを低抵抗層に注入した後、１０００℃以上でのアニール処理で形成できる。そのため、別途アニール処理を行わなくても、上側ドリフト層のエピタキシャル成長時の温度によってアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置の製造効率を向上させることができる。また、当該ドーパントは、上側ドリフト層のエピタキシャル成長時に上側ドリフト層に拡散し難いので、上側ドリフト層の濃度管理を簡単に行うことができる。   The buried layer containing the dopant such as He (helium) mentioned above can be formed by annealing at 1000 ° C. or higher after injecting the dopant into the low resistance layer. Therefore, even if the annealing process is not performed separately, the same effect as the annealing process can be obtained depending on the temperature during the epitaxial growth of the upper drift layer. As a result, the number of steps can be reduced, so that the manufacturing efficiency of the semiconductor device can be improved. Further, since the dopant is difficult to diffuse into the upper drift layer during the epitaxial growth of the upper drift layer, the concentration management of the upper drift layer can be easily performed.

なお、前記埋め込み層を形成する工程は、前記ドーパントの注入後、１０００℃以上の温度でアニール処理する工程を含んでいてもよい。 The step of forming the buried layer, after injection of the dopant, but it may also include the step of annealing at 1000 ° C. or higher.

図１は、本発明の第１の実施形態に係る半導体装置の平面図である。FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. 図２は、図１の切断面線II−IIから見た断面図である。2 is a cross-sectional view taken along the section line II-II in FIG. 図３（ａ）〜（ｅ）は、前記埋め込み層のレイアウト図である。3A to 3E are layout diagrams of the buried layer. 図４は、前記埋め込み層の埋め込み態様を説明するための図である。FIG. 4 is a diagram for explaining a filling mode of the buried layer. 図５Ａは、前記半導体装置の製造工程の一部を示す図である。FIG. 5A illustrates a part of the manufacturing process of the semiconductor device. 図５Ｂは、図５Ａの次の工程を示す図である。FIG. 5B is a diagram showing a step subsequent to FIG. 5A. 図５Ｃは、図５Ｂの次の工程を示す図である。FIG. 5C is a diagram showing a step subsequent to FIG. 5B. 図５Ｄは、図５Ｃの次の工程を示す図である。FIG. 5D is a diagram showing a step subsequent to FIG. 5C. 図６は、本発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the configuration of a semiconductor device according to the second embodiment of the present invention. 図７は、本発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining a configuration of a semiconductor device according to the third embodiment of the present invention. 図８は、前記半導体装置のドリフト層のドーパント濃度の変化を説明するための図である。FIG. 8 is a diagram for explaining a change in the dopant concentration of the drift layer of the semiconductor device. 図９は、前記半導体装置のドリフト層のドーパント濃度の変化を説明するための図である。FIG. 9 is a diagram for explaining a change in dopant concentration in the drift layer of the semiconductor device.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、図１は、本発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３（ａ）〜（ｅ）は、前記埋め込み層のレイアウト図である。図４は、前記埋め込み層の埋め込み態様を説明するための図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view taken along the section line II-II in FIG. 3A to 3E are layout diagrams of the buried layer. FIG. 4 is a diagram for explaining a filling mode of the buried layer.

半導体装置１は、４Ｈ−ＳｉＣが採用された素子である。４Ｈ−ＳｉＣは、ワイドバンドギャップ半導体（絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体）であり、具体的には、その絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。半導体装置１の表面は、環状のガードリング２によって、ガードリング２の内側のアクティブ領域３と、ガードリング２の外側の外周領域４とに区画されている。   The semiconductor device 1 is an element employing 4H—SiC. 4H—SiC is a wide band gap semiconductor (a semiconductor with a breakdown electric field larger than 2 MV / cm), specifically, the breakdown electric field is about 2.8 MV / cm, and the width of the band gap is about 3.26 eV. The wide band gap semiconductor employed in the semiconductor device 1 is not limited to SiC, and may be GaN, diamond, or the like, for example. GaN has a breakdown electric field of about 3 MV / cm and a band gap width of about 3.42 eV. Diamond has a breakdown electric field of about 8 MV / cm and a band gap width of about 5.47 eV. The surface of the semiconductor device 1 is partitioned by an annular guard ring 2 into an active region 3 inside the guard ring 2 and an outer peripheral region 4 outside the guard ring 2.

図２を参照して、半導体装置１は、ｎ＋型ＳｉＣからなる基板５と、基板５の表面５Ａに順に積層されたｎ−型ＳｉＣからなるバッファ層６と、ｎ−型ＳｉＣからなるドリフト層７と、ドリフト層７の厚さ方向途中に介在された低抵抗部としての低抵抗層８と、ドリフト層７の厚さ方向途中に埋め込まれた埋め込み層９とを含む。基板５の裏面５Ｂには、その全域を覆うように第２電極としてのカソード電極１０が形成されている。カソード電極１０は、基板５との間にオーミック接合を形成しており、基板５を介してドリフト層７に電気的に接続されている。 Referring to FIG. 2, semiconductor device 1 includes substrate 5 made of n + -type SiC, buffer layer 6 made of n − -type SiC sequentially stacked on surface 5A of substrate 5, and drift made of n − -type SiC. The layer 7 includes a low resistance layer 8 as a low resistance portion interposed in the thickness direction of the drift layer 7 and a buried layer 9 embedded in the thickness direction of the drift layer 7. A cathode electrode 10 as a second electrode is formed on the back surface 5B of the substrate 5 so as to cover the entire area. The cathode electrode 10 forms an ohmic junction with the substrate 5 and is electrically connected to the drift layer 7 via the substrate 5.

低抵抗層８は、ドリフト層７の表面７Ａに平行な面内方向に沿ってドリフト層７の全域に渡って形成されている。これにより、ドリフト層７は、低抵抗層８を境に上下に選択的に分断されている。この実施形態では、低抵抗層８は、ドリフト層７の厚さ方向に複数層形成されている（図２では、一例として２層の低抵抗層８が示されている。）。この場合、ドリフト層７の厚さ方向に互いに隣り合う低抵抗層８間の距離Ｄ１（複数の低抵抗層８のピッチ）は、たとえば、１μｍ〜１００μｍであり、具体的には、５μｍ程度である。 The low resistance layer 8 is formed over the entire region of the drift layer 7 along an in-plane direction parallel to the surface 7A of the drift layer 7. Thereby, the drift layer 7 is selectively divided up and down with the low resistance layer 8 as a boundary. In this embodiment, a plurality of low resistance layers 8 are formed in the thickness direction of the drift layer 7 (in FIG. 2, two low resistance layers 8 are shown as an example). In this case, the distance D 1 (pitch of the plurality of low resistance layers 8) between the low resistance layers 8 adjacent to each other in the thickness direction of the drift layer 7 is, for example, 1 μm to 100 μm, and specifically about 5 μm. It is.

埋め込み層９は、この実施形態では、複数形成されている。複数の埋め込み層９は、低抵抗層８と同一の面内方向に沿って互いに間隔を空けて配列されている。たとえば、複数の埋め込み層９は、ドリフト層７を表面７Ａ側から見たときに、互いに隣り合う埋め込み層９間の距離に関して規則正しく配列されていることが好ましい。
具体例としては、図３（ａ）〜図３（ｅ）に示すレイアウトがある。図３（ａ）〜（ｅ）では、明瞭化のために、平面視ではドリフト層７で覆われている埋め込み層９を実線で示してある。 In this embodiment, a plurality of buried layers 9 are formed. The plurality of buried layers 9 are arranged at intervals from each other along the same in-plane direction as the low resistance layer 8. For example, the plurality of buried layers 9 are preferably arranged regularly with respect to the distance between the buried layers 9 adjacent to each other when the drift layer 7 is viewed from the surface 7A side.
Specific examples include the layouts shown in FIGS. 3 (a) to 3 (e). 3A to 3E, for the sake of clarity, the buried layer 9 covered with the drift layer 7 is shown by a solid line in plan view.

図３（ａ）は、複数の埋め込み層９が、等しい間隔Ｄ２を空けてストライプ状に配列されている例である。
図３（ｂ）および（ｅ）は、複数の埋め込み層９が、図の紙面上下左右に等しい間隔Ｄ３を空けて行列上に配列されている例である。この場合、各埋め込み層９は、図３（ｂ）に示すような四角形状であってもよいし、図３（ｅ）に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等であってもよい。 3 (a) is a plurality of buried layer 9 is an example that is arranged in stripes at a equal distance D 2.
Figure 3 (b) and (e) a plurality of buried layer 9, an example being arranged in a matrix at intervals D 3 is equal to the plane vertically and horizontally in FIG. In this case, each embedded layer 9 may have a quadrangular shape as shown in FIG. 3B or a circular shape as shown in FIG. Further, although not shown, a triangular shape, a pentagonal shape, a hexagonal shape, or the like may be used.

図３（ｃ）および図３（ｄ）は、複数の埋め込み層９、隣り合う埋め込み層９を互い違いにずらした千鳥状に配列されている。すなわち、図の上下方向における各列の埋め込み層９が、当該列の横の列の埋め込み層９と隣り合わないように互い違いに配列されている。さらに、この例では、図の上下方向における各列の埋め込み層９の間隔Ｄ４と、図の左右方向における各行の埋め込み層９の間隔Ｄ５が互いに等しくなっている（Ｄ４＝Ｄ５）。また、各埋め込み層９の形状は、図３（ｃ）に示すような四角形状であってもよいし、図３（ｄ）に示すような六角形状であってもよい。さらに、図示していないが、三角形状、五角形状、円形状等であってもよい。 In FIG. 3C and FIG. 3D, a plurality of buried layers 9 and adjacent buried layers 9 are arranged in a staggered pattern in which they are staggered. That is, the buried layers 9 in each column in the vertical direction in the figure are arranged in a staggered manner so as not to be adjacent to the buried layers 9 in the horizontal row of the row. Furthermore, in this example, the spacing D 4 of the buried layer 9 of each column in the vertical direction in the figure, the distance D 5 of each row of the buried layer 9 in the lateral direction in FIG. Are equal to each other (D 4 = D 5) . Each embedded layer 9 may have a quadrangular shape as shown in FIG. 3C or a hexagonal shape as shown in FIG. Furthermore, although not shown in figure, a triangle shape, a pentagon shape, a circular shape, etc. may be sufficient.

また、図３（ａ）〜（ｅ）において、互いに隣り合う埋め込み層９間の距離Ｄ２，Ｄ３，Ｄ４，Ｄ５は、たとえば、１μｍ〜１００μｍであり、具体的には、５μｍ程度である。
なお、図３（ａ）〜（ｅ）に示した埋め込み層９のレイアウトや各埋め込み層９の形状は、本発明の埋め込み層の一例に過ぎず、半導体装置１の特性等により適宜変更することができる。 3A to 3E, the distances D 2 , D 3 , D 4 , and D 5 between the buried layers 9 adjacent to each other are, for example, 1 μm to 100 μm, and specifically about 5 μm. It is.
Note that the layout of the buried layer 9 and the shape of each buried layer 9 shown in FIGS. 3A to 3E are merely examples of the buried layer of the present invention, and may be appropriately changed depending on the characteristics of the semiconductor device 1. Can do.

また、低抵抗層８と同一面内に配列される複数の埋め込み層９の埋め込み態様としては、たとえば、図４に示す態様がある。
たとえば、埋め込み層９Ａは、その全体が低抵抗層８の表面部に埋め込まれ、低抵抗層８とドリフト層７との表面７Ａ側の界面Ｂ１の一部を形成している例である。
埋め込み層９Ｂは、その全体が低抵抗層８内において低抵抗層８とドリフト層７との表面７Ａ側の界面Ｂ１および裏面７Ｂ側の界面Ｂ２のいずれからも離れた位置に埋め込まれている例である。 Moreover, as an embedding aspect of the some embedding layers 9 arranged in the same surface as the low resistance layer 8, there exists an aspect shown in FIG.
For example, the buried layer 9 </ b> A is an example in which the entire buried layer 9 </ b> A is buried in the surface portion of the low resistance layer 8 and forms a part of the interface B <b> 1 between the low resistance layer 8 and the drift layer 7 on the surface 7 </ b> A side.
Buried layer 9B, the whole is embedded in a position away from any of the interface B 2 of surface B 1 and the back surface 7B side surface 7A side of the low resistance layer 8 and the drift layer 7 in the low-resistance layer 8 This is an example.

埋め込み層９Ｃは、表面７Ａ側および裏面７Ｂ側に形成された低抵抗層８とドリフト層７との上下両界面Ｂ１，Ｂ２の間に、低抵抗層８の厚さ方向全体に渡って埋め込まれている例である。つまり、埋め込み層９Ｃは、上下両界面Ｂ１，Ｂ２の一部を形成している。
埋め込み層９Ｄ，９Ｅは、低抵抗層８とドリフト層７との界面Ｂ１，Ｂ２を横切って低抵抗層８およびドリフト層７の両方に埋め込まれている例である。具体的には、埋め込み層９Ｄは界面Ｂ１を横切って、界面Ｂ１から表面７Ａ側（上側）に突出している。一方、埋め込み層９Ｅは界面Ｂ２を横切って、界面Ｂ２から裏面７Ｂ側（下側）に突出している。 The buried layer 9C extends over the entire thickness direction of the low resistance layer 8 between the upper and lower interfaces B 1 and B 2 between the low resistance layer 8 and the drift layer 7 formed on the front surface 7A side and the back surface 7B side. This is an embedded example. That is, the embedded layer 9C forms part of both the upper and lower interfaces B 1 and B 2 .
The buried layers 9 </ b> D and 9 </ b> E are examples embedded in both the low resistance layer 8 and the drift layer 7 across the interfaces B 1 and B 2 between the low resistance layer 8 and the drift layer 7. Specifically, the buried layer. 9D across the interface B 1, projects from the interface B 1 on the surface 7A side (upper side). On the other hand, the buried layer 9E is across the interface B 2, and from the interface B 2 protrudes to the rear surface 7B side (lower side).

なお、埋め込み層９Ａ〜９Ｅは、必ずしも低抵抗層８に接している必要はなく、低抵抗層８の近傍に低抵抗層８から間隔を空けて埋め込まれていてもよい。
ドリフト層７の表面７Ａには、ドリフト層７の一部をアクティブ領域３として露出させるコンタクトホール１１を有し、当該アクティブ領域３を取り囲む外周領域４を覆うフィールド絶縁膜１２が形成されている。 The buried layers 9A to 9E do not necessarily have to be in contact with the low resistance layer 8, and may be buried in the vicinity of the low resistance layer 8 with a space from the low resistance layer 8.
On the surface 7 A of the drift layer 7, a field insulating film 12 having a contact hole 11 exposing a part of the drift layer 7 as the active region 3 and covering the outer peripheral region 4 surrounding the active region 3 is formed.

フィールド絶縁膜１２上には、第１電極としてのアノード電極１３が形成されている。アノード電極１３は、フィールド絶縁膜１２のコンタクトホール１１内でドリフト層７に接合されたショットキーメタル１４と、このショットキーメタル１４に積層されたコンタクトメタル１５との２層構造を有している。
ショットキーメタル１４は、ドリフト層７との間にショットキー障壁を形成している。また、ショットキーメタル１４は、コンタクトホール１１に埋め込まれているとともに、フィールド絶縁膜１２におけるコンタクトホール１１の周縁部を上から覆うように、当該コンタクトホール１１の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１２の周縁部は、ドリフト層７およびショットキーメタル１４により、全周にわたってその上下両側から挟まれている。したがって、ドリフト層７におけるショットキー接合の外周領域は、フィールド絶縁膜１２の周縁部により覆われることとなる。 On the field insulating film 12, an anode electrode 13 as a first electrode is formed. The anode electrode 13 has a two-layer structure of a Schottky metal 14 bonded to the drift layer 7 in the contact hole 11 of the field insulating film 12 and a contact metal 15 laminated on the Schottky metal 14. .
The Schottky metal 14 forms a Schottky barrier with the drift layer 7. In addition, the Schottky metal 14 is embedded in the contact hole 11 and extends outwardly from the contact hole 11 in a flange shape so as to cover the peripheral edge of the contact hole 11 in the field insulating film 12 from above. . That is, the peripheral portion of the field insulating film 12 is sandwiched by the drift layer 7 and the Schottky metal 14 from the upper and lower sides over the entire circumference. Therefore, the outer peripheral region of the Schottky junction in the drift layer 7 is covered with the peripheral portion of the field insulating film 12.

コンタクトメタル１５は、アノード電極１３において、半導体装置１の最表面に露出して、ボンディングワイヤ等が接合される部分である。また、コンタクトメタル１５は、ショットキーメタル１４と同様に、フィールド絶縁膜１２におけるコンタクトホール１１の周縁部を上から覆うように、当該コンタクトホール１１の外方へフランジ状に張り出している。   The contact metal 15 is a portion of the anode electrode 13 that is exposed on the outermost surface of the semiconductor device 1 and to which a bonding wire or the like is bonded. Further, like the Schottky metal 14, the contact metal 15 projects outwardly from the contact hole 11 in a flange shape so as to cover the peripheral edge portion of the contact hole 11 in the field insulating film 12.

ドリフト層７をアクティブ領域３と外周領域４に区画するガードリング２は、フィールド絶縁膜１２のコンタクトホール１１の内外に跨るように（アクティブ領域３および外周領域４に跨るように）、当該コンタクトホール１１の輪郭に沿って形成されている。したがって、ガードリング２は、コンタクトホール１１の内方へ張り出し、コンタクトホール１１内のアノード電極１３の終端部１６に接する内側部分と、コンタクトホール１１の外方へ張り出し、フィールド絶縁膜１２の周縁部を挟んでアノード電極１３に対向する外側部分とを有している。   The guard ring 2 that divides the drift layer 7 into the active region 3 and the outer peripheral region 4 extends over the contact hole 11 of the field insulating film 12 (so as to straddle the active region 3 and the outer peripheral region 4). 11 is formed along the outline. Therefore, the guard ring 2 protrudes inward of the contact hole 11, extends to the inner side of the contact hole 11 in contact with the terminal portion 16 of the anode electrode 13, and outward of the contact hole 11, and the peripheral portion of the field insulating film 12. And an outer portion facing the anode electrode 13.

半導体装置１の最表面には、表面保護膜１７が形成されている。表面保護膜１７の中央部には、アノード電極１３（コンタクトメタル１５）を露出させる開口１８が形成されている。ボンディングワイヤ等は、この開口１８を介してコンタクトメタル１５に接合される。
半導体装置１の各部の詳細について以下に説明を加える。 A surface protective film 17 is formed on the outermost surface of the semiconductor device 1. An opening 18 for exposing the anode electrode 13 (contact metal 15) is formed at the center of the surface protective film 17. A bonding wire or the like is bonded to the contact metal 15 through the opening 18.
Details of each part of the semiconductor device 1 will be described below.

半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／角〜２０ｍｍ／角である。
ガードリング２は、たとえば、ｐ型ドーパントを含む半導体層である。ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。また、ガードリング２の深さは、１０００Å〜１００００Å程度であってよい。また、ガードリング２のコンタクトホール１１の内側へのはみ出し量（幅）は、２０μｍ〜８０μｍ程度であり、コンタクトホール１１の外側へのはみ出し量（幅）は、２μｍ〜２０μｍ程度であってもよい。 The semiconductor device 1 is, for example, a chip having a square shape in plan view. As for the size, the length in the vertical and horizontal directions on the paper surface of FIG. 1 is 0.5 mm to 20 mm, respectively. That is, the chip size of the semiconductor device 1 is, for example, 0.5 mm / square to 20 mm / square.
The guard ring 2 is a semiconductor layer containing a p-type dopant, for example. As the p-type dopant, for example, B (boron), Al (aluminum), or the like can be used. Moreover, the depth of the guard ring 2 may be about 1000 to 10000 mm. Further, the protruding amount (width) of the guard ring 2 to the inside of the contact hole 11 may be about 20 μm to 80 μm, and the protruding amount (width) of the contact hole 11 to the outside may be about 2 μm to 20 μm. .

基板５の厚さは、５０μｍ〜６００μｍであり、その上のバッファ層６の厚さは、０．１μｍ〜１μｍであり、ドリフト層７の厚さは、３μｍ〜１００μｍであってもよい。また、基板５、バッファ層６およびドリフト層７に含まれるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。基板５およびドリフト層７のドーパント濃度の関係は、基板５のドーパント濃度が相対的に高く、ドリフト層７のドーパント濃度が基板５に比べて相対的に低い。具体的には、基板５のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であり、ドリフト層７のドーパント濃度は、５×１０１４〜５×１０１６ｃｍ−３であってもよい。また、バッファ層６のドーパント濃度は、１×１０１７〜５×１０１８ｃｍ−３であってもよい。 The thickness of the substrate 5 may be 50 μm to 600 μm, the thickness of the buffer layer 6 thereon may be 0.1 μm to 1 μm, and the thickness of the drift layer 7 may be 3 μm to 100 μm. Further, as the n-type dopant contained in the substrate 5, the buffer layer 6 and the drift layer 7, for example, N (nitrogen), P (phosphorus), As (arsenic) or the like can be used (hereinafter the same). Regarding the relationship between the dopant concentration of the substrate 5 and the drift layer 7, the dopant concentration of the substrate 5 is relatively high, and the dopant concentration of the drift layer 7 is relatively low compared to the substrate 5. Specifically, the dopant concentration of the substrate 5 is 1 × 10 18 to 1 × 10 20 cm −3 , and the dopant concentration of the drift layer 7 is 5 × 10 14 to 5 × 10 16 cm −3. Also good. Further, the dopant concentration of the buffer layer 6 may be 1 × 10 17 to 5 × 10 18 cm −3 .

一方、埋め込み層９は、この実施形態では、ｎ型ＳｉＣからなる基板５およびドリフト層７とは異なるドーパントを有する半導体層である。
たとえば、埋め込み層９は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を含む半導体であってもよい。このようなドーパントを含む埋め込み層９は、この実施形態では、基板５やドリフト層７よりも高い抵抗を有する層（高抵抗層）である。たとえば、高抵抗層からなる埋め込み層９のシート抵抗は、１ＭΩ／□以上である。埋め込み層９が高抵抗層の場合、たとえば、１×１０１６ｃｍ−３〜５×１０２０ｃｍ−３の濃度で含有されている埋め込み層９のドーパントの活性化率を５％未満、好ましくは、０％〜０．１％にすることにより、上記した範囲のシート抵抗は達成されている。なお、ドーパントの活性化率とは、半導体装置１の製造工程においてドリフト層７に注入したドーパントの全数に対して、活性化したドーパントの個数の割合を示している。 On the other hand, the buried layer 9 is a semiconductor layer having a dopant different from that of the substrate 5 and the drift layer 7 made of n-type SiC in this embodiment.
For example, the buried layer 9 includes He (helium), Ne (neon), Ar (argon), C (carbon), Si (silicon), Ge (germanium), N (nitrogen), P (phosphorus), As as dopants. It may be a semiconductor containing at least one selected from the group consisting of (arsenic) and O (oxygen). In this embodiment, the buried layer 9 containing such a dopant is a layer (high resistance layer) having a higher resistance than the substrate 5 and the drift layer 7. For example, the sheet resistance of the buried layer 9 made of a high resistance layer is 1 MΩ / □ or more. When the buried layer 9 is a high resistance layer, for example, the activation rate of the dopant of the buried layer 9 contained at a concentration of 1 × 10 16 cm −3 to 5 × 10 20 cm −3 is less than 5%, preferably The sheet resistance in the above range is achieved by setting the content to 0% to 0.1%. The dopant activation rate indicates the ratio of the number of activated dopants to the total number of dopants injected into the drift layer 7 in the manufacturing process of the semiconductor device 1.

また、埋め込み層９は、ｐ型ドーパントを有するｐ＋型埋め込み層であってもよい。ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。この場合、埋め込み層９のドーパント濃度は、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３であってよい。
カソード電極１０は、ｎ型ＳｉＣとの間にオーミック接合を形成できる金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ）からなる。カソード電極１０は、たとえば、基板５（ＳｉＣ）の裏面５ＢにＮｉやＴｉをスパッタ法によって形成し、熱処理して合金化することによりオーミック接合層を形成した後、そのオーミック接合層上にスパッタ法によって形成することにより得てもよい。 Further, the buried layer 9 may be a p + type buried layer having a p-type dopant. As the p-type dopant, for example, B (boron), Al (aluminum), or the like can be used. In this case, the dopant concentration of the buried layer 9 may be 1 × 10 17 cm −3 to 1 × 10 21 cm −3 .
The cathode electrode 10 is made of a metal (for example, Ti / Ni / Ag) that can form an ohmic junction with n-type SiC. The cathode electrode 10 is formed, for example, by forming Ni or Ti on the back surface 5B of the substrate 5 (SiC) by sputtering, forming an ohmic bonding layer by heat treatment and alloying, and then sputtering the ohmic bonding layer on the ohmic bonding layer. You may obtain by forming.

フィールド絶縁膜１２は、たとえば、ＳｉＯ２（酸化シリコン）で構成することができ、たとえば、熱酸化やプラズマＣＶＤ（化学的気相成長）によって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
アノード電極１３のうちショットキーメタル１４は、ドリフト層７に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、後者の一例としてのポリシリコン等で構成することができる。一方、コンタクトメタル１５は、たとえば、Ａｌ（アルミニウム）で構成することができる。すなわち、Ａｌ（アルミニウム）で構成された電極は、ドリフト層７にショットキー接合できると共に、コンタクトメタルとしても使用できるので、この場合には、アノード電極１３をＡｌ単層の電極として構成することができる。 The field insulating film 12 can be made of, for example, SiO 2 (silicon oxide), and can be formed by, for example, thermal oxidation or plasma CVD (chemical vapor deposition). The film thickness can be 0.5 μm to 3 μm.
Of the anode electrode 13, the Schottky metal 14 is a material that forms a Schottky barrier or a heterojunction with respect to the drift layer 7, specifically, Mo (molybdenum), Ti (titanium), Ni as an example of the former. (Nickel), Al (aluminum), polysilicon as an example of the latter, and the like. On the other hand, the contact metal 15 can be made of, for example, Al (aluminum). That is, an electrode made of Al (aluminum) can be used as a contact metal as well as a Schottky junction with the drift layer 7. In this case, the anode electrode 13 can be formed as an Al single layer electrode. it can.

表面保護膜１７は、たとえばＳｉＮ（窒化シリコン）膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１では、アノード電極１３に正電圧、カソード電極１０に負電圧が印加される順方向バイアス状態になることにより、カソード電極１０からアノード電極１３へと、ドリフト層７のアクティブ領域３を介して電子（キャリア）が移動して電流が流れる。これにより、半導体装置１（ショットキーバリアダイオード）が動作する。 The surface protective film 17 can be composed of, for example, a SiN (silicon nitride) film, and can be formed by, for example, a plasma CVD method. The film thickness may be about 8000 mm.
In this semiconductor device 1, the active region 3 of the drift layer 7 is moved from the cathode electrode 10 to the anode electrode 13 by being in a forward bias state in which a positive voltage is applied to the anode electrode 13 and a negative voltage is applied to the cathode electrode 10. Electrons (carriers) move through and a current flows. Thereby, the semiconductor device 1 (Schottky barrier diode) operates.

そして、半導体装置１のショットキー接合部分（ドリフト層７とアノード電極１３との間）に逆方向電圧が印加されると、アノード電極１３（金属）／ドリフト層７（半導体層）のショットキー界面から基板５へ向かってドリフト層７の内部に空乏層が広がる。さらにこの実施形態では、ドリフト層７に埋め込み層９が埋め込まれているので、複数の埋め込み層９からも基板５へ向かってドリフト層７の内部に空乏層を延ばすことができる。これにより、埋め込み層９がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層７のキャリア濃度を増やすことができる。そのため、ドリフト層７の抵抗を低くできるので、順方向電圧を低くすることができる。とりわけこの実施形態では、複数の埋め込み層９が同一の面内に規則的に配列されているので、空乏層をドリフト層７の厚さ方向および面内方向の両方向にバランスよく延ばすことができる。   When a reverse voltage is applied to the Schottky junction portion (between the drift layer 7 and the anode electrode 13) of the semiconductor device 1, the Schottky interface between the anode electrode 13 (metal) / drift layer 7 (semiconductor layer). A depletion layer spreads in the drift layer 7 from the substrate 5 toward the substrate 5. Furthermore, in this embodiment, since the buried layer 9 is buried in the drift layer 7, a depletion layer can be extended from the plurality of buried layers 9 toward the substrate 5 inside the drift layer 7. Thereby, the carrier concentration of the drift layer 7 can be increased while ensuring the reverse breakdown voltage of the same magnitude as compared with the case without the buried layer 9. Therefore, since the resistance of the drift layer 7 can be lowered, the forward voltage can be lowered. In particular, in this embodiment, since the plurality of buried layers 9 are regularly arranged in the same plane, the depletion layer can be extended in a balanced manner in both the thickness direction and the in-plane direction of the drift layer 7.

一方、互いに隣り合う埋め込み層９の間の部分では電流流路が狭くなって抵抗が高くなりやすい。そのため、オン時に、埋め込み層９を迂回する電流と、埋め込み層９の近傍領域を流れる電流が、当該埋め込み層９の間の部分に集中するため、電流が流れ難くなるおそれがある。そこで、この半導体装置１は、低抵抗層８によって埋め込み層９の間の部分抵抗を低くできるので、たとえ当該埋め込み層９の間の部分に電流が集中しても、電流をスムーズに流すことができる。その結果、順方向電圧を一層低くすることができる。   On the other hand, in the portion between the buried layers 9 adjacent to each other, the current flow path becomes narrow and the resistance tends to increase. For this reason, the current that bypasses the buried layer 9 and the current that flows in the vicinity of the buried layer 9 are concentrated in the portion between the buried layers 9 when the switch is turned on, and thus it may be difficult for the current to flow. Therefore, since the semiconductor device 1 can reduce the partial resistance between the buried layers 9 by the low resistance layer 8, even if the current is concentrated in the portion between the buried layers 9, the current can flow smoothly. it can. As a result, the forward voltage can be further reduced.

図５Ａ〜図５Ｄは、半導体装置１の製造工程の一部を工程順に示す図である。
図５Ａに示すように、基板５の表面５Ａにバッファ層６、ドリフト層７の下部（下側ドリフト層１９）および低抵抗層８を順にエピタキシャル成長させる。各層６〜８を形成する際、それぞれのドーパント濃度に応じて供給ガスの流量を調節する。たとえば、下側ドリフト層１９の形成から低抵抗層８の形成への移行時には、ｎ型ドーパント（たとえばＮ（窒素））の流量を上げる。 5A to 5D are diagrams illustrating a part of the manufacturing process of the semiconductor device 1 in the order of processes.
As shown in FIG. 5A, the buffer layer 6, the lower part of the drift layer 7 (lower drift layer 19), and the low resistance layer 8 are epitaxially grown on the surface 5A of the substrate 5 in this order. When forming each layer 6-8, the flow volume of supply gas is adjusted according to each dopant concentration. For example, during the transition from the formation of the lower drift layer 19 to the formation of the low resistance layer 8, the flow rate of the n-type dopant (for example, N (nitrogen)) is increased.

次に、図５Ｂに示すように、埋め込み層９の最終形状に対応したレジストパターン２０を、フォトリソグラフィによって形成する。このレジストパターン２０をマスクとして、低抵抗層８へ向かって、３０ｋｅＶ〜８００ｋｅＶのエネルギでドーパント（たとえば、先に例示したドーパント）を注入（一段注入）する。これにより、低抵抗層８の表面部に、ドーパントが高濃度に注入された高濃度ドーパント層２１が形成される。なお、図４に示した埋め込み層９の低抵抗層８に対する相対位置は、ドーパントの注入エネルギを調節することによって適宜変更することができる。   Next, as shown in FIG. 5B, a resist pattern 20 corresponding to the final shape of the buried layer 9 is formed by photolithography. Using this resist pattern 20 as a mask, a dopant (for example, the dopant exemplified above) is implanted (one-stage implantation) toward the low resistance layer 8 with an energy of 30 keV to 800 keV. Thereby, the high concentration dopant layer 21 in which the dopant is implanted at a high concentration is formed on the surface portion of the low resistance layer 8. The relative position of the buried layer 9 shown in FIG. 4 with respect to the low resistance layer 8 can be changed as appropriate by adjusting the dopant implantation energy.

次に、図５Ｃに示すように、基板５をアニール処理する。埋め込み層９が高抵抗層の場合、アニール処理は、注入されたドーパントの衝突により低抵抗層８のＳｉＣ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入されたドーパントを活性化させない程度の温度、具体的には、１０００℃以上の温度、好ましくは、１１００℃〜１４００℃の温度で行われる。これにより、高濃度ドーパント層２１が高抵抗の層に変質して、埋め込み層９が形成される。一方、埋め込み層９がｐ＋型埋め込み層の場合、アニール処理は、注入されたドーパントを活性化させる温度（埋め込み層９が高抵抗層の場合よりも高いアニール温度）、好ましくは、１７００℃〜１９００℃の温度で行われる。 Next, as shown in FIG. 5C, the substrate 5 is annealed. When the buried layer 9 is a high resistance layer, the annealing process recovers defects generated in the crystal structure of the SiC semiconductor of the low resistance layer 8 due to the collision of the implanted dopant (crystallinity recovery). It is performed at a temperature that does not activate, specifically, a temperature of 1000 ° C. or higher, preferably 1100 ° C. to 1400 ° C. As a result, the high-concentration dopant layer 21 is transformed into a high-resistance layer, and the buried layer 9 is formed. On the other hand, when the buried layer 9 is a p + type buried layer, the annealing treatment is performed at a temperature for activating the implanted dopant (an annealing temperature higher than when the buried layer 9 is a high resistance layer), preferably 1700 ° C. to It is carried out at a temperature of 1900 ° C.

次に、図５Ｄに示すように、下側ドリフト層１９上の低抵抗層８からＳｉＣ半導体をエピタキシャル成長させることによって、ドリフト層７の一部（上側ドリフト層２２）および低抵抗層８を順に形成し、当該低抵抗層８に埋め込み層９を選択的に形成する。この後、ドリフト層７の一部と、埋め込み層９を有する低抵抗層８とを含む１単位を、ドリフト層７の厚さになるまで繰り返し形成する。最終的なドリフト層７の形成後、表面７Ａに選択的にイオン注入およびアニール処理することにより、ガードリング２を形成する。   Next, as shown in FIG. 5D, a part of the drift layer 7 (upper drift layer 22) and the low resistance layer 8 are sequentially formed by epitaxially growing a SiC semiconductor from the low resistance layer 8 on the lower drift layer 19. Then, the buried layer 9 is selectively formed in the low resistance layer 8. Thereafter, one unit including a part of the drift layer 7 and the low resistance layer 8 having the buried layer 9 is repeatedly formed until the thickness of the drift layer 7 is reached. After the final drift layer 7 is formed, the guard ring 2 is formed by selectively ion-implanting and annealing the surface 7A.

その後は、フィールド絶縁膜１２、アノード電極１３、表面保護膜１７、カソード電極１０等を形成する。こうして、図２等に示す構造の半導体装置１が得られる。
以上、図５Ａ〜図５Ｄに示す方法によれば、埋め込み層９が高抵抗層である場合、ドーパントを低抵抗層８に注入した後（図５Ｂ参照）、１０００℃以上でのアニール処理で形成できる。そのため、上側ドリフト層２２のエピタキシャル成長時の温度（たとえば、１５００℃〜１７００℃）によって結晶性回復のためのアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置１の製造効率を向上させることができる。また、当該ドーパントは、上側ドリフト層２２のエピタキシャル成長時に上側ドリフト層２２に拡散し難いので、上側ドリフト層２２の濃度管理を簡単に行うことができる。 Thereafter, the field insulating film 12, the anode electrode 13, the surface protective film 17, the cathode electrode 10 and the like are formed. In this way, the semiconductor device 1 having the structure shown in FIG.
As described above, according to the method shown in FIGS. 5A to 5D, when the buried layer 9 is a high resistance layer, it is formed by injecting a dopant into the low resistance layer 8 (see FIG. 5B) and then annealing at 1000 ° C. or higher. it can. Therefore, an effect equivalent to the annealing treatment for crystallinity recovery can be obtained depending on the temperature during epitaxial growth of upper drift layer 22 (for example, 1500 ° C. to 1700 ° C.). As a result, since the number of processes can be reduced, the manufacturing efficiency of the semiconductor device 1 can be improved. Further, since the dopant is difficult to diffuse into the upper drift layer 22 during the epitaxial growth of the upper drift layer 22, the concentration management of the upper drift layer 22 can be easily performed.

図６および図７はそれぞれ、本発明の第２および第３の実施形態に係る半導体装置の構成を説明するための断面図である。図６および図７において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、埋め込み層９は、低抵抗層８と同じ面内に形成されている。埋め込み層９が高抵抗層の場合、図６の半導体装置６１のように、低抵抗層８は省略してもよい。 6 and 7 are cross-sectional views for explaining the configuration of the semiconductor device according to the second and third embodiments of the present invention, respectively. 6 and 7, parts corresponding to those shown in FIG. 2 are given the same reference numerals.
In the first embodiment described above, the buried layer 9 is formed in the same plane as the low resistance layer 8. When the buried layer 9 is a high resistance layer, the low resistance layer 8 may be omitted as in the semiconductor device 61 of FIG.

この第２の実施形態によっても、複数の埋め込み層９からも基板５へ向かってドリフト層７の内部に空乏層を延ばすことができる。これにより、埋め込み層９がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層７のキャリア濃度を増やすことができる。そのため、ドリフト層７の抵抗を低くできるので、順方向電圧を低くすることができる。   Also according to the second embodiment, the depletion layer can be extended from the plurality of buried layers 9 toward the substrate 5 in the drift layer 7. Thereby, the carrier concentration of the drift layer 7 can be increased while ensuring the reverse breakdown voltage of the same magnitude as compared with the case without the buried layer 9. Therefore, since the resistance of the drift layer 7 can be lowered, the forward voltage can be lowered.

また、前述の第１の実施形態では、アクティブ領域３に形成された半導体素子構造は、ドリフト層７と、ドリフト層７との間にショットキー障壁を形成するアノード電極１３とを有するショットキーバリアダイオード構造であったが、図７の半導体装置７１では、半導体素子構造としてＭＩＳ（Metal Insulator Semiconductor）トランジスタ構造が形成されている。   In the first embodiment described above, the semiconductor element structure formed in the active region 3 includes the drift layer 7 and the Schottky barrier having the anode electrode 13 that forms the Schottky barrier between the drift layer 7. In the semiconductor device 71 shown in FIG. 7, a MIS (Metal Insulator Semiconductor) transistor structure is formed as a semiconductor element structure.

ＭＩＳトランジスタ構造は、ドリフト層７と、ｐ型のチャネル領域７２と、ｎ＋型のソース領域７３と、ｐ＋型のチャネルコンタクト領域７４と、ゲート絶縁膜７５と、ゲート電極７６と、層間膜７７、第１電極としてのソース電極７８および第２電極としてのドレイン電極７９を有している。
チャネル領域７２は、アクティブ領域３に周期的に離散配置された複数の領域において、ドリフト層７の表面部に選択的に形成されている。チャネル領域７２は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。このチャネル領域７２の内方領域にソース領域７３が形成され、ソース領域７３に取り囲まれるようにチャネルコンタクト領域７４が形成されている。ソース領域７３およびチャネルコンタクト領域７４は共にドリフト層７の表面７Ａに露出している。そして、隣接するチャネル領域７２に跨るようにゲート電極７６が形成されており、このゲート電極７６とドリフト層７との間にゲート絶縁膜７５が介在されている。ゲート電極７６は、ソース領域７３とドレイン領域としてのドリフト層７（チャネル領域７２の間の領域）との間に跨っていて、チャネル領域７２の表面における反転層（チャネル）の形成を制御する。すなわち、この半導体装置７１は、いわゆるプレーナゲート型構造のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有している。 The MIS transistor structure includes a drift layer 7, a p-type channel region 72, an n + -type source region 73, a p + -type channel contact region 74, a gate insulating film 75, a gate electrode 76, and an interlayer film. 77, a source electrode 78 as a first electrode and a drain electrode 79 as a second electrode.
The channel region 72 is selectively formed on the surface portion of the drift layer 7 in a plurality of regions periodically and discretely arranged in the active region 3. The channel region 72 may be arranged in, for example, a matrix shape, a staggered shape, or a stripe shape. A source region 73 is formed in an inner region of the channel region 72, and a channel contact region 74 is formed so as to be surrounded by the source region 73. Both source region 73 and channel contact region 74 are exposed at surface 7A of drift layer 7. A gate electrode 76 is formed so as to straddle adjacent channel regions 72, and a gate insulating film 75 is interposed between the gate electrode 76 and the drift layer 7. The gate electrode 76 extends between the source region 73 and the drift layer 7 as a drain region (region between the channel regions 72), and controls the formation of an inversion layer (channel) on the surface of the channel region 72. That is, the semiconductor device 71 has a so-called planar gate type MISFET (Metal Insulator Semiconductor Field Effect Transistor).

層間膜７７は、ゲート電極７６を覆うように形成されている。ソース電極７８は、層間膜７７を貫通して、ソース領域７３およびチャネルコンタクト領域７４との間にオーミック接合を形成している。ドレイン電極７９は、基板５との間にオーミック接合を形成しており、基板５を介してドリフト層７に電気的に接続されている。
この第３の実施形態によっても、複数の埋め込み層９からも基板５へ向かってドリフト層７の内部に空乏層を延ばすことができる。これにより、埋め込み層９がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層７のキャリア濃度を増やすことができる。そのため、ドリフト層７の抵抗を低くできるので、順方向電圧を低くすることができる。 The interlayer film 77 is formed so as to cover the gate electrode 76. The source electrode 78 penetrates the interlayer film 77 and forms an ohmic junction between the source region 73 and the channel contact region 74. The drain electrode 79 forms an ohmic junction with the substrate 5 and is electrically connected to the drift layer 7 via the substrate 5.
Also according to the third embodiment, a depletion layer can be extended from the plurality of buried layers 9 toward the substrate 5 in the drift layer 7. Thereby, the carrier concentration of the drift layer 7 can be increased while ensuring the reverse breakdown voltage of the same magnitude as compared with the case without the buried layer 9. Therefore, since the resistance of the drift layer 7 can be lowered, the forward voltage can be lowered.

なお、この第３の実施形態では、ＭＩＳトランジスタ構造の一例として、プレーナゲート構造を示したが、ＭＩＳトランジスタ構造は、トレンチゲート構造であってもよい。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置１，６１，７１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。 In the third embodiment, the planar gate structure is shown as an example of the MIS transistor structure. However, the MIS transistor structure may be a trench gate structure.
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor devices 1, 61, 71 described above is reversed may be employed. For example, in the semiconductor device 1, the p-type portion may be n-type and the n-type portion may be p-type.

また、ドリフト層７は、そのｎ型ドーパント濃度に関して、図８に実線で示すように、ドリフト層７の表面７Ａから深さ方向に一定の濃度プロファイルを有していてもよい。さらに、図８に破線で示すように、当該深さ方向に段階的に増加する濃度プロファイルを有していてもよいし、図８に一点鎖線で示すように、当該深さ方向に連続的に増加するように傾斜する濃度プロファイルを有していてもよい。ｎ型ドーパントの濃度が変化する例（破線および一点鎖線）では、ドリフト層７の厚さ方向に互いに隣り合う低抵抗層８間を１ユニットとし、当該１ユニットが１変化区間であることが好ましい。すなわち、互いに隣り合う変化区間の始端および終端における濃度が同じであることが好ましい。   Further, the drift layer 7 may have a constant concentration profile in the depth direction from the surface 7A of the drift layer 7 with respect to its n-type dopant concentration, as shown by a solid line in FIG. Further, as shown by a broken line in FIG. 8, it may have a concentration profile that increases stepwise in the depth direction, or continuously in the depth direction as shown by a one-dot chain line in FIG. You may have the density | concentration profile which inclines so that it may increase. In an example in which the concentration of the n-type dopant varies (broken line and alternate long and short dash line), it is preferable that the low resistance layer 8 adjacent to each other in the thickness direction of the drift layer 7 is one unit, and the one unit is one change section. . That is, it is preferable that the concentrations at the start and end of the adjacent change sections are the same.

一方、ドリフト層７は、そのｎ型ドーパント濃度に関して、図９に破線で示すように、ドリフト層７の表面７Ａから深さ方向に段階的に減少する濃度プロファイルを有していてもよいし、図９に一点鎖線で示すように、当該深さ方向に連続的に減少するように傾斜する濃度プロファイルを有していてもよい。この場合も、ドリフト層７の厚さ方向に互いに隣り合う低抵抗層８間を１ユニットとし、当該１ユニットが１変化区間であることが好ましい。   On the other hand, the drift layer 7 may have a concentration profile that gradually decreases from the surface 7A of the drift layer 7 in the depth direction with respect to the n-type dopant concentration, as indicated by a broken line in FIG. As indicated by a one-dot chain line in FIG. 9, the concentration profile may be inclined so as to continuously decrease in the depth direction. Also in this case, it is preferable that the low resistance layer 8 adjacent to each other in the thickness direction of the drift layer 7 is one unit, and the one unit is one change section.

本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。   The semiconductor device (semiconductor power device) of the present invention is an inverter circuit that constitutes a drive circuit for driving an electric motor used as a power source of, for example, an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

１ 半導体装置
５ 基板
５Ａ 表面
５Ｂ 裏面
７ ドリフト層
７Ａ 表面
７Ｂ 裏面
８ 低抵抗層
９ 埋め込み層
１０ カソード電極
１３ アノード電極
１９ 下側ドリフト層
２２ 上側ドリフト層
６１ 半導体装置
７１ 半導体装置
７２ チャネル領域
７３ ソース領域
７８ ソース電極
７９ ドレイン電極 DESCRIPTION OF SYMBOLS 1 Semiconductor device 5 Substrate 5A Surface 5B Back surface 7 Drift layer 7A Surface 7B Back surface 8 Low resistance layer 9 Buried layer 10 Cathode electrode 13 Anode electrode 19 Lower drift layer 22 Upper drift layer 61 Semiconductor device 71 Semiconductor device 72 Channel region 73 Source region 78 Source electrode 79 Drain electrode

Claims (28)

表面および裏面、ならびに前記表面および前記裏面に交差する端面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層の厚さ方向途中に形成され、前記ドリフト層とは異なるドーパントを有する半導体からなる埋め込み層と、
前記埋め込み層に隣り合って形成され、前記ドリフト層よりもドーパント濃度が高い第１導電型の低抵抗部と、
前記ドリフト層の表面側の周縁部に、前記ドリフト層の前記端面に達しないように形成された第２導電型のガードリングと、
前記ガードリングと一部が重なるように前記ドリフト層上に配置された絶縁膜と、 前記表面側において前記ガードリングおよび前記絶縁膜と一部が重なるように配置され、前記ドリフト層に電気的に接続された第１電極と、
前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む、半導体装置。 A drift layer made of a wide band gap semiconductor of the first conductivity type having a front surface and a back surface , and an end surface intersecting the front surface and the back surface;
A buried layer formed of a semiconductor having a dopant different from that of the drift layer, formed in the thickness direction of the drift layer;
A low resistance portion of a first conductivity type formed adjacent to the buried layer and having a dopant concentration higher than that of the drift layer;
A guard ring of a second conductivity type formed so as not to reach the end face of the drift layer at the peripheral portion on the surface side of the drift layer;
And the guard ring and the insulating portion is disposed in the drift layer so as to overlap film, wherein the guard ring and the insulating film and a portion on the surface side is arranged so as to overlap, electrically to said drift layer A connected first electrode;
And a second electrode electrically connected to the drift layer on the back surface side. 前記埋め込み層は、複数形成されている、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of the buried layers are formed. 前記複数の埋め込み層は、前記ドリフト層の前記表面に平行な面内方向に互いに間隔を空けて配列されており、
前記低抵抗部は、前記複数の前記埋め込み層と同一の面内方向に沿って形成された低抵抗層を含む、請求項２に記載の半導体装置。 The plurality of buried layers are arranged spaced apart from each other in an in-plane direction parallel to the surface of the drift layer,
The semiconductor device according to claim 2, wherein the low resistance portion includes a low resistance layer formed along the same in-plane direction as the plurality of buried layers. 前記埋め込み層は、その全体が前記低抵抗層の表面部に埋め込まれ、前記低抵抗層と前記ドリフト層との前記表面側の界面を形成している、請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the buried layer is entirely buried in a surface portion of the low resistance layer to form an interface on the surface side between the low resistance layer and the drift layer. 前記埋め込み層は、その全体が前記低抵抗層内において前記低抵抗層と前記ドリフト層との界面から離れた位置に埋め込まれている、請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the entire buried layer is buried in a position away from the interface between the low resistance layer and the drift layer in the low resistance layer. 前記埋め込み層は、前記表面側および前記裏面側に形成された前記低抵抗層と前記ドリフト層との上下両界面の間に、前記低抵抗層の厚さ方向全体に渡って埋め込まれている、請求項３に記載の半導体装置。   The buried layer is buried over the entire thickness direction of the low resistance layer between upper and lower interfaces of the low resistance layer and the drift layer formed on the front surface side and the back surface side, The semiconductor device according to claim 3. 前記埋め込み層は、前記低抵抗層と前記ドリフト層との界面を横切って前記低抵抗層および前記ドリフト層の両方に埋め込まれている、請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the buried layer is buried in both the low resistance layer and the drift layer across an interface between the low resistance layer and the drift layer. 前記低抵抗層は、前記ドリフト層の厚さ方向に複数形成されている、請求項３〜７のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 3, wherein a plurality of the low resistance layers are formed in a thickness direction of the drift layer. 前記ドリフト層の厚さ方向に互いに隣り合う前記低抵抗層間の距離は、１μｍ〜１００μｍである、請求項８に記載の半導体装置。   The semiconductor device according to claim 8, wherein a distance between the low resistance layers adjacent to each other in the thickness direction of the drift layer is 1 μm to 100 μm. 前記面内方向に互いに隣り合う前記埋め込み層間の距離は、１μｍ〜１００μｍである、請求項３〜９のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 3, wherein a distance between the buried layers adjacent to each other in the in-plane direction is 1 μm to 100 μm. 前記埋め込み層は、前記ドリフト層を前記表面側から見たときに、互いに隣り合う前記埋め込み層間の距離に関して規則正しく配列されている、請求項２〜１０のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 2, wherein the buried layers are regularly arranged with respect to a distance between the buried layers adjacent to each other when the drift layer is viewed from the surface side. 前記埋め込み層は、ストライプ状に配列されている、請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein the buried layers are arranged in a stripe shape. 前記埋め込み層は、行列状に配列されている、請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein the buried layers are arranged in a matrix. 前記埋め込み層は、隣り合う前記埋め込み層を互い違いにずらした千鳥状に配列されている、請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein the buried layers are arranged in a staggered pattern in which adjacent buried layers are staggered. 前記埋め込み層は、前記ドリフト層よりも高い抵抗を有する高抵抗層を含む、請求項１〜１４のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the buried layer includes a high resistance layer having a higher resistance than the drift layer. 前記高抵抗層は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有する、請求項１５に記載の半導体装置。   The high resistance layer includes He (helium), Ne (neon), Ar (argon), C (carbon), Si (silicon), Ge (germanium), N (nitrogen), P (phosphorus), As (as dopants). The semiconductor device according to claim 15, comprising at least one selected from the group consisting of arsenic) and O (oxygen). 前記ドリフト層が、ｎ−型ドリフト層であり、
前記埋め込み層は、ｐ＋型埋め込み層である、請求項１〜１４のいずれか一項に記載の半導体装置。 The drift layer is an n − type drift layer;
The semiconductor device according to claim 1, wherein the buried layer is a p + type buried layer. 前記第１電極は、前記ドリフト層との間にショットキー障壁を形成するアノード電極を含み、
前記第２電極は、前記ドリフト層との間にオーミック接合を形成するカソード電極を含む、請求項１〜１７のいずれか一項に記載の半導体装置。 The first electrode includes an anode electrode that forms a Schottky barrier with the drift layer;
The semiconductor device according to claim 1, wherein the second electrode includes a cathode electrode that forms an ohmic junction with the drift layer. 前記半導体装置は、
前記ドリフト層の前記表面に露出するように形成された第１導電型のソース領域と、
前記ソース領域に対して前記ドリフト層の前記裏面側に前記ソース領域に接するように形成された第２導電型のチャネル領域とをさらに含み、
前記第１電極は、前記ソース領域との間にオーミック接合を形成するソース電極を含み、
前記第２電極は、前記ドリフト層との間にオーミック接合を形成するドレイン電極を含む、請求項１〜１８のいずれか一項に記載の半導体装置。 The semiconductor device includes:
A source region of a first conductivity type formed to be exposed on the surface of the drift layer;
A channel region of a second conductivity type formed to be in contact with the source region on the back side of the drift layer with respect to the source region;
The first electrode includes a source electrode that forms an ohmic junction with the source region,
The semiconductor device according to claim 1, wherein the second electrode includes a drain electrode that forms an ohmic junction with the drift layer. 前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜１９のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a dielectric breakdown electric field of the wide band gap semiconductor is larger than 1 MV / cm. 前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項１〜２０のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the wide band gap semiconductor is SiC, GaN, or diamond. 表面および裏面、ならびに前記表面および前記裏面に交差する端面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層の厚さ方向途中に形成され、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有する半導体からなる埋め込み層と、
前記ドリフト層の表面側の周縁部に、前記ドリフト層の前記端面に達しないように形成された第２導電型のガードリングと、
前記ガードリングと一部が重なるように前記ドリフト層上に配置された絶縁膜と、
前記表面側において前記ガードリングおよび前記絶縁膜と一部が重なるように配置され、前記ドリフト層に電気的に接続された第１電極と、
前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む、半導体装置。 A drift layer made of a wide band gap semiconductor of the first conductivity type having a front surface and a back surface , and an end surface intersecting the front surface and the back surface;
The drift layer is formed in the thickness direction, and the dopants are He (helium), Ne (neon), Ar (argon), C (carbon), Si (silicon), Ge (germanium), N (nitrogen), P A buried layer made of a semiconductor having at least one selected from the group consisting of (phosphorus), As (arsenic), and O (oxygen);
A guard ring of a second conductivity type formed so as not to reach the end face of the drift layer at the peripheral portion on the surface side of the drift layer;
An insulating film disposed on the drift layer so as to partially overlap the guard ring;
A first electrode disposed on the surface side so as to partially overlap the guard ring and the insulating film, and electrically connected to the drift layer;
And a second electrode electrically connected to the drift layer on the back surface side. 前記第１電極の端面と、前記絶縁膜の上面の一部とを覆う表面保護膜をさらに含む、請求項１〜２２のいずれか一項に記載の半導体装置。  The semiconductor device according to claim 1, further comprising a surface protective film that covers an end face of the first electrode and a part of an upper surface of the insulating film. 前記ドリフト層は、平面視四角形状に形成され、  The drift layer is formed in a square shape in plan view,
前記ガードリングは、平面視において、前記ドリフト層の角部に所定の曲率を有している、請求項１〜２３のいずれか一項に記載の半導体装置。  The semiconductor device according to claim 1, wherein the guard ring has a predetermined curvature at a corner of the drift layer in plan view. 前記第１電極は、前記ドリフト層に接合され、前記ドリフト層との間にショットキー障壁を形成するショットキーメタルと、前記ショットキーメタルに積層されたコンタクトメタルとの２層構造を有している、請求項１〜２４のいずれか一項に記載の半導体装置。  The first electrode has a two-layer structure of a Schottky metal that is joined to the drift layer and forms a Schottky barrier with the drift layer, and a contact metal stacked on the Schottky metal. The semiconductor device according to any one of claims 1 to 24. 基板上に、第１導電型のワイドバンドギャップ半導体をエピタキシャル成長させることによって、下側ドリフト層を形成し、その後、前記下側ドリフト層よりもドーパント濃度が高い低抵抗層を形成する工程と、
前記低抵抗層に選択的にイオン注入することによって、前記低抵抗層の面内方向に互いに間隔を空けた複数の埋め込み層を形成する工程と、
前記埋め込み層の形成後、第１導電型のワイドバンドギャップ半導体をさらにエピタキシャル成長させることによって上側ドリフト層を形成する工程と、
前記上側ドリフト層の表面側に選択的に第２導電型のガードリングを形成する工程と、
前記ガードリングと一部が重なるように前記ドリフト層上に絶縁膜を形成する工程と、
前記上側ドリフト層の表面側において前記ガードリングおよび前記絶縁膜と一部が重なるように、前記ドリフト層に電気的に接続される第１電極を形成する工程とを含み、
前記ガードリングは、最終的には、前記上側ドリフト層の表面側の周縁部に、前記上側ドリフト層の端面に達しないように配置される、半導体装置の製造方法。 Forming a lower drift layer by epitaxially growing a wide band gap semiconductor of the first conductivity type on a substrate, and then forming a low resistance layer having a dopant concentration higher than that of the lower drift layer;
Forming a plurality of buried layers spaced from each other in an in-plane direction of the low-resistance layer by selectively ion-implanting the low-resistance layer; and
Forming an upper drift layer by further epitaxially growing a wide band gap semiconductor of the first conductivity type after forming the buried layer;
Selectively forming a second conductivity type guard ring on the surface side of the upper drift layer;
Forming an insulating film on the drift layer so as to partially overlap the guard ring;
Forming a first electrode electrically connected to the drift layer so as to partially overlap the guard ring and the insulating film on the surface side of the upper drift layer,
The said guard ring is a manufacturing method of a semiconductor device finally arrange | positioned so that it may not reach the end surface of the said upper drift layer in the peripheral part of the surface side of the said upper drift layer . 前記埋め込み層を形成する工程は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を前記低抵抗層に注入する工程を含む、請求項２６に記載の半導体装置の製造方法。 The step of forming the buried layer includes He (helium), Ne (neon), Ar (argon), C (carbon), Si (silicon), Ge (germanium), N (nitrogen), and P (phosphorus) as dopants. 27. The method of manufacturing a semiconductor device according to claim 26 , further comprising a step of injecting at least one selected from the group consisting of As (arsenic) and O (oxygen) into the low resistance layer. 前記埋め込み層を形成する工程は、前記ドーパントの注入後、１０００℃以上の温度でアニール処理する工程を含む、請求項２７に記載の半導体装置の製造方法。 28. The method of manufacturing a semiconductor device according to claim 27 , wherein the step of forming the buried layer includes a step of annealing at a temperature of 1000 [deg.] C. or higher after the implantation of the dopant.
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