JP2014086431A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、複数の半導体素子を同一半導体基板上に形成した半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device in which a plurality of semiconductor elements are formed on the same semiconductor substrate, and a method for manufacturing the same.
半導体装置の面積の増大を抑制するために、同一半導体基板上に複数の半導体素子を形成する方法が採用されている。例えば、並列接続されたMOSトランジスタとダイオードとを同一半導体基板に形成する方法が提案されている(例えば、特許文献1参照)。 In order to suppress an increase in the area of the semiconductor device, a method of forming a plurality of semiconductor elements on the same semiconductor substrate is employed. For example, a method of forming a MOS transistor and a diode connected in parallel on the same semiconductor substrate has been proposed (see, for example, Patent Document 1).
しかしながら、MOSトランジスタとダイオードとを同一半導体基板に形成した場合に、これらの素子が隣接して配置されていると、MOSトランジスタが導通状態になって電流が流れる経路(即ち、ソース電極からドレイン電極への経路)とダイオードの順方向に流れる電流の経路(即ち、アノード電極からカソード電極への経路)が近接する。このため、MOSトランジスタの導通とダイオードの導通が交互に繰り返される使い方の場合に、電流が流れることによる発熱が内部に集中するという問題があった。 However, when the MOS transistor and the diode are formed on the same semiconductor substrate, if these elements are arranged adjacent to each other, a path through which the MOS transistor becomes conductive and current flows (that is, from the source electrode to the drain electrode). And the path of the current flowing in the forward direction of the diode (that is, the path from the anode electrode to the cathode electrode) are close to each other. For this reason, in the case of the usage in which the conduction of the MOS transistor and the conduction of the diode are alternately repeated, there is a problem that heat generated by the current flow is concentrated inside.
上記問題点に鑑み、本発明の目的は、並列接続されたMOSトランジスタとダイオードが同一基板上に形成され、且つこれらの半導体素子に流れる電流による内部での発熱の集中が抑制された半導体装置及びその製造方法を提供することである。 In view of the above problems, an object of the present invention is to provide a semiconductor device in which a MOS transistor and a diode connected in parallel are formed on the same substrate, and concentration of heat generation due to current flowing through these semiconductor elements is suppressed, and The manufacturing method is provided.
本発明は、半導体基体上にそれぞれ配置された第1導電型のドリフト領域、第2導電型のウェル領域及び第1導電型のソース領域と、ソース領域とウェル領域を貫通して底部がドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、溝の内部に埋め込まれたゲート電極と、ソース領域と電気的に接続するソース電極と、半導体基体を介してドリフト領域と電気的に接続するドレイン電極と、ゲート電極及びソース電極が配置された領域として定義されるセル領域の周囲においてドリフト領域上に配置され、ドリフト領域との間でヘテロ接合を形成するアノード電極とを備える。 The present invention relates to a first conductivity type drift region, a second conductivity type well region, a first conductivity type source region, a source region and a well region, and a bottom portion drifting through the source region and the well region. A gate insulating film disposed on the inner wall of the trench reaching the gate, a gate electrode embedded in the trench, a source electrode electrically connected to the source region, and electrically connected to the drift region via the semiconductor substrate A drain electrode; and an anode electrode disposed on the drift region around a cell region defined as a region where the gate electrode and the source electrode are disposed, and forming a heterojunction with the drift region.
本発明によれば、MOSトランジスタとダイオードが分離して配置されるので、これらの半導体素子に流れる電流による内部での発熱の集中が抑制された半導体装置及びその製造方法を提供することができる。 According to the present invention, since the MOS transistor and the diode are disposed separately, it is possible to provide a semiconductor device in which concentration of heat generation inside due to current flowing through these semiconductor elements is suppressed, and a method for manufacturing the same.
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。 Further, the embodiments described below exemplify apparatuses and methods for embodying the technical idea of the present invention, and the embodiments of the present invention include the material, shape, structure, arrangement, etc. of the component parts. Is not specified as follows. The embodiment of the present invention can be variously modified within the scope of the claims.
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置100は、図1に示すように、半導体基体1と、半導体基体1上に配置された第1導電型のドリフト領域2と、ドリフト領域2の上部の一部に埋め込まれた第2導電型のウェル領域3と、ウェル領域3の上部の一部に埋め込まれた第1導電型のソース領域5と、ソース領域5とウェル領域3を貫通し、底部がドリフト領域2に達する溝の内壁に配置されたゲート絶縁膜7と、溝の内部に埋め込まれたゲート電極8とを備える。ソース領域5はソース電極13と電気的に接続され、半導体基体1はドレイン電極14と接続されている。
(First embodiment)
As shown in FIG. 1, the
図1に示した半導体装置100は、ゲート電極8及びソース電極13が配置された領域として定義されるセル領域210の周囲においてドリフト領域2上に配置され、ドリフト領域2との間でヘテロ接合を形成するアノード電極11を更に備える。
The
第1導電型と第2導電型とは互いに反対導電型である。すなわち、第1導電型がN型であれば、第2導電型はP型であり、第1導電型がP型であれば、第2導電型はN型である。以下では、第1導電型がN型、第2導電型がP型の場合を例示的に説明する。なお、半導体基体1は高濃度のN型の炭化珪素(SiC)基体であるとし、ドリフト領域2は低濃度のN型のSiC層であるとする。
The first conductivity type and the second conductivity type are opposite to each other. That is, if the first conductivity type is N type, the second conductivity type is P type, and if the first conductivity type is P type, the second conductivity type is N type. Hereinafter, a case where the first conductivity type is N-type and the second conductivity type is P-type will be described as an example. The semiconductor substrate 1 is a high-concentration N-type silicon carbide (SiC) substrate, and the
ソース電極13は、セル領域210においてソース領域5の上方に配置されている。ゲート電極8の上方に配置されたソース電極13とゲート電極8とは、ソース領域5上及びウェル領域3上に配置された層間絶縁膜9によって絶縁分離されている。そして、ゲート電極8が埋め込まれた溝の周囲に設けられた層間絶縁膜9の開口部において、ソース領域5とソース電極13が接続している。
The
ゲート電極8は、ゲート絶縁膜7を介して、ドリフト領域2、ウェル領域3及びN+型ソース領域5と対向している。ゲート電極8は、例えば第1導電型(N型)のポリシリコンゲート電極である。
The
上記のドリフト領域2、ウェル領域3、ソース領域5、ゲート電極8などによって、セル領域210にトレンチ構造のMOSトランジスタが構成される。
The
図1に示すように、セル領域210の周囲の領域(以下において「外周領域220」という。)において、アノード電極11の下部が、層間絶縁膜9、及びウェル領域3上に延伸したゲート絶縁膜7に形成された溝に埋め込まれている。そして、外周領域220でウェル領域3の外周を囲むドリフト領域2の上面と、アノード電極11の下部とが接触している。これにより、アノード電極11とドリフト領域2との間でヘテロ接合が形成され、外周領域220においてヘテロ接合ダイオードが構成される。
As shown in FIG. 1, in a region around the cell region 210 (hereinafter referred to as “
アノード電極11としては、アノード電極11とドリフト領域2との界面にヘテロ接合が形成されるように、例えばP型の半導体膜などを採用可能である。
上記のように、図1に示した半導体装置100は、セル領域210にMOSトランジスタが配置され、セル領域210の周囲の外周領域220にヘテロ接合ダイオードが配置された構造である。
As the
As described above, the
図1に示した例では、半導体基体1の第1の主面101上にドリフト領域2が配置され、半導体基体1の第1の主面101に対向する第2の主面102上にドレイン電極14が配置されている。これにより、半導体基体1を介してドリフト領域2とドレイン電極14が電気的に接続されている。また、アノード電極11とドリフト領域2によって構成されるヘテロ接合ダイオードのカソード電極としてもドレイン電極14は機能する。つまり、セル領域210に形成されたMOSトランジスタと外周領域220に形成されたヘテロ接合ダイオードとは、並列接続されている。
In the example shown in FIG. 1, the
ドリフト領域2の外縁部には、半導体基体1の外縁に沿ってドリフト領域2の上部の一部に埋め込まれた周辺ガードリング4が配置されている。周辺ガードリング4により、半導体装置1の端部における電界を緩和することができる。図1に示した例では、アノード電極11が周辺ガードリング4に接している。より具体的には、アノード電極11の底部のうち半導体基体1の外縁側の端部が、周辺ガードリング4の内側の上面に接している。
A
なお、ゲート電極8にゲート端子180、ソース電極13にソース端子130、ドレイン電極14のドレイン端子140、アノード電極11にアノード端子110が、それぞれ電気的に接続されている。これらの端子によって、半導体装置100の電気的な入出力が行われる。
Note that the
以下に、半導体装置100の基本的な動作例を説明する。以下の説明では、例えばインバータなどの電力変換装置の電力変換素子として半導体装置100が使用される場合を想定し、順方向動作ではスイッチング素子として動作し、いわゆる還流動作である逆方向動作では受動素子として動作する。
Hereinafter, a basic operation example of the
先ず、順方向動作について説明する。ソース電極13の電位を基準としてドレイン電極14に正の電圧を印加した状態で、ゲート電極8の電圧を変化させる。これにより、ソース電極13とドレイン電極14間に流れる電流を制御することができる。
First, the forward operation will be described. With the positive voltage applied to the
具体的には、しきい値電圧以上の正の電圧をゲート電極8に印加すると、ウェル領域3とゲート絶縁膜7の界面に反転層が形成され、伝導電子が発生する。このため、ソース電極13とドレイン電極14間に電流が流れる。
Specifically, when a positive voltage equal to or higher than the threshold voltage is applied to the
一方、ゲート電極8に印加する電圧がしきい値電圧よりも低い場合には、反転層は形成されない。このため、ソース電極13とドレイン電極14間に電流は流れない。
On the other hand, when the voltage applied to the
次に、逆方向動作について説明する。ソース電極13の電位を基準としてドレイン電極14に負の電圧を印加した場合に、アノードがアノード電極11であり、カソードがドリフト領域2であるヘテロ接合ダイオードに、還流電流が流れる。
Next, the reverse operation will be described. When a negative voltage is applied to the
即ち、ドリフト領域2からアノード電極11に向けては伝導電子に対するエネルギー障壁がほぼないために電子電流が流れる。これに対し、アノード電極11からドリフト領域2に向けては正孔(ホール)に対するエネルギー障壁が存在しているためにホール電流はほとんど流れない。つまり、アノード電極11とドリフト領域2により構成されるヘテロ接合ダイオードは、多数キャリア受動素子として動作する。
That is, an electron current flows from the
なお、しきい値電圧を負の方向にシフトさせ、最大電圧までゲート電圧を印加した時のドレイン電流を大きくするために、第1導電型の半導体膜をゲート電極8に使用することが好ましい。また、逆方向耐圧を高くするために、第1導電型のドリフト領域2との間のエネルギー障壁が高くなる第2導電型の半導体膜をアノード電極11に用いることが好ましい。
In order to increase the drain current when the gate voltage is applied up to the maximum voltage by shifting the threshold voltage in the negative direction, it is preferable to use the first conductivity type semiconductor film for the
セル領域210には、任意の個数、形状のMOSトランジスタを配置できる。例えば、図2に示すように、半導体装置100の主面上に複数のMOSトランジスタを配置し、その周囲に環状のアノード電極11を配置してもよい。より具体的には、半導体基体1の中心領域のセル領域210に、マトリクス状に配置された複数のソース領域5、各MOSトランジスタのソース電極13にそれぞれ接続するソースパッド16、及びゲート電極8に接続するゲートパッド15が配置されている。そして、セル領域210の周囲を囲んで、環状のアノード電極11が配置されている。また、アノード電極11の周囲には、半導体基体1の外縁部に沿って環状の周辺ガードリング4が配置されている。
An arbitrary number and shape of MOS transistors can be arranged in the
以上に説明したように、本発明の第1の実施形態に係る半導体装置100では、MOSトランジスタとヘテロ接合ダイオードとが分離して同一半導体基板上に配置される。このため、MOSトランジスタに流れる電流に起因して発熱の生じる箇所と、ヘテロ接合ダイオードに流れる電流に起因して発熱の生じる箇所を分離することができる。その結果、順方向動作にMOSトランジスタが導通して電流が流れ、逆方向動作時にヘテロ接合ダイオードに電流が流れることが交互に繰り返されても、半導体装置100によれば、半導体素子に流れる電流による内部での発熱の集中を抑制することができる。
As described above, in the
更に、周辺ガードリング4上にアノード電極11の外縁部を配置することにより、周辺ガードリング4のスペースを有効に活用することができる。
Furthermore, by arranging the outer edge portion of the
図3〜図13を参照して、本発明の第1の実施形態に係る半導体装置100の製造方法を説明する。なお、以下に述べる半導体装置100の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
A method for manufacturing the
先ず、図3に示すように、N+型炭化珪素からなる半導体基体1の第1の主面101上に、N-型炭化珪素からなるドリフト領域2をエピタキシャル成長などにより形成する。
First, as shown in FIG. 3, drift
次に、図4に示すように、イオン注入によってドリフト領域2に第2導電型のウェル領域3及び周辺ガードリング4を選択的に形成し、更にウェル領域3に第1導電型のソース領域5を選択的に形成する。これらの領域が選択的に形成されるようにイオン注入する領域をパターニングするためには、例えば下記に示す工程のように、ドリフト領域2上方に形成したマスク材を使用する。
Next, as shown in FIG. 4, the second conductivity
マスク材には、シリコン酸化膜などが用いらる。また、マスク材の堆積方法としては、熱化学気相成長(CVD)法やプラズマCVD法などが採用可能である。堆積されたマスク材上に形成されたフォトレジスト膜をフォトリソグラフィ技術を用いてパターニングし、このフォトレジスト膜をエッチングマスクとしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチング法や、反応性イオンエッチングなどのドライエッチング法が使用される。以上により、イオン注入される領域に開口部を有するようにマスク材がパターニングされる。その後、フォトレジスト膜を酸素プラズマや硫酸などを用いて除去する。 A silicon oxide film or the like is used as the mask material. As a method for depositing the mask material, a thermal chemical vapor deposition (CVD) method, a plasma CVD method, or the like can be employed. The photoresist film formed on the deposited mask material is patterned using a photolithography technique, and the mask material is etched using the photoresist film as an etching mask. As an etching method, a wet etching method using hydrofluoric acid or a dry etching method such as reactive ion etching is used. As described above, the mask material is patterned so as to have the opening in the ion-implanted region. Thereafter, the photoresist film is removed using oxygen plasma or sulfuric acid.
次いで、パターニングされたマスク材をマスクにして、第2導電型不純物又は第1導電型不純物をそれぞれイオン注入し、所定の位置に第2導電型のウェル領域3や周辺ガードリング4、第1導電型のソース領域5をそれぞれ形成する。第2導電型不純物としては、アルミニウム(Al)やボロン(B)などが用いられる。第1導電型不純物としては、砒素(As)や窒素(N)などが用いられる。なお、半導体基体1の基体温度を600℃程度に加熱して状態でイオン注入することにより、イオン注入領域に結晶欠陥が生じるのを抑制することができる。
Next, using the patterned mask material as a mask, the second conductivity type impurity or the first conductivity type impurity is ion-implanted, respectively, and the second conductivity
イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。次いで、イオン注入した不純物を熱処理によって活性化する。熱処理温度は例えば1700℃程度である。好適には、アルゴン(Ar)雰囲気中や窒素雰囲気中で熱処理が行われる。以上により、ウェル領域3、周辺ガードリング4及びソース領域5が形成される。
After the ion implantation, the mask material is removed by wet etching using, for example, hydrofluoric acid. Next, the ion-implanted impurities are activated by heat treatment. The heat treatment temperature is about 1700 ° C., for example. Preferably, the heat treatment is performed in an argon (Ar) atmosphere or a nitrogen atmosphere. Thus, the
次に、図5に示すように、ソース領域5とウェル領域3を貫通し、底部がドリフト領域2に達する溝6を、セル領域210に形成する。例えば、先ずドリフト領域2の上方に図示を省略するエッチング用マスクを形成する。エッチング用マスクの材料として絶縁膜などが使用され、溝6を形成する領域に開口部が形成されるようにエッチング用マスクはパターニングされている。そして、エッチング用マスクをマスクにしてソース領域5、ウェル領域3及びドリフト領域2の一部をエッチング除去し、溝6を形成する。溝6の形成には、ドライエッチング法が採用可能である。図5に示すように、溝6の深さはウェル領域3の深さよりも深くなければならない。
Next, as shown in FIG. 5, a
次いで、図6に示すように、全面にゲート絶縁膜7を形成する。このとき、溝6の底面及び側面にもゲート絶縁膜が形成される。ゲート絶縁膜7には酸化膜などが使用され、膜厚は例えば10nm〜100nm程度である。
Next, as shown in FIG. 6, a
次に、図7に示すように、溝6を埋め込むようにして、ゲート絶縁膜7上に第1導電型(N型)不純物がドープされた第1半導体膜80を成長させる。第1導電型不純物は砒素やリン(P)などが用いられる。第1半導体膜80の成長方法としては、公知の低圧CVD法などが用いられる。そして、図8に示すように、溝6内部にのみ第1半導体膜80が残るように、第1半導体膜80の上部をエッチング除去する。その後、第1半導体膜80中の第1導電型不純物を活性化することにより、ゲート電極8が形成される。
Next, as shown in FIG. 7, a
次に、図9に示すように、全面に層間絶縁膜9を形成する。そして、ヘテロ接合ダイオードが形成される領域のゲート絶縁膜7と層間絶縁膜9をドライエッチングにより除去し、図10に示すように、ヘテロ接合ダイオード形成用の溝10を形成する。この溝10を埋め込んで、図11に示すようにアノード電極11が形成される。例えば、第2導電型(P型)不純物がドープされた第2半導体膜を形成した後、この第2半導体膜中の第2導電型不純物を活性化してアノード電極11を形成する。
Next, as shown in FIG. 9, an
その後、ソース電極13がソース領域5と接する部分のゲート絶縁膜7と層間絶縁膜9をドライエッチングにより除去し、図12に示すように、溝12を形成する。この溝12を埋め込むようにして、図13に示すように、ゲート電極8の周囲でソース領域5に接続するソース電極13がセル領域210内に形成される。更に、半導体基体1の第2の主面102上に、アノード電極11と共に外周領域220においてヘテロ接合ダイオードを構成するカソード電極を兼ねるドレイン電極14が形成される。以上により、半導体装置100が完成する。
Thereafter, the
上記のような本発明の第1の実施形態に係る半導体装置100の製造方法によれば、MOSトランジスタが形成されるセル領域210とヘテロ接合ダイオードが形成される外周領域220とを分離することにより、半導体素子に流れる電流による発熱の集中の抑制を可能にした半導体装置100を提供することができる。
According to the method of manufacturing the
(第2の実施形態)
図14に、本発明の第2の実施形態に係る半導体装置100を示す。図14に示した半導体装置100は、アノード電極11の底部がウェル領域3の底面の位置よりも深い位置でドリフト領域2に接している。つまり、図1に示した半導体装置100のアノード電極11よりも、図14に示した半導体装置100の方が膜厚が厚い。更に、図14に示した半導体装置100では、アノード電極11の底部の両端部を覆うようにして、周辺ガードリング4が配置されている。つまり、図1に示した半導体装置100では、アノード電極11の底部において半導体基体1の外縁側の端部にのみ周辺ガードリング4が配置されているのに対し、図14に示した半導体装置100では、アノード電極11の底部のセル領域210に近い側の端部にも周辺ガードリング4が配置されている。
(Second Embodiment)
FIG. 14 shows a
このため、図14に示した半導体装置100では、MOSトランジスタの外側の端部に周辺ガードリング4が接近する。その結果、MOSトランジスタの外部の端部における電界を、より効果的に緩和することができる。
Therefore, in the
その他の構成については、図1に示す第1の実施形態と同様であり、重複した記載を省略する。 About another structure, it is the same as that of 1st Embodiment shown in FIG. 1, and the overlapping description is abbreviate | omitted.
図14に示した半導体装置100を製造するためには、周辺ガードリング4を深く形成し、アノード電極11を埋め込むヘテロ接合ダイオード形成用の溝10を図10に示した場合よりも深く形成すればよい。
In order to manufacture the
上記のように、本発明は第1及び第2の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention has been described according to the first and second embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art. That is, it goes without saying that the present invention includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
本発明の半導体装置及び半導体装置の製造方法は、トランジスタとダイオードが同一半導体基板に形成される半導体装置を製造する製造業を含む電子機器産業に利用可能である。 The semiconductor device and the semiconductor device manufacturing method of the present invention can be used in the electronic equipment industry including the manufacturing industry for manufacturing a semiconductor device in which a transistor and a diode are formed on the same semiconductor substrate.
1…半導体基体
2…ドリフト領域
3…ウェル領域
4…周辺ガードリング
5…ソース領域
6…溝
7…ゲート絶縁膜
8…ゲート電極
9…層間絶縁膜
11…アノード電極
13…ソース電極
14…ドレイン電極
15…ゲートパッド
16…ソースパッド
100…半導体装置
101…第1の主面
102…第2の主面
210…セル領域
220…外周領域
DESCRIPTION OF SYMBOLS 1 ...
Claims (5)
前記半導体基体上に配置された第1導電型のドリフト領域と、
前記ドリフト領域の上部の一部に埋め込まれた第2導電型のウェル領域と、
前記ウェル領域の上部の一部に埋め込まれた第1導電型のソース領域と、
前記ソース領域と前記ウェル領域を貫通し、底部が前記ドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、
前記溝の内部に埋め込まれたゲート電極と、
前記ゲート電極の周囲で前記ソース領域と電気的に接続するソース電極と、
前記半導体基体上に配置され、前記半導体基体を介して前記ドリフト領域と電気的に接続するドレイン電極と、
前記ゲート電極及び前記ソース電極が配置された領域として定義されるセル領域の周囲において前記ドリフト領域上に配置され、前記ドリフト領域との間でヘテロ接合を形成するアノード電極と
を備えることを特徴とする半導体装置。 A semiconductor substrate;
A first conductivity type drift region disposed on the semiconductor substrate;
A second conductivity type well region embedded in a part of the upper portion of the drift region;
A source region of a first conductivity type embedded in a part of the upper portion of the well region;
A gate insulating film disposed on the inner wall of the trench that penetrates the source region and the well region and has a bottom reaching the drift region;
A gate electrode embedded in the trench;
A source electrode electrically connected to the source region around the gate electrode;
A drain electrode disposed on the semiconductor substrate and electrically connected to the drift region via the semiconductor substrate;
An anode electrode disposed on the drift region around a cell region defined as a region in which the gate electrode and the source electrode are disposed, and forming a heterojunction with the drift region. Semiconductor device.
イオン注入により、前記ドリフト領域の上部の一部に第2導電型のウェル領域を選択的に形成するステップと、
イオン注入により、前記ウェル領域の上部の一部に第1導電型のソース領域を選択的に形成するステップと、
前記ソース領域と前記ウェル領域を貫通し、底部が前記ドリフト領域に達する溝を形成するステップと、
前記溝の内面にゲート絶縁膜を形成するステップと、
前記溝を埋め込んで第1導電型のゲート電極を形成するステップと、
前記ゲート電極の周囲で前記ソース領域上にソース電極を形成するステップと、
前記ゲート電極及び前記ソース電極が配置された領域として定義されるセル領域の周囲において、底部が前記ドリフト領域に達し、前記ドリフト領域との間でヘテロ接合を形成するアノード電極を形成するステップと、
前記半導体基体の前記第1の主面に対向する第2の主面上に、前記アノード電極と共にヘテロ接合ダイオードを構成するカソード電極を兼ねるドレイン電極を形成するステップと
を含むことを特徴とする半導体装置の製造方法。 Forming a drift region of a first conductivity type on a first main surface of a semiconductor substrate;
Selectively forming a second conductivity type well region in a portion of the upper portion of the drift region by ion implantation;
Selectively forming a source region of a first conductivity type in a portion of the upper portion of the well region by ion implantation;
Forming a trench that penetrates the source region and the well region and has a bottom reaching the drift region;
Forming a gate insulating film on the inner surface of the groove;
Forming a first conductivity type gate electrode by filling the trench;
Forming a source electrode on the source region around the gate electrode;
Forming an anode electrode having a bottom reaching the drift region and forming a heterojunction with the drift region around a cell region defined as a region where the gate electrode and the source electrode are disposed;
Forming a drain electrode that also serves as a cathode electrode that constitutes a heterojunction diode together with the anode electrode on a second main surface opposite to the first main surface of the semiconductor substrate. Device manufacturing method.
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