JP2014086431A - Semiconductor device and method of manufacturing the same - Google Patents

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林　　哲也
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滋春 山上
Akira Gei
威 倪
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a MOS transistor and a diode connected in parallel are formed on the same substrate, and that can suppress internal concentration of heat generation caused by a current flowing in a semiconductor element, and to provide a method of manufacturing the same.SOLUTION: A semiconductor device comprises: a drift region arranged on a semiconductor base substance; a well region buried in an upper part of the drift region; a source region buried in an upper part of a well region; a gate insulating film penetrating through the source region and the well region, and arranged to an inner wall of a groove whose bottom part reaches the drift region; a gate electrode buried inside the groove; a source electrode electrically connected with the source region around the gate electrode; a drain electrode electrically connected with the drift region via the semiconductor base substance; and an anode electrode arranged on the drift region around a cell region defined as a region where the gate electrode and the source electrode are arranged, and forming heterojunction with the drift region.

Description

本発明は、複数の半導体素子を同一半導体基板上に形成した半導体装置及びその製造方法に関する。  The present invention relates to a semiconductor device in which a plurality of semiconductor elements are formed on the same semiconductor substrate, and a method for manufacturing the same.

半導体装置の面積の増大を抑制するために、同一半導体基板上に複数の半導体素子を形成する方法が採用されている。例えば、並列接続されたＭＯＳトランジスタとダイオードとを同一半導体基板に形成する方法が提案されている（例えば、特許文献１参照）。   In order to suppress an increase in the area of the semiconductor device, a method of forming a plurality of semiconductor elements on the same semiconductor substrate is employed. For example, a method of forming a MOS transistor and a diode connected in parallel on the same semiconductor substrate has been proposed (see, for example, Patent Document 1).

特開２００５−１８３５６３号公報JP 2005-183563 A

しかしながら、ＭＯＳトランジスタとダイオードとを同一半導体基板に形成した場合に、これらの素子が隣接して配置されていると、ＭＯＳトランジスタが導通状態になって電流が流れる経路（即ち、ソース電極からドレイン電極への経路）とダイオードの順方向に流れる電流の経路（即ち、アノード電極からカソード電極への経路）が近接する。このため、ＭＯＳトランジスタの導通とダイオードの導通が交互に繰り返される使い方の場合に、電流が流れることによる発熱が内部に集中するという問題があった。   However, when the MOS transistor and the diode are formed on the same semiconductor substrate, if these elements are arranged adjacent to each other, a path through which the MOS transistor becomes conductive and current flows (that is, from the source electrode to the drain electrode). And the path of the current flowing in the forward direction of the diode (that is, the path from the anode electrode to the cathode electrode) are close to each other. For this reason, in the case of the usage in which the conduction of the MOS transistor and the conduction of the diode are alternately repeated, there is a problem that heat generated by the current flow is concentrated inside.

上記問題点に鑑み、本発明の目的は、並列接続されたＭＯＳトランジスタとダイオードが同一基板上に形成され、且つこれらの半導体素子に流れる電流による内部での発熱の集中が抑制された半導体装置及びその製造方法を提供することである。   In view of the above problems, an object of the present invention is to provide a semiconductor device in which a MOS transistor and a diode connected in parallel are formed on the same substrate, and concentration of heat generation due to current flowing through these semiconductor elements is suppressed, and The manufacturing method is provided.

本発明は、半導体基体上にそれぞれ配置された第１導電型のドリフト領域、第２導電型のウェル領域及び第１導電型のソース領域と、ソース領域とウェル領域を貫通して底部がドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、溝の内部に埋め込まれたゲート電極と、ソース領域と電気的に接続するソース電極と、半導体基体を介してドリフト領域と電気的に接続するドレイン電極と、ゲート電極及びソース電極が配置された領域として定義されるセル領域の周囲においてドリフト領域上に配置され、ドリフト領域との間でヘテロ接合を形成するアノード電極とを備える。   The present invention relates to a first conductivity type drift region, a second conductivity type well region, a first conductivity type source region, a source region and a well region, and a bottom portion drifting through the source region and the well region. A gate insulating film disposed on the inner wall of the trench reaching the gate, a gate electrode embedded in the trench, a source electrode electrically connected to the source region, and electrically connected to the drift region via the semiconductor substrate A drain electrode; and an anode electrode disposed on the drift region around a cell region defined as a region where the gate electrode and the source electrode are disposed, and forming a heterojunction with the drift region.

本発明によれば、ＭＯＳトランジスタとダイオードが分離して配置されるので、これらの半導体素子に流れる電流による内部での発熱の集中が抑制された半導体装置及びその製造方法を提供することができる。   According to the present invention, since the MOS transistor and the diode are disposed separately, it is possible to provide a semiconductor device in which concentration of heat generation inside due to current flowing through these semiconductor elements is suppressed, and a method for manufacturing the same.

本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。1 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。1 is a schematic plan view showing a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 1). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。FIG. 6 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the first embodiment (No. 2). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 3). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 4). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 5). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 6). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その７）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 7). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その８）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 8). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その９）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 9). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１０）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 10). 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１１）。It is process sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention (the 11). 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。It is a typical sectional view showing the composition of the semiconductor device concerning a 2nd embodiment of the present invention.

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。   Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。   Further, the embodiments described below exemplify apparatuses and methods for embodying the technical idea of the present invention, and the embodiments of the present invention include the material, shape, structure, arrangement, etc. of the component parts. Is not specified as follows. The embodiment of the present invention can be variously modified within the scope of the claims.

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１００は、図１に示すように、半導体基体１と、半導体基体１上に配置された第１導電型のドリフト領域２と、ドリフト領域２の上部の一部に埋め込まれた第２導電型のウェル領域３と、ウェル領域３の上部の一部に埋め込まれた第１導電型のソース領域５と、ソース領域５とウェル領域３を貫通し、底部がドリフト領域２に達する溝の内壁に配置されたゲート絶縁膜７と、溝の内部に埋め込まれたゲート電極８とを備える。ソース領域５はソース電極１３と電気的に接続され、半導体基体１はドレイン電極１４と接続されている。 (First embodiment)
As shown in FIG. 1, the semiconductor device 100 according to the first embodiment of the present invention includes a semiconductor substrate 1, a first conductivity type drift region 2 disposed on the semiconductor substrate 1, and an upper portion of the drift region 2. A second conductivity type well region 3 embedded in a portion of the well region 3, a first conductivity type source region 5 embedded in a portion of the upper portion of the well region 3, the source region 5 and the well region 3; A gate insulating film 7 disposed on the inner wall of the trench reaching the drift region 2 at the bottom and a gate electrode 8 embedded in the trench. The source region 5 is electrically connected to the source electrode 13, and the semiconductor substrate 1 is connected to the drain electrode 14.

図１に示した半導体装置１００は、ゲート電極８及びソース電極１３が配置された領域として定義されるセル領域２１０の周囲においてドリフト領域２上に配置され、ドリフト領域２との間でヘテロ接合を形成するアノード電極１１を更に備える。   The semiconductor device 100 shown in FIG. 1 is disposed on the drift region 2 around the cell region 210 defined as a region where the gate electrode 8 and the source electrode 13 are disposed, and forms a heterojunction with the drift region 2. An anode electrode 11 to be formed is further provided.

第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下では、第１導電型がＮ型、第２導電型がＰ型の場合を例示的に説明する。なお、半導体基体１は高濃度のＮ型の炭化珪素（ＳｉＣ）基体であるとし、ドリフト領域２は低濃度のＮ型のＳｉＣ層であるとする。   The first conductivity type and the second conductivity type are opposite to each other. That is, if the first conductivity type is N type, the second conductivity type is P type, and if the first conductivity type is P type, the second conductivity type is N type. Hereinafter, a case where the first conductivity type is N-type and the second conductivity type is P-type will be described as an example. The semiconductor substrate 1 is a high-concentration N-type silicon carbide (SiC) substrate, and the drift region 2 is a low-concentration N-type SiC layer.

ソース電極１３は、セル領域２１０においてソース領域５の上方に配置されている。ゲート電極８の上方に配置されたソース電極１３とゲート電極８とは、ソース領域５上及びウェル領域３上に配置された層間絶縁膜９によって絶縁分離されている。そして、ゲート電極８が埋め込まれた溝の周囲に設けられた層間絶縁膜９の開口部において、ソース領域５とソース電極１３が接続している。   The source electrode 13 is disposed above the source region 5 in the cell region 210. The source electrode 13 and the gate electrode 8 disposed above the gate electrode 8 are insulated and separated by an interlayer insulating film 9 disposed on the source region 5 and the well region 3. The source region 5 and the source electrode 13 are connected to each other in the opening of the interlayer insulating film 9 provided around the trench in which the gate electrode 8 is embedded.

ゲート電極８は、ゲート絶縁膜７を介して、ドリフト領域２、ウェル領域３及びＮ+型ソース領域５と対向している。ゲート電極８は、例えば第１導電型（Ｎ型）のポリシリコンゲート電極である。   The gate electrode 8 faces the drift region 2, the well region 3 and the N + type source region 5 with the gate insulating film 7 interposed therebetween. The gate electrode 8 is, for example, a first conductivity type (N type) polysilicon gate electrode.

上記のドリフト領域２、ウェル領域３、ソース領域５、ゲート電極８などによって、セル領域２１０にトレンチ構造のＭＯＳトランジスタが構成される。   The drift region 2, well region 3, source region 5, gate electrode 8, etc. constitute a trench-structure MOS transistor in the cell region 210.

図１に示すように、セル領域２１０の周囲の領域（以下において「外周領域２２０」という。）において、アノード電極１１の下部が、層間絶縁膜９、及びウェル領域３上に延伸したゲート絶縁膜７に形成された溝に埋め込まれている。そして、外周領域２２０でウェル領域３の外周を囲むドリフト領域２の上面と、アノード電極１１の下部とが接触している。これにより、アノード電極１１とドリフト領域２との間でヘテロ接合が形成され、外周領域２２０においてヘテロ接合ダイオードが構成される。   As shown in FIG. 1, in a region around the cell region 210 (hereinafter referred to as “peripheral region 220”), the lower portion of the anode electrode 11 extends over the interlayer insulating film 9 and the well region 3. 7 is embedded in the groove formed. The upper surface of the drift region 2 surrounding the outer periphery of the well region 3 in the outer peripheral region 220 is in contact with the lower portion of the anode electrode 11. As a result, a heterojunction is formed between the anode electrode 11 and the drift region 2, and a heterojunction diode is formed in the outer peripheral region 220.

アノード電極１１としては、アノード電極１１とドリフト領域２との界面にヘテロ接合が形成されるように、例えばＰ型の半導体膜などを採用可能である。
上記のように、図１に示した半導体装置１００は、セル領域２１０にＭＯＳトランジスタが配置され、セル領域２１０の周囲の外周領域２２０にヘテロ接合ダイオードが配置された構造である。 As the anode 11, for example, a P-type semiconductor film can be employed so that a heterojunction is formed at the interface between the anode 11 and the drift region 2.
As described above, the semiconductor device 100 illustrated in FIG. 1 has a structure in which a MOS transistor is disposed in the cell region 210 and a heterojunction diode is disposed in the outer peripheral region 220 around the cell region 210.

図１に示した例では、半導体基体１の第１の主面１０１上にドリフト領域２が配置され、半導体基体１の第１の主面１０１に対向する第２の主面１０２上にドレイン電極１４が配置されている。これにより、半導体基体１を介してドリフト領域２とドレイン電極１４が電気的に接続されている。また、アノード電極１１とドリフト領域２によって構成されるヘテロ接合ダイオードのカソード電極としてもドレイン電極１４は機能する。つまり、セル領域２１０に形成されたＭＯＳトランジスタと外周領域２２０に形成されたヘテロ接合ダイオードとは、並列接続されている。   In the example shown in FIG. 1, the drift region 2 is arranged on the first main surface 101 of the semiconductor substrate 1, and the drain electrode is formed on the second main surface 102 facing the first main surface 101 of the semiconductor substrate 1. 14 is arranged. Thereby, the drift region 2 and the drain electrode 14 are electrically connected via the semiconductor substrate 1. Further, the drain electrode 14 also functions as a cathode electrode of a heterojunction diode constituted by the anode electrode 11 and the drift region 2. That is, the MOS transistor formed in the cell region 210 and the heterojunction diode formed in the outer peripheral region 220 are connected in parallel.

ドリフト領域２の外縁部には、半導体基体１の外縁に沿ってドリフト領域２の上部の一部に埋め込まれた周辺ガードリング４が配置されている。周辺ガードリング４により、半導体装置１の端部における電界を緩和することができる。図１に示した例では、アノード電極１１が周辺ガードリング４に接している。より具体的には、アノード電極１１の底部のうち半導体基体１の外縁側の端部が、周辺ガードリング４の内側の上面に接している。   A peripheral guard ring 4 embedded in a part of the upper portion of the drift region 2 is disposed along the outer edge of the semiconductor substrate 1 at the outer edge portion of the drift region 2. The peripheral guard ring 4 can reduce the electric field at the end of the semiconductor device 1. In the example shown in FIG. 1, the anode electrode 11 is in contact with the peripheral guard ring 4. More specifically, the outer edge side end of the semiconductor substrate 1 in the bottom of the anode electrode 11 is in contact with the inner upper surface of the peripheral guard ring 4.

なお、ゲート電極８にゲート端子１８０、ソース電極１３にソース端子１３０、ドレイン電極１４のドレイン端子１４０、アノード電極１１にアノード端子１１０が、それぞれ電気的に接続されている。これらの端子によって、半導体装置１００の電気的な入出力が行われる。   Note that the gate terminal 180 is electrically connected to the gate electrode 8, the source terminal 13 is electrically connected to the source electrode 13, the drain terminal 140 of the drain electrode 14 is electrically connected, and the anode terminal 110 is electrically connected to the anode electrode 11. Electrical input / output of the semiconductor device 100 is performed by these terminals.

以下に、半導体装置１００の基本的な動作例を説明する。以下の説明では、例えばインバータなどの電力変換装置の電力変換素子として半導体装置１００が使用される場合を想定し、順方向動作ではスイッチング素子として動作し、いわゆる還流動作である逆方向動作では受動素子として動作する。   Hereinafter, a basic operation example of the semiconductor device 100 will be described. In the following description, for example, it is assumed that the semiconductor device 100 is used as a power conversion element of a power conversion device such as an inverter, and operates as a switching element in a forward operation, and a passive element in a reverse operation that is a so-called reflux operation. Works as.

先ず、順方向動作について説明する。ソース電極１３の電位を基準としてドレイン電極１４に正の電圧を印加した状態で、ゲート電極８の電圧を変化させる。これにより、ソース電極１３とドレイン電極１４間に流れる電流を制御することができる。   First, the forward operation will be described. With the positive voltage applied to the drain electrode 14 with the potential of the source electrode 13 as a reference, the voltage of the gate electrode 8 is changed. Thereby, the current flowing between the source electrode 13 and the drain electrode 14 can be controlled.

具体的には、しきい値電圧以上の正の電圧をゲート電極８に印加すると、ウェル領域３とゲート絶縁膜７の界面に反転層が形成され、伝導電子が発生する。このため、ソース電極１３とドレイン電極１４間に電流が流れる。   Specifically, when a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode 8, an inversion layer is formed at the interface between the well region 3 and the gate insulating film 7, and conduction electrons are generated. For this reason, a current flows between the source electrode 13 and the drain electrode 14.

一方、ゲート電極８に印加する電圧がしきい値電圧よりも低い場合には、反転層は形成されない。このため、ソース電極１３とドレイン電極１４間に電流は流れない。   On the other hand, when the voltage applied to the gate electrode 8 is lower than the threshold voltage, the inversion layer is not formed. For this reason, no current flows between the source electrode 13 and the drain electrode 14.

次に、逆方向動作について説明する。ソース電極１３の電位を基準としてドレイン電極１４に負の電圧を印加した場合に、アノードがアノード電極１１であり、カソードがドリフト領域２であるヘテロ接合ダイオードに、還流電流が流れる。   Next, the reverse operation will be described. When a negative voltage is applied to the drain electrode 14 with reference to the potential of the source electrode 13, a reflux current flows through the heterojunction diode whose anode is the anode electrode 11 and whose cathode is the drift region 2.

即ち、ドリフト領域２からアノード電極１１に向けては伝導電子に対するエネルギー障壁がほぼないために電子電流が流れる。これに対し、アノード電極１１からドリフト領域２に向けては正孔（ホール）に対するエネルギー障壁が存在しているためにホール電流はほとんど流れない。つまり、アノード電極１１とドリフト領域２により構成されるヘテロ接合ダイオードは、多数キャリア受動素子として動作する。   That is, an electron current flows from the drift region 2 to the anode electrode 11 because there is almost no energy barrier against conduction electrons. On the other hand, since there is an energy barrier against holes from the anode electrode 11 toward the drift region 2, almost no hole current flows. That is, the heterojunction diode composed of the anode electrode 11 and the drift region 2 operates as a majority carrier passive element.

なお、しきい値電圧を負の方向にシフトさせ、最大電圧までゲート電圧を印加した時のドレイン電流を大きくするために、第１導電型の半導体膜をゲート電極８に使用することが好ましい。また、逆方向耐圧を高くするために、第１導電型のドリフト領域２との間のエネルギー障壁が高くなる第２導電型の半導体膜をアノード電極１１に用いることが好ましい。   In order to increase the drain current when the gate voltage is applied up to the maximum voltage by shifting the threshold voltage in the negative direction, it is preferable to use the first conductivity type semiconductor film for the gate electrode 8. Further, in order to increase the reverse breakdown voltage, it is preferable to use a second conductivity type semiconductor film with a high energy barrier with respect to the first conductivity type drift region 2 as the anode electrode 11.

セル領域２１０には、任意の個数、形状のＭＯＳトランジスタを配置できる。例えば、図２に示すように、半導体装置１００の主面上に複数のＭＯＳトランジスタを配置し、その周囲に環状のアノード電極１１を配置してもよい。より具体的には、半導体基体１の中心領域のセル領域２１０に、マトリクス状に配置された複数のソース領域５、各ＭＯＳトランジスタのソース電極１３にそれぞれ接続するソースパッド１６、及びゲート電極８に接続するゲートパッド１５が配置されている。そして、セル領域２１０の周囲を囲んで、環状のアノード電極１１が配置されている。また、アノード電極１１の周囲には、半導体基体１の外縁部に沿って環状の周辺ガードリング４が配置されている。   An arbitrary number and shape of MOS transistors can be arranged in the cell region 210. For example, as shown in FIG. 2, a plurality of MOS transistors may be arranged on the main surface of the semiconductor device 100, and an annular anode electrode 11 may be arranged around the MOS transistors. More specifically, the cell region 210 in the central region of the semiconductor substrate 1 has a plurality of source regions 5 arranged in a matrix, the source pad 16 connected to the source electrode 13 of each MOS transistor, and the gate electrode 8. A gate pad 15 to be connected is disposed. An annular anode electrode 11 is disposed so as to surround the cell region 210. An annular peripheral guard ring 4 is disposed around the anode electrode 11 along the outer edge of the semiconductor substrate 1.

以上に説明したように、本発明の第１の実施形態に係る半導体装置１００では、ＭＯＳトランジスタとヘテロ接合ダイオードとが分離して同一半導体基板上に配置される。このため、ＭＯＳトランジスタに流れる電流に起因して発熱の生じる箇所と、ヘテロ接合ダイオードに流れる電流に起因して発熱の生じる箇所を分離することができる。その結果、順方向動作にＭＯＳトランジスタが導通して電流が流れ、逆方向動作時にヘテロ接合ダイオードに電流が流れることが交互に繰り返されても、半導体装置１００によれば、半導体素子に流れる電流による内部での発熱の集中を抑制することができる。   As described above, in the semiconductor device 100 according to the first embodiment of the present invention, the MOS transistor and the heterojunction diode are separated and arranged on the same semiconductor substrate. For this reason, the location where heat is generated due to the current flowing through the MOS transistor can be separated from the location where heat is generated due to the current flowing through the heterojunction diode. As a result, according to the semiconductor device 100, even if the MOS transistor is turned on in the forward operation and the current flows alternately, and the current flows in the heterojunction diode during the reverse operation, the semiconductor device 100 causes the current to flow through the semiconductor element. Concentration of heat generation inside can be suppressed.

更に、周辺ガードリング４上にアノード電極１１の外縁部を配置することにより、周辺ガードリング４のスペースを有効に活用することができる。   Furthermore, by arranging the outer edge portion of the anode electrode 11 on the peripheral guard ring 4, the space of the peripheral guard ring 4 can be effectively used.

図３〜図１３を参照して、本発明の第１の実施形態に係る半導体装置１００の製造方法を説明する。なお、以下に述べる半導体装置１００の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。   A method for manufacturing the semiconductor device 100 according to the first embodiment of the present invention will be described with reference to FIGS. Note that the manufacturing method of the semiconductor device 100 described below is an example, and it is needless to say that the semiconductor device 100 can be realized by various other manufacturing methods including this modification.

先ず、図３に示すように、Ｎ+型炭化珪素からなる半導体基体１の第１の主面１０１上に、Ｎ-型炭化珪素からなるドリフト領域２をエピタキシャル成長などにより形成する。 First, as shown in FIG. 3, drift region 2 made of N − -type silicon carbide is formed on first main surface 101 of semiconductor substrate 1 made of N + -type silicon carbide by epitaxial growth or the like.

次に、図４に示すように、イオン注入によってドリフト領域２に第２導電型のウェル領域３及び周辺ガードリング４を選択的に形成し、更にウェル領域３に第１導電型のソース領域５を選択的に形成する。これらの領域が選択的に形成されるようにイオン注入する領域をパターニングするためには、例えば下記に示す工程のように、ドリフト領域２上方に形成したマスク材を使用する。   Next, as shown in FIG. 4, the second conductivity type well region 3 and the peripheral guard ring 4 are selectively formed in the drift region 2 by ion implantation, and the first conductivity type source region 5 is further formed in the well region 3. Are selectively formed. In order to pattern the ion-implanted region so that these regions are selectively formed, a mask material formed above the drift region 2 is used, for example, as shown in the following steps.

マスク材には、シリコン酸化膜などが用いらる。また、マスク材の堆積方法としては、熱化学気相成長（ＣＶＤ）法やプラズマＣＶＤ法などが採用可能である。堆積されたマスク材上に形成されたフォトレジスト膜をフォトリソグラフィ技術を用いてパターニングし、このフォトレジスト膜をエッチングマスクとしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチング法や、反応性イオンエッチングなどのドライエッチング法が使用される。以上により、イオン注入される領域に開口部を有するようにマスク材がパターニングされる。その後、フォトレジスト膜を酸素プラズマや硫酸などを用いて除去する。   A silicon oxide film or the like is used as the mask material. As a method for depositing the mask material, a thermal chemical vapor deposition (CVD) method, a plasma CVD method, or the like can be employed. The photoresist film formed on the deposited mask material is patterned using a photolithography technique, and the mask material is etched using the photoresist film as an etching mask. As an etching method, a wet etching method using hydrofluoric acid or a dry etching method such as reactive ion etching is used. As described above, the mask material is patterned so as to have the opening in the ion-implanted region. Thereafter, the photoresist film is removed using oxygen plasma or sulfuric acid.

次いで、パターニングされたマスク材をマスクにして、第２導電型不純物又は第１導電型不純物をそれぞれイオン注入し、所定の位置に第２導電型のウェル領域３や周辺ガードリング４、第１導電型のソース領域５をそれぞれ形成する。第２導電型不純物としては、アルミニウム（Ａｌ）やボロン（Ｂ）などが用いられる。第１導電型不純物としては、砒素（Ａｓ）や窒素（Ｎ）などが用いられる。なお、半導体基体１の基体温度を６００℃程度に加熱して状態でイオン注入することにより、イオン注入領域に結晶欠陥が生じるのを抑制することができる。   Next, using the patterned mask material as a mask, the second conductivity type impurity or the first conductivity type impurity is ion-implanted, respectively, and the second conductivity type well region 3, the peripheral guard ring 4, and the first conductivity type are formed at predetermined positions. A mold source region 5 is formed respectively. Aluminum (Al), boron (B), or the like is used as the second conductivity type impurity. Arsenic (As), nitrogen (N), or the like is used as the first conductivity type impurity. In addition, by performing ion implantation in a state where the substrate temperature of the semiconductor substrate 1 is heated to about 600 ° C., it is possible to suppress the occurrence of crystal defects in the ion implantation region.

イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。次いで、イオン注入した不純物を熱処理によって活性化する。熱処理温度は例えば１７００℃程度である。好適には、アルゴン（Ａｒ）雰囲気中や窒素雰囲気中で熱処理が行われる。以上により、ウェル領域３、周辺ガードリング４及びソース領域５が形成される。   After the ion implantation, the mask material is removed by wet etching using, for example, hydrofluoric acid. Next, the ion-implanted impurities are activated by heat treatment. The heat treatment temperature is about 1700 ° C., for example. Preferably, the heat treatment is performed in an argon (Ar) atmosphere or a nitrogen atmosphere. Thus, the well region 3, the peripheral guard ring 4 and the source region 5 are formed.

次に、図５に示すように、ソース領域５とウェル領域３を貫通し、底部がドリフト領域２に達する溝６を、セル領域２１０に形成する。例えば、先ずドリフト領域２の上方に図示を省略するエッチング用マスクを形成する。エッチング用マスクの材料として絶縁膜などが使用され、溝６を形成する領域に開口部が形成されるようにエッチング用マスクはパターニングされている。そして、エッチング用マスクをマスクにしてソース領域５、ウェル領域３及びドリフト領域２の一部をエッチング除去し、溝６を形成する。溝６の形成には、ドライエッチング法が採用可能である。図５に示すように、溝６の深さはウェル領域３の深さよりも深くなければならない。   Next, as shown in FIG. 5, a trench 6 that penetrates the source region 5 and the well region 3 and whose bottom reaches the drift region 2 is formed in the cell region 210. For example, an etching mask (not shown) is first formed above the drift region 2. An insulating film or the like is used as a material for the etching mask, and the etching mask is patterned so that an opening is formed in a region where the groove 6 is to be formed. Then, using the etching mask as a mask, a part of the source region 5, well region 3 and drift region 2 is removed by etching to form a groove 6. For the formation of the groove 6, a dry etching method can be employed. As shown in FIG. 5, the depth of the groove 6 must be deeper than the depth of the well region 3.

次いで、図６に示すように、全面にゲート絶縁膜７を形成する。このとき、溝６の底面及び側面にもゲート絶縁膜が形成される。ゲート絶縁膜７には酸化膜などが使用され、膜厚は例えば１０ｎｍ〜１００ｎｍ程度である。   Next, as shown in FIG. 6, a gate insulating film 7 is formed on the entire surface. At this time, a gate insulating film is also formed on the bottom and side surfaces of the trench 6. An oxide film or the like is used for the gate insulating film 7, and the film thickness is, for example, about 10 nm to 100 nm.

次に、図７に示すように、溝６を埋め込むようにして、ゲート絶縁膜７上に第１導電型（Ｎ型）不純物がドープされた第１半導体膜８０を成長させる。第１導電型不純物は砒素やリン（Ｐ）などが用いられる。第１半導体膜８０の成長方法としては、公知の低圧ＣＶＤ法などが用いられる。そして、図８に示すように、溝６内部にのみ第１半導体膜８０が残るように、第１半導体膜８０の上部をエッチング除去する。その後、第１半導体膜８０中の第１導電型不純物を活性化することにより、ゲート電極８が形成される。   Next, as shown in FIG. 7, a first semiconductor film 80 doped with a first conductivity type (N-type) impurity is grown on the gate insulating film 7 so as to fill the trench 6. Arsenic, phosphorus (P), or the like is used as the first conductivity type impurity. As a method for growing the first semiconductor film 80, a known low-pressure CVD method or the like is used. Then, as shown in FIG. 8, the upper portion of the first semiconductor film 80 is removed by etching so that the first semiconductor film 80 remains only in the trench 6. Thereafter, the first conductivity type impurity in the first semiconductor film 80 is activated to form the gate electrode 8.

次に、図９に示すように、全面に層間絶縁膜９を形成する。そして、ヘテロ接合ダイオードが形成される領域のゲート絶縁膜７と層間絶縁膜９をドライエッチングにより除去し、図１０に示すように、ヘテロ接合ダイオード形成用の溝１０を形成する。この溝１０を埋め込んで、図１１に示すようにアノード電極１１が形成される。例えば、第２導電型（Ｐ型）不純物がドープされた第２半導体膜を形成した後、この第２半導体膜中の第２導電型不純物を活性化してアノード電極１１を形成する。   Next, as shown in FIG. 9, an interlayer insulating film 9 is formed on the entire surface. Then, the gate insulating film 7 and the interlayer insulating film 9 in a region where the heterojunction diode is to be formed are removed by dry etching to form a groove 10 for forming the heterojunction diode as shown in FIG. The groove 10 is buried to form the anode electrode 11 as shown in FIG. For example, after forming a second semiconductor film doped with a second conductivity type (P-type) impurity, the second conductivity type impurity in the second semiconductor film is activated to form the anode electrode 11.

その後、ソース電極１３がソース領域５と接する部分のゲート絶縁膜７と層間絶縁膜９をドライエッチングにより除去し、図１２に示すように、溝１２を形成する。この溝１２を埋め込むようにして、図１３に示すように、ゲート電極８の周囲でソース領域５に接続するソース電極１３がセル領域２１０内に形成される。更に、半導体基体１の第２の主面１０２上に、アノード電極１１と共に外周領域２２０においてヘテロ接合ダイオードを構成するカソード電極を兼ねるドレイン電極１４が形成される。以上により、半導体装置１００が完成する。   Thereafter, the gate insulating film 7 and the interlayer insulating film 9 where the source electrode 13 is in contact with the source region 5 are removed by dry etching to form the trench 12 as shown in FIG. As shown in FIG. 13, the source electrode 13 connected to the source region 5 around the gate electrode 8 is formed in the cell region 210 so as to fill the groove 12. Further, on the second main surface 102 of the semiconductor substrate 1, the drain electrode 14 that also serves as a cathode electrode that forms a heterojunction diode in the outer peripheral region 220 together with the anode electrode 11 is formed. Thus, the semiconductor device 100 is completed.

上記のような本発明の第１の実施形態に係る半導体装置１００の製造方法によれば、ＭＯＳトランジスタが形成されるセル領域２１０とヘテロ接合ダイオードが形成される外周領域２２０とを分離することにより、半導体素子に流れる電流による発熱の集中の抑制を可能にした半導体装置１００を提供することができる。   According to the method of manufacturing the semiconductor device 100 according to the first embodiment of the present invention as described above, by separating the cell region 210 in which the MOS transistor is formed from the outer peripheral region 220 in which the heterojunction diode is formed. It is possible to provide the semiconductor device 100 that can suppress the concentration of heat generation due to the current flowing through the semiconductor element.

（第２の実施形態）
図１４に、本発明の第２の実施形態に係る半導体装置１００を示す。図１４に示した半導体装置１００は、アノード電極１１の底部がウェル領域３の底面の位置よりも深い位置でドリフト領域２に接している。つまり、図１に示した半導体装置１００のアノード電極１１よりも、図１４に示した半導体装置１００の方が膜厚が厚い。更に、図１４に示した半導体装置１００では、アノード電極１１の底部の両端部を覆うようにして、周辺ガードリング４が配置されている。つまり、図１に示した半導体装置１００では、アノード電極１１の底部において半導体基体１の外縁側の端部にのみ周辺ガードリング４が配置されているのに対し、図１４に示した半導体装置１００では、アノード電極１１の底部のセル領域２１０に近い側の端部にも周辺ガードリング４が配置されている。 (Second Embodiment)
FIG. 14 shows a semiconductor device 100 according to the second embodiment of the present invention. In the semiconductor device 100 shown in FIG. 14, the bottom of the anode electrode 11 is in contact with the drift region 2 at a position deeper than the position of the bottom surface of the well region 3. That is, the thickness of the semiconductor device 100 shown in FIG. 14 is larger than that of the anode 11 of the semiconductor device 100 shown in FIG. Further, in the semiconductor device 100 shown in FIG. 14, the peripheral guard ring 4 is disposed so as to cover both end portions of the bottom portion of the anode electrode 11. That is, in the semiconductor device 100 shown in FIG. 1, the peripheral guard ring 4 is disposed only at the outer edge side end of the semiconductor substrate 1 at the bottom of the anode electrode 11, whereas the semiconductor device 100 shown in FIG. Then, the peripheral guard ring 4 is also arranged at the end of the anode electrode 11 on the side close to the cell region 210.

このため、図１４に示した半導体装置１００では、ＭＯＳトランジスタの外側の端部に周辺ガードリング４が接近する。その結果、ＭＯＳトランジスタの外部の端部における電界を、より効果的に緩和することができる。   Therefore, in the semiconductor device 100 shown in FIG. 14, the peripheral guard ring 4 approaches the outer end of the MOS transistor. As a result, the electric field at the external end of the MOS transistor can be more effectively reduced.

その他の構成については、図１に示す第１の実施形態と同様であり、重複した記載を省略する。   About another structure, it is the same as that of 1st Embodiment shown in FIG. 1, and the overlapping description is abbreviate | omitted.

図１４に示した半導体装置１００を製造するためには、周辺ガードリング４を深く形成し、アノード電極１１を埋め込むヘテロ接合ダイオード形成用の溝１０を図１０に示した場合よりも深く形成すればよい。   In order to manufacture the semiconductor device 100 shown in FIG. 14, the peripheral guard ring 4 is formed deeply, and the heterojunction diode forming groove 10 for embedding the anode electrode 11 is formed deeper than the case shown in FIG. Good.

上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention has been described according to the first and second embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art. That is, it goes without saying that the present invention includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

本発明の半導体装置及び半導体装置の製造方法は、トランジスタとダイオードが同一半導体基板に形成される半導体装置を製造する製造業を含む電子機器産業に利用可能である。   The semiconductor device and the semiconductor device manufacturing method of the present invention can be used in the electronic equipment industry including the manufacturing industry for manufacturing a semiconductor device in which a transistor and a diode are formed on the same semiconductor substrate.

１…半導体基体
２…ドリフト領域
３…ウェル領域
４…周辺ガードリング
５…ソース領域
６…溝
７…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１１…アノード電極
１３…ソース電極
１４…ドレイン電極
１５…ゲートパッド
１６…ソースパッド
１００…半導体装置
１０１…第１の主面
１０２…第２の主面
２１０…セル領域
２２０…外周領域 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... Drift region 3 ... Well region 4 ... Peripheral guard ring 5 ... Source region 6 ... Groove 7 ... Gate insulating film 8 ... Gate electrode 9 ... Interlayer insulating film 11 ... Anode electrode 13 ... Source electrode 14 ... Drain electrode DESCRIPTION OF SYMBOLS 15 ... Gate pad 16 ... Source pad 100 ... Semiconductor device 101 ... 1st main surface 102 ... 2nd main surface 210 ... Cell area | region 220 ... Outer periphery area | region

Claims (5)

半導体基体と、
前記半導体基体上に配置された第１導電型のドリフト領域と、
前記ドリフト領域の上部の一部に埋め込まれた第２導電型のウェル領域と、
前記ウェル領域の上部の一部に埋め込まれた第１導電型のソース領域と、
前記ソース領域と前記ウェル領域を貫通し、底部が前記ドリフト領域に達する溝の内壁に配置されたゲート絶縁膜と、
前記溝の内部に埋め込まれたゲート電極と、
前記ゲート電極の周囲で前記ソース領域と電気的に接続するソース電極と、
前記半導体基体上に配置され、前記半導体基体を介して前記ドリフト領域と電気的に接続するドレイン電極と、
前記ゲート電極及び前記ソース電極が配置された領域として定義されるセル領域の周囲において前記ドリフト領域上に配置され、前記ドリフト領域との間でヘテロ接合を形成するアノード電極と
を備えることを特徴とする半導体装置。 A semiconductor substrate;
A first conductivity type drift region disposed on the semiconductor substrate;
A second conductivity type well region embedded in a part of the upper portion of the drift region;
A source region of a first conductivity type embedded in a part of the upper portion of the well region;
A gate insulating film disposed on the inner wall of the trench that penetrates the source region and the well region and has a bottom reaching the drift region;
A gate electrode embedded in the trench;
A source electrode electrically connected to the source region around the gate electrode;
A drain electrode disposed on the semiconductor substrate and electrically connected to the drift region via the semiconductor substrate;
An anode electrode disposed on the drift region around a cell region defined as a region in which the gate electrode and the source electrode are disposed, and forming a heterojunction with the drift region. Semiconductor device. 前記半導体基体の外縁部に沿って、前記ドリフト領域の上部の一部に埋め込まれた環状の周辺ガードリングを更に備えることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, further comprising an annular peripheral guard ring embedded in a part of an upper portion of the drift region along an outer edge portion of the semiconductor substrate. 前記アノード電極が前記周辺ガードリングに接していることを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the anode electrode is in contact with the peripheral guard ring. 前記アノード電極の底部の前記セル領域に近い側の端部に前記周辺ガードリングが配置されていることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the peripheral guard ring is disposed at an end portion of the bottom portion of the anode electrode close to the cell region. 半導体基体の第１の主面上に第１導電型のドリフト領域を形成するステップと、
イオン注入により、前記ドリフト領域の上部の一部に第２導電型のウェル領域を選択的に形成するステップと、
イオン注入により、前記ウェル領域の上部の一部に第１導電型のソース領域を選択的に形成するステップと、
前記ソース領域と前記ウェル領域を貫通し、底部が前記ドリフト領域に達する溝を形成するステップと、
前記溝の内面にゲート絶縁膜を形成するステップと、
前記溝を埋め込んで第１導電型のゲート電極を形成するステップと、
前記ゲート電極の周囲で前記ソース領域上にソース電極を形成するステップと、
前記ゲート電極及び前記ソース電極が配置された領域として定義されるセル領域の周囲において、底部が前記ドリフト領域に達し、前記ドリフト領域との間でヘテロ接合を形成するアノード電極を形成するステップと、
前記半導体基体の前記第１の主面に対向する第２の主面上に、前記アノード電極と共にヘテロ接合ダイオードを構成するカソード電極を兼ねるドレイン電極を形成するステップと
を含むことを特徴とする半導体装置の製造方法。 Forming a drift region of a first conductivity type on a first main surface of a semiconductor substrate;
Selectively forming a second conductivity type well region in a portion of the upper portion of the drift region by ion implantation;
Selectively forming a source region of a first conductivity type in a portion of the upper portion of the well region by ion implantation;
Forming a trench that penetrates the source region and the well region and has a bottom reaching the drift region;
Forming a gate insulating film on the inner surface of the groove;
Forming a first conductivity type gate electrode by filling the trench;
Forming a source electrode on the source region around the gate electrode;
Forming an anode electrode having a bottom reaching the drift region and forming a heterojunction with the drift region around a cell region defined as a region where the gate electrode and the source electrode are disposed;
Forming a drain electrode that also serves as a cathode electrode that constitutes a heterojunction diode together with the anode electrode on a second main surface opposite to the first main surface of the semiconductor substrate. Device manufacturing method.
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