JP6039179B2 - センサスタックおよび検出器アレイの形成方法、検出器アレイ - Google Patents
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Description
但し、cは隙間の高さ102であり、wはセンサスタックの幅104である。
12〜26 タイル状配列が可能な平面型検出器アレイを形成するための各ステップ
30 タイル状配列が可能な平面型検出器アレイ
32 センサスタック
34 平行光線源
40 円弧形検出器アレイ
42 センサスタック
44 円弧形CT源
50 センサスタック
52 センサ要素
54 集積回路
56 インターポーザ素子
58 隙間空間
60 基板
62 ワイヤボンド
64 スペーサ素子
70 楔形インターポーザ素子を有するセンサスタックをタイル状に配列することにより形成される、タイル状配列が可能な平面型検出器アレイ
72 基板
74 ワイヤボンド
80 楔形インターポーザ素子
82 接点パッド
84 楔形インターポーザ素子の第1の面
86 接点パッド
88 楔形インターポーザ素子の第2の面
90 スルービア
92 水平方向ルーティング層
94 水平方向ルーティングパターン
100 楔角度を計算する方法の概略図
102 隙間高さ
104 センサスタックの幅
106 楔角度
110 階段状センサスタックをタイル状に配列することにより形成される、タイル状配列が可能な平面型検出器アレイ
112 基板
114 第1の複数の階段状センサスタック
116 第1の複数の階段状センサスタック
118 第2の複数の階段状センサスタック
120 スペーサ素子
122 隙間空間
124 ワイヤボンド
132 センサ素子
134 集積回路
136 インターポーザ素子
138 隙間空間
140 ワイヤボンド
142 スペーサ素子
152 センサ素子
154 集積回路
156 インターポーザ素子
158 隙間空間
160 ワイヤボンド
172 センサ素子
174 集積回路
176 スペーサ素子
178 隙間空間
180 ワイヤボンド
190 イメージングシステム
192 源
194 コリメータ
196 放射ストリーム
198 患者
200 放射の一部分
202 検出器
204 システム制御装置
206 回転サブシステム
208 直線的位置決めサブシステム
210 X線制御装置
212 モータ制御装置
214 データ取得システム
216 コンピュータ
218 メモリ
220 オペレータワークステーション
222 ディスプレイ
224 プリンタ
226 医療用画像情報システム
228 リモートシステム
230 CTスキャンシステム
232 フレーム
234 ガントリ
236 開口部
238 患者テーブル
240 焦点
242 イメージスライス
244 特徴
Claims (9)
- センサスタックを形成する方法であって、
第1の面及び第2の面を有する基板を設けるステップと、
第1の面及び第2の面を有する集積回路を、前記基板の前記第1の面に配置するステップであって、前記集積回路は、前記集積回路の前記第1の面に配置された第1の複数の接点パッドを備える、ステップと、
複数のセンサ素子を有するセンサアレイを設けるステップであって、前記センサ素子のそれぞれは、第1の面及び第2の面を有し、前記センサアレイは、前記センサアレイの第2の面に配置された第2の複数の接点パッドを備える、ステップと、
前記集積回路の前記第2の面が前記基板の前記第1の面に対して傾斜するように、前記集積回路の前記第2の面と前記基板との間にスペーサ素子を配置するステップと、
1つ以上の楔形のインターポーザ素子と、前記インターポーザ素子を貫通して配置された1つ以上のスルービアとを有するインターポーザを、前記センサアレイの前記1つ以上のセンサ素子と前記集積回路との間に配置して、前記センサアレイを前記集積回路の前記第1の面から持ち上げ、前記1つ以上のセンサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるようにするステップであって、前記インターポーザは、前記センサアレイの前記各センサ素子の前記第2の面を前記集積回路の前記第1の面と結合するように構成されている、ステップと、
前記集積回路の前記第1の面の前記第1の複数の接点パッドを、前記センサアレイの前記第2の面の前記第2の複数の接点パッドと動作可能に結合して、タイル状配列が可能なセンサスタックを形成するステップと、
を含む方法。 - タイル状配列が可能な検出器アレイを形成する方法であって、
タイル状配列が可能なセンサスタックを形成するステップであって、
第1の面及び第2の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第2の面に配置された第1の複数の接点パッドを備える、ステップと、
第1の面及び第2の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子と前記集積回路との間に楔形のインターポーザ素子を配置するステップであって、前記インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第1の面から持ち上げるように構成され、前記インターポーザ素子は、前記インターポーザ素子を貫通して配置されたスルービアを備え、前記インターポーザ素子は、前記センサ素子の前記第2の面を前記集積回路の前記第1の面と動作可能に結合するように構成されている、ステップと、
前記センサ素子の前記第2の面の前記第1の複数の接点パッドを前記集積回路の前記第1の面の第2の複数の接点パッドと動作可能に結合して、タイル状配列が可能な前記センサスタックを形成するステップと、
を含むステップと、
基板の第1の面に、複数のタイル状配列が可能なセンサスタックをタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、
を含む方法。 - タイル状配列が可能な検出器アレイを形成する方法であって、
第1の複数の、タイル状配列が可能な階段状センサスタックを形成するステップであって、
第1の面及び第2の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第2の面に配置された第1の複数の接点パッドを備える、ステップと、
第1の面及び第2の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子と前記集積回路との間に階段状のインターポーザ素子を配置するステップであって、前記インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第1の面から持ち上げるように構成され、前記インターポーザ素子は、前記インターポーザ素子を貫通して配置されたスルービアを備え、前記インターポーザ素子は、前記センサ素子の前記第2の面を前記集積回路の前記第1の面と動作可能に結合するように構成されている、ステップと、
前記センサ素子の前記第2の面の前記第1の複数の接点パッドを前記集積回路の前記第1の面の第2の複数の接点パッドと動作可能に結合して、前記第1の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、
を含むステップと、
第2の複数のセンサスタックを形成するステップであって、
第1の面及び第2の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第2の面に配置された第1の複数の接点パッドを備える、ステップと、
第1の面及び第2の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子の前記第2の面の前記第1の複数の接点パッドを前記集積回路の前記第1の面の第2の複数の接点パッドと動作可能に結合して、前記第2の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、
を含むステップと、
前記第1の複数の、タイル状配列が可能な階段状センサスタック及び前記第2の複数の、タイル状配列が可能な階段状センサスタックを、基板の第1の面にタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、
を含む方法。 - 前記インターポーザ素子の第1の面は、長方形の形状を有する、請求項1乃至3のいずれかに記載の方法。
- 前記センサアレイの前記1つ以上のセンサ素子を、前記集積回路の領域の一部分の上に配置するステップと、
を含む、請求項1に記載の方法。 - 前記センサスタックによりコンピュータ断層撮影(CT)イメージングシステムで使用するように構成された検出器アレイを作成するステップを含む、請求項1乃至5のいずれかに記載の方法。
- 検出器アレイ(30、40、70、110)であって、
第1の面及び第2の面を有する基板(72)と、
平面型検出器アレイを形成するために前記基板(72)の前記第1の面に配列された、複数のタイル状配列が可能なセンサスタック(32、42、50)と、を備え、前記複数のタイル状配列が可能なセンサスタック(32、42、50)のそれぞれは、
第1の面及び第2の面を有するセンサ素子(52)であって、前記センサ素子(52)の前記第2の面に配置された第1の複数の接点パッド(82)を備える、センサ素子(52)と、
第1の面及び第2の面を有する集積回路(54)と、
前記集積回路の前記第2の面が前記基板の前記第1の面に対して傾斜するように、前記集積回路の前記第2の面と前記基板との間に配置されるスペーサ素子と、
自身を貫通して配置された1つ以上のスルービア(90)を有する、楔形のインターポーザ素子(56)であって、前記インターポーザ素子(56)は、前記センサ素子(52)と前記集積回路(54)との間に配置され、前記センサ素子(52)を前記集積回路(54)の前記第1の面から持ち上げ、前記センサ素子(52)から成る平面が検出器アレイ法線に対して局所的に垂直であるようにするように構成され、前記インターポーザ素子(56)は、前記センサ素子(52)の前記第2の面を前記集積回路(54)の前記第1の面と動作可能に結合するように構成されている、インターポーザ素子(56)と、を備え、
前記センサ素子(52)の前記第2の面の前記第1の複数の接点パッド(82)を、前記集積回路(54)の前記第1の面の第2の複数の接点パッド(86)と動作可能に結合することにより、タイル状配列が可能な前記センサスタック(50)が形成される、
検出器アレイ(30、40、70、110)。 - 前記インターポーザ素子(56)は、
1つ以上のルーティング層(92)、1つ以上のルーティングパターン、又は前記1つ以上のルーティング層及び前記1つ以上のルーティングパターンの両方と、
前記インターポーザ素子の第1の面に配置された上面接点パッド、及び前記インターポーザ素子の第2の面に配置された底面接点パッドと、
を更に備える、請求項7に記載の検出器アレイ(30、40、70、110)。 - 前記集積回路を他の電子回路と動作可能に結合するワイヤボンド又はフレキシブル相互接続を備え、
前記基板(72)と前記集積回路との間に隙間空間が形成され、
該隙間空間に前記ワイヤボンド又はフレキシブル相互接続部が配置される、請求項7または8に記載の検出器アレイ(30、40、70、110)。
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