JP6038106B2 - ブリーダ回路 - Google Patents

Description

本発明は、フェーズカットディマー及び発光ダイオード回路の複合のためのブリーダ回路に関する。本発明は、また、前記ブリーダ回路を有する発光ダイオード回路、前記ブリーダ回路を有するフェーズカットディマー、並びに前記ブリーダ回路とともに、発光ダイオード回路及び／又はフェーズカットディマー及び／又はフェーズカットディマーのための安定化負荷を有する装置に関する。前記発光ダイオード回路の例は、種類は何であれ１又はそれ以上の発光ダイオードを有する回路である。前記装置の例は、ランプ、ディマー及び安定化負荷である。

先行技術のブリーダ回路は、抵抗等の受動素子を発光ダイオード回路と並列に接続することによって、発光ダイオード回路の調光を実行しながらフェーズカット（phase cutting）ディマーの性能を改善する。そのような受動素子は、比較的少ないオプションしか提供しない。

米国特許出願公開第２００７／０１８２３３８（Ａ１）号明細書（特許文献１）は、ソリッドステートライティングの輝度レベルを変調する電流レギュレータを開示する。米国特許出願公開第２００７／０１８２３４７（Ａ１）号明細書（特許文献２）は、ソリッドステートライティングの電流レギュレーションのためのインピーダンスマッチング回路を開示する。米国特許出願公開第２００６／０１９２５０２（Ａ１）号明細書（特許文献３）は、ＬＥＤ用のディマー回路を開示する。

米国特許出願公開第２００７／０１８２３３８（Ａ１）号明細書 米国特許出願公開第２００７／０１８２３４７（Ａ１）号明細書 米国特許出願公開第２００６／０１９２５０２（Ａ１）号明細書

本発明の目標は、フェーズカットディマー及び発光ダイオード回路の複合のための改善されたブリーダ回路であって、比較的多くのオプションを提供するブリーダ回路を提供すること、該ブリーダ回路を有する改善された発光ダイオード回路を提供すること、該ブリーダ回路を有する改善されたフェーズカットディマーを提供すること、並びに該ブリーダ回路とともに、発光ダイオード回路及び／又はフェーズカットディマー及び／又はフェーズカットディマーのための安定化負荷を有する改善された装置を提供することである。

本発明の第１の態様に従って、ブリーダ回路はフェーズカットディマー及び発光ダイオード回路の複合のために提供され、前記ブリーダ回路は、該ブリーダ回路を流れる電流を制限する電流制限回路と、前記発光ダイオード回路を流れる電流から得られる情報を用いて前記電流制限回路を制御する制御回路とを有するアクティブ回路を有する。

前記ブリーダ回路においてアクティブ回路を使用したことによって、前記ブリーダ回路は、比較的多くのオプションを提供することができる。

ブリーダ回路は、概して、発光ダイオード回路が最低閾電圧値を有し、より小さい電圧値を有する電圧が供給される限りは、前記発光ダイオード回路は電流を引き込まないという事実により、必要とされる。同時に、しかしながら、フェーズカットディマーは、安定に動作して入力電圧の位相及び／又は零交差を検出するように動作することができるよう最低電流を必要とする。更に、幾つかのタイプのディマーはオフモードにおいてさえ最低電流を必要とし、一方、ランプでの電圧はゼロに近い。

前記電流制限回路は、前記ブリーダ回路を流れる電流が低減された値に制限されることを可能にする。該低減された値は、前記ブリーダ回路の電力消費を減らすよう、特定のフェーズカットディマーのために手動で選択されてよく、あるいは、特定の状況の検出に応答して自動的に選択されてよい。電力消費の削減は、現在では重要であり、多大の利益を構成する。

前記発光ダイオード回路を流れる電流から得られる情報は、前記電流制限回路を制御するために有利に使用されてよい。

実施形態に従って、前記ブリーダ回路は、前記制御回路が前記電流制限回路の入力部及び出力部に接続されることによって、定義される。

実施形態に従って、前記ブリーダ回路は、前記電流制限回路が、第１の抵抗及び電圧基準素子を有する第１の直列接続と、第２の抵抗及びトランジスタを有する第２の直列接続との並列接続を有し、前記トランジスタの制御電極が、前記第１の抵抗と前記電圧基準素子との間の、前記電流制限回路の入力部である相互接続に接続され、前記第２の抵抗と前記トランジスタとの間の更なる相互接続が、前記電流制限回路の出力部であることによって、定義される。これは、実現するのが容易である簡単且つ低コストの実施形態である。前記電圧基準素子はツェナーダイオードであってよく、前記トランジスタは如何なる種類のトランジスタであってもよい。

実施形態に従って、前記ブリーダ回路は、前記アクティブ回路が検出結果に応答して前記電流制限回路をアクティブ又は非アクティブにする電圧検出回路を更に有することによって、定義される。前記電圧検出回路は、前記ブリーダ回路及び／又は前記発光ダイオード回路に供給される電圧の電圧値を検出し、この電圧値に依存して前記電流制限回路をアクティブ又は非アクティブにする。前記発光ダイオード回路は、閾値よりも高い当該発光ダイオード回路へ供給される電圧の電圧値のための電流しか引き込まない。ゆえに、前記ブリーダ回路は、この閾値に達するまでしか更なる電流を導入する必要がない。このようにして、前記ブリーダ回路の電力消費は更に削減され、このことは現在では重要であり、多大な利益を構成する。

実施形態に従って、前記ブリーダ回路は、前記電圧検出回路が、第３の抵抗及び第４の抵抗の第３の直列接続と、更なるトランジスタとを有し、前記更なるトランジスタの制御電極が、前記第３の抵抗と前記第４の抵抗との間の相互接続に接続され、前記更なるトランジスタの主電極が、前記電流制限回路の入力部に接続されることによって、定義される。これは、実現するのが容易である簡単且つ低コストの実施形態である。前記更なるトランジスタは、如何なる種類のトランジスタであってもよい。前記電流制限回路の入力は、例えば、前記第１の抵抗と前記電圧基準素子との間の相互接続である。

実施形態に従って、前記ブリーダ回路は、前記アクティブ回路が、前記電流制限回路を制御するマイクロプロセッサ回路のような制御回路を更に有することによって、定義される。前記マイクロプロセッサ回路のような制御回路は、前記電圧検出回路のより進歩した形態であり、より多くのオプションを提供することができる。

実施形態に従って、前記ブリーダ回路は、前記発光ダイオード回路を流れる電流から得られる前記情報が、当該電流の大きさ及び／又は当該電流の開始時点若しくは終了時点を含み、前記電流制限回路の制御には、前記ブリーダ回路を流れる電流の値低下の適応且つ／あるいは前記電流制限回路及び／又は前記アクティブ回路の作動若しくは非作動が含まれることによって、定義される。前記発光ダイオード回路を流れる電流から得られる前記情報、例えば、当該電流の大きさ及び／又は当該電流の開始時点若しくは終了時点は、前記電流制限回路の制御、例えば、前記ブリーダ回路を流れる電流の値低下の適応且つ／あるいは前記電流制限回路及び／又は前記アクティブ回路の作動若しくは非作動のために有利に使用されてよい。

実施形態に従って、前記ブリーダ回路は、前記発光ダイオード回路が逆並列な発光ダイオードを有し、前記ブリーダ回路が、前記発光ダイオード回路に給電する交流電圧である第１の電圧を、前記アクティブ回路に給電する直流電圧に変換する整流器を更に有することによって、定義される。前記整流器は、１つのダイオード又はダイオードブリッジにおける２つのダイオード若しくは４つのダイオードを有してよい。逆並列な発光ダイオードは、逆並列な発光ダイオードの１又はそれ以上の対を有してよく、発光ダイオードの２又はそれ以上の逆並列を有してよく、発光ダイオードの他の逆並列複合を有してよい。

実施形態に従って、前記ブリーダ回路は、前記発光ダイオード回路が直列及び／又は並列な発光ダイオードを有し、前記ブリーダ回路が、交流電圧である第１の電圧を、前記発光ダイオード回路及び前記アクティブ回路に給電する直流電圧に変換する整流器を更に有することによって、定義される。これは、前記整流器が２つの機能を有し、前記発光ダイオード回路及び前記アクティブ回路の両方に給電するために使用されるという事実により、有効な実施形態である。直列及び／又は並列な発光ダイオードは、直列な発光ダイオードを有してよく、並列な発光ダイオードを有してよく、発光ダイオードの他の直列及び／又は並列な複合を有してよい。

実施形態に従って、前記ブリーダ回路は、前記制御回路が第５の抵抗と前記直列及び／又は並列な発光ダイオードとの間の相互接続に接続されることによって、定義される。前記第５の抵抗を介して、前記情報、例えば、当該電流の大きさ及び／又は当該電流の開始時点若しくは終了時点は、前記電流制限回路の制御、例えば、前記ブリーダ回路を流れる電流の値低下の適応且つ／あるいは前記電流制限回路及び／又は前記アクティブ回路の作動若しくは非作動のために、容易に得られる。

実施形態に従って、前記ブリーダ回路は、前記制御回路が、前記発光ダイオード回路の少なくとも一部を更に接続するために、前記直列及び／又は並列な発光ダイオードのうち２又はそれ以上の間の相互接続に更に接続されることによって、定義される。この制御は、例えば、発光ダイオードの直列接続の最低閾電圧値を下げるよう時間インターバルの間に該直列接続の１又はそれ以上の発光ダイオードを短絡することを含む。その場合に、この直列接続の他の発光ダイオードは、より長い時間電流を引き込むことができ、次いで、前記ブリーダ回路は、より短い時間機能することができる。これは、前記ブリーダ回路の電力消費を減らす。

実施形態に従って、前記ブリーダ回路は、前記アクティブ回路が検出結果に応答して前記ブリーダ回路をアクティブ又は非アクティブにするディマー検出回路を有することによって、定義される。望ましくは、そのような検出回路は、また、複数のタイプのディマーを区別することができ、異なる時間インターバルごとに異なる値のブリーダ電流を選択することができる。ディマーの種類（いわゆる、「前縁（leading edge）」又は「後縁（trailing edge）」ディマー）に依存して、サイクルの一部の間前記ブリーダ回路を非アクティブにすること、例えば、電圧半周期の第１部分のみ電流を有することも有用でありうる。このようにして、前記ブリーダ回路の電力消費は更に削減され、このことは現在では重要であり、多大な利益を構成する。

本発明の第２の態様に従って、発光ダイオード回路は、上記のブリーダ回路を有するよう提供される。

本発明の第３の態様に従って、フェーズカットディマーは、上記のブリーダ回路を有するよう提供される。

本発明の第４の態様に従って、装置は、上記のブリーダ回路を有し、且つ、発光ダイオード及び／又はフェーズカットディマー及び／又はフェーズカットディマーのための安定化負荷を更に有するよう提供される。

発光ダイオード回路及びフェーズカットディマー並びに装置の実施形態は、上記のブリーダ回路の実施形態に対応する。

受動素子は比較的少ないオプションしか提供しないということが分かっている。基本的な考えは、能動素子が比較的多くのオプションを提供すること、電流制限回路がブリーダ回路を流れる電流を制限するために使用されるべきであること、及び制御回路が反抗ダイオード回路を流れる電流から得られる情報を用いて電流制限回路を制御するために使用されるべきことである。

フェーズカットディマー及び発光ダイオード回路の複合のための改善されたブリーダ回路であって、比較的多くのオプションを提供するブリーダ回路を提供するとの問題が、解消された。更なる利点は、ブリーダ回路の電力消費の削減、並びに、簡単な且つ低コスト且つ有効である容易に実現可能な実施形態である。

本発明の上記の及び他の態様は、以下で記載される実施形態から明らかであり、それらを算用して説明される。

第１の構成におけるフェーズカットディマー、ブリーダ回路及び発光ダイオード回路を示す。 ブリーダ回路の第１の実施形態を示す。 第２の構成におけるフェーズカットディマー、ブリーダ回路及び発光ダイオード回路を示す。 ブリーダ回路の第２の実施形態を示す。 ブリーダ回路を有する発光ダイオード回路の第１の実施形態を示す。 ブリーダ回路を有する発光ダイオード回路の第２の実施形態を示す。 ブリーダ回路を有するフェーズカットディマーを示す。 フェーズカットディマー、ブリーダ回路及び発光ダイオード回路を有する装置を示す。

図１において、フェーズカットディマー２、ブリーダ回路１及び発光ダイオード回路３は、第１の構成において示されている。フェーズカットディマー２の２つの入力端子は、（主）電源（図示せず。）に結合されるべきであり、フェーズカットディマー２の２つの出力端子は、ブリーダ回路１の２つの入力端子へ、及び場合により任意の抵抗９１を介して発光ダイオード回路３の２つの入力端子へ結合されるべきである。この第１の構成においては、発光ダイオード回路３は、例えば、逆並列な発光ダイオード３１及び３２を有する。

更なる発光ダイオード及び発光ダイオードの他の組み合わせは、除外されるべきではない。任意の抵抗９１は、代替的に、発光ダイオード回路３の部分を形成してよい。図１において、フェーズカットディマー２は、２本の配線を中断するブロックとして示されている。最低限の状況において、フェーズカットディマーは、配線のうちの一本のみを、他方を必要とすることなしに、中断してよい。より拡張された状況では、フェーズカットディマーは、配線のうちの一本を中断し、他方からの情報を使用してよく、あるいは、両方の配線を中断してよい。

ブリーダ回路１は、ブリーダ回路１の２つの入力端子を形成する２つの入力端子と、アクティブ回路４の２つの入力端子に結合される２つの出力端子とを有する整流器８を有する。このアクティブ回路４は、ブリーダ回路１を流れる電流を制限する電流制限回路５と、検出結果に応答して電流制限回路５をアクティブ又は非アクティブにする電圧検出回路６との並列接続を有する。代替的に、電圧検出回路６は、電流制限回路５を制御するマイクロプロセッサ回路７のような制御回路によって置換されてよい。電圧検出回路６の出力部は、電流制限回路５の入力部に結合される。

図２において、ブリーダ回路１の第１の実施形態が、より詳細に示されている。整流器８は、ダイオードブリッジにおける４つのダイオード８１〜８４を有する。代替的に、１又は２のダイオードが使用されてよい。電流制限回路５は、第１及び第２の直列接続の並列接続を有する。第１の直列接続は、第１の抵抗５１と、ツェナーダイオードのような電圧基準素子５２とを有し、第２の直列接続は、第２の抵抗５３と、トランジスタ５４のような能動素子とを有する。トランジスタ５４の制御電極は、第１の抵抗５１と電圧基準素子５２との間の相互接続に接続される。

電圧検出回路６は、第３及び第４の抵抗６１及び６２の第３の直列接続を有し、且つ、トランジスタ６３のような更なる能動素子を有する。更なるトランジスタ６３の制御電極は、第３の抵抗６１と第４の抵抗６２との間の相互接続に接続され、更なるトランジスタ６３の主電極は、電流制限回路５の入力部に接続される。

この入力部は、例えば、第１の抵抗５１と電圧基準素子５２との間の相互接続である。トランジスタ５４及び６３以外の他の能動素子は、除外されるべきではない。マイクロプロセッサ回路７が使用される場合、その入力部は、電流制限回路５の出力部に接続されてよい。この出力部は、例えば、第２の抵抗５３とトランジスタ５４との間の相互接続である。

素子５１〜５４は、整流器８の出力端子での電圧閾レベルを超えると素子６１〜６３によって非アクティブにされる電流源を形成する。

マイクロプロセッサ回路７のような制御回路は、ブリーダ電流（抵抗５３の両端電圧）及び印加される入力電圧の形状を分析することによって、より一層インテリジェントな検出及び制御を可能にする。電圧特徴を介して、マイクロプロセッサ回路７は、前縁と後縁とを区別することができ、そして、ディマーの存在を検出することができる。ディマーが存在しない場合、ブリーダ回路１はオフのままであることができ、このようにして追加の消費を回避する。通常トライアックを使用する前縁ディマーは、最大ブリーダ電流を必要とする。実際に印加される電流は、電圧が最低である時間インターバルの間に抵抗５３で測定され得る。次いで、マイクロプロセッサ回路７は、制限電流をそのレベルをまさに上回る値に調整して、特定のディマーのためのブリーダ消費を最小限とすることができる。

図３において、フェーズカットディマー２、ブリーダ回路１及び発光ダイオード回路３は、第２の構成において示されている。フェーズカットディマー１の２つの入力端子は、（主）電源（図示せず。）に結合されるべきであり、フェーズカットディマー２の２つの出力端子は、ブリーダ回路１の２つの入力端子に結合される。ブリーダ回路１は、ブリーダ回路１の２つの入力端子を形成する２つの入力端子と、アクティブ回路４の２つの入力端子に結合される２つの出力端子とを有する整流器８を有する。このアクティブ回路４は、ブリーダ回路１を流れる電流を制限する電流制限回路５と、検出結果に応答して電流制限回路５をアクティブ又は非アクティブにする電圧検出回路６との並列接続を有する。代替的に、電圧検出回路６は、電流制限回路５を制御するマイクロプロセッサ回路７のような制御回路によって置換されてよい。

アクティブ回路４は、場合により、アクティブ回路４の入力端子を自身の出力端子に結合する２つの任意の抵抗９１及び９２を更に有する。アクティブ回路４は、例えば、アクティブ回路４の出力端子に結合される制御回路９を更に有してよく、制御回路９は、電流制限回路５の入力部に結合される出力部と、電流制限回路５の出力部に結合される入力部とを有する。制御回路９は、発光ダイオード回路３を流れる電流から得られる情報を用いて電流制限回路５を制御する。この第２の構成において、発光ダイオード回路３は、例えば、直列な発光ダイオード３３〜３６を有する。

更なる発光ダイオード及び発光ダイオードの他の組み合わせは、除外されるべきではない。任意の抵抗９１及び９２は、代替的に、発光ダイオード回路３の部分を形成してよい。

図４において、ブリーダ回路１の第２の実施形態が、より詳細に示されている。整流器８は、ダイオードブリッジにおける４つのダイオード８１〜８４を有する。代替的に、１又は２のダイオードが使用されてよい。電流制限回路５は、第１及び第２の直列接続の並列接続を有する。第１の直列接続は、第１の抵抗５１と、ツェナーダイオードのような電圧基準素子５２とを有し、第２の直列接続は、第２の抵抗５３と、トランジスタ５４のような能動素子とを有する。トランジスタ５４の制御電極は、第１の抵抗５１と電圧基準素子５２との間の相互接続に接続される。

電圧検出回路６は、第３及び第４の抵抗６１及び６２の第３の直列接続を有し、且つ、トランジスタ６３のような更なる能動素子を有する。更なるトランジスタ６３の制御電極は、第３の抵抗６１と第４の抵抗６２との間の相互接続に接続され、更なるトランジスタ６３の主電極は、電流制限回路５の入力部に接続される。

この入力部は、例えば、第１の抵抗５１と電圧基準素子５２との間の相互接続である。トランジスタ５４及び６３以外の他の能動素子は、除外されるべきではない。

制御回路９は、例えばアクティブ回路４の出力端子に結合される端子９５及び９６を有し、且つ、例えば電流制限回路５の入力部に結合される出力端子９４を有し、且つ、例えば電流制限回路５の出力部に結合される入力端子９３を有する。制御回路９は、発光ダイオード回路３を流れる電流から得られる情報を用いて電流制限回路５を制御する。電流制限回路５の出力部は、例えば、第２の抵抗５３とトランジスタ５４との間の相互接続である。例えば、抵抗９１又は９２の両端の電圧は、発光ダイオード回路３を流れる電流の大きさの指標であってよい。制御回路９は、直列な発光ダイオードの少なくとも一部を更に制御するために、発光ダイオード３３〜３４及び３４〜３５及び３５〜３６の夫々の間の相互接続に結合される夫々の端子９７及び９８及び９９を更に有してよい。

図５において、ブリーダ回路１を有する発光ダイオード回路３の第１の実施形態が、示されている。ここで、発光ダイオード回路３は、逆並列な発光ダイオード３１〜３２の１又はそれ以上の対を有する。

図６において、ブリーダ回路１を有する発光ダイオード回路３の第２の実施形態が、示されている。ここで、発光ダイオード回路３は、発光ダイオード回路３３〜３６の１又はそれ以上の直列接続を有する。

図７において、ブリーダ回路１を有するフェーズカットディマー２が、示されている。フェーズカットディマー２は、例えばトライアック回路のような調光回路２１を更に有する。図７において、調光回路２１は、２本の配線を中断するブロックとして示されている。最低限の状況において、フェーズカットディマーは、配線のうちの一本のみを、他方を必要とすることなしに、中断してよい。より拡張された状況では、フェーズカットディマーは、配線のうちの一本を中断し、他方からの情報を使用してよく、あるいは、両方の配線を中断してよい。

図８において、フェーズカットディマー２、ブリーダ回路１及び発光ダイオード回路３を有する装置１０が、示されている。最低限の状況において、装置１０はブリーダ回路１を有する。より拡張された状況では、フェーズカットディマー２及び／又は発光ダイオード回路３及び／又はフェーズカットディマーのための安定化負荷も存在してよい。前記ブリーダ回路１は、そのような安定化負荷の部分を形成してよい。

制御回路９は、更に接地に接続されてよく、あるいは、代替的に、電圧検出回路６を介して又はマイクロプロセッサ回路７のような制御回路を介して実現されてよい。

望ましくは、アクティブ回路４に１又はそれ以上のフェーズカットを検出する検出器のようなディマー検出回路を設けることによって、検出結果に応答して、ブリーダ回路１の全体は、例えば時間インターバルの間、アクティブ又は非アクティブにされ得る。例えば、時間インターバルごとに１度、又は時間インターバルの終了直後に、他の検出が行われてよい。そのような検出器は、マイクロプロセッサ回路７のような制御回路を介して実施されてよい。

本発明は、発光ダイオード回路、すなわちＬＥＤ回路が、標準的なディマーに接続される場合に、極端なフリッカで難儀しうるという欠点を排除する。より具体的には、発光ダイオード回路の公称電力は、適切に動作するためにディマーによって必要とされる最低限の電力よりも既にずっと低く、更に一層低減されるべきである。大部分のディマーは、常に、何らかの電流戻り経路を必要とするが、例えば、ＡＣ−ＬＥＤは、特定の閾電圧を上回るときのみ導通する。その閾電圧を下回ると、電流は負荷を流れない。トライアックに基づくディマーは、トライアックが導通したままであるための最低限の電流を必要とし、例えば、小型の改良ＬＥＤ光源は、既にそのレベルを下回っている電流しか引き込まない。多くのディマーは、オフされる場合に、依然として可視光出力を生じさせ、スタンバイ消費の増大を示す。

本発明の更なる利点は、一体化された自己電源（更なる補助電圧源は必要とされず、ブリーダ回路は零入力電圧の近くで動作し始め、ブリーダ回路はランプがオフしている間アクティブなままである。）、自己制限ピーク電流（幹線電流にスパイクは存在せず、内在的に自己保護され、ブリーダ回路消費は抵抗による解決法に比べて最小限である。）、高電圧での自動の非アクティブ化（ピーク幹線電流の増大はなく、幹線の総高調波歪みは改善され、電力消費は最小限である。）及び任意にブリーダ回路動作の適応制御（電力損失の更なる削減及びディマー互換性の増大を含む要件に対してピーク電流を調整子、実際に必要とされる場合にのみブリーダ回路をアクティブにし、ディマーが接続されない／使用荒れない場合には電力損失はなく、その他の点では、電力損失の５０％削減が可能である。）である。

トライアックに基づくディマーは、トライアック自体の挙動によりブリーダ電流の増大を必要とする。検出手段を加えることによって、電流源の電流レベルは、検出される要件に依存して適応され得る。他の興味深い点は、ディマーの種類に依存して、半周期ごとの最初又は最後の半分しかブリーダ回路をアクティブにする必要がないことである。従って、検出手段は、ディマーが使用される時間の約半分の時間は電流源を非アクティブにすることができる。１つのディマーに接続される光源が１よりも多い場合、光源ごとのブリーダ電流の要求は減る。検出手段は、これを検出し、然るべく電流設定を減らして、電力損失を削減することができるようにされ得る。最後に、ディマーが使用されない場合、電力消費は、ブリーダ回路の完全な非作動によって、最低限にされ得る。

要約すると、フェーズカットディマー２及び発光ダイオード回路３の複合のためのブリーダ回路１は、オプションの数を増大させるためにアクティブ回路４を有する。アクティブ回路４は、ブリーダ回路１を流れる電流を制限する電流制限回路５を有してよい。アクティブ回路４は、検出結果に応答して電流制限回路５をアクティブ又は非アクティブにする電圧検出回路６を有してよく、且つ、電流制限回路５を制御するマイクロプロセッサ回路７のような制御回路を有してよく、且つ、発光ダイオード回路３を流れる電流から得られる情報を用いて電流制限回路５を制御し、逆並列な発光ダイオード３１〜３２あるいは直列及び／又は並列な発光ダイオード３３〜３６を有する発光ダイオード回路３の少なくとも一部を制御する制御回路９を有してよい。

本発明は図面及び上記の記載において詳細に図示及び記載されてきたが、このような図示及び記載は、電停ではなく例示又は説明であると考えられるべきであり、本発明は、開示される実施形態に限られない。例えば、異なる開示実施形態の異なる部分が新しい実施形態として組み合わされる実施形態において本発明を展開することが可能である。

開示される実施形態に対する他の変形は、図面、本開示、及び添付の特許請求の範囲の検討から、請求される発明を実行する際に当業者によって理解され実行され得る。特許請求の範囲において、語「有する（comprising）」は、他の要素又はステップを除外せず、冠詞「１つの（a又はan）」は、複数個を除外しない。単一のプロセッサ又は他のユニットは、特許請求の範囲において挙げられている複数の事項の機能を満たしてよい。特定の手段が相互に異なる従属請求項において挙げられているという単なる事実は、それらの手段の組み合わせが有利に使用され得ないことを示すわけではない。特許請求の範囲における如何なる参照符号も、適用範囲を限定するように解されるべきではない。

Claims (15)

1. フェーズカットディマー及び発光ダイオード回路の複合のためのブリーダ回路であって、
   前記ブリーダ回路を流れる電流を制限する電流制限回路と、前記発光ダイオード回路を流れる電流から得られる情報を用いて前記電流制限回路を制御する制御回路とを有するアクティブ回路
   を有し、
   前記電流制限回路は、第１の抵抗及び電圧基準素子を有する第１の直列接続と、第２の抵抗及びトランジスタを有する第２の直列接続との並列接続を有する電流源を有し、
   前記トランジスタの制御電極は、前記第１の抵抗と前記電圧基準素子との間の相互接続に接続される、ブリーダ回路。
2. 前記制御回路は、前記電流制限回路の入力部及び出力部に接続され、
   前記相互接続は、前記電流制限回路の入力部であり、
   前記第２の抵抗と前記トランジスタとの間の更なる相互接続は、前記電流制限回路の出力部である、
   請求項1に記載のブリーダ回路。
3. 前記アクティブ回路は、検出結果に応答して前記電流制限回路をアクティブ又は非アクティブにする電圧検出回路を更に有する、
   請求項１に記載のブリーダ回路。
4. 前記電圧検出回路は、第３の抵抗及び第４の抵抗の第３の直列接続と、更なるトランジスタとを有し、
   前記更なるトランジスタの制御電極は、前記第３の抵抗と前記第４の抵抗との間の相互接続に接続され、
   前記更なるトランジスタの主電極は、前記電流制限回路の入力部に接続される、
   請求項３に記載のブリーダ回路。
5. 前記アクティブ回路は、前記電流制限回路を制御するマイクロプロセッサ回路のような制御回路を更に有する、
   請求項１に記載のブリーダ回路。
6. 前記制御回路は、前記電圧検出回路を介して又は前記制御回路を介して実現される、
   請求項３又は５に記載のブリーダ回路。
7. 前記発光ダイオード回路を流れる電流から得られる前記情報は、当該電流の大きさ及び／又は当該電流の開始時点若しくは終了時点を含み、
   前記電流制限回路の制御には、前記ブリーダ回路を流れる電流の値低下の適応且つ／あるいは前記電流制限回路及び／又は前記アクティブ回路の作動若しくは非作動が含まれる、
   請求項１に記載のブリーダ回路。
8. 前記発光ダイオード回路は、逆並列な発光ダイオードを有し、
   前記ブリーダ回路は、前記発光ダイオード回路に給電する交流電圧である第１の電圧を、前記アクティブ回路に給電する直流電圧に変換する整流器を更に有する、
   請求項１に記載のブリーダ回路。
9. 前記発光ダイオード回路は、直列及び／又は並列な発光ダイオードを有し、
   前記ブリーダ回路は、交流電圧である第１の電圧を、前記発光ダイオード回路及び前記アクティブ回路に給電する直流電圧に変換する整流器を更に有する、
   請求項１に記載のブリーダ回路。
10. 前記制御回路は、第５の抵抗と前記直列及び／又は並列な発光ダイオードとの間の相互接続に接続される、
    請求項９に記載のブリーダ回路。
11. 前記制御回路は、前記発光ダイオード回路の少なくとも一部を更に接続するために、前記直列及び／又は並列な発光ダイオードのうち２又はそれ以上の間の相互接続に更に接続される、
    請求項１０に記載のブリーダ回路。
12. 前記アクティブ回路は、検出結果に応答して前記ブリーダ回路をアクティブ又は非アクティブにするディマー検出回路を有する、
    請求項１に記載のブリーダ回路。
13. 請求項１に記載のブリーダ回路を有する発光ダイオード回路。
14. 請求項１に記載のブリーダ回路を有するフェーズカットディマー。
15. 請求項１に記載のブリーダ回路と、発光ダイオード回路及び／又はフェーズカットディマー及び／又はフェーズカットディマーのための安定化負荷とを有する装置。

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