JP6034135B2 - 表示制御装置及びデータ処理システム - Google Patents

Description

本発明は、表示制御装置及びこれを用いたデータ処理装置に関し、例えば液晶コントローラドライバを備えた通信携帯端末などに適用して有効な技術に関する。

液晶コントローラドライバはその内部動作タイミングとは非同期でホスト装置から供給される表示データをフレームバッファメモリに書き込み、フレームバッファメモリに書き込まれた表示データを上記内部動作タイミングに同期して読み出し、読み出した表示データを用いて表示タイミングに同期しながら、液晶パネルの信号電極を駆動する制御を行う。特許文献１にはフレームバッファメモリに対する表示データの書き込みと読み出しに要するＣＰＵのスループットを向上させる目的で表示データを圧縮してフレームバッファメモリに格納する技術について記載がある。すなわち、表示データ中の画像データの繰り返しを画素単位で計数し、その繰り返しの先頭と繰り返し数を繰り返し情報として格納しておき、表示データの読み出しに際して上記繰り返し情報を用いることによって、繰り返しに係る画像データの読み出しを省略できるようにするものである。

特開２００３−１３１６２２号公報

本発明者は表示画像の解像度の高精細もしくは表示画面の大型化に伴ってフレームバッファメモリに書き込む表示データのデータサイズが大きくなることによって、フレームバッファメモリへの書き込みと読み出しのためのメモリ動作が間に合わなくなる事態に対処することを検討した。特許文献１に記載の如くフレームバッファメモリに格納する表示データを圧縮・伸張する技術を利用することによってある程度の改善を図ることができる。しかしながら、伸張した表示データに対しては、これを用いて表示タイミングに同期しながら液晶パネルの信号電極を駆動しなければならないから、圧縮のために費やせる処理時間はある程度制限され、フレームバッファメモリのメモリ動作速度の高速化にも限界があり、その上、携帯通信端末のような処理能力の小さなシステムでもＦＨＤ（full high definition）のような高解像度が要求される、という事情の下では、単なるデータ圧縮だけでは十分ではないことが見出された。これに対し、フレームバッファメモリに対する書き込みと読み出しの競合を調停回路で回避しようとしても、調停回路の論理が複雑化するだけで、実現し難いことが明らかになった。

本発明の目的は、フレームバッファメモリへのデータの書き込みと読み出しを表示タイミングに間に合わせるという点で高解像度の表示に容易に対応することができる表示制御装置、更にはこれを用いたデータ処理システムを提供することにある。

上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的ものの概要を簡単に説明すれば下記の通りである。

すなわち、複数のラインバッファを有し、外部からの複数表示ラインの表示データを一部のラインバッファへ書き込む書込み処理と、書き込まれた複数表示ラインの表示データを他のラインバッファから読み出す読み出し処理とを並列的に可能とし、ラインバッファから読み出された表示ラインデータを圧縮してフレームバッファメモリに格納する。フレームバッファメモリから読み出された圧縮表示データはライン単位で読み出して複数表示ラインの表示データに伸張し、伸張された表示データを用いて表示装置の信号電極を駆動する。

これによれば、表示データを圧縮してフレームバッファメモリに格納するだけでなく、圧縮する表示データがラインバッファに書き込まれているとき、これに並行してラインバッファから表示データを読み出して圧縮するから、外部から表示データを受け圧縮した表示データをフレームバッファメモリに書き込む処理と、フレームバッファメモリから圧縮表示データを読み出す読み出し処理とを、容易に表示タイミングに間に合わせることができるようになる。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、フレームバッファメモリへのデータの書き込みと読み出しを表示タイミングに間に合わせるという点で高解像度の表示に容易に対応することができる。

図１は通信携帯端末の全体的な構成を例示するブロック図である。 図２は液晶コントローラドライバの構成を例示するブロック図である。 図３は液晶ドライバコントローラの表示インタフェースからソースラッチに至る表示データの処理経路の詳細を例示するブロック図である。 図４は圧縮処理の処理フローを概略的に示す説明図である。 図５は表示データの入力系動作タイミングと表示系動作タイミングとを対比して例示するタイミングチャートである。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜隣り合う表示ラインの複数個のラインバッファを用いて表示データを圧縮＞
本発明の一実施の形態に係る表示制御装置（４）は、外部から表示データが供給される表示データインタフェース（２１）と、前記表示データインタフェースから出力される表示ラインの表示データを一部のバッファ領域へ書き込む書込み処理と、書き込まれた複数表示ラインの表示データを他のバッファ領域から読み出す読み出し処理とが並列的に可能にされる、前記バッファ領域としての複数のラインバッファ（５１〜５４）と、前記ラインバッファから読み出された表示ラインデータを圧縮する圧縮部（２７）と、前記圧縮部で圧縮された圧縮表示データを格納するフレームバッファメモリ（２８）と、フレームバッファメモリから読み出された圧縮表示データをライン単位で読み出して複数表示ラインの表示データに伸張する伸張部（３０）と、伸張された表示データを用いて表示装置の信号電極を駆動する駆動電圧を出力する駆動部（３１，３２）と、を有する。

これによれば、表示データを圧縮してフレームバッファメモリに格納するだけでなく、圧縮する表示データがラインバッファに書き込まれているとき、これに並行してラインバッファから表示データを読み出して圧縮するから、外部から表示データを受け圧縮した表示データをフレームバッファメモリに書き込む処理と、フレームバッファメモリから圧縮表示データを読み出す読み出し処理とを、容易に表示タイミングに間に合わせることができるようになる。また、ラインバッファへの書き込みに並行する読み出しは複数表示ラインの表示データとされるから、圧縮及びフレームバッファメモリへの書き込みの処理、並びにフレームバッファメモリからの読み出し及び伸張の処理に時間的な余裕が生まれ、タイミングマージンが増す。

〔２〕＜４ライン分のラインバッファを２ラインづつ交互利用＞
項１において、前記ラインバッファを４個備え、４個のラインバッファは、順番に表示データの書き込み対象にされ、隣り合う表示ラインの２個のラインバッファ単位で表示データの並列的な読み出し対象にされる（ＰＳ１）。

これによれば、隣り合う表示ラインの表示データを用いたデータ圧縮を容易に行うことが可能になる。隣り合う表示ラインの表示データは画素が隣接するが故に画像圧縮のような場合に画質低下の抑制に好ましい。

〔３〕＜伸張された２ラインの一方の表示データを遅延バッファに蓄積＞
項２において、前記伸張部は、伸張された２ラインの一方の表示データを駆動部に出力しているとき、他方の表示データを遅延バッファ（５７）に蓄積し、前記遅延バッファに蓄積した表示データをその次に前記駆動部に出力する。

これによれば、無駄な伸張動作を省くことができる。要するに、フレームバッファメモリからの圧縮表示データを１回読み出し、１回伸張して得た、２表示ライン分の表示データを表示タイミング上、直列的に用いて無駄にしなくて済む。

〔４〕＜ラインバッファからのデータ読み出しはデータ書込みよりも速い＞
項３において、前記ラインバッファから表示データが読み出される速度は、前記表示データインタフェースから前記ラインバッファへデータが書込まれる速度よりも速くされる。

これによれば、上記速度関係を満足すれば、書き込みと読み出し動作相互間で書き込み許可及び読み出し許可のようなハンドシェークによる制御を全く必要としない。

〔５〕＜タイミングジェネレータ＞
項４において、水平走査期間毎に、その最初から所定クロックサイクル数分を第1サイクル（Ｒ）、残りを第２サイクル（Ｗ）とする。これを前提に、前記第２サイクルで前記蓄積バッファの表示データを前記駆動部に出力する（ＰＳ４）と共に、前記ラインバッファから表示データを読み出して圧縮部に供給し圧縮された圧縮表示データをフレームバッファメモリへ書き込む（ＰＳ１）処理と、書き込んだ圧縮表示データを次の第１サイクルでフレームバッファメモリから読み出してラインデータラッチ回路にラッチする（ＰＳ２）処理と、ラッチした圧縮表示データを次の第２サイクルで読み出して伸張部に供給し伸張された表示データを駆動部に出力すると共に前記蓄積バッファに書き込む（ＰＳ３）処理とをそれぞれ制御する、タイミングジェネレータ（３６）を有する。

これによれば、ラインバッファからフレームバッファメモリへの圧縮書込み及び蓄積バッファから駆動部への表示データ出力の処理と、フレームバッファメモリから圧縮表示データの読み出し及び圧縮表示データの伸張並びに伸張表示データの一方の駆動部への出力と他方の蓄積バッファへの退避の処理とを、夫々水平走査期間に同期して、交互に行うことによって、必要な表示制御をタイミング上容易に実現することができる。

〔６〕＜隣り合う表示ラインの複数個のラインバッファを用いて表示データを圧縮
本発明の別の実施の形態に係るデータ処理システム（１）は、プログラムを実行するマイクロコンピュータ（７）と、前記マイクロコンピュータから供給される表示データの表示制御を行う表示制御装置（４）と、前記表示制御装置から出力される駆動電圧に基づいて表示データを表示する表示装置（２）と、複数の駆動電極と複数の検出電極によって形成された複数の交差部を備え前記表示制御装置に重ねて配置されたタッチパネル（３）と、タッチパネルの前記駆動電極を駆動して検出電極から検出信号の検出を行なうタッチパネルコントローラ（５）と、を備える。前記表示制御装置は、外部から表示データが供給される表示データインタフェース（２１）と、前記表示データインタフェースから出力される表示ラインの表示データを一部のバッファ領域へ書き込む書込み処理と、書き込まれた複数表示ラインの表示データを他のバッファ領域から読み出す読み出し処理とが並列的に可能にされる、前記バッファ領域としての複数のラインバッファ（５１〜５４）と、前記ラインバッファから読み出された表示ラインデータを圧縮する圧縮部（２７）と、前記圧縮部で圧縮された圧縮表示データを格納するフレームバッファメモリ（２８）と、フレームバッファメモリから読み出された圧縮表示データをライン単位で読み出して複数表示ラインの表示データに伸張する伸張部（３０）と、伸張された表示データを用いて表示装置の信号電極を駆動する駆動電圧を出力する駆動部（３１，３２）と、を備える。

これによれば、項１と同様に作用効果を奏し、更には、データ処理システムにおける表示制御の簡素化、システムコストの低減に寄与する。

〔７〕＜４ライン分のラインバッファを２ラインづつ交互利用＞
項６において、前記ラインバッファを４個備え、４個のラインバッファは、順番に表示データの書き込み対象にされ、隣り合う表示ラインの２個のラインバッファ単位で表示データの並列的な読み出し対象にされる（ＰＳ１）。

これによれば、項２と同様に作用効果を奏する。

〔８〕＜伸張された２ラインの一方の表示データを遅延バッファに蓄積＞
項７において、前記伸張部は、伸張された２ラインの一方の表示データを駆動部に出力しているとき、他方の表示データを遅延バッファ（５７）に蓄積し、前記遅延バッファに蓄積した表示データをその次に前記駆動部に出力する。

これによれば、項３と同様の作用効果を奏する。

〔９〕＜ラインバッファからのデータ読み出しはデータ書込みよりも速い＞
項８において、前記ラインバッファから表示データが読み出される速度は、前記表示データインタフェースから前記ラインバッファへデータが書込まれる速度よりも速くされる。

これによれば、項４と同様の作用効果を奏する。

〔１０〕＜タイミングジェネレータ＞
項９において、水平走査期間毎に、その最初から所定クロックサイクル数分を第1サイクル（Ｒ）、残りを第２サイクル（Ｗ）とする。これを前提に、前記第２サイクルで前記蓄積バッファの表示データを前記駆動部に出力する（ＰＳ４）と共に、前記ラインバッファから表示データを読み出して圧縮部に供給し圧縮された圧縮表示データをフレームバッファメモリへ書き込む（ＰＳ１）処理と、書き込んだ圧縮表示データを次の第１サイクルでフレームバッファメモリから読み出してラインデータラッチ回路にラッチする（ＰＳ２）処理と、ラッチした圧縮表示データを次の第２サイクルで読み出して伸張部に供給し伸張された表示データを駆動部に出力すると共に前記蓄積バッファに書き込む（ＰＳ３）処理とをそれぞれ制御する、タイミングジェネレータを有する。

これによれば、項５と同様の作用効果を奏する。

〔１１〕＜携帯通信端末＞
項６乃至１０の何れかにおいて、データ処理システムは、前記マイクロコンピュータの制御を受けて高周波無線通信を行う高周波インタフェースを更に備え、携帯通信端末（１）として構成される。

２．実施の形態の詳細
実施の形態について更に詳述する。

≪データ処理システム≫
図１には通信携帯端末の全体的な構成が例示される。同図に示される通信携帯端末は携帯電話又はスマートフォンなどとされ、データ処理システムの一例である。

通信携帯端末１は、表示装置としての液晶パネル（ＤＰ）２、入力装置としてのタッチパネル（ＴＰ）３、液晶コントローラドライバ（ＤＰＣ）４、及びタッチパネルコントローラ（ＴＰＣ）５を備える。タッチパネル３は、例えば、はマルチタッチ検出を可能にする相互容量方式のタッチパネルであって、複数の駆動電極と複数の検出電極によって形成された複数の交差部を備える。タッチパネルコントローラ５は駆動電極に順次駆動パルスを供給し、これによって検出電極から順次得られる信号に基づいて各交差部における容量結合状態の変動に応ずる検出データを得る。

サブシステム用のマイクロプロセッサであるサブプロセッサ（ＳＭＰＵ）６はタッチパネル３の駆動を制御する。また、サブプロセッサ６は、タッチパネルコントローラ５が取得した検出データに対してディジタルフィルタ演算を行い、これによってノイズが除去されたデータに基づいて容量変動が生じた交差部の位置座標を演算する。要するに、交差部のどの位置で浮遊容量が変化したか、即ち、交差部のどの位置で指が近接したかを示すために、接触イベントが発生したときの位置座標を演算する。

タッチパネル３は透過性（透光性）の電極や誘電体膜を用いて構成され、例えば液晶パネル２の表示面に重ねて配置される。

ホストプロセッサ（ＨＭＰＵ）７は表示データを生成し、液晶コントローラドライバ４はホストプロセッサ７から受け取った表示データを液晶パネル２に表示するための表示制御を行う。ホストプロセッサ７は、接触イベントが発生したときの位置座標のデータをサブプロセッサ６から取得し、位置座標データと液晶コントローラドライバ４に与えて表示させた表示画像との関係から、タッチパネル３の操作による入力を解析したりする。

ホストプロセッサ７には、高周波通信インタフェース８、画像処理ユニット９、マイクロホンやスピーカに接続される音声インタフェース１０、メモリ１１などが接続される。ホストプロセッサ７は高周波通信のベースバンド処理と共に、表示制御や入力制御などのアプリケーション処理を行うことによって、通信携帯端末としての制御機能を実現している。

特に制限されるものでないが、上記液晶パネル２は、多数の表示画素がマトリックス状に配列されたドットマトリックス方式のパネルである。液晶パネル２は走査電極（ゲート線）と信号電極（ソース線）がマトリクス状に配置され、その交差部分には、ＴＦＴ（Thin Film Transistor）スイッチが形成される。ＴＦＴスイッチのゲートには走査電極が接続され、ドレインには信号電極が接続される。ＴＦＴスイッチのソース側にはサブピクセルとなる液晶容量の液晶画素電極が接続され、その液晶容量の反対側の電極は共通電極になっている。信号電極には液晶コントローラドライバ４から出力される信号電圧が供給される。ゲート電極は例えばその配列順に液晶コントローラドライバ４から走査パルスが印加されて駆動される。

液晶コントローラドライバ４は表示制御装置の一例であり、その内部動作タイミングとは非同期でホストプロセッサ７から供給される表示データを圧縮してフレームバッファメモリに書き込み、フレームバッファメモリに書き込まれた圧縮表示データを上記内部動作タイミングに同期して読み出して伸張し伸張した表示データを用いて表示タイミングに同期しながら、液晶パネル２の信号電極を駆動する制御を行う。本実施の形態では説明を省略するが、液晶コントローラドライバ４は、ワンセグＴＶやテレビ電話画像のように表示タイミングと共に供給された表示データを液晶パネル２に表示するビデオ表示モードによる表示制御をおこなってもよい。

前記音声インタフェース１０、ホストプロセッサ７、画像処理ユニット９、メモリ１１、高周波通信インタフェース８、及びサブプロセッサはシステムオンチップの１チップの半導体装置として或いは複数チップから成る半導体装置として構成することが可能である。

以下、液晶コントローラドライバ４による表示データの圧縮・伸張を伴う表示制御について詳述する。

≪液晶コントローラドライバ≫
図２には液晶コントローラドライバ４の構成が例示される。ここでは液晶コントローラドライバ４は、ドットマトリックス型の液晶表示パネル２を駆動する。液晶コントローラドライバ４は、ドットマトリックス型の液晶表示パネルに表示する表示データをビットマップ方式で記憶するフレームバッファメモリ（ＦＢＭＲＹ）２８を有する。フレームバッファメモリ２８は例えばＳＲＡＭによって構成される。

液晶コントローラドライバ４は、外部のホストプロセッサ７からの指令に基づいて内部を制御するための制御部としてコマンドレジスタ（ＣＭＤＲ）２２及びシーケンサとしてのパラメータレジスタ（ＰＲＭＲ）２３を備える。また、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいて基準クロックパルスを生成するパルスジェネレータ（ＣＰＧ）３８、このクロックパルスに基づいてチップ内部の種々の回路の動作タイミングを与えるためのタイミング信号を発生するタイミング発生回路（ＴＧ）３６を備える。前記ホストプロセッサ７はコマンドデータバスＣＤＢＵＳを介してコマンドデータインタフェース（ＣＤＩＦ）２０に接続され、また、表示バスＤＳＰＢＵＳを介して表示インタフェース（ＤＳＰＩＦ）２１に接続される。コマンドデータインタフェース２０は、ホストプロセッサ７からコマンドデータ及びその他の制御データを受け取る。

表示インタフェース２１はホストプロセッサから表示データを受け取る。例えば表示データは１画素がＲＧＢ夫々８ビットの計２４ビットのデータとされる。受け取った表示データは複数のラインバッファを有するライトデータバッファ（ＷＤＢ）２６に一時的に格納され、格納された表示データは圧縮部（ＣＭＰ）２７で圧縮されてフレームバッファメモリ２８に格納される。フレームバッファメモリ２８への書き込みアドレスはパラメータレジスタ２３から出力される制御データに従ってアドレスカウンタ（ＡＤＲＣＯＵＮＴ）２５が生成する。

フレームメモリ２８に書き込まれた圧縮表示データは表示ライン単位でラインラッチ回路（ＬＮＬＴ）２９に読み出される。読み出しアドレスは同じくアドレスカウンタ２５で生成される。ラインラッチ回路２９にラッチされた圧縮表示データは伸張部３０で伸張され、伸張された表示データは表示タイミングに同期してソースラッチ（ＳＲＬＴ）３１にラッチされ、ラッチされた表示データに基づいて信号電極駆動回路（ＳＤＲＶ）３２が階調電圧発生回路（ＧＳＶＧ）３４で生成された階調電圧を選択して、液晶パネル２の信号電極に信号電圧Ｓ１〜Ｓｍを出力する。選択される階調電圧は液晶パネルのγ特性を補正するためのγ調整回路で補正されている。

走査電極駆動回路（ＧＤＲＶ）３５は液晶パネル２の走査電極に、液晶駆動レベル発生回路（ＬＣＤＤＬＧ）３７で生成された走査電圧Ｇ１〜Ｇｉを順次印加して、走査駆動する。液晶駆動レベル発生回路３７は複数の電源電圧ＰＷＲに基づいて駆動レベルを生成する。

パラメータレジスタ２３は、特に制限されないが、液晶コントローラドライバ４の動作を制御するための多数の制御情報が格納される記憶回路によって構成される。コマンドレジスタ２２はパラメータレジスタ２３から制御情報を参照するためのインデックス情報が書き込まれるレジスタであり、ホストプロセッサ７によりコマンドレジスタ２２にセットされたインデックス情報に基づいてパラメータレジスタ２３から制御情報が読み出される。インデックス情報はモードデータやコマンドデータとして位置付けられる。インデックス情報で参照される制御情報は、アドレスカウンタ２５にセットされる初期値、タイミング発生回路３６への起動イネーブル信号などとされる。タイミング発生回路３６は与えられる起動イネーブル信号にしたがって表示制御などに必要な内部制御信号を液晶コントローラドライバ４の各部に供給する。

これにより、液晶コントローラドライバ４は、ホストプロセッサ７が表示インタフェース２１に供給した表示データをライトデーバッファ２６に取り込んで圧縮し、フレームバッファメモリ２８に順次書き込み、書き込んだデータを伸張して表示させる表示制御を、表示タイミングに同期して実行していく。以下、液晶コントローラドライバ４の内部クロックに非同期でホストプロセッサ７から入力した表示データをバッファ５１〜５４経由で圧縮して表示フレームに展開しながら内部クロックに同期して信号電極を駆動する表示制御動作につて詳述する。

≪表示データをバッファ経由で圧縮する表示制御動作≫
図３には液晶ドライバコントローラ４の表示インタフェース２１からソースラッチ３１に至る表示データの処理経路の詳細が例示される。

表示インタフェース２１には、ホストプロセッサ７の動作クロックに同期して例えば１画素がＲＧＢ夫々８ビットの計２４ビット単位で表示データが入力される。入力された表示データはライトデータバッファ２５６に供給される。

ライトデータバッファ２６は、例えばセレクタ５０と４本のライトラインバッファ（ＷＬＭ１〜ＷＬＭ４）５１〜５４を有する。説明の便宜上、ライトラインバッファ５１〜５４をライトラインバッファＷＬＭ１〜ＷＬＭ４とも表記する。セレクタ５０はフレームバッファメモリ２８の表示ラインの画素数毎（この例では２４×１表示ラインの画素数に応ずるベータビット数毎）に表示データを書き込むライトラインバッファ５１〜５４を切り替えていく。ライトラインバッファ（ＷＬＭ１〜ＷＬＭ４）５１〜５４にはセレクタ５０から入力された表示データが水平走査期間ごとに、書き込まれる。個々のデータの書き込みタイミングはホストプロセッサ７による水平走査期間ごとの表示データの供給タイミングに同期される。すなわち、ある水平走査期間においてライトラインバッファＷＬＭ１に１表示ラインの画素数に応ずる表示データが順次書き込みされ、これが完了されると、次の水平走査期間においてライトラインバッファＷＬＭ２に１表示ラインの画素数に応ずる次の表示データが順次書き込みされ、以下同様に、ライトラインバッファが順次切り替えられて表示データが書き込まれる。セレクタ５０の選択制御や書き込み制御はタイミング発生回路３６が行う。

圧縮部２７はセレクタ５５と圧縮回路５６を有する。セレクタ５５は、ライトラインバッファＷＬＭ１、ＷＬＭ２にそれぞれ１表示ライン分の表示データが格納されたとき、当該格納された表示データをライトラインバッファＷＬＭ１、ＷＬＭ２から並列的に入力して圧縮回路５６に与える。ライトラインバッファＷＬＭ１、ＷＬＭ２から並列的に表示データが出力されているときでも他のライトラインバッファＷＬＭ３、ＷＬＭ４への表示データの書き込みは継続される。同様にライトラインバッファＷＬＭ３、ＷＬＭ４にそれぞれ１表示ライン分の表示データが格納されたときは、当該格納された表示データがライトラインバッファＷＬＭ３、ＷＬＭ４から並列的に圧縮回路５６に供給される。ライトラインバッファＷＬＭ３、ＷＬＭ４から並列的に表示データが出力されているときでも他のライトラインバッファＷＬＭ１、ＷＬＭ２への表示データの書き込みは継続される。圧縮回路５６は並列的に入力された２表示ライン分の表示データを所定の圧縮アルゴリズムにしたがってデータ圧縮を行い、圧縮した表示データをフレームバッファメモリ２８に書き込んでいく。例えば図４のように、先ず（Ａ）のように、偶数ラインアドレスにおける表示ラインの表示データをライトラインバッファＷＬＭ１に書き込み、次に（Ｂ）のように、奇数ラインアドレスにおける表示ラインの表示データをライトラインバッファＷＬＭ２に書き込み、そして（Ｃ）のように、ライトラインバッファＷＬＭ１、ＷＬＭ２の表示データのそれぞれ４ピクセル単位で、合計８ピクセルのデータ（３×８×４ビット＋３×８×４ビット＝１９２ビット）を１／３の６４ビットづつに圧縮する。２表示ラインのデータ毎に圧縮された圧縮表示データは２表示ラインに対応して１ラインのフレームバッファラインに書き込まれていく。図のＤ１，Ｄ２，Ｄ３，Ｄ４の夫々はライトラインバッファＷＬＭ１に格納された２４ビットの画素データ、Ｐ１，Ｐ２，Ｐ３，Ｐ４の夫々はライトラインバッファＷＬＭ２に格納された２４ビットの画素データを意味する。

伸張部３０は、伸張回路（ＴＲＲＤ）５８、遅延バッファとしてのリードラインバッファ（ＲＬＭ）５７、及びセレクタ５９を有する。伸張回路５８は、フレームバッファメモリ２８からライン単位でラインラッチ２９に読み出された圧縮表示データを入力して、６４ビット毎に２表示ラインの夫々の表示ラインにおける４画素９６ビットづつのデータに伸張していく。伸張された偶数表示ラインの表示データはセレクタ５９で選択されてソースラッチ３１にラッチされ、先に信号電極の駆動電圧に変換される。伸張された奇数表示ラインの表示データはリードラインバッファ５７に転送されてラッチされる。リードラインバッファ５７にラッチされた表示データは、圧縮回路５６で圧縮された圧縮表示データがフレームバッファメモリ２８に書き込まれるのと並行してソースラッチ３１にラッチされ、信号電極の駆動電圧に変換される。

圧縮・伸張アルゴリズムは、特に制限されないが、画像符号やその他のアルゴリズムを用いることができる。ここでは例えば、隣接する縦と横の画素データの関係性を見て表示データ圧縮してデータを１／３に圧縮する方法を採用する。

このように、図３の矢印ＰＳ１で示されるように、ライトラインバッファ（５１〜５４）から読み出された表示データが圧縮回路５６で圧縮されてフレームバッファメモリ２８に書き込まれる処理にと、矢印ＰＳ４で示されるように、リードラインバッファ５７にラッチされた表示データがソースラッチ３１に転送されて信号電極の駆動電圧に変換される処理とは、水平走査期間毎に並列的に行われる。また、矢印ＰＳ２で示されるように、フレームバッファメモリ２８から圧縮表示データが読み出されてラインラッチ２９に書き込まれる処理と、矢印ＰＳ３で示されるように、ラインラッチ２９から出力された圧縮表示データを伸張して一方の表示データをソースレジスタ３１に転送して表示させ他方の表示データをリードラインバッファ５７に退避させる処理は、水平走査期間毎に直列的に行われる。図３における表示データのバッファ書込み処理ＨＳはホストプロセッサ７からの書き込みに応答する表示インタフェース２１の動作クロック（ＤＳＩＣＫ）に同期して行われる。図３のＰＳ１〜ＰＳ４の処理は液晶コントローラドライバ４の表示制御用の内部クロック（ＯＳＣＣＫ）に同期して行われる。双方の処理は非同期である。

図５には表示データの入力系動作タイミングと表示系動作タイミングとが対比して例示される。双方の動作タイミングは上述の如く非同期である。ホストプロセッサ７は表示データを逐次表示インタフェース２１に供給する。１表示ライン分（すなわち１水平走査期間（１Ｈ）分）の表示データをＤａｔａ１、Ｄａｔｅ２、Ｄａｔｅ３、…として図示してあり、そのデータ数は」１０８０ＲＧＢ〜７２０ＲＧＢの規定値である。Ｗは書き込み動作を意味し、Ｒは読み出し動作を意味する。ｓｅｔ１＿ＳｔａｔｅはライトラインバッファＷＬＭ１，ＷＬＭ２に対する処理、ｓｅｔ２＿ＳｔａｔｅはライトラインバッファＷＬＭ３，ＷＬＭ４に対する処理を意味する。

ライトラインバッファに対する表示データの書き込みはライトラインバッファ単位で１個づつ順番に行われる。ライトラインバッファに対する表示データの読み出しは２個のライトラインバッファを単位に行われ、書き込みに並行して行われる。

表示系動作タイミングに示されたＰＳ１〜ＰＳ４は図３のＰＳ１〜ＰＳ４に対応される。ＰＳ１において、Ｄａｔａ１，２は表示データＤａｔａ１、Ｄａｔａ２を圧縮してフレームバッファメモリ２８に格納された圧縮表示データを意味する。ＰＳ２において、ｃ，ｄはフレームバッファメモリ２８から読み出されてラインラッチ２９にラッチされた圧縮表示データを意味し、実際には圧縮表示データＤａｔａ１，２に対応されている。ｃは表示データＤａｔａ１に対応され、ｄは表示データＤａｔｅ２に対応される。ＰＳ３において、ＮＬ（ｃ）はソースラッチ３１にラッチされた一方の伸張表示データ（表示データＤａｔａ１に対応）を意味し、リードラインバッファ５７のデータｄは退避された他方の伸張表示データ（表示データＤａｔａ２に対応）を意味する。その他のデータのサフィックス３，４、…及びｅ，ｆ，ｇも上記同様に対応される。

図５から明らかなように、表示系動作において、水平走査期間（１Ｈ期間）毎に、その最初から所定クロックサイクル数分を第1サイクル（リードサイクルＲ）、残りを第２サイクル（ライトサイクルＷ）としている。これを前提に、前記第２サイクル（ライトサイクルＷ）で前記リードラインバッファ５７の表示データをソースラッチ３１に出力する（ＰＳ４）と共に、前記ライトラインバッファから表示データを読み出して圧縮部５６に供給し圧縮された圧縮表示データをフレームバッファ２８へ書き込む（ＰＳ１）処理と、書き込んだ圧縮表示データを次の第１サイクル（リードサイクルＲ）でフレームバッファメモリ２８から読み出してラインデータラッチ２９にラッチする（ＰＳ２）処理と、ラッチした圧縮表示データを次の第２サイクル（ライトサイクルＷ）で読み出して伸張部３０に供給し伸張された表示データをソースラッチ３１に出力すると共に前記リードラインバッファ５７に書き込む処理（ＰＳ３）とが夫々行われ、その制御はタイミング発生回路３６によって行われる。

上記実施の形態によれば以下の作用効果を得る。

（１）表示データを圧縮してフレームバッファメモリ２８に格納するだけでなく、圧縮する表示データがライトラインバッファに書き込まれているとき、これに並行してライトラインバッファから表示データを読み出して圧縮するから、外部から表示データを受け圧縮した表示データをフレームバッファメモリ２８に書き込む処理と、フレームバッファメモリ２８から圧縮表示データを読み出す読み出し処理とを、容易に表示タイミングに間に合わせることができるようになる。また、一つのライトラインバッファへの書き込みに並行する読み出しは複数表示ラインの表示データ（即ち複数個のライトラインバッファが保持する複数の表示データ）とされるから、圧縮及びフレームバッファメモリ２８への書き込みの処理、並びにフレームバッファメモリ２８からの読み出し及び伸張の処理に時間的な余裕が生まれ、タイミングマージンが増す。更には、通信携帯端末１における表示制御の簡素化、システムコストの低減に寄与する。

（２）４ライン分のライトラインバッファを２ラインづつ交互利用するから、隣り合う表示ラインの表示データを用いたデータ圧縮を容易に行うことが可能になる。隣り合う表示ラインの表示データは画素が隣接するが故に画像圧縮のような場合に画質低下の抑制に好ましい。

（３）前記伸張部３０は、伸張された２ラインの一方の表示データをソースラッチ５９に出力しているとき、他方の表示データをリードラインバッファ５７に蓄積し、前記リードラインバッファ５７に蓄積した表示データをその次に前記ソースラッチ５９に出力するから、無駄な伸張動作を省くことができる。要するに、フレームバッファメモリ２８からの圧縮表示データを１回読み出し、１回伸張して得た、２表示ライン分の表示データを表示タイミング上、直列的に用いて無駄にしなくて済む。

（４）前記ラインバッファ５１〜５４から表示データが読み出される速度（図５のリードサイクルＲの動作速度）は、前記表示データインタフェース２１から前記ラインバッファ５１〜５４へデータが書込まれる速度（図５のライトサイクルＷの速度）よりも速くされるから、書き込みと読み出し動作相互間で書き込み許可及び読み出し許可のようなハンドシェークによる制御を全く必要としない。

（５）ライトラインバッファ５１〜５４からフレームバッファメモリ２８への圧縮書込み及びリードラインバッファ５７からソースラッチ５９への表示データ出力の処理と、フレームバッファメモリ２８から圧縮表示データの読み出し及び圧縮表示データの伸張、並びに伸張表示データの一方のデータに対するソースラッチへの出力と他方のデータに対するリードラインバッファ５７への退避の処理とを、夫々水平走査期間に同期して、交互に行うことによって、必要な表示制御をタイミング的に容易に実現することができる。

本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。圧縮・伸張アルゴリズムについては一切限定されず適宜のアルゴリズムを採用すればよい。ライトラインバッファの数は４個に限定されず２個以上であればよい。但し、上記実施の形態のように４個以上あれば、図５に示されるように、１ラインづつライトラインバッファに表示ラインデータを書き込んでいくとき、読み出しを複数のライトラインバッファから並列的に行う事ができ、それによって圧縮、フレームバッファアクセス、及び伸張処理に比較的大きな動作マージンを確保することが容易になる。本発明は携帯電話やスマートフォンなどの通信携帯端末に適用する場合に限定されず、比較的大きなデータ処理パッド、パーソナルコンピュータなどのデータ処理システムにも広く適用することができる。また、本発明の表示制御装置はタッチパネルを備えたデータ処理システム以外のシステムにも適用可能である。

１ 通信携帯端末
２ 液晶パネル（ＤＰ）
３ タッチパネル（ＴＰ）
４ 液晶コントローラドライバ（ＤＰＣ）
５ タッチパネルコントローラ（ＴＰＣ）
６ サブプロセッサ（ＳＭＰＵ）
７ ホストプロセッサ（ＨＭＰＵ）
８ 高周波通信インタフェース
２８ フレームバッファメモリ（ＦＢＭＲＹ）
２２ コマンドレジスタ（ＣＭＤＲ）
２３ パラメータレジスタ（ＰＲＭＲ）
３８ パルスジェネレータ（ＣＰＧ）
３６ タイミング発生回路（ＴＧ）
２０ コマンドデータインタフェース（ＣＤＩＦ）
２１ 表示インタフェース（ＤＳＰＩＦ）
２６ ライトデータバッファ（ＷＤＢ）
２７ 圧縮部（ＣＭＰ）
２５ アドレスカウンタ（ＡＤＲＣＯＵＮＴ）
２９ ラインラッチ（ＬＮＬＴ）
３０ 伸張部
３１ ソースラッチ（ＳＲＬＴ）
３２ 信号電極駆動回路（ＳＤＲＶ）
３４ 階調電圧発生回路（ＧＳＶＧ）
３５ 走査電極駆動回路（ＧＤＲＶ）
５０ セレクタ
５１〜５４ ライトラインバッファ（ＷＬＭ１〜ＷＬＭ４）
５５ セレクタ
５６ 圧縮回路
５８ 伸張回路（ＴＲＲＤ）
５７ 遅延バッファとしてのリードラインバッファ（ＲＬＭ）
５９ セレクタ

Claims (5)

1. 外部から表示データが供給される表示データインタフェースと、
   前記表示データインタフェースから出力される表示ラインの表示データを一部のバッファ領域へ書き込む書き込み処理と、書き込まれた複数表示ラインの表示データを他のバッファ領域から読み出す読み出し処理とが並列的に可能にされる、前記バッファ領域としての複数のラインバッファと、
   前記ラインバッファから読み出された表示ラインデータを圧縮する圧縮部と、
   前記圧縮部で圧縮された圧縮表示データを格納するフレームバッファメモリと、
   フレームバッファメモリから読み出された圧縮表示データをライン単位で読み出して複数表示ラインの表示データに伸張する伸張部と、
   伸張された表示データを用いて表示装置の信号電極を駆動する駆動電圧を出力する駆動部と、を有する表示制御装置であって、
   前記ラインバッファを４個備え、
   ４個の前記ラインバッファは、順番に表示データの書き込み対象にされ、隣り合う表示ラインの２個のラインバッファ単位で表示データの並列的な読み出し対象にされ、
   前記伸張部は、伸張された２表示ラインの一方の表示データを駆動部に出力しているとき、他方の表示データを遅延バッファに蓄積し、前記遅延バッファに蓄積した表示データをその次に前記駆動部に出力し、
   前記遅延バッファに蓄積した表示データの出力は前記ラインバッファから表示ラインデータを読み出して圧縮部で圧縮する処理に並行して行なう、表示制御装置。
2. 請求項１において、前記ラインバッファから表示データが読み出される速度は、前記表示データインタフェースから前記ラインバッファへデータが書込まれる速度よりも速くされ、１表示ライン分の表示データをラインバッファに書き込むのに要する時間は表示の１水平走査期間よりも短くされ、
   水平走査期間毎に、その最初から所定クロックサイクル数分を第1サイクル、残りを前記第１サイクルよりも長い第２サイクルとし、第１サイクル及び第２サイクルの連続する２回のサイクルを単位として、第１処理、第２処理及び第３処理を繰り返し、
   前記第１処理は、連続する２回のサイクルの最初の前記第１サイクルの次の前記第２サイクルで前記遅延バッファの表示データを前記駆動部に出力すると共に、前記ラインバッファから表示データを読み出して圧縮部に供給し圧縮された圧縮表示データをフレームバッファメモリへ書き込む処理であり、
   前記第２処理は、前記第１処理で書き込まれた圧縮表示データを前記第１処理を行った次の前記第１サイクルでフレームバッファメモリから読み出してラインデータラッチ回路にラッチする処理であり、
   前記第３処理は、ラッチした圧縮表示データを前記第２処理を行った次の前記第２サイクルで読み出して伸張部に供給し伸張された表示データを駆動部に出力すると共に前記蓄積バッファに書き込む処理である、表示制御装置。
3. プログラムを実行するマイクロコンピュータと、前記マイクロコンピュータから供給される表示データの表示制御を行なう表示制御装置と、前記表示制御装置から出力される駆動電圧に基づいて表示データを表示する表示装置と、複数の駆動電極と複数の検出電極によって形成された複数の交差部を備え前記表示制御装置に重ねて配置されたタッチパネルと、タッチパネルの前記駆動電極を駆動して検出電極から検出信号の検出を行なうタッチパネルコントローラと、を有する、データ処理システムであって、
   前記表示制御装置は、
   外部から表示データが供給される表示データインタフェースと、
   前記表示データインタフェースから出力される表示ラインの表示データを一部のバッファ領域へ書き込む書き込み処理と、書き込まれた複数表示ラインの表示データを他のバッファ領域から読み出す読み出し処理とが並列的に可能にされる、前記バッファ領域としての複数のラインバッファと、
   前記ラインバッファから読み出された表示ラインデータを圧縮する圧縮部と、
   前記圧縮部で圧縮された圧縮表示データを格納するフレームバッファメモリと、
   フレームバッファメモリから読み出された圧縮表示データをライン単位で読み出して複数表示ラインの表示データに伸張する伸張部と、
   伸張された表示データを用いて表示装置の信号電極を駆動する駆動電圧を出力する駆動部とを有し、
   前記ラインバッファを４個備え、
   ４個の前記ラインバッファは、順番に表示データの書き込み対象にされ、隣り合う表示ラインの２個のラインバッファ単位で表示データの並列的な読み出し対象にされ、
   前記伸張部は、伸張された２表示ラインの一方の表示データを駆動部に出力しているとき、他方の表示データを遅延バッファに蓄積し、前記遅延バッファに蓄積した表示データをその次に前記駆動部に出力し、
   前記遅延バッファに蓄積した表示データの出力は前記ラインバッファから表示ラインデータを読み出して圧縮部で圧縮する処理に並行して行なう、データ処理システム。
4. 請求項３において、前記ラインバッファから表示データが読み出される速度は、前記表示データインタフェースから前記ラインバッファへデータが書込まれる速度よりも速くされ、１表示ライン分の表示データをラインバッファに書き込むのに要する時間は表示の１水平走査期間よりも短くされ、
   水平走査期間毎に、その最初から所定クロックサイクル数分を第1サイクル、残りを前記第１サイクルよりも長い第２サイクルとし、第１サイクル及び第２サイクルの連続する２回のサイクルを単位として、第１処理、第２処理及び第３処理を繰り返し、
   前記第１処理は、連続する２回のサイクルの最初の前記第１サイクルの次の前記第２サイクルで前記遅延バッファの表示データを前記駆動部に出力すると共に、前記ラインバッファから表示データを読み出して圧縮部に供給し圧縮された圧縮表示データをフレームバッファメモリへ書き込む処理であり、
   前記第２処理は、前記第１処理で書き込まれた圧縮表示データを前記第１処理を行った次の前記第１サイクルでフレームバッファメモリから読み出してラインデータラッチ回路にラッチする処理であり、
   前記第３処理は、ラッチした圧縮表示データを前記第２処理を行った次の前記第２サイクルで読み出して伸張部に供給し伸張された表示データを駆動部に出力すると共に前記蓄積バッファに書き込む処理である、データ処理システム。
5. 請求項３又は４において、前記マイクロコンピュータの制御を受けて高周波無線通信を行う高周波インタフェースを更に備え、携帯通信端末として構成されたデータ処理システム。

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