CN114615537B - 一种零帧延时的视频控制系统及方法、led显示系统 - Google Patents

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Abstract

本发明涉及一种零帧延时的视频控制系统及方法、LED显示系统，其中，视频控制系统包括视频采集单元、视频处理单元、存储器以及输出控制单元，视频采集单元，对接收外部输入的视频源数据进行采集，得到采集后的视频数据；视频处理单元，对采集后的视频数据进行处理，将得到的行视频数据顺序传输到存储器进行存储；输出控制单元，从存储器顺序读出行视频数据，并转换为预设输出格式的视频数据包，发送给LED显示屏。相对于现有帧级别画面处理与延迟，本方案可以执行更小细粒度的处理，可以细化到每行视频数据的处理与控制，对于每一帧视频画面的处理与输出，均可以在同一个帧同步信号的周期内同步完成，可以实现零帧延时的有益效果。

Description

一种零帧延时的视频控制系统及方法、LED显示系统
技术领域
本发明涉及LED显示屏领域，特别是涉及一种零帧延时的视频控制系统及方法、LED显示系统。
背景技术
LED显示屏具有色彩鲜艳、亮度高、寿命长、节能等优点，因而被广泛的使用。当在大型活动现场进行使用时，比如篮球、足球、演唱会等活动现场，现场摄像机拍摄的画面，会通过视频控制系统，实时的在LED显示屏上进行显示，以提升现场氛围。
但是，现有技术下，从摄像机采集到视频，传输给LED显示屏的视频控制系统进行处理，再传输给LED显示屏进行显示，显示的画面和实际的场面会存在一定的延迟。尤其是，当LED显示屏悬挂在舞台上方，演唱人员在舞台上进行表演时，LED显示屏与舞台同框而被摄像机拍摄时，人们可以很明显的看到，LED显示屏上的人物运动与舞台上的人物运动存在明显的延迟滞后现象。
由于摄像机采集视频的延迟时间很难减小，亟需一种减小LED显示屏控制系统的时间延迟的方案，来减少LED显示屏在活动现场实时显示画面的延时，提升用户体验。
发明内容
基于此，有必要针对现有LED显示屏控制系统存在比较明显的时间延迟问题，提供一种零帧延时的视频控制系统及方法、LED显示系统。
本申请一实施例提供了一种零帧延时的视频控制系统，用于LED显示屏的控制，包括视频采集单元、视频处理单元、存储器以及输出控制单元，其中，
所述视频采集单元，用于对接收外部输入的视频源数据进行采集，得到采集后的视频数据；
所述视频处理单元，用于接收采集后的视频数据，并按照预设的工作模式，对采集后的视频数据进行处理，将得到的行视频数据顺序传输到存储器进行存储；
所述输出控制单元，用于从存储器顺序读出行视频数据，并转换为预设输出格式的视频数据包，发送给LED显示屏进行显示。
在一些实施例中，所述存储器为DDR存储器。
在一些实施例中，所述存储器，采用乒乓操作的机制，来存储和读出行视频数据。
在一些实施例中，所述视频控制系统包括多个视频处理单元和输出控制单元，每个视频处理单元与存储器、一个输出控制单元构成一个视频控制通道；每个视频处理单元均从所述视频采集单元处接收采集后的视频数据；不同视频控制通道内的视频处理单元，对采集后的视频数据，根据各自的工作模式，执行对应的处理；不同视频控制通道内的输出控制单元，从所述存储器中，读取出对应本视频控制通道的行视频数据，转换为预设输出格式的视频数据包，输出给对应区域的LED显示。
在一些实施例中，所述输出控制单元，包括数据读取模块、输出转换模块；所述数据读取模块，用于实时从所述存储器中读取对应的行视频数据；所述输出转换模块，用于将读取出的行视频数据，转换为预设输出格式的视频数据包，并发送给LED显示屏。
在一些实施例中，所述视频控制系统还包括多个FIFO缓存器，每个视频控制通道分别包括有一个FIFO缓存器；在每个视频控制通道内，所述视频处理单元处理得到的行视频数据，会先存储在所述FIFO缓存器，再由所述FIFO缓存器将行视频数据存储到所述存储器中。
在一些实施例中，还包括主控单元，用于接收外部输入的控制指令，设置所述视频处理单元的工作模式。
本申请另一实施例提供了一种LED显示系统，包括视频控制系统和LED显示屏，所述视频控制系统接收外部输入的视频源数据，控制所述LED显示屏的显示工作，所述视频控制系统为前面任一项实施例所述的视频控制系统。
本申请一实施例还提供了一种零帧延时的视频控制方法，适用于前述任一项实施例所述的视频控制系统，包括：
视频采集单元对接收的视频源数据进行采集，得到采集后的视频数据；
视频处理单元对采集后的视频数据进行处理，将得到的行视频数据书顺序存储到存储器中；
输出控制单元，实时从存储器中读出行视频数据，转换为预设输出格式的视频数据包，发送给LED显示屏进行显示。
本申请另一实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序在由处理器执行时实现前面实施例所述的零帧延时的视频控制方法。
相对于现有的只能进行帧级别画面处理、具有至少一帧延时的视频控制系统，本申请实施例提供的视频控制方法，可以执行更小细粒度的处理——可以细化到每行视频数据的处理与输出的控制，当完成一行视频数据的处理，即可存储到存储器中，然后由输出控制单元同步读出，输出给LED显示屏进行显示。由此，同一帧视频画面中，先处理完成的行视频数据，就可以先行输出给LED显示屏，无需等待后面的行视频数据的处理与存储，可以显著的减少视频控制系统从输入到输出之间的延时。因为存在帧消隐时间和行消隐时间，对于每一帧视频画面的处理与输出，均可以在同一个帧同步信号的周期内同步完成，可以实现零帧延时的有益效果。
附图说明
图1为本申请一实施例的视频控制系统的框架结构示意图；
图2为本申请另一实施例的视频控制系统的框架结构示意图；
图3为LED显示屏的视频控制信号的时序图；
图4为包含有消隐区域的LED显示屏的控制区域示意图；
图5为LED显示屏的视频控制信号与控制区域的结合示意图；
图6为本申请一实施例的视频控制方法的流程示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行详细描述。需要说明的是，在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
如图1所示，本申请一实施例公开了一种零帧延时的视频控制系统，用于LED显示屏的控制，包括视频采集单元100、视频处理单元200、存储器300以及输出控制单元400，其中，
视频采集单元100，用于对接收外部输入的视频源数据进行采集，得到采集后的视频数据；
视频处理单元200，用于接收采集后的视频数据，并按照预设的工作模式，对采集后的视频数据进行处理，得到处理后的视频数据；其中，处理后的视频数据包括若干行视频数据；视频处理单元200，在对采集后的视频数据进行处理的过程中，将得到的行视频数据顺序传输到存储器300进行存储；
输出控制单元400，用于从存储器300顺序读出行视频数据，并转换为预设输出格式的视频数据包，发送给LED显示屏进行显示。
外部输入的视频源数据，可以来自于任意视频设备，比如摄像机、计算机或者云端服务器、存储设备。下面以从摄像机拍摄的视频，作为外部输入的视频源数据。示例的，摄像机可以布设在体育活动、演唱会等活动场地，并用于拍摄活动现场的视频。摄像机拍摄得到的视频，源源不断地输入给视频采集单元100。为了方便描述，下面以每一帧视频画面的处理为例，来描述整个视频控制系统的工作过程。可以理解的是，视频控制系统，根据实际需要，也可以同时将若干帧视频画面打包在一起进行处理，只要系统的处理性能可以满足本申请在延时方面的要求即可。
视频采集单元100对接收到的外部输入的视频源数据进行采集，将其转换为视频处理单元200可以处理的格式，从而得到采集后的视频数据。采集后的视频数据，可以包括视频数据信号video_data、视频时钟信号video_clk和视频控制信号，视频控制信号可以包括帧同步信号video_vs、行同步信号video_hs、行数据有效信号video_de。
图3及图4示出了一帧视频画面在LED显示屏上的传输示意图，其中，画面有效区域，是实际显示视频画面的区域；帧消隐区域，是对应于帧消隐时间的虚拟区域；行消隐区域，是对应于行消隐时间的虚拟区域。
视频数据信号video_data，是指可以在画面有效区域内进行显示的视频数据，可以是各个像素点的画面数据的集合。
视频时钟信号video_clk，是用于正确驱动视频数据信号video_data的时钟信号，每个视频时钟信号周期内，传输一个像素点的画面数据。
帧同步信号video_vs，用于实现视频画面帧之间的控制，一般情况下，此信号为高时，为一帧视频画面的帧消隐时间，不输出有效的视频数据；当该信号为低时，为行有效时间，可以正常传输该帧视频画面的行视频数据。
行同步信号video_hs，用于实现每一行视频数据的控制，一般情况下，此信号为高时，为行消隐时间，不能传输行视频数据；当此信号为低时，可以传输行视频数据。
行数据有效信号video_de，用于指示传输的视频数据是否有效，一般情况下，此信号为高时，表示正在传输的视频数据有效，可以用于画面有效区域进行显示工作；当此信号为低时，表示正在传输的视频数据无效，不能用于画面有效区域的显示工作。
如图5所示，一帧视频画面的传输与显示，对应一个周期的帧同步信号video_vs。一个周期的帧同步信号video_vs可以划分为前置帧消隐时间VBP、行有效时间和后置帧消隐时间VFP。行有效时间用于传输、显示该帧视频画面的所有行视频数据，可以细分为若干个行同步信号的周期。前置帧消隐时间VBP、后置帧消隐时间VFP可以对应多个周期的行同步信号的时间。每个行同步信号的周期内，可以包括前置行消隐时间HBP、行视频数据的有效传输时间和后置行消隐时间HFP。
由此可见，从帧同步信号的起始时间开始，到第一行视频数据开始传输、显示，至少存在前置帧消隐时间VBP的时间差。同时，在一个帧同步信号的周期内，除了用于显示视频画面的行有效时间以外，还存在前置帧消隐时间VBP、后置帧消隐时间VFP的空闲时间。
在本申请实施例中，视频处理单元200，对采集后的视频数据进行处理，可以将得到的行视频数据顺序传输到存储器300进行存储；每当存储器300存储了一行的行视频数据时，输出控制单元400，就同步从存储器300中读取出存储的行视频数据，然后根据输出控制单元400与LED显示屏之间的连接方式，转换为对应的预设输出格式的视频数据包，发送给LED显示屏进行显示。
现有技术的视频控制系统，只能进行帧级别的画面处理——先完成一帧视频画面的处理，将处理后的一帧视频画面完整的存储在存储器中，输出时，再从存储器中读出一帧完整的视频画面数据，由此导致，现有的视频控制系统，从输入到输出，至少存在一帧的延时。
而本申请实施例提供的视频控制系统，可以执行更小细粒度的处理——可以细化到每行视频数据的处理与输出的控制，当完成一行视频数据的处理，即可存储到存储器中，然后由输出控制单元同步读出，输出给LED显示屏进行显示。由此，同一帧视频画面中，先处理完成的行视频数据，就可以先行输出给LED显示屏，无需等待后面的行视频数据的处理与存储，可以显著的减少视频控制系统从输入到输出之间的延时。因为存在帧消隐时间和行消隐时间，对于每一帧视频画面的处理与输出，均可以在同一个帧同步信号的周期内同步完成，可以实现零帧延时的有益效果。
存储器300可以是常见的存储器，比如Flash存储器、DDR存储器等。
在一些实施例中，存储器300可以采用DDR存储器。
进一步的，存储器300，采用乒乓操作的机制，来存储和读出行视频数据。
视频处理单元200，可以在处理得到每一行视频数据之后，均将该行视频数据存储到存储器300的第一区域内。输出控制单元400可以同步读取出存储器300的该第一区域内的行视频数据。与此同时，视频处理单元200仍然在继续处理得到下一行视频数据，将该后续得到的行视频数据存储到存储器300上不同于第一区域的第二区域内。在下一次读取时，输出控制单元400读取存储器300的第二区域内的行视频数据，而视频处理单元200则将后续得到的行视频数据存储到存储器300的第一区域内。由此往复，直至该帧视频画面处理完毕。
可以理解的是，视频处理单元200，每次存储到存储器300中的行视频数据，也可以是多行视频数据。
在一些实施例中，输出控制单元400，可以根据帧同步信号video_vs，来同步从存储器300中读取出存储的行视频数据，然后输出给LED显示屏。示例的，输出控制单元400，可以在帧同步信号video_vs为高的期间内，或者说，在前置帧消隐时间VBP内，同步从存储器300中读取出存储的第一行视频数据，然后输出给LED显示屏；针对后续的非第一行的行视频数据，输出控制单元400可以持续从存储器300中读取出，并转换为预设的输出格式，然后根据帧同步信号video_vs和行同步信号video_hs，同步输出给LED显示屏。如此，视频控制系统，可以根据帧同步信号video_vs和行同步信号video_hs，同步输出视频画面，实现零帧延时的有益效果。
在一些实施例中，视频处理单元200，可以具体是视频裁剪模块，用于裁剪出采集后的视频数据中目标区域的视频数据，裁剪出的目标区域的视频数据，即为处理后的视频数据。
可以理解的是，视频处理单元200，除了视频裁剪处理以外，还可以执行缩放、拼接、图像增强、运动补偿等其他视频处理功能。
在一些实施例中，如图2所示，视频控制系统可以包括多个视频处理单元200和输出控制单元400，每个视频处理单元200与存储器300、一个输出控制单元400构成一个视频控制通道；每个视频处理单元200均从视频采集单元100处接收采集后的视频数据；不同视频控制通道内的视频处理单元200，对采集后的视频数据，根据各自的工作模式，执行对应的处理；不同视频控制通道内的输出控制单元400，从存储器300中，读取出对应本视频控制通道的行视频数据，转换为预设输出格式的视频数据包，输出给对应区域的LED显示。通过设置多个视频控制通道，不同的视频控制通道可以用于LED显示屏的不同区域的视频画面的控制，可以同时进行多路通道的并发处理，可以有效提升视频控制系统的处理速度，满足显示的时延要求。
需要说明的是，不同视频控制通道内的视频处理单元200的工作模式，可以是执行相同的裁剪处理，但是裁剪的目标区域可以是不同的；也可以是执行不同的视频处理功能。
不同视频控制通道内的视频处理单元200处理后获得的行视频数据，可以存储在存储器300的不同区域，也可以在增加通道标识的基础上，存储在存储器300的同一个区域。
在一些实施例中，如图2所示，输出控制单元400，可以包括数据读取模块410、输出转换模块420；数据读取模块410，用于实时从存储器300中读取对应的行视频数据；输出转换模块420，用于将读取出的行视频数据，转换为预设输出格式的视频数据包，并发送给LED显示屏。
预设输出格式可以根据输出控制单元400与LED显示屏之间的通信接口而确定。示例的，当输出控制单元400，通过网络接口与LED显示屏进行通信连接时(即用网线进行连接)，预设输出格式可以是适于网络传输的网络数据包格式。
在一些实施例中，如图2所示，视频控制系统还可以包括多个FIFO缓存器500，每个视频控制通道分别包括有一个FIFO缓存器500；在每个视频控制通道内，视频处理单元200处理得到的行视频数据，会先存储在FIFO缓存器500，再由FIFO缓存器500将行视频数据存储到存储器300中。通过增加设置具有高速读写性能的FIFO缓存器500，可以解决多个视频处理单元200同时读写存储器300的突发性问题，可以避免因为多个视频处理单元200因为同时向存储器300存储行视频数据，受限于存储器300本身的读写速度限制，而无法及时完成行视频数据的存储，导致其不能来得及处理采集后的视频数据，进而引发的视频数据丢失的问题。
可以理解的是，FIFO缓存器500也可以换成其他具有高速读写性能的存储器，只能能够满足多个视频处理单元200同时存储视频数据时的读写性能要求即可。
在一些实施例中，如图2所示，视频控制系统还可以包括主控单元600，用于接收外部输入的控制指令，设置视频处理单元200的工作模式。
示例的，当有多个视频控制通道，视频处理单元200具体为视频裁剪模块时，视频处理单元200的工作模式就可以是裁剪的目标区域——用户可以通过主控单元600，设置每个视频处理单元200裁剪的目标区域的位置。
本申请实施例提供的视频控制系统，可以执行更小细粒度的处理——可以细化到每行视频数据的处理与输出的控制，当完成一行视频数据的处理，即可存储到存储器中，然后由输出控制单元同步读出，输出给LED显示屏进行显示。由此，同一帧视频画面中，先处理完成的行视频数据，就可以先行输出给LED显示屏，无需等待后面的行视频数据的处理与存储，可以显著的减少视频控制系统从输入到输出之间的延时。因为存在帧消隐时间和行消隐时间，对于每一帧视频画面的处理与输出，均可以在同一个帧同步信号的周期内同步完成，可以实现零帧延时的有益效果。
本申请另一实施例提供了一种零帧延时的视频控制方法，适用于前述任一实施例的视频控制系统，如图6所示，包括：
S100，视频采集单元对接收的视频源数据进行采集，得到采集后的视频数据；
S200，视频处理单元对采集后的视频数据进行处理，将得到的行视频数据书顺序存储到存储器中；
S300，输出控制单元，实时从存储器中读出行视频数据，转换为预设输出格式的视频数据包，发送给LED显示屏进行显示。
各个步骤中，视频采集单元、视频处理单元及输出控制单元的具体工作方式，可以参见前面视频控制系统的实施例中的描述，在此不再赘述。
相对于现有的只能进行帧级别画面处理、具有至少一帧延时的视频控制系统，本申请实施例提供的视频控制方法，可以执行更小细粒度的处理——可以细化到每行视频数据的处理与输出的控制，当完成一行视频数据的处理，即可存储到存储器中，然后由输出控制单元同步读出，输出给LED显示屏进行显示。由此，同一帧视频画面中，先处理完成的行视频数据，就可以先行输出给LED显示屏，无需等待后面的行视频数据的处理与存储，可以显著的减少视频控制系统从输入到输出之间的延时。因为存在帧消隐时间和行消隐时间，对于每一帧视频画面的处理与输出，均可以在同一个帧同步信号的周期内同步完成，可以实现零帧延时的有益效果。
在一些实施例中，视频控制系统还包括FIFO缓存器，步骤S200可以具体包括：
视频处理单元对采集后的视频数据进行处理，将得到的行视频数据书顺序存储到FIFO缓存器中；
FIFO缓存器实时将行视频数据存储到存储器中。
通过增加设置具有高速读写性能的FIFO缓存器，可以解决多个视频处理单元同时读写存储器的突发性问题，可以避免因为多个视频处理单元因为同时向存储器存储行视频数据，而引发的视频数据丢失的问题。
本申请另一实施例还提供一种LED显示系统，包括前面任一项实施例中的视频控制系统以及LED显示屏，所述视频控制系统接收外部输入的视频源数据，控制所述LED显示屏的显示工作。
本申请另一实施例还提供了一种存储介质，其上存储有计算机程序，其中所述计算机程序在由处理器执行时实现上述任一项实施例所述的零帧延时的视频控制方法。
所述系统/计算机装置集成的部件/模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。所述计算机可读存储介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、电载波信号、电信信号以及软件分发介质等。需要说明的是，所述计算机可读介质包含的内容可以根据司法管辖区内立法和专利实践的要求进行适当的增减，例如在某些司法管辖区，根据立法和专利实践，计算机可读介质不包括电载波信号和电信信号。
在本发明所提供的几个具体实施方式中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施方式仅仅是示意性的，例如，所述部件的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
另外，在本发明各个实施例中的各功能模块/部件可以集成在相同处理模块/部件中，也可以是各个模块/部件单独物理存在，也可以两个或两个以上模块/部件集成在相同模块/部件中。上述集成的模块/部件既可以采用硬件的形式实现，也可以采用硬件加软件功能模块/部件的形式实现。
对于本领域技术人员而言，显然本发明实施例不限于上述示范性实施例的细节，而且在不背离本发明实施例的精神或基本特征的情况下，能够以其他的具体形式实现本发明实施例。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明实施例的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明实施例内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。系统、装置或终端权利要求中陈述的多个单元、模块或装置也可以由同一个单元、模块或装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种零帧延时的视频控制系统，用于LED显示屏的控制，其特征在于，包括视频采集单元、多个视频处理单元、存储器以及多个输出控制单元，其中，每个所述视频处理单元与所述存储器、一个所述输出控制单元构成一个视频控制通道，
所述视频采集单元，用于对接收外部输入的视频源数据进行采集，得到采集后的视频数据；
所述视频处理单元，用于接收采集后的视频数据，不同视频控制通道内的视频处理单元，对采集后的视频数据按照预设的工作模式进行处理，将得到的行视频数据顺序传输到存储器进行存储；
所述输出控制单元，用于在帧同步信号为高的期间内，或者，在前置帧消隐时间内，从存储器中读出当前帧的行视频数据，并转换为预设输出格式的视频数据包，发送给LED显示屏进行显示。
2.根据权利要求1所述的视频控制系统，其特征在于，所述存储器为DDR存储器。
3.根据权利要求2所述的视频控制系统，其特征在于，所述存储器，采用乒乓操作的机制，来存储和读出行视频数据。
4.根据权利要求1所述的视频控制系统，其特征在于，所述输出控制单元，包括数据读取模块、输出转换模块；所述数据读取模块，用于实时从所述存储器中读取对应的行视频数据；所述输出转换模块，用于将读取出的行视频数据，转换为预设输出格式的视频数据包，并发送给LED显示屏。
5.根据权利要求1所述的视频控制系统，其特征在于，所述视频控制系统还包括多个FIFO缓存器，每个视频控制通道分别包括有一个FIFO缓存器；在每个视频控制通道内，所述视频处理单元处理得到的行视频数据，会先存储在所述FIFO缓存器，再由所述FIFO缓存器将行视频数据存储到所述存储器中。
6.根据权利要求1所述的视频控制系统，其特征在于，还包括主控单元，用于接收外部输入的控制指令，设置所述视频处理单元的工作模式。
7.一种LED显示系统，包括视频控制系统和LED显示屏，所述视频控制系统接收外部输入的视频源数据，控制所述LED显示屏的显示工作，其特征在于，所述视频控制系统为权利要求1-6任一项所述的视频控制系统。
8.一种零帧延时的视频控制方法，适用于权利要求1-6任一项所述的视频控制系统，其特征在于，包括：
视频采集单元对接收的视频源数据进行采集，得到采集后的视频数据；
不同视频控制通道内的视频处理单元，对采集后的视频数据按照预设的工作模式进行处理，将得到的行视频数据顺序传输到存储器进行存储；
输出控制单元在帧同步信号为高的期间内，或者，在前置帧消隐时间内，从存储器中读出当前帧的行视频数据，并转换为预设输出格式的视频数据包，发送给LED显示屏进行显示。
9.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序在由处理器执行时实现权利要求8所述的零帧延时的视频控制方法。
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