JP6009556B2 - シリコン貫通ビアを用いた集積回路設計 - Google Patents

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Description

発明の分野
本明細書に開示された１つ以上の実施形態は、集積回路（ＩＣ）に関する。より特定的には、１つ以上の実施形態は、シリコン貫通ビアを用いたＩＣの設計に関する。
背景
集積回路（ＩＣ）は、複数のダイを用いて実現される。そうでなければ単一のより多いなダイを用いて実現され得る回路設計は、マルチダイＩＣ構造を用いて実現され得る。マルチダイＩＣ構造は、典型的には、互いに結合され、かつ単一のＩＣパッケージ内に配置された２つ以上のダイの包含にによって特徴付けられる。回路設計は、単一のより大きなダイを有するＩＣ構造を用いる代わりに、複数のダイにわたって実現される。
マルチダイＩＣ構造を用いる回路設計を実現するために、回路設計は、マルチダイＩＣ構造のダイにわたって分割されなければならない。分割プロセスは、回路設計の回路要素をマルチダイＩＣ構造のさまざまなダイに割当てる。分割プロセスは、１つ以上のダイ内信号を必ず生成する。ダイ内信号は、マルチダイＩＣ構造の異なるダイ間で交換される信号を称する。
ダイ間およびダイからＩＣパッケージへの通信を確立する１つの手法は、「シリコン貫通ビア（through silicon via：ＴＳＶ）」と称される構造を利用することである。各ＴＳＶは、マルチダイＩＣ構造のダイを通して延在する縦型の導電経路として特徴付けられる。各ＴＳＶは、それを通してＴＳＶが延在するダイの上面のノードを、同じダイの下面の異なるノードと電気的に結合するために用いられ得る。たとえば、ＴＳＶは、ＴＳＶを含む第２のダイの上部に配置された第１のダイのノードを、第２のダイの下方に配置された第３のダイのノードまたは第２のダイの下方に配置されたＩＣパッケージのノードと結合するために用いられ得る。
概要
集積回路（ＩＣ）構造において、所与のダイ上の回路の物理レイアウトに関するＴＳＶの位置決めは、回路設計の回路ブロックの改善された動作特性を達成し得る。一実施形態においては、ＩＣ構造は、複数の第１の回路素子と、複数の第２の回路素子と、複数の第１のＴＳＶと、複数の第２のＴＳＶとを含む。第１および第２の回路素子、ならびに、第１および第２のＴＳＶはともに、回路ブロック構成を含む。回路ブロック構成は、少なくとも１つの対称軸に関して対称である。第１のＴＳＶの内の少なくとも１つはダミーＴＳＶであり、ダミーＴＳＶを有さない回路ブロック構成は対称ではない。
いくつかの実施形態においては、複数の第１の回路素子および複数の第２の回路素子は、少なくとも１つのアクティブ回路素子を含み、ダミーＴＳＶと第１のアクティブ回路素子との間の距離は、ダミーＴＳＶが第１のアクティブ素子の応力場に寄与するほど十分に小さい。
回路ブロック構成は、２つの対称軸に関して対称であり得る。第１および第２の複数のＴＳＶの重心位置は、回路ブロック構成の重心位置と同じであり得る。第１のアクティブ回路素子は、第１および第２の複数のＴＳＶにおける少なくとも１つのＴＳＶの、従来の立入禁止ゾーン内にあり得る。ＩＣ構造はインターポーザを含み得る。
いくつかの実施形態においては、第１の回路素子は少なくとも１つの第１のアクティブ回路素子を含み、第２の回路素子は少なくとも１つの第２のアクティブ回路素子を含む。第１のアクティブ回路素子がさらされる応力場、および第２のアクティブ回路素子がさらされる応力場は、ダミーＴＳＶの存在のために実質的に同じである。
第１のアクティブ回路素子および第２のアクティブ回路素子はともに、差動トランジスタ対を含み得る。第１のアクティブ回路素子および第２のアクティブ回路素子は、高性能クロック分配ネットワークの異なるノードに結合され得る。
また、ＴＳＶを用いる集積回路設計の方法も記載される。方法は、プロセッサを用いて、回路ブロックの第１のアクティブ回路素子がさらされる応力場および回路ブロックの第２のアクティブ回路素子がさらされる応力場が整合していないと決定することを含み得る。方法は、ＴＳＶについてのダイのレイアウトを修正することによって、第１のアクティブ回路素子の応力場および第１のアクティブ回路素子の応力場の間の不整合を低減することを含み得る。
一局面においては、不整合を低減することは、ＴＳＶの場所を調整することを含み、ＴＳＶは、第１のアクティブ回路素子および第２のアクティブ回路素子のいずれかの応力場に寄与する。たとえば、ＴＳＶの場所を調整することは、対称ＴＳＶおよび回路ブロック構成を生成するＴＳＶの場所を調整することを含み得る。
他の局面においては、不整合を低減することは、第１のアクティブ回路素子の所定の距離内にダミーＴＳＶを追加することを含み得る。たとえば、ダミーＴＳＶを追加することは、対称ＴＳＶおよび回路ブロック構成を生成するダミーＴＳＶを追加することを含み得る。別の例においては、ダミーＴＳＶを追加することは、第１のアクティブ回路素子の応力場と重なり合う追加の応力場を生成するダミーＴＳＶを追加することを含み得る。
第１のアクティブ回路素子がさらされる応力場と第２のアクティブ回路素子がさらされる応力場とが不整合であることを決定することは、ＴＳＶに対する回路ブロックの対称性に応じた不整合を決定することを含み得る。追加的にまたは代替的に、第１のアクティブ回路素子がさらされる応力場と第２のアクティブ回路素子がさらされる応力場とが不整合であることを決定することは、第１のアクティブ回路素子および第２のアクティブ回路素子までの距離に応じた不整合を決定することを含み得る。
他の実施形態は、ＴＳＶを使用する回路設計についてのシステムを含み得る。システムは、プログラムコードを有するメモリと、メモリに結合されたプロセッサとを含み得る。プロセッサは、プログラムコードを実行すると、複数の演算を実行するように構成され得る。演算は、回路ブロックの第１のアクティブ回路素子がさらされる応力場と回路ブロックの第２のアクティブ回路素子がさらされる応力場とが不整合であることを決定すること、および、ＴＳＶについてのダイのレイアウトを修正することによって、第１のアクティブ回路素子の応力場と第２のアクティブ回路素子の応力場との不整合を低減することを含み得る。
不整合を低減することは、ＴＳＶの場所を調整することを含み、ＴＳＶは、第１のアクティブ回路素子および第２のアクティブ回路素子のいずれかの応力場に寄与する。たとえば、たとえば、ＴＳＶの場所を調整することは、対称ＴＳＶおよび回路ブロック構成を生成するＴＳＶの場所を調整することを含み得る。
追加的にまたは代替的に、不整合を低減することは、第１のアクティブ回路素子の所定の距離内にダミーＴＳＶを追加することを含み得る。たとえば、ダミーＴＳＶを追加することは、対称ＴＳＶおよび回路ブロック構成を生成するダミーＴＳＶを追加することを含み得る。別の例においては、ダミーＴＳＶを追加することは、それによって第１のアクティブ回路素子の応力場と重なり合う追加の応力場を生成するダミーＴＳＶを追加することを含み得る。
第１のアクティブ回路素子がさらされる応力場と第２のアクティブ回路素子がさらされる応力場とが不整合であることを決定することは、ＴＳＶに対する回路ブロックの対称性に応じた不整合を決定することを含み得る。追加的にまたは代替的に、第１のアクティブ回路素子がさらされる応力場と第２のアクティブ回路素子がさらされる応力場とが不整合であることを決定することは、第１のアクティブ回路素子および第２のアクティブ回路素子までの距離に応じた不整合を決定することを含み得る。
別の実施形態は、プロセッサとメモリとを有するシステムによって使用可能な、持続性データ記憶媒体を含むデバイスを含み得る。データ記憶媒体は、システムによって実行されるとシステムに演算を実行させるプログラムコードを記憶し得る。演算は、回路ブロックの第１のアクティブ回路素子がさらされる応力場と回路ブロックの第２のアクティブ回路素子がさらされる応力場とが不整合であることを決定すること、および、ＴＳＶについてのダイのレイアウトを修正することによって、第１のアクティブ回路素子の応力場と第２のアクティブ回路素子の応力場との不整合を低減することを含み得る。
不整合を低減することは、ＴＳＶの場所を調整することを含み、ＴＳＶは、第１のアクティブ回路素子および第２のアクティブ回路素子のいずれかの応力場に寄与する。ＴＳＶの場所を調整することは、対称ＴＳＶおよび回路ブロック構成を生成するＴＳＶの場所を調整することを含み得る。不整合を低減することは、第１のアクティブ回路素子の所定の距離内にダミーＴＳＶを追加することを含み得る。
本明細書に開示された実施形態に従うマルチダイ集積回路（ＩＣ）構造の局所図を示す第１のブロック図である。 本明細書に開示された他の実施形態に従うマルチダイＩＣ構造の断面側面図を示す第２のブロック図である。 本明細書に開示された他の実施形態に従う、シリコン貫通ビア（ＴＳＶ）を取り囲むマルチダイＩＣ構造における応力の例示的な影響を示す第３のブロック図である。 本明細書に開示された他の実施形態に従う差動トランジス対の局所レイアウト図を示す第４のブロック図である。 本明細書に開示された他の実施形態に従う差動トランジス対の局所レイアウト図を示す第５のブロック図である。 本明細書に開示された他の実施形態に従う差動トランジス対の局所レイアウト図を示す第６のブロック図である。 本明細書に開示された他の実施形態に従うクロックネットワークの局所レイアウト図を示す第７のブロック図である。 本明細書に開示された他の実施形態に従う例示的な演算システムの局所レイアウト図を示す第８のブロック図である。 本明細書に開示された他の実施形態に従う、ＴＳＶを用いてＩＣを設計する方法を示すフローチャートである。
詳細な説明
明細書は、新規とみなされる１つ以上の実施形態の特徴を規定する請求項で結論付けられるが、１つ以上の実施形態は、図面に関連する説明の考慮から、さらによく理解されると信じられる。必要に応じて、１つ以上の詳細な実施形態が、明細書に開示される。しかしながら、１つ以上の実施形態は、例示に過ぎないことが理解されるべきである。したがって、本明細書内に開示される具体的な構造的および機能的詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の根拠、および、当業者に仮想的に任意の詳細な構造において１つ以上の実施形態をさまざまに採用するように教示するための代表的な根拠として理解されるべきである。さらに、本明細書で用いられる語句および用語は、限定することを意図したものではなく、むしろここに開示される１つ以上の実施形態の理解可能な説明を提供することを意図したものである。
本明細書内に開示される１つ以上の実施形態は、集積回路（ＩＣ）に関し、より特定的には、シリコン貫通ビア（ＴＳＶ）を用いてＩＣを設計することに関する。ＩＣにおけるＴＳＶの使用または包含は、そこで実行される回路の性能への影響を有し得る。ＴＳＶの包含は、たとえば、その中にＴＳＶが実現される特定のダイにおいて応力場を誘導または生成し得る。ＴＳＶによって誘導された応力場は、アクティブ回路素子したがって、拡張すれば、トランジスタのようなアクティブ回路素子を用いて建造されるより複雑な回路または回路ブロックの性能に影響を及ぼす。たとえば、アクティブ回路素子に近接するＴＳＶによって誘導された応力場によって影響が及ぼされるようなアクティブ回路素子の性能は、典型的に異なり、ＴＳＶのないアクティブ回路素子の性能に比べて劣化する。
本明細書内に開示される１つ以上の実施形態に従えば、所与のダイ上の回路の物理的レイアウト（レイアウト）に関して、１つ以上のＴＳＶの位置付けまたは配置は、回路設計の回路ブロックの改善された演算性能を達成するように決定され得る。たとえば、電子回路において基礎的要素として通常用いられる差動トランジスタ対のような回路ブロックの性能は、１つ以上のＴＳＶの存在または近接によって影響を受け得る。回路ブロックを取り囲む所与の領域内に配置された１つ以上のＴＳＶの位置付けは、回路ブロックの各アクティブ回路素子の１つ以上の選択された動作特性が、ＴＳＶによって誘導された応力場によって均一的に影響をうけることを確実にするように調整され得る。
差動トランジスタ対タイプの回路ブロックに関するＴＳＶの特定の配置は、たとえば、実質的に均一な態様のＴＳＶの応力場によって影響される回路ブロックの各トランジスタをもたらし得る。したがって、場合によっては、回路ブロックの駆動電流および遅延のような特性は、ＴＳＶの存在によって大幅に影響を受けない状態のままであり得る。なぜなら、回路ブロックの個々のアクティブ回路素子の動作に影響を与え得るＴＳＶによって誘導された応力場は、そのようなアクティブ回路素子の各々に、同じまたは類似の態様で影響を及ぼすからである。
図１は、本明細書に開示される実施形態に従うマルチダイＩＣ構造（ＩＣ構造）１００の局所図を示す第１のブロック図である。一局面においては、ＩＣ構造１００は、単一パッケージ内のＩＣの積層複数ダイへのパッキングアプローチを示す。ＩＣ構造１００は、シリコンインターポーザ（インターポーザ）１０５と、ダイ１１０と、ダイ１１５とを含み得る。
インターポーザ１０５は、ダイ１１５およびダイ１１０が水平に積層され得る平面を有するダイであり得る。示されるように、ダイ１１５およびダイ１１０は、インターポーザ１０５の平面上に隣り合って配置され得る。図１においては、水平に積層される２つのダイで実現されているが、ＩＣ構造１００は、水平に積層される３つ以上のダイで実現する
こともできる。他の実施形態においては、ダイ１１５は、ダイ１１０の上面上に垂直に積層され得る。さらに別の実施形態においては、インターポーザ１０５は、２つの垂直に積層されたダイの間の中間層として用いられ得る。そのような場合には、インターポーザ１０５は、マルチダイＩＣパッケージにおいて、垂直に積層されたダイを互いに絶縁し得る。
インターポーザ１０５は、マルチダイＩＣ構造の２つ以上のダイについての、共通の搭載面および電気結合点を提供し得る。インターポーザ１０５は、ダイ間の相互接続経路のための中間層として、または、ＩＣ構造１００の接地面もしくは電源面として機能し得る。インターポーザ１０５は、Ｎ型および／またはＰ型不純物でドープされていようがドープされてなかろうが、シリコンウェハ基板で実現することができる。インターポーザ１０５の製造は、１つ以上の金属相互接続層の堆積を可能とする、１つ以上の追加的なプロセスステップを含み得る。これらの金属相互接続層は、アルミニウム、金、銅、ニッケル、さまざまなケイ化物などを含み得る。
インターポーザ１０５は、たとえば、二酸化ケイ素のような、１つ以上の誘電層または絶縁層の堆積を可能とする１つ以上の追加的プロセスステップを用いて製造することができる。さらに、インターポーザ１０５は、たとえばトランジスタデバイスおよび／またはダイオードデバイスのような、アクティブ回路素子の生成を可能とする、１つ以上の追加的プロセスステップを用いて製造することができる。上述のように、インターポーザ１０５は、一般的にはダイであり、本明細書においてより詳細に説明されるような、１つ以上のＴＳＶの存在によって特徴付けられる。
図２は、本明細書に開示される別の実施形態に従うマルチダイＩＣ構造の断面側面図を示す第２のブロック図である。より特定的には、図２は、切断面２−２に沿って得られる図１のＩＣ構造１００の図を示す。このように、本明細書を通して、類似の数字が同じ項目を称するために用いられる。
図２を参照して、ダイ１１０およびダイ１１５の各々は、はんだバンプ２０５を介してインターポーザ１０５に電気的に結合され得る。さらに、はんだバンプ２０５の各々は、ダイ１１０，１１５をインターポーザ１０５に物理的に取り付けるように機能し得る。はんだバンプ２０５を通して、たとえば、インターポーザ１０５はダイ１１０に結合される。同様に、はんだバンプ２０５を通して、ダイ１１５はインターポーザ１０５に結合される。
インターポーザ１０５へのダイ１１０，１１５の結合は、はんだバンプ２０５を通して達成されるが、インターポーザ１０５をダイ１１０，１１５に結合するために、他のさまざまな技術を用いることができる。たとえば、ダイ１１０，１１５をインターポーザ１０５に結合するためにボンドワイヤまたはエッジワイヤを用いることができる。別の例においては、ダイ１１０，１１５をインターポーザ１０５に物理的に取り付けるために、接着材料が用いられ得る。このように、図２に示されるような、はんだバンプ２０５を介したインターポーザ１０５へのダイ１１０，１１５の結合は、例示の目的のために与えられており、本明細書に開示される１つ以上の実施形態を限定することを意図するものではない。
インターポーザ１０５における相互接続材料は、ダイ１１０，１１５の間にダイ内信号を通過させるために用いることができる。たとえば、相互接続２１５は、ダイ１１０をダイ１１５に結合するために、はんだバンプ２０５Ａ，２０５Ｂの各々に結合され、それによって、ダイ１１０，１１５の間でのダイ内信号の交換を可能とする。さらに、インターポーザ１０５は、ビア（図示せず）を用いてともに結合され得る複数の導電層で実現することができる。その場合においては、相互接続２１５は、インターポーザ１０５におけるビアを用いてともに結合される２つ以上の導電層内に実現され得る。インターポーザ１０５内に相互接続を実現するための複数の導電層の使用は、ルーティングすべきより多くの数の信号、およびインターポーザ１０５内に実現されるべき信号のより複雑なルーティングを可能にする。
本明細書において、同じ参照符号が、端子、信号線、配線、およびそれらに対応する信号を称するために用いられる。この点において、用語「信号」、「配線」、「接続」、「端子」、および「ピン」は、本明細書内で時折、相互変換可能に用いられ得る。また、用語「信号」、「配線」などは、１つ以上の信号、たとえば単一配線を介した単一ビットの搬送、または複数並列配線を介した複数並列ビットの搬送を表わし得ることが理解されるべきである。さらに、各配線または信号は、場合によっては、信号または配線によって結合される２つ以上の要素間の双方向通信を表わし得る。
はんだバンプ２２０は、インターポーザ１０５を表面２３５に電気的に結合するために用いることができる。表面２３５は、たとえば、ＩＣ構造が実現されるマルチダイＩＣパッケージを表わし得る。はんだバンプ２２０は、さらに、ＩＣ構造を、マルチダイＩＣパッケージ外部のノードに直接結合し得る。たとえば、はんだバンプ２２０は、インターポーザ１０５を表面２３５に物理的に取り付けるために用いることができる。ＴＳＶ２２５は、導電材料で満たされると、垂直に横断する電気的接続を形成するビアを表わし、たとえば、全体ではない場合にはインターポーザ１０５の実質的な部分を通して延在する。
ＴＳＶ２２５は、インターポーザ１０５内の開口をドリルで穴開けするか、エッチングすることによって実現され得、第１の表面すなわちはんだバンプ２０５が結合される表面から、第２の平面すなわちはんだバンプ２２０が結合される表面へ通じて伸びる。その後、導電材料がＴＳＶ２２５内に堆積され得る。ＴＳＶ２２５を満たすために用いられ得る導電材料の例は、限定されないが、銅、アルミニウム、金、銅、ニッケル、さまざまなケイ化物などを含み得る。別の例においては、ＴＳＶ２２５は、インターポーザ１０５を実質的に通して横断し、はんだバンプ２２０を、相互接続２１５を形成するために用いられるような１つ以上の金属層と結合する。そして、相互接続２１５および１つ以上の従来のビアは、ＴＳＶ２２５をはんだバンプ２０５に結合し得る。
ＴＳＶ２２５は、はんだバンプ２２０とともに、ダイ１１０を表面２３５に結合する。上述のように、１つ以上の追加的なプロセスステップが、インターポーザ１０５におけるアクティブ回路素子を実現するために用いられ得る。一般的に、マルチダイＩＣ構造によって、相互接続およびＴＳＶを取り囲む部分を含むシリコンインターポーザの大部分は、不使用のままである。本明細書に開示される１つ以上の実施形態に従えば、トランジスタおよびダイオードのようなアクティブ回路素子は、インターポーザ１０５の不使用部分において実現され得る。
したがって、図２に示されるように、インターポーザ１０５の第１の平面が、ダイ１１０，１１５に物理的に結合され得る。インターポーザ１０５の第２の平面は、表面２３５に物理的に結合され得る。ダイ１１０，１１５、および表面２３５の各々は、インターポーザ１０５と比較して、異なる熱膨張係数を有し得る材料を用いて実現することができる。結果として、インターポーザ１０５、ダイ１１０，１１５、および表面２３５の各々は、温度変化にさらされると、異なる比率で拡張し得る。
システム内で実現される際に、インターポーザ１０５、ダイ１１０，１１５および表面２３５を含むＩＣパッケージは、ＩＣパッケージ外部の温度変化によって影響を受け得る。さらに、電力オン状態においては、ＩＣ構造１００における回路素子は、インターポーザ１０５、ダイ１１０，１１５および表面２３５の温度を変化させ得る熱を生成する。温度変化は、インターポーザ１０５、ダイ１１０，１１５および表面２３５の各々の連続的な拡張および縮小をもたらし得る。
ダイ１１０，１１５および表面２３５の各々は、インターポーザ１０５とは異なる熱膨張係数を有し得るので、各々は、インターポーザ１０５と異なる割合で拡縮し得る。ダイ１１０，１１５および表面２３５の各々がインターポーザ１０５に物理的に結合されていることによって、インターポーザ１０５、ダイ１１０，１１５および表面２３５間の拡縮の異なる割合は、それぞれの要素に対する力の印加をもたらし得る。これらの力は、ＴＳＶ２２５のような、インターポーザ１０５を通る開口部を取り囲む領域において増加し得る、インターポーザ１０５内の応力を生成し得る。
さらに、ＴＳＶ２２５を満たすために用いられる導電材料も、インターポーザ１０５とは異なる熱膨張係数を有し得る。その場合においては、各ＴＳＶ２２５を満たすために用いられる導電材料は、インターポーザ１０５と異なる割合で拡縮し得る。結果として、導電材料は、ＴＳＶ２２５内からインターポーザ１０５に対して追加的な力を与え、それによってＴＳＶ２２５を取り囲むインターポーザ１０５の領域に印加される応力が増加する。
図３は、本明細書に開示された別の実施形態に従う、ＴＳＶを取り囲むマルチダイＩＣインターポーザにおける例示的な応力の影響を示す第３のブロック図である。より特定的には、図３は、インターポーザ１０５のような、マルチダイＩＣインターポーザに印加される力が、応力の印加および応力場の生成をもたらし得る様子を示す。図３は、ＴＳＶ２２５のようなＴＳＶを取り囲む領域に応力が集中する様子を示す。
先述のように、１つ以上ののダイおよびＩＣパッケージへのインターポーザ１０５の物理的な結合は、インターポーザ１０５への力の印加をもたらし得る。ＴＳＶ２２５内の導電材料も、インターポーザ１０５への力の印加をもたらし得る。その力は、インターポーザ１０５を実現するために用いられる材料内に応力を生成し得る。一般的に、この応力は、ＴＳＶ２２５のような、インターポーザ１０５を貫通する任意の開口部を取り囲むインターポーザ１０５の領域内およびその周辺において増加する。
力がインターポーザ１０５内にどのように応力場を誘導するかをより良好に示すために、図３は、一軸力がインターポーザ１０５に印加される一次元の場合を示す。実際には、インターポーザ１０５の位置を規定する３つの直交軸に沿ったまたはそれらの軸間に配向され得る三次元の力が、インターポーザ１０５に印加され得る。この点において、ＴＳＶ２２５によって誘導される応力場は、ライン３３５に沿って外側に伸びるものに限定されず、むしろ、ＴＳＶ２２５に対してすべての外側への方向に延びる。図３は、縮尺通りに描かれていないことが理解されるべきである。図３は、ＴＳＶ２２５のようなＴＳＶを取り囲んで誘導される応力をより明確に示すために描かれている。
図３を参照して、一軸力が、端部３１５，３２０に沿ってインターポーザ１０５に印加される。インターポーザ１０５への力の印加は、インターポーザ１０５を実現するために用いられる材料内に引張応力を生成する。インターポーザ１０５の端部の領域に印加された力は、矢印３０５の各々によって示される。インターポーザ１０５内に現れる引張応力（応力）は、矢印３１０の各々によって示される。矢印３０５の各々の方向および長さは、それぞれ、インターポーザ１０５の端部３１５，３２０に印加される力の方向および大きさを示している。同様に、矢印３１０の各々の方向および長さは、インターポーザ１０５のさまざまな領域において生成される応力の方向および大きさを示している。
インターポーザ１０５に力が印加されると、たとえばＴＳＶのような、材料の任意の非連続性が、その非連続性を取り囲む領域における応力集中または応力場に影響を与える。結果として、ＴＳＶ２２５は、ＴＳＶ２２５周りのインターポーザ１０５の領域における応力を増加する。図３を参照して、ＴＳＶ２２５は、導電材料で満たされ、かつ直径３３０を有する円形開口部として実現される。
インターポーザ１０５におけるＴＳＶ２２５の存在によって誘導される応力は、ＴＳＶ２２５についての開口の端部に一般的に集中し、ＴＳＶ２２５から離れるとライン３３５に沿って減少する。言い換えると、応力は、インターポーザ１０５において、インターポーザ１０５に印加される力の方向に垂直なＴＳＶ２２５を対称に等分する軸に沿って、すなわち、この場合には直径３３０に沿って最大となる。一般的に、直径３３０に平行であるがその上方または下方であるインターポーザ１０５の領域においては、応力は、正規化された形状に分布する。たとえば、インターポーザ１０５内のライン３４０に沿った応力の大きさは、正規化され、かつ均等分布した応力に戻る。
一般的に、ＴＳＶ２２５の端部に沿った点５０における引張応力集中は、以下の表現によって記述される σ３＝σ１（１＋２ｂ／ａ）。σ３についての表現において、σ１は、インターポーザ１０５における、たとえばライン３４０に沿った、均一のまたは平均の引張応力を表わす。変数ａは、力の方向に平行なＴＳＶ２２５の半径である。変数ｂは、力の方向に直交するＴＳＶ２２５の半径である。ＴＳＶ２２５のような、実質的に円形のＴＳＶについては、ａの長さは、ｂの長さとほぼ等しい。したがって、表現２ｂ／ａは２の値に減少し、σ３＝３σ１となる。σ３についての表現は、点３４５，３５０における引張応力集中、すなわちσ３は、平均引張応力のおよそ３倍であることを示している。語句「応力集中係数」は、一般的にＫtで表わされ、Ｋt＝σ３／σ１＝３として定義され得る。
インターポーザ１０５における増加した応力の存在は、インターポーザ１０５において実現されるアクティブ回路素子の性能に影響を与え得る。たとえば、応力は、インターポーザ１０５内のアクティブ回路素子におけるキャリアの移動性の変動を生じさせ得る。ＴＳＶ２２５によって誘導される応力に関して、インターポーザ１０５内のライン３３５に沿ったＴＳＶ２２５を取り囲む領域において、応力集中がより大きくなることを考慮すると、ライン３３５に沿って配置されたアクティブ回路素子の性能は、ＴＳＶ２２５によって誘導される応力集中の増加の結果として変化し得る。
上述のように、図３は、端部３１５，３２０に沿ってインターポーザ１０５に印加される一軸力のみを図示している。上述のように、ＴＳＶ２２５によって生成または誘導される実際の応力場は、すべての方向に外側に延びる。応力集中が平均引張応力レベルに到達するまでは、ＴＳＶ２２５からより遠くへ移動するにつれて応力場の集中は減少する。一般的に、応力集中または応力レベルは、ＴＳＶ２２５の外周からの距離を「Ｄ」で表わすと、１／Ｄの割合で減少する。たとえば、ＴＳＶ２２５によって誘導される応力場の応力レベルは、点３５５，３６０においてＴＳＶ２２５から離れる方向に移動する正規化された引張応力レベルに到達する。
従来の設計技術は、アクティブ回路素子上のＴＳＶ誘導応力の衝撃を低減するために、立入禁止ゾーン（Keep Out Zone：ＫＯＺ）の概念を利用する。ＫＯＺは、典型的には、ＴＳＶを取り囲むインターポーザ１０５のような、アクティブ回路素子を伴う応力関連性能問題を回避するために、ダイにおいてアクティブ回路素子が配置または実現されていない特定の領域を規定するものとして設計される。しかしながら、ＴＳＶの数が増加すると、各ＴＳＶの周囲に規定された多くのＫＯＺは、アクティブ回路素子を実現するためのダイ利用可能領域を大幅に減少し得る。さらに、２つ以上のＴＳＶからの応力場の重ね合わせは、ＴＳＶ誘導応力を完全に排除する困難性を増加し得る。
いくつかの場合においては、ＫＯＺは、駆動電流などのような、アクティブ回路素子の１つ以上の動作特性の低下に応じて定義される。この態様においては、ＫＯＺは、周囲の終端部として規定され、その外側においては、その場所において実現されたアクティブ回路素子の選択された動作特性は、（ＴＳＶが全く存在しない場合と比較して）所定の量またはパーセンテージだけ低下するか、あるいは全く低下しない。しかしながら、アクティブ回路素子の動作特性の低下の測定を用いることは、依然として、ＴＳＶ誘導応力が、回路ブロックの１つのアクティブ回路素子に、同じ回路ブロックの他のアクティブ回路素子とは異なるように影響を与え得るという状況を引き起こし得る。
たとえば、差動トランジスタ対の場合を考える。対のうちの１つのトランジスタは、双方のトランジスタが許容される公差範囲内で動作していたとしても、与えられたＴＳＶによって、対の他のトランジスタとは異なるように影響され得る。同様に、入出力回路用に典型的に用いられるプルアップ回路および／またはプルダウン回路において用いられるトランジスタは、与えられたＴＳＶによって異なるように影響され得る。他の例として、高性能クロック分配ネットワークの異なるノードは、１つ以上のＴＳＶによって異なるように影響を受け、それによって、高性能クロック分配ネットワークのノード間において性能の変動をもたらす。これらの変動は、回路設計が設計目標を満たしていない状況、または、設計目標を満たしてはいるものの回路設計の実際の性能が予想よりも異なるように動作する状況を引き起こし得る。
図において、ＴＳＶおよび製造前の回路ブロックを含む、マルチダイＩＣ構造が実現されるべき回路設計の場合を考える。製造前回路ブロックを含むいくつかのＩＣは、フィールドプログラムゲートアレイ（ＦＰＧＡ）である一例を用いて特定の機能を実行するようにプログラムされ得る。ＦＰＧＡは、典型的に、プログラムタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入出力ブロック（ＩＯＢ）、コンフィギュラブルロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。
各プログラマブルタイルは、典型的には、プログラマブル相互接続回路およびプログラマブルロジック回路の双方を含む。プログラマブル相互接続回路は、典型的には、アクティブ回路素子を含み得るプログラマブル相互接続点（ＰＩＰ）によって接続された、可変長さの多くの相互接続ラインを含む。プログラマブルロジック回路は、たとえば、ファンクションジェネレータ、抵抗器、算術ロジックなどを含むプログラマブル素子を用いてユーザ設計のロジック実現し、それらはアクティブ回路素子を含み得る。
プログラマブル相互接続回路およびプログラマブルロジック回路は、典型的には、プログラマブル素子がどのように構成されるかを規定する一連の設定データを内部設定メモリにローディングすることによってプログラムされる。設定データは、メモリから（たとえば、外部ＰＲＯＭから）読み出されるか、あるいは、外部装置によってＦＰＧＡ内に書込まれる。そして、個別のメモリセルの集団状態が、ＦＰＧＡの機能を決定する。
ＦＰＧＡは、プログラマブルＩＣの一種にすぎない。他のタイプのプログラマブルＩＣは、結合プログラマブルロジックデバイス（complex programmable logic device）、またはＣＰＬＤである。ＣＰＬＤは、ともに、および相互接続スイッチマトリクスによって入出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）およびプログラマブルアレイブロック（ＰＡＬ）において用いられるものと同様の、２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいては、設定データは、典型的に、不揮発性メモリ内にオンチップで記憶される。いくつかのＣＰＬＤにおいては、設定データは、不揮発性メモリ内にオンチップで記憶され、その後、初期設定（プログラミング）シーケンスの一部として、揮発性メモリへダウンロードされる。
これらのプログラマブルＩＣのすべてについて、デバイスの機能は、その目的のためにデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤにおけるような、スタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤにおけるような、フラッシュメモリ）、または他の任意のタイプのメモリセリに器幾され得る。
他のプログラマブルＩＣは、金属層のような、デバイス上のさまざまな素子とプログラム可能に相互接続する処理層を適用することによってプログラムされる。これらのプログラマブルＩＣは、マスクプログラマブルデバイスとして知られている。プログラマブルＩＣは、たとえば、ヒューズ技術またはアンチヒューズ技術を用いるような、他の手法でも実現することができる。「プログラマブルＩＣ」の語句は、限定されないが、これらのデバイスを含むとともに、部分的にのみプログラム可能であるデバイスもさらに包含し得る。たとえば、プログラマブルＩＣの１つのタイプは、ハードコードされたトランジスタロジックと、そのハードコードされたトランジスタロジックとプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。他のタイプのプログラマブルＩＣは、プログラム可能な回路を含む特定用途向けＩＣ（ＡＳＩＣ）であり得る。
いずれの場合においても、プログラマブルＩＣ内のＴＳＶの存在は、１つ以上のＴＳＶと各ＴＳＶによって生成される応力場に関して、単に各個別の回路ブロックの場所のために、２つの同一の回路ブロックを異なるように機能させることができる。類似のまたは同じ回路ブロックのこの異なるまたは不均一な性能は、回路設計者にとっては問題であり、信頼できるマルチダイプログラマブルＩＣ内の回路設計を実現することを困難にし得る。
１つまたはそれ以上のＴＳＶによって誘導される応力場は、多くの異なる技術を用いて決定することができる。１つの局面においては、力とそれによりもたらされる応力の大域解析が、所与のＩＣパッケージに対して実行することができる。力は、結果として発生した応力場を用いて、数学的に推定または測定することができる。応力場は、たとえば、ＩＣパッケージの単一ダイにおいて、数学的にモデル化され得る。ＩＣパッケージについて生成されたマクロモデルが適用され、ダイにわたる個別のアクティブ回路素子レベルに適用可能なマクロモデルを提供するように分割される。たとえば、インターポーザ全体にわたる応力の局所的影響が、１つ以上の異なるアクティブ回路素子に適用されるものとして、個別のＴＳＶからの応力場を推定するために評価され得る。１つの局面においては、各アクティブ回路素子とＴＳＶとの間の距離は、そのアクティブ回路素子がさらされる、ＴＳＶによって誘導されるような応力場を評価または決定するために用いることができる。
他の局面においては、経験的データが、ＴＳＶおよび／またはアクティブ回路素子のさまざまな構成で構築されるテスト構造から測定されるようなアクティブ回路素子について決定され得る。アクティブ回路素子の飽和電流などのような、アクティブ回路素子のさまざまな動作特性が測定され得る。測定された動作特性は、たとえばＴＳＶ位置と比較したアクティブ回路素子の方向、アクティブ回路素子の幅、アクティブ回路素子の長さ、アクティブ回路素子がＮ型デバイスかＰ型デバイスか、などのような、アクティブ回路素子の物理特性に関連付けられ得る。実際のシリコンプロトタイプ構造から測定されるデータは、ＩＣ設計のシミュレーションおよび／または最適化の目的のために用いることができる。
図４は、本明細書において開示される他の実施形態に従う、差動トランジスタ対（差動対）の局所的レイアウト図を示す第４のブロック図である。「レイアウト」とは、金属層、酸化物領域、拡散領域、ＩＣのデバイスを作り上げる他の層をパターン化する設計マスクに対応する平面幾何学形状に関する、ＩＣ構造、またはその部分を表わすものを指す。図４は、差動対４０５を図示する。差動対４０５は、第１のトランジスタおよび第２のとランジスタを含む。第１のトランジスタは、ドレインＤ１と、ゲートＧ１と、第２のトランジスタと共有するソースＳで形成される。差動対４０５の第２のトランジスタは、ドレインＤ２、ゲートＧ２およびソースＳで形成される。
差動対４０５は、２つのＴＳＶ４１０と４１５との間に配置される。例示の目的のために、ＴＳＶ４１０およびＴＳＶ４１５は、実質的に類似または同じ形で実現することができるとともに、実質的に同じサイズとされ得る。たとえば、円形ＴＳＶとして実現される場合には、ＴＳＶ４１０およびＴＳＶ４１５は、実質的に等しい直径を有し得る。二次元座標系が、参照のために図示されている。ＴＳＶ４１０，４１５、ドレインＤ１，Ｄ２、ソースＳ、およびゲートＧ１，Ｇ２のような要素は、たとえば、示される二次元座標系に対応する形態（ｘ，ｙ）の座標が割当てられ得る。
示されるように、ＴＳＶ４１０は、差動対４０５からＸ１の距離に配置される。ＴＳＶ４１０は、たとえば、ｙ軸におけるソースＳの中心に揃えられるＴＳＶ４１０の中心でソースＳに実質的に揃えられるので、ＴＳＶ４１０は、差動対４０５の第１および第２のトランジスタから等距離にある。したがって、差動対４０５の第１および第２のトランジスタの各々は、ＴＳＶ４１０によって誘導される同じ応力場にさらされる。この点において、第１のトランジスタがさらされる応力場は、ＴＳＶ４１０によって誘導されるような、第２のトランジスタがさらされる応力場に整合（一致）する。
同様に、ＴＳＶ４１５は、差動対４０５からＸ１の距離に配置される。ＴＳＶ４１５は、ソースＳに実質的に揃えられ、したがって、差動対４０５の第１のトランジスタおよび第２のトランジスタから等距離にある。したがって、差動対４０５の第１および第２のトランジスタの各々は、ＴＳＶ４１５によって誘導される同じ応力場にさらされる。この点において、第１のトランジスタがさらされる応力場は、ＴＳＶ４１５によって誘導されるような、第２のトランジスタがさらされる応力場に整合する。
差動対４０５の第１および第２のトランジスタは、各トランジスタが、ＴＳＶ４１０，４１５から誘導される応力効果によって、実質的に同じように、かつ実質的に同じ量だけ悪化される傾向にあるという点で整合したままである。そのため、第１のトランジスタおよび第２のトランジスタが、サイズなどに関して整合する物理的特徴を有すると仮定すると、各々は、ＴＳＶ４１０，４１５の存在にもかかわらず、たとえば同じまたは類似の動作特性を有するように同じまたは類似の態様で実行することが予期され得る。トランジスタ対４０５の第１のトランジスタおよび第２のトランジスタの双方は、ＴＳＶ４１０，４１５の存在および／またはそれへの接近にもかかわらず整合し続ける。
一実施形態においては、ＴＳＶによって搬送される特定のタイプの信号は、そのＴＳＶによって誘導される応力場に関して無視することができる。図４を再び参照して、たとえば、ＴＳＶ４１０は、回路設計の信号、電源、または接地を搬送、またはそれらに結合され得る。ＴＳＶ４１０によって誘導される応力場は、ＴＳＶ４１０が信号、電源、または接地に結合されているかに関係なく、本明細書に記載されるように決定され得る。
例示の目的のために、各ＴＳＶ構造の中心からの距離が測定され得る。所与の回路ブロックおよびその回路ブロックを取り囲むＴＳＶに関して、均一な態様で距離測定がなされる限り、必要に応じて、各ＴＳＶ構造の外周からの距離も測定され得る。
ＴＳＶ４１０は、ＴＳＶ４１５よりも差動対４０５から異なる距離に配置されてもよいことが理解されるべきである。ＴＳＶ４１０，４１５の各々が、差動対４０５の第１およおよび第２のトランジスタを整合した応力場にさらすために、たとえば、差動対４０５の各トランジスタがＴＳＶからの、同じまたは実質的に類似の応力効果を経験する場合、ＴＳＶ４１０，４１５は、ソースＳを分割する水平線に沿って配置されるべきである。
図５は、本明細書に開示された別の実施形態に従う差動トランジスタ対の、局所的レイアウト図を示す第５のブロック図である。より特定的には、図５は差動対４０５を示す。示されるように、ＴＳＶ４１０，４１５の各々は、図４に関連して説明されたように、差動対４０５からＸ１の距離に配置される。
ＴＳＶ５０５，５１０の各々の位置付けおよび差動対４０５の方向によって、ＴＳＶ５０５，５１０の各々は、ｘ軸に対して揃えられ、たとえば同じｘ座標を有する。さらに、ＴＳＶ５０５は、差動対４０５の端部からＹ１の距離に配置される。同様に、ＴＳＶ５１０は、差動対４０５の端部からＹ１の同じ距離に配置される。差動対４０５の第１および第２のトランジスタを整合したアクティブ回路素子として実現することによって、ＴＳＶ５０５，５１０は、ソースＳを実質的に二等分するｙ座標を伴う水平線から等距離とすることができることが理解されるべきである。ＴＳＶ４１０，４１５，５０５，５１０の各々は、実質的に同じ形状およびサイズとすることができる。
ＴＳＶ５０５，５１０は、差動対４０５を形成する第１および第２のトランジスタのソースＳから等距離である。差動対４０５の方向によって、ＴＳＶ５０５，５１０は、差動対４０５から異なる距離に配置され得るＴＳＶ４１０，４１５とは異なった、差動対４０５のソースＳから同じ距離に配置されなければならない。ＴＳＶ５０５は、たとえばＤ２よりも近接したＤ１のような、第１のトランジスタに、より近接したＴＳＶ５０５のために、第２のトランジスタよりも第１のトランジスタについてより大きな応力を誘導し得る。ＴＳＶ５１０は、たとえばＤ１よりも近接したＤ２のような、第２のトランジスタに、より近接したＴＳＶ５１０のために、第１のトランジスタよりも第２のトランジスタについてより大きな応力を誘導し得る。ＴＳＶ５０５，５１０が、示されるように、差動対４０５のソースＳから等距離にある場合、ＴＳＶ５０５およびＴＳＶ５１０によって生成される応力場の重ね合わせまたは組合せは、差動対４０５の第１および第２のトランジスタの双方が、同じまたは整合した応力場にさらされることをもたらす。ＴＳＶ５０５が差動対４０５からＴＳＶ５１０とは異なった距離に配置されるとした場合には、ＴＳＶ５０５，５１０によって誘導される応力場の組合せは、整合した応力場をもたらすようには組み合わせられないであろう。第１のトランジスタは、第２のトランジスタとは異なる、ＴＳＶ５０１，５１０からの応力場にさらされ、それによって、差動対４０５を形成するアクティブ回路素子の、不整合の動作特性をもたらすであろう。
したがって、図５に示されるように位置付けられたＴＳＶを用いることによって、ＴＳＶ５０５，５１０の各々から誘導される応力場は、差動対４０５の第１および第２のトランジスタに対する同じ効果を有する。第１のトランジスタは、ＴＳＶ４１０，４１５，５１５，５１０によって誘導される、第２のトランジスタと同じ応力場にさらされる。したがって、図４に示された例と同じく、第１のトランジスタおよび第２のトランジスタが整合した物理特性を有すると仮定した場合、各々は、ＴＳＶ４１０，４１５，５１５，５１０の存在にもかかわらず、同じまたは類似の態様で機能することが予期され得る。
図６は、本明細書に開示された他の実施形態に従う差動トランジスタ対の局所的レイアウト図を示す第６のブロック図である。より特定的には、図６は、ＴＳＶ６０５〜６２０の第１のコラムとＴＳＶ６２５〜６４０の第２のコラムとの間に配置された差動対４０５を示す。図６に示された実施形態においては、ＴＳＶ６０５〜６２０の各々は揃えられ、かつ同じｙ座標を有する。同様に、ＴＳＶ６２５〜６４０の各々は揃えられ、かつ同じｙ座標を有する。さらに、ＴＳＶ６０５〜６４０の各々は、実質的に同じ形状およびサイズであり得る。
縦軸に沿った間隔に関して、ＴＳＶ６１０およびＴＳＶ６１５は、ソースＳを実質的に二等分するｙ座標を有する水平線から等距離であり得る。ＴＳＶ６０５およびＴＳＶ６２０は、ソースＳを二等分する水平線から等距離であり得る。ＴＳＶ６３０およびＴＳＶ６３５は、ソースＳを二等分する水平線から等距離であり得る。ＴＳＶ６２５およびＴＳＶ６４０は、ソースＳを二等分する水平線から等距離であり得る。
他の例においては、ＴＳＶ６０５〜６２０は等間隔であり得る。同様に、ＴＳＶ６２５〜６４０は等間隔であり得る。しかしながら、ソースＳを二等分する水平線を参照して示されるようにＴＳＶ対の等間隔が維持される限り、そのような場合は必要とされないことが理解されるベきである。さらに、示されるように、ＴＳＶ６０５〜６２０のコラムは、差動対４０５からＸ２の距離に配置され得る。ＴＳＶ６２５〜６４０のコラムは、整合する所望の応力場を維持しながら、差動対４０５からＸ２の同じ距離、あるいは図４を参照して議論したような異なる距離に配置され得る。
示される整列および位置付けによって、結果としてＴＳＶ６０５〜６４０によって誘導される応力場は、差動対４０５の第１のトランジスタおよび第２のトランジスタに、同じように影響を与える。この点において、ＴＳＶ６０５〜６４０によって誘導される差動対４０５の各トランジスタがさらされる応力場は整合する。第１のトランジスタおよび第２のトランジスタが整合する物理的特徴で形成される場合、各々は、ＴＳＶ６０５〜６４０の存在において整合する動作特性を維持するように、同じまたは類似の態様で悪化する。
図４〜６に関して示される実施形態は、回路ブロックのアクティブ回路素子の各々に同じまたは実質的に類似の態様で影響を与えるようにＴＳＶが配置されるさまざまな例を示す。この点において、１つ以上のＴＳＶによって誘導される回路ブロックの第１のアクティブ回路素子がさらされる応力場は、回路ブロックの第２のアクティブ回路素子がさらされる応力場と同じであるか、あるいは、整合する。したがって、第１および第２のアクティブ回路素子は、１つ以上の個々のＴＳＶによって誘導される１つ以上の応力場の影響にかかわらず、整合したままであり得る。
図４〜図６を参照して示されるように、距離および対称性は、アクティブ回路素子についてＴＳＶによって誘導される応力場が整合することを決定するための代用品（proxy）として用いることができる。たとえば、ＴＳＶは、整合させるべき回路ブロックの個々のアクティブ回路素子から等しい距離に配置されるように位置付けられ得る。他の例においては、ＴＳＶは、回路ブロックについて対称であるように位置付けられ得る。いくつかの場合においては、ＴＳＶの共通の重心の位置が、たとえば回路ブロックの重心の位置と同じであり得る。たとえば、図４〜図６のうちの任意のものを参照して、ＴＳＶは、図４〜図６の各それぞれの１つに示されるすべてのＴＳＶが、回路ブロックに対して対称的であるように、および／または、図示された回路ブロックと共通の重心を有するように位置付けることができる。
「重心」は、ｘ軸に平行な対称軸と、回路ブロックまたは２つ以上のＴＳＶのような所与の回路構造についてのｙ軸に平行な対称軸との交差点を指す。各対称軸は、（たとえば、回路ブロックを形成する）２つ以上の回路素子のアクティブな表面積、または表面積を、対称軸の両側に存在する等しくかつ対称な半分に分離する分割線を表わす。
差動対に関して、対称性は、回路ブロックの性能に大きな影響を有し得る。ＴＳＶからトランジスタまでの距離が、対称性の決定の大部分であり得る。所与のマルチダイＩＣ構造について、ＴＳＶは、一般的に固定の直径を有する。固定されたＴＳＶの直径によって、ＩＣ設計者には、ＴＳＶからアクティブ回路素子までの距離を変化させること、および、対称性を用いて回路ブロックにわたる応力場にアクティブ回路素子を均一にさらすことを達成する余地が残されている。
トランジスタサイズに対するＴＳＶサイズの相対比のような他の要因は、誘導される応力場における応力集中に影響を与え得る。上述のように、ＴＳＶによって誘導される応力は、ＴＳＶから離れると、およそ１／Ｄの割合で低下する。大きなＴＳＶから小さい距離Ｄのところに配置される小型トランジスタの場合を考える。１／Ｄの応力の低下にもかかわらず、ＴＳＶは、トランジスタ全体にわたってほぼ均一な応力を誘導する傾向にある。比較すると、より大きなトランジスタがより小さなＴＳＶから同じ距離Ｄに配置される場合、ＴＳＶは、トランジスタ全体にわたって不均一な応力を誘導する傾向にある。
図５を参照して、たとえば、より小さいトランジスタが相対的により大きなＴＳＶに関連して用いられる場合、差動対４０５とＴＳＶ５０５またはＴＳＶ５１０との間のＹ１として示される垂直間隔は、各トランジスタがさらされる応力場同士の間の大幅な不整合をもたらすことなく、異なり得る。代替的には、デバイスサイズ（たとえば、トランジスタのチャネル長さ）に対するＴＳＶ直径の最小比率を用いて、反対に配置されるカウンタバランスＴＳＶを必要とすることなく、単一のＴＳＶを差動対４０５の上方または下方に配置することができる。たとえば、ＴＳＶ５０５または５１０のいずれか一方が、他方のものを伴わずに含まれ得る。
図７は、本明細書に開示されるほかの実施形態に従う、クロック分配ネットワークの局所的なレイアウト図を示す第７のブロック図である。図７は、「Ｈ」型のパターンに配列されたノード７０２〜７１８を含む、クロック分配ネットワーク（クロックネットワーク）７００型の回路ブロックを示している。クロックネットワーク７００は、各枝が、クロック信号分配に関する整合する遅延特性を有するように構成される、高性能クロックネットワークとして実現され得る。たとえば、ノード７１８からノード７０２〜７１６のうちの各々１つへの、個々に測定されるような信号伝播遅延は、実質的に等価であり得る。例示の目的のために、ノード７０２〜７１８の各々は、１つ以上のアクティブ回路素子を含む、バッファ回路ブロックまたはクロック信号ドライバ回路ブロックを表わし得る。
この点において、ノード７０２，７０６，７１０，７１４は、ノード７０２，７０６，７１０，７１４の各々が同じｘ座標を有するコラム内に垂直に揃えられ得る。同様に、ノード７０４，７０８，７１２，７１６は、ノード７０４，７０８，７１２，７１６の各々が同じｘ座標を有するコラム内に垂直に揃えられ得る。ノード７０２およびノード７０６は、７５４の符号が付された点を通る水平なクロックネットワーク分配線から等距離であり得る。ノード７０２，７０６の各々は、点７５４を通る線からＹ３の垂直距離に配置されるものとして示されている。ノード７０４，７０８は、点７５４を通る水平なクロックネットワーク分配線から等距離であり得る。ノード７０４，７０８の各々は、点７５４を通る線からＹ３の垂直距離に配置されるものとして示されている。
同様に、ノード７１０，７１４は、７５６の符号が付された点を通る水平なクロックネットワーク分配線から等距離とすることができる。ノード７１０，７１４の各々は、点７５６を通る水平なクロックネットワーク分配線からＹ３の垂直距離に配置されるように示されている。ノード７１２，７１６は、７５６の符号が付された点を通る水平なクロックネットワーク分配線から等距離とすることができる。ノード７１２，７１６の各々は、点７５６を通る水平なクロックネットワーク分配線からＹ３の垂直距離に配置されるように示されている。
点７５４，７５６を通る線の各々は、点７５８を通る水平なクロックネットワーク分配線から等距離とすることができる。示されるように、点７５４，７５６を通る線の各々は、点７５８からＹ４の垂直距離に配置されるように示されている。ノード７０２，７０６，７１０，７１４で形成されるノードのコラムは、点７５４，７５６，７５８によって規定される垂直軸からＸ４の距離に配置され得る。ノード７０４，７０８，７１２，７１６で形成されるノードのコラムも、点７５４，７５６，７５８によって規定される垂直軸からＸ４の距離に配置され得る。
この点において、ＴＳＶ７２０〜７３４の第１のコラムは、ＴＳＶ７２０〜７３４の各々が同じｘ座標を有するように垂直に揃えられ得る。ＴＳＶ７２０〜７３４の第１のコラムのＴＳＶの各連続するペアは、Ｙ２の垂直距離だけ分離され得る。同様に、ＴＳＶ７３６〜７５０の第２のコラムは、ＴＳＶ７３６〜７５０の各々が同じｘ座標を有するように垂直に揃えられ得る。ＴＳＶ７３６〜７５０の第２のコラムのＴＳＶの各連続するペアは、Ｙ２の垂直距離だけ分離され得る。
さらに、ＴＳＶ７２６，７２８は、点７５８を通る水平線から等距離になるように位置付けられ得る。同様に、ＴＳＶ７４２，７４４も、点７５８を通る水平線から等距離とすることができる。ＴＳＶ７２０〜７３４のコラムは、ノード７０２，７０６，７１０，７１４で形成されるノードのコラムから、Ｘ３の距離だけ分離され得る。ＴＳＶ７３６〜７５０のコラムは、ノード７０４，７０８，７１２，７１６で形成されるノードのコラムから、Ｘ３の距離だけ分離され得る。
クロック分配ネットワーク７００またはその問題のための他の回路ブロックに関して、実質的な対称性を保持する手法でＴＳＶを位置付けることによって、各ＴＳＶ７２０〜７５０の各々からの誘導された応力の効果は、クロック分配ネットワーク７００のノード７０２〜７１６にわたって均一に印加され得る。はっきりとしていることは、ノード７１８は、ＴＳＶ７２０〜７３４のコラムによるよりも、ＴＳＶ７３６〜７５０のコラムによってより影響されるということである。なぜなら、応力の効果が、およそ１／Ｄの割合でＴＳＶから減少するためである。
多くの現実世界の場合においては、クロック分配ネットワークは、図７に示されるような対称的な形状には実現されない。プログラマブルＩＣを含む現代のＩＣは、たとえば、プロセッサ、ＤＳＰ、メモリなどのようなさまざまな回路ブロックを含み得、それらは、与えられたインターポーザまたはダイのグリッド状レイアウトを分断し、それによって、クロック分配ネットワークが対称的なパターンで実現されるのを妨げる。そのような場合においては、クロック分配ネットワークの非対称性は、ノードに印加される異なる応力場、すなわち異なる応力レベルをもたらすクロックネットワークのＴＳＶおよびノード間の異なる距離を生じさせる。この異なる応力場は、変化されたトランジスタの性能のために、クロックネットワーク内に異なる遅延をもたらし得る。
いくつかの場合においては、１つ以上の追加的なＴＳＶが、ダイのレイアウトに追加され得る。アクティブ回路素子を取り囲む応力プロファイルを一致させる目的のためにダイのレイアウトに付加されるＴＳＶは、「ダミーＴＳＶ」と称され得る。ダミーＴＳＶは、電源または接地のいずれかに結合されるＴＳＶである。たとえば、ダミーＴＳＶは、回路設計の信号、たとえばデータを搬送するＴＳＶではない。１つ以上のダミーＴＳＶが、ダイのレイアウトに付加され、かつその中に位置付けられ、それによって、選択された領域のＴＳＶの応力が、ダミーＴＳＶによって誘導される応力場と重ね合わされる。ダミーＴＳＶは、場合によっては、回路ブロック内の選択されたアクティブ回路素子が、ＴＳＶおよびダミーＴＳＶの重ね合わされた応力場を参照して、同じ、たとえば整合する応力場にさらされるように位置付けられ得る。
図４〜図７は、回路ブロックに関して、ダイまたはインターポーザ上にＴＳＶを位置付けるためのさまざまな技術を示す。ＴＳＶは、アクティブ回路素子までの距離、対称性、またはそれらの組み合わせに関して測定されるかを問わず、示されたさまざまな構成を達成するために再配置され得る。さらに、示されたような構成を達成するために、追加のダミーＴＳＶを追加することができる。
図８は、本明細書に開示される他の実施形態に従う、例示的な演算システム（システム）８００を説明する第８のブロック図である。システム８００は、システムバス８１５を介してメモリ８１０に結合された少なくとも１つのプロセッサ８０５を含み得る。このように、システム８００は、メモリ素子８１０内にプログラムコードを記憶することができる。プロセッサ８０５は、システムバス８１５を介してメモリ素子８１０からアクセスされたプログラムコードを実行することができる。１つの局面においては、たとえば、システム８００は、プログラムコードを記憶および／または実行するために適したコンピュータとして実現することができる。しかしながら、システム８００は、本明細書に記載された機能を実行することができる、プロセッサおよびメモリを有する任意のシステムの形式で実現されてもよいことが理解されるべきである。
メモリ素子８１０は、たとえばローカルメモリ８２０および１つ以上の大容量記憶装置８２５のような、１つ以上の物理メモリデバイスを含み得る。ローカルメモリ８２０は、ランダムアクセスメモリ、または、プログラムコードの実際の実行の間に一般的に用いられる他の非持続性メモリを指す。大容量記憶装置８２５は、ハードドライブ、または他の持続性記憶装置として実現され得る。システム８００は、実行中に、大容量記憶装置からプログラムコードを読み出す回数を低減するために、少なくともいくつかのプログラムコードの一時的記憶を提供する１つ以上のキャッシュメモリ（図示せず）も含み得る。
キーボード８３０、ディスプレイ８３５、およびポインティングデバイス（図示せず）のような入出力（Ｉ／Ｏ）装置が、任意的にシステム８００に結合され得る。Ｉ／Ｏ装置は、直接的に、または介在するＩ／Ｏコントローラを介して、システム８００に結合され得る。ネットワークアダプタもシステム８００に結合され、システム８００が、中間の私的なまたは公共ネットワークを介して、他のシステム、コンピュータシステム、リモートプリンタ、および／またはリモート記憶装置に結合できるようにし得る。モデム、ケーブルモデム、およびイーサネット（登録商標）カードは、システム８００で用いることができる、異なるタイプのネットワークアダプタの例である。
図８に図示されるように、メモリ素子８１０は、応力場解析モジュール８４０を記憶し得る。応力場解析モジュール８４０は、実行可能プログラムコードの形式で実現され、システム８００によって実行され得る。応力場解析モジュール８４０は、所与のダイまたはインターポーザ内の個々のアクティブデバイスに印加される、さまざまなＴＳＶによって誘導される応力場を決定することができる。別の例においては、応力場解析モジュール８４０は、ＴＳＶまでの距離およびＴＳＶによって生成される応力場に依存するアクティブ回路素子のための、たとえばスパイスモデル（spice model）の定式化のように、アクティブデバイスの決定またはモデル化を行うことができる。
図９は、本明細書に開示される他の実施形態に従う、ＴＳＶを用いるＩＣの設計の方法９００を示すフローチャートである。方法９００は、図１〜図７を参照して説明されたさまざまな規則および技術を用いる図８に示されたシステムのような、データプロセッシングシステムによって実行され得る。
方法９００は、ステップ９０５において開始し、システムは、その中に実現された１つ以上のＴＳＶを有するインターポーザ、たとえばダイの回路レイアウトを解析し得る。たとえば、システムは、アクティブ回路素子から、たとえば、最も近接したＴＳＶ、あるいは、各アクティブ回路素子の所定の距離内のＴＳＶまでの距離を決定し得、その所定距離内においては、そのＴＳＶの応力場はアクティブ回路素子の性能への影響を有すると推定される。システムは、差動対、クロック分配ネットワーク、または整合するアクティブ回路素子が利用される他の回路構造のような、関心のある領域を認識することもできる。
ステップ９１０において、システムは、ダイの応力場を推定し得る。システムは、さまざまなＴＳＶによって生成される応力場を推定するとともに、インターポーザにわたる応力プロファイルを作成するように重なり合う応力場を重ね合わせ、それによって、個別の回路ブロックおよび個別のアクティブ回路素子に対する応力場の相関関係を与える。
ステップ９１５において、システムは、関心のある領域について、不整合が存在しているか否かを判定し得る。上述のように、不整合は、整合されるべきこと、たとえば物理的に実質的に同じまたは同一であることが意図される少なくとも２つのアクティブ回路素子、および互いに意図される機能が、異なる応力場にさらされる状況を指す。２つのアクティブ回路素子は、典型的には同じ回路ブロック内に配置され、したがって、互いに極近接していない場合には、互いに所定の距離内にある。たとえば、不整合は、ある回路素子が、他方の回路素子がさらされる応力レベルと、最少量より大きい応力だけ異なる応力レベルにさらされる場合に認識または判定され得る。
上述のように、応力場の不整合を判定するためのほかの技術は、たとえば、回路ブロックが、１つ以上の周囲のＴＳＶ、または回路ブロックの各アクティブ回路素子の所定領域または所定距離内のＴＳＶに関して対称であるか否かを判定することを含み得る。他の技術は、ＴＳＶと回路ブロックのアクティブ回路素子との間の距離を判定することを含み得る。たとえば、システムは、回路ブロックの所定距離内にある１つ以上またはすべてのＴＳＶが、各アクティブ回路素子から同じ距離に配置されているか否かを判定し得る。応力場が不整合であるか否かの比較および判定の目的のために、非対称の度合い、または、距離の大きさが、応力場の大きさと関連付けられ得る。上述のように、応力は、たとえば、各ＴＳＶから１／Ｄの割合で減少する。
ステップ９２０において、システムは、不整合を有するとして特定された関心ある領域を選択し得る。ステップ９２５において、システムは、その関心ある領域のアクティブ回路素子がさらされる不整合の応力場への要因である、たとえば少なくとも部分的に誘導するように判定される各ＴＳＶを選択し得る。
一般的に、応力場間の不整合は、ＴＳＶについて、ダイのレイアウトを修正することによって低減することができる。たとえば、ステップ９３０において、システムは、ステップ９２５において選択されたＴＳＶの少なくとも１つの位置を調整し得る。システムは、不整合応力場間の改善されたまたはより大きな整合を達成することを企図して、ＴＳＶを再配置し得る。ステップ９３５において、システムは、任意的に、ダミーＴＳＶを追加することによってレイアウトを修正し得る。ダミーＴＳＶを追加することは、不整合応力場間の改善された整合を達成することを企図して、既存の応力場に重ね合わされるべきさらなる応力場を誘導し得る。たとえば、所定のしきい値よりも大きな、たとえばステップ９１５において説明した応力場不整合量よりも大きな不整合が生じる場合、２つの応力場間の差異は、大きすぎてＴＳＶを再配置することによって克服できないと判定され得る。そのような場合においては、１つ以上のダミーＴＳＶが追加され得る。上述のように、ダミーＴＳＶは、対称性を達成するために追加されるか、または、そのようなアクティブ回路素子がさらされる応力場に影響を与えるために、１つ以上の選択されたアクティブ回路素子に近接して追加され得る。
ステップ９３５の後、方法９００は、ステップ９１０にループバックして、ステップ９３０において調整された、再位置付けまたは再配置されたＴＳＶ，および／または、ステップ９４０において追加された追加ダミーＴＳＶにしたがって、ダイの応力場を推定し得る。
方法９００は、回路設計の例示的な方法を示していることが理解されるべきである。他の実施形態においては、ダミーＴＳＶは、再位置付けされた１つ以上のＴＳＶが、不整合応力場間の整合の最小量分を改善することができない場合が所定回数繰り返された後のみ追加され得る。他の実施形態においては、調整のために異なるＴＳＶを選択する前に、１つのＴＳＶが繰り返し再配置または再位置付けのために選択され得る。さらに他の実施形態においては、再位置付けのためのＴＳＶ選択は、不整合応力場のいずれかに対して最大の寄与を有するＴＳＶが、より少ない寄与を有するＴＳＶよりも前に選択されるように実行される。
１つの局面においては、回路ブロックは、回路ブロックを取り囲む規定の領域においてＴＳＶが配置されていない場合の正規化された性能基準からの差分（delta）に関して評価され得る。したがって、回路ブロックの性能が基準および所定量の範囲内まで改善する場合、説明されたレベルまたはしきい値よりも大きい応力場間の不整合が残っているにもかかわらず、ＴＳＶの調整は終了され得る。
図中のフローチャートは、本明細書に開示された１つ以上の実施形態に従うシステム、方法、およびコンピュータプログラム製品の可能な実行例についての、アーキテクチャ、機能、および動作を示す。この点において、フローチャートの各ブロックは、コードのモジュール、セグメントまたは部分を表わし、それらは、特定の論理関数を実現する実行可能プログラムコードの１つ以上の部分を含む。
いくつかの代替的な実行例においては、ブロック内に示される機能は、図中に示された順序とは異なって実施されてもよいことに注意すべきである。たとえば、連続して示された２つのブロックは、含まれる機能に応じて、実際には実質的に同時に実行されてもよいし、そのブロックはあるときには逆の順序で実行されてもよい。フローチャート図の各ブロック、およびフローチャート図におけるブロックの組み合わせは、特定の機能または動作を実行する、特殊目的のハードウェアベースのシステム、または特殊目的ハードウェアと実行可能指令との組み合わせによって実現することができることにも注意すべきである。
１つ以上の実施形態は、ハードウェア、またはハードウェアとソフトウェアとの組み合わせで実現され得る。１つ以上の実施形態は、１つのシステム内に集中化された態様、あるいは、いくつかの相互接続されたシステムにわたって異なる要素が広がった分散型の態様で実現することができる。任意の種類のデータ処理システム、または本明細書に記載された方法の少なくとも一部を実行するために適合された他の装置が適している。
１つ以上の実施形態は、コンピュータプログラム製品のようなデバイス内にさらに内蔵され、コンピュータプログラム製品は、本明細書に記載された方法の実現を可能とするすべての特徴を含む。デバイスは、メモリとプロセッサとを含むシステム内にローディングされかつ実行されると、本明細書において説明された機能の少なくとも一部をシステムに実行させるプログラムコードを記憶したデータ記憶媒体、たとえば持続性コンピュータ使用可能媒体またはコンピュータ読出可能媒体を含み得る。データ記憶媒体の例は、限定されないが、光学媒体、磁気媒体、磁気光学媒体、ランダムアクセスメモリのようなコンピュータメモリ、大容量記憶装置たとえばハードディスクなどを含み得る。
「コンピュータプログラム」、「ソフトウェア」、「アプリケーション」、「コンピュータ使用可能プログラムコード」、「プログラムコード」、「実行可能コード」の用語、およびそれらの変形および／または組合せは、本文脈においては、情報処理能力を有するシステムに直接的に、または、以下のａ）他および言語、コード、または表記への変換、ｂ）異なる材料形態への複製のいずれかまたは双方の後に、特定の機能を実行させるように意図された、任意の言語、コード、または表記による一連の指令の表現を意味する。たとえば、プログラムコードは、限定されないが、サブルーチン、関数、手順、オブジェクトメソッド、オブジェクト実装、実行可能アプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、共有ライブラリ／ダイナミックロードライブラリ、および／またはコンピュータシステム上で実行するために設計された他の一連の指令を含み得る。
本明細書で用いられる「a」、「an」の用語は、１つよりも１つ以上として定義される。本明細書で用いられる「複数」の用語は、２つよりは２つ以上として定義される。本明細書で用いられる「他の（別の）」の用語は、少なくとも２番目のまたはより多いものとして定義される。本明細書で用いられる「含む」および／または「有する」の用語は、備える、すなわちオープン言語として定義される。本明細書で用いられる「結合」の用語は、特に示さない限り、中間要素を伴わずに直接的に、または１つ以上の中間要素を伴って間接的に接続するものとして定義される。２つの要素は、機械的に、電気的に、あるいは、通信チャネル、通信経路、通信ネットワークまたは通信システムを通じてリンクされて通信可能に結合され得る。
本明細書において開示される１つ以上の実施形態は、その精神または本質的な特徴から逸脱することなく、他の形式で実現することができる。したがって、上述の明細書よりも、１つ以上の実施形態の範囲を示す以下の特許請求の範囲の参照がなされるべきである。

Claims (9)

  1. 集積回路（ＩＣ）構造であって、
    シリコンウェハと、
    前記シリコンウェハ上に実現された複数の第１の回路素子と、
    前記シリコンウェハ上に実現された複数の第２の回路素子と、
    前記シリコンウェハの第１の表面から前記シリコンウェハの第２の表面まで延在する複数の第１のシリコン貫通ビア（ＴＳＶ）と、
    前記シリコンウェハの前記第１の表面から前記シリコンウェハの前記第２の表面まで延在する複数の第２のＴＳＶとを備え、
    前記第１および第２の回路素子、ならびに、前記第１および第２のＴＳＶはともに、回路ブロック構成を形成し、
    前記回路ブロック構成は、少なくとも１つの対称軸に対して対称であり、
    少なくとも１つの前記第１のＴＳＶはダミーＴＳＶであり、前記ダミーＴＳＶを有さない回路ブロック構成は対称ではなく、
    前記ダミーＴＳＶ、および前記複数の第２のＴＳＶのうちの１つは、前記複数の第１の回路素子のうちの１つから等距離にある、ＩＣ構造。
  2. 前記複数の第１の回路素子および前記複数の第２の回路素子は、少なくとも第１のアクティブ回路素子を含み、
    前記ダミーＴＳＶと前記第１のアクティブ回路素子との間の距離は、前記ダミーＴＳＶが前記第１のアクティブ回路素子の応力場に寄与するほど十分に小さい、請求項１に記載のＩＣ構造。
  3. 前記回路ブロック構成は、２つの対称軸に対して対称である、請求項１または２に記載のＩＣ構造。
  4. 前記複数の第１および第２のＴＳＶの重心の位置は、前記回路ブロック構成の重心の位置と同じである、請求項１〜３のいずれか１項に記載のＩＣ構造。
  5. 前記第１の回路素子は、少なくとも１つの第１のアクティブ回路素子を含み、
    前記第２の回路素子は、少なくとも１つの第２のアクティブ回路素子を含み、
    前記第１のアクティブ回路素子がさらされる応力場、および、前記第２のアクティブ回路素子がさらされる応力場は、前記ダミーＴＳＶの存在のために、実質的に等しい、請求項１〜４のいずれか１項に記載のＩＣ構造。
  6. 前記第１のアクティブ回路素子および前記第２のアクティブ回路素子はともに、差動トランジスタ対を含む、請求項５に記載のＩＣ構造。
  7. 前記第１のアクティブ回路素子および前記第２のアクティブ回路素子は、高性能クロック分配ネットワークの異なるノードに結合される、請求項５に記載のＩＣ構造。
  8. 前記ＩＣ構造は、インターポーザを備える、請求項１〜７のいずれか１項に記載のＩＣ構造。
  9. 前記少なくとも１つのダミーＴＳＶは、接地または電源に結合される、請求項１に記載のＩＣ構造。
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