JP6001345B2 - トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法 - Google Patents

トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法 Download PDF

Info

Publication number
JP6001345B2
JP6001345B2 JP2012138060A JP2012138060A JP6001345B2 JP 6001345 B2 JP6001345 B2 JP 6001345B2 JP 2012138060 A JP2012138060 A JP 2012138060A JP 2012138060 A JP2012138060 A JP 2012138060A JP 6001345 B2 JP6001345 B2 JP 6001345B2
Authority
JP
Japan
Prior art keywords
crystal layer
epitaxial crystal
semiconductor substrate
layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012138060A
Other languages
English (en)
Other versions
JP2013030763A (ja
Inventor
秦 雅彦
雅彦 秦
洋幸 佐沢
洋幸 佐沢
重英 秩父
重英 秩父
和宏 島田
和宏 島田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to JP2012138060A priority Critical patent/JP6001345B2/ja
Publication of JP2013030763A publication Critical patent/JP2013030763A/ja
Application granted granted Critical
Publication of JP6001345B2 publication Critical patent/JP6001345B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02581Transition metal or rare earth elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法に関する。
窒化ガリウム系半導体結晶からなるHigh Electron Mobility Transistor(HEMT)の一形態として、ショットキー層がAlGaNからなり、チャネル層がInGaNまたはGaNからなるものが知られている(以下においてこの形態をAlGaN/GaN HEMTと呼称することがある)。AlGaN/GaN HEMTではゲートからのリーク電流が大きい。特にノーマリオフ動作(閾値電圧が>0)するモードのデバイスでは、AlGaN層と(In)GaN層のヘテロ界面にかかる電界が順方向となるため、その分リーク電流も増大する。
リーク電流を低減するべく、AlGaN層の厚みを大きくしてショットキー層の抵抗を増加させる方法、および、AlGaN層におけるAlの組成比を増大させることでGaN層あるいはInGaN層との間のバンドギャップ差を大きくする方法が知られている。また、AlGaN層とゲートの間に絶縁層を配置することにより、リーク電流を小さくするMetal-Insulator-Semiconductor HEMT(MIS-HEMT)も知られている(例えば、非特許文献1参照)。
非特許文献1 H. Sazawa et al., physica status solidi (c), 4, (2007)2748
AlGaN/GaN HEMTにおいては、AlGaNショットキー層とGaN層またはInGaN層との間の格子定数の差に起因して、AlGaN層にピエゾ分極が発生する。ピエゾ分極が発生すると、当該ピエゾ分極を打ち消すべく、ヘテロ界面のGaN層側またはInGaN層側に2次元電子ガスが発生する。
ピエゾ分極はAlGaN層の厚み及びAlの組成比が増大すればするほど大きくなり、それに応じ、2次元電子ガスの濃度も増大する。その結果、HEMTの閾値はマイナス側にシフトする。すなわちAlGaN/GaNへテロ構造を有するHEMTにおいては、リーク電流の発生を抑制することと、高い閾値を実現することを両立することが困難であった。このため、リーク電流が小さく、且つ、ノーマリオフ動作するHEMTの作製は困難であった。
AlGaN層とゲートとの間に絶縁層が配置されたMIS−HEMTにおいては、ノーマリオフ動作とリーク電流の抑制とを両立することができる。しかし、MIS−HEMTを製造するには、絶縁層の形成が必要になるので、製造コストが増大する。また、MIS−HEMTは、AlGaN層とゲートの間に絶縁層を有するので、閾値のばらつきがショットキー型のHEMTよりも大きいという問題がある。また、絶縁膜とAlGaN層の界面に発生する界面準位密度を低く抑えることが難しく、デバイスの特性がヒステリシスを示しやすいなどの問題がある。
AlGaN/GaN HEMTでは、AlGaNとGaNには大きな歪が内在している。そのため電界を印加した際に発生するピエゾ応力が加わることにより、両結晶は容易に弾性限界を超え、結晶が破壊される現象、いわゆるピエゾ破壊が起こりやすいという問題がある。
本発明の第1の態様においては、ベース基板と、ベース基板上に設けられた、IIIa族元素を含む窒化物の第1結晶からなる第1エピタキシャル結晶層と、第1エピタキシャル結晶層上に設けられ、第1結晶よりも大きなバンドギャップを有し、かつ、IIIa族元素及び当該IIIa族元素の一部を置換したIIIb族元素を含む窒化物の第2結晶からなる第2エピタキシャル結晶層とを備えるトランジスタ用半導体基板を提供する。上記の半導体基板において、第2エピタキシャル結晶層は、第1エピタキシャル結晶層に格子整合又は疑格子整合してもよい。
上記の半導体基板において、一例として、第1結晶はInAlGa1−x―yN(ただし、0≦x≦1、0≦y≦1)であり、第2結晶がMAlGa1−q―zNであり、Mはスカンジウム、イットリウム及びランタノイド系元素群の中から選ばれる一種以上の元素であり、0<q≦0.30、0<z<1、q+z≦1である。上記の第2結晶は、例えばYAlGa1−q―zN(0<q≦0.30、0<z<1、q+z≦1)である。また、第2エピタキシャル結晶層の導電型は、例えばn型又は絶縁型である。上記の第1結晶の一例としてGaNが挙げられ、この場合、MAlGa1−q―zNにおけるMがイットリウムまたはスカンジウムであり、q/zの値が0.1から0.35の範囲であることが好ましい。第1結晶又は第2結晶の結晶型は、ウルツ鉱型が好ましい。
本発明の第2の態様においては、第1の態様の半導体基板を備え、第1エピタキシャル結晶層と第2エピタキシャル結晶層との界面よりも第1エピタキシャル結晶層側に生成される2次元キャリアガスをチャネルとするトランジスタを提供する。上記のキャリアが電子である場合、結晶の上面側がIII族極性であってよく、上記のキャリアがホールである場合、V族極性であってよい。当該トランジスタは、ノーマリオフ動作できる。
本発明の第3の態様においては、ベース基板上に、IIIa族元素を含む窒化物の第1結晶をエピタキシャル成長させて第1エピタキシャル結晶層を形成する段階と、第1エピタキシャル結晶層上に、第1結晶よりも大きなバンドギャップを有し、かつ、IIIa族元素及び当該IIIa族元素の一部を置換したIIIb族元素を含む窒化物の第2結晶をエピタキシャル成長させて、第2エピタキシャル結晶層を形成する段階とを備えるトランジスタ用半導体基板の製造方法を提供する。
なお、本明細書において、IIIa族とはホウ素族を指し、IIIb族とはスカンジウム族を指す。なお、IIIa族およびIIIb族は、旧CAS方式における名称である。
本発明の一実施形態に係る半導体基板100の断面を示す。 ベガード則に則って算出したGaNと格子整合するYAlGa1−q―zNにおけるGaNの組成比とAlN及びYNの組成比との関係の一例を示す。 GaNの組成比と図2に示したqとzの比を有するYAlGa1−q―zNのバンドギャップとの関係を示す。 GaNと格子整合するScAlGa1−q―zNにおけるGaNの組成比とAlN及びScNの組成比との関係の一例を示す。 GaNの組成比と、YAlGa1−q―zNおよびScAlGa1−q―zNのそれぞれのバンドギャップ(エネルギーギャップ)との関係を示す。 GaNの組成比と、YAlGa1−q―zNおよびScAlGa1−q―zNのそれぞれの自発分極量との関係を示す。 半導体基板100を用いて形成されたトランジスタ200の構成例を示す。
図1は、本発明の一実施形態に係る半導体基板100の断面を示す。半導体基板100は、ベース基板110、第1エピタキシャル結晶層120及び第2エピタキシャル結晶層130を備える。ベース基板110は、例えば、AlO、Si、SiC、ZnO、又はGaNからなる基板である。第1エピタキシャル結晶層120は、IIIa族元素を含む窒化物の第1結晶から構成される。第1エピタキシャル結晶層120を構成する第1結晶は、例えばInAlGa1−x―yN(ただし、0≦x≦1、0≦y≦1)である。
第2エピタキシャル結晶層130は、第1エピタキシャル結晶層120上に設けられている。第2エピタキシャル結晶層130は、第1結晶よりも大きなバンドギャップを有する第2結晶で構成される。第2エピタキシャル結晶層130を構成する第2結晶は、例えば、IIIa族元素及び当該IIIa族元素の一部を置換したIIIb族元素を含む窒化物である。一例として、第1結晶に含まれるIIIa族元素と、第2結晶に含まれるIIIa族元素とにおいて、少なくとも1種類のIIIa族元素は共通しない。また、第1結晶および第2結晶は、共通するIIIa族元素を含んでもよい。例えば第1結晶は、IIIa族元素としてInおよびAlを含み、第2結晶は、IIIa族元素としてAlを含みInを含まない。また、第1結晶に含まれるIIIa族元素と、第2結晶に含まれるIIIa族元素とにおいて、共通するIIIa族元素の組成比が異なってよい。第2エピタキシャル結晶層130を構成する第2結晶は、例えばMAlGa1−q―zNである。ただし、Mはスカンジウム、イットリウム及びランタノイド系元素群の中から選ばれる一種以上の元素であり、0<q≦0.30、0<z<1、q+z≦1である。
第2エピタキシャル結晶層130におけるIIIa族元素の一部をIIIb族元素で置換することで、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との格子定数差を低減できる。その結果、ピエゾ分極により発生する2次元キャリアガスの濃度が減少し、半導体基板100を用いて形成されるHEMTの閾値はキャリアが電子の場合プラス側にシフトし、ホールの場合マイナス側にシフトする。結果としてトランジスタをノーマリオフ動作させることができる。
具体的には、第2エピタキシャル結晶層130は、IIIa族元素及びIIIb族元素をさまざまな比率で含む窒化物であってよい。例えば、第2エピタキシャル結晶層130は、IIIa族元素及びIIIb族元素を(0.70〜0.95):(0.30〜0.05)の比率で有する。第1エピタキシャル結晶層120がGaN層である場合、第2エピタキシャル結晶層130においてMで示されるIIIb族元素と、Alとの組成比q/zは、0.1から0.25の範囲であってよい。また、組成比q/zは、0.1から0.35の範囲であってもよい。第2エピタキシャル結晶層130の導電型は、n型又は半絶縁型であってよい。
第2エピタキシャル結晶層130を構成する第2結晶は、第1エピタキシャル結晶層120を構成する第1結晶よりも大きなバンドギャップを有する。したがって、第2エピタキシャル結晶層130は、第1エピタキシャル結晶層120及び第2エピタキシャル結晶層130の積層方向におけるキャリアの移動を抑制する。その結果、半導体基板100を用いて形成されるHEMTにおけるゲートリーク電流を抑制することができ、また、ピエゾ破壊を防ぐことができる。
第2エピタキシャル結晶層130は、第1エピタキシャル結晶層120に格子整合又は擬格子整合することが好ましい。ここで、本明細書における「擬格子整合」とは、完全な格子整合ではないが、互いに接する2つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する2つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との格子緩和限界厚さ内での積層状態は、擬格子整合した状態である。
上述したように、一例として、第1エピタキシャル結晶層120はInAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)である。第2エピタキシャル結晶層130はMAlGa1−q―zNである。ここで、Mはスカンジウム、イットリウム及びランタノイド系元素群の中から選ばれる一種以上の元素である。これらの内、イットリウム、ユーロピウムがMとして好ましく、イットリウムがさらに好ましい。q及びzは、0<q≦0.30、0<z<1、q+z≦1の関係を満たす。q及びzの間の関係は、q≦zであってもよい。
第2エピタキシャル結晶層130が上記の条件を満たすMAlGa1−q―zNで構成される場合には、第2エピタキシャル結晶層130は、InAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)からなる第1エピタキシャル結晶層120に格子整合又は擬格子整合する。第2エピタキシャル結晶層130が第1エピタキシャル結晶層120に格子整合又は擬格子整合する場合には、第1エピタキシャル結晶層120及び第2エピタキシャル結晶層130にピエゾ分極が発生しない。第1エピタキシャル結晶層120がInAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)である場合には、第2エピタキシャル結晶層130は、YAlGa1−q―zN(0<q≦0.30、0<z<1、q+z≦1)であることが好ましい。
第1エピタキシャル結晶層120及び第2エピタキシャル結晶層130にピエゾ分極が発生しない場合には、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との間にピエゾ電荷が発生しない。したがって、第1エピタキシャル結晶層120及び第2エピタキシャル結晶層130にピエゾ分極が発生する場合に比べて、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との間に生成される2次元キャリアガスの濃度が低下する。
第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との間の2次元キャリアガスの濃度が低下すると、当該2次元キャリアガスをチャネルとするHEMTにおける閾値電圧を、キャリアが電子の場合プラス側に、ホールの場合マイナス側にシフトさせることができる。なお、当該HEMTは、半導体基板100を用いて形成され、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との間の2次元キャリアガスをチャネルとする。このように、第2エピタキシャル結晶層130が、IIIa族元素及び当該IIIa族元素を置換したIIIb族元素を有する窒化物であることで、半導体基板100を用いて形成されるHEMTをノーマリオフ動作させることができる。このため、ピエゾ破壊耐性の高いHEMTを構成することができる。
ここで、ベガード則によれば、合金の格子定数と組成元素の濃度との間には比例関係が成り立つ。YAlGa1−q―zNの格子定数をaYAlGaN、YNの格子定数をaYN、AlNの格子定数をaAlN、GaNの格子定数をaGaNとすると、aYAlGaN=aYN・q+aAlN・z+aGaN(1−qx−z)の関係が成り立つ。
YN=3.99(Å)、aAlN=3.07(Å)、aGaN=3.18(Å)であることが知られているので、上記の関係式を用いると、q=0.11、z=0.89の場合にaYAlGaN=3.17(Å)となり、YAlGa1−q―zNの格子定数がGaNの格子定数と略等しくなる。つまり、上記の格子定数を用いると、Y0.11Al0.89Nの格子定数はGaNの格子定数に等しい。
図2は、ベガード則に則って算出したGaNと格子整合するYAlGa1−q―zNにおけるGaNの組成比とAlN及びYNの組成比との関係の一例を示す。図2によれば、YAlGa1−q―zNにGaNが含まれない場合には、YNとAlNとの組成比が0.14:0.86(つまり、q/z=0.14/0.86)であれば、YAlGa1−q―zNがGaNに格子整合することがわかる。
ただし、実際の結晶においては、結晶中の原子の配列、局所的な組成の揺らぎ、同族元素の秩序化、格子間不純物及び各種欠陥などの影響により、格子定数は微妙に変化する。格子定数を正確に見積もるには、これらの要因を考慮した第一原理計算を使用できる。YNは、結晶形が岩塩構造の場合が最も安定であるが、ウルツ鉱型であるAlGaN又はGaNとYNとの混晶であるYAlGaNは、ウルツ鉱構造とすることが好ましい。
YNはAlNあるいはGaNに比べ、共有結合性が弱く、イオン結合性が強い。したがって、YNとGaN、YNとAlN、又はYNとAlGaNの混晶は、YNを含まない結晶に比べてバンドギャップが大きい。
図3は、GaNの組成比とYAlGa1−q―zN(q:z=11:89)のバンドギャップとの関係を示す。バンドギャップは、ブリルアンゾーンのΓ(ガンマ)点におけるバンドギャップである。バンドギャップは、密度汎関数理論に基づく第一原理計算により求めた。イオン−電子相互作用は、ウルトラ疑ポテンシャルで記述した。交換相関エネルギーは一般化勾配近似を適用した。
図3から明らかなように、GaNの組成比が1の場合にYAlGa1−q―zN(q:z=11:89)のエネルギーギャップが最小となるので、YAlGa1−q―zN(q:z=11:89)のバンドギャップは、GaNのバンドギャップよりも大きい。したがって、第2エピタキシャル結晶層130がYAlGa1−q―zN(q:z=11:89)で構成された半導体基板100では、チャネルとショットキー層界面にはバンドオフセットが存在するため、ゲートリーク電流を抑制することができる。
一方、前述の通り、本HEMTではチャネル層とショットキー層が格子整合しているため、ピエゾ分極に起因するチャネル電荷が発生しない状態である。このため本HEMTでは高い閾値が実現でき、ノーマリオフ動作可能である。すなわち本HEMTでは、AlGaN/GaN HEMTに見られた、ゲートリークと高い閾値のトレードオフが回避される。
以上のとおり、半導体基板100が、IIIa族元素を含む窒化物の第1結晶からなる第1エピタキシャル結晶層120と、第1結晶よりも大きなバンドギャップを有し、かつ、IIIa族元素及びIIIb族元素を含む窒化物の第2結晶からなる第2エピタキシャル結晶層130とを備えることにより、半導体基板100を用いて形成されるHEMTのリーク電流が低減するとともに、閾値をプラス側にシフトできる。このため、当該HEMTにノーマリオフ動作をさせることができる。
半導体基板100は、公知のエピタキシャル結晶成長法を用いて製造することができる。例えば、GaNからなるベース基板110を反応炉に載置した後に、MOCVD法(有機金属気相成長法)を用いることにより、InAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)からなる第1エピタキシャル結晶層120を形成することができる。次に、第1エピタキシャル結晶層120の上にYAlGa1−q―zNからなる第2エピタキシャル結晶層130を形成することができる。具体的には、ベース基板110を載置した反応炉に、N源としてのアンモニア、Al源としてのトリメチルアルミニウム及びY源としてトリスシクロペンタジエニルイットリウムを導入して加熱することにより、YAlGa1−q―zNを第1エピタキシャル結晶層120上に形成することができる。
図4は、GaNと格子整合するScAlGa1−q―zNにおけるGaNの組成比とAlN及びScNの組成比との関係の一例を示す。なお図4においては、ベガード則に沿って算出した組成比を点線で示し、第一原理計算によって算出した組成比を実線で示す。図4に示すように、第一原理計算による組成比は、ベガード則による組成比とは異なる値になった。
図4に示すように、ScAlGa1−q―zNにGaNが含まれない場合に、ScAlGa1−q―zNがGaNと格子整合するScNとAlNとの組成比をベガード則に沿って算出すると、概ね0.16:0.84(つまり、q/z=0.16/0.84)になる。同様に、ScAlGa1−q―zNにGaNが含まれない場合に、ScAlGa1−q―zNがGaNと格子整合するScNとAlNとの組成比を第一原理計算に沿って算出すると、概ね0.23:0.77(つまり、q/z=0.23/0.77)になる。
図5は、GaNの組成比と、YAlGa1−q―zNおよびScAlGa1−q―zNのそれぞれのバンドギャップ(エネルギーギャップ)との関係を示す。バンドギャップは、ブリルアンゾーンのΓ(ガンマ)点におけるバンドギャップである。当該バンドギャップの算出方法は、図3に示したバンドギャップの算出方法と同様である。
図5から明らかなように、GaNの組成比が1の場合にScAlGa1−q―zNのバンドギャップも最小となるので、YAlGa1−q―zNと同様に、GaNの組成比が0のScAlGa1−q―zNのバンドギャップは、GaNのバンドギャップよりも大きい。したがって、第2エピタキシャル結晶層130がScAlGa1−q―zN(但し、GaNの組成比は0)で構成された半導体基板100では、チャネルとショットキー層界面にはバンドオフセットが存在するため、ゲートリーク電流を抑制することができる。また、図5に示すように、GaN組成比の広い範囲に渡って、ScAlGa1−q―zNのほうが、YAlGa1−q―zNよりもバンドギャップが大きい。
図6は、GaNの組成比と、YAlGa1−q―zNおよびScAlGa1−q―zNのそれぞれの自発分極量との関係を示す。図6においても図3と同様に、自発分極量を第一原理計算により算出した。図6に示すように、GaN組成比の広い範囲に渡って、ScAlGa1−q―zNのほうが、YAlGa1−q―zNよりも自発分極量が大きい。
一般に、光学デバイスにおける光学遷移の効率、および、電子デバイスにおける二次元電子ガスの濃度等は、分極量の影響を受けるが、図6に示すように、MAlGa1−q―zNにおけるMを選択することによっても、自発分極量を調整することができる。
図1に示した半導体基板100の構成は、さまざまな変形例を含む。例えば、第1エピタキシャル結晶層120がInAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)であり、第2エピタキシャル結晶層130がMAlGa1−q―zNであり、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との間にスペーサ層を有しても良い。スペーサ層はAlNであっても良い。つまり、半導体基板100は、MAlGa1−q―zN/AlN/InAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)で示される構成を有してもよい。半導体基板100が、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との界面にAlNを有することにより、チャネル電子の合金散乱が抑制されるので、電子移動度が向上する。
第2エピタキシャル結晶層130は、第1エピタキシャル結晶層120上に設けられたMq2Alz2Ga1−q2―z2N層と、当該Mq2Alz2Ga1−q2―z2N層上に設けられたMq1Alz1Ga1−q1―z1N層とを有してもよい。つまり、半導体基板100は、Mq1Alz1Ga1−q1―z1N/Mq2Alz2Ga1−q2―z2N/InAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)で示される構成を有してもよい。
Mq1Alz1Ga1−q1―z1NがMq2Alz2Ga1−q2―z2Nよりも大きな格子定数を有してもよい。Mq1Alz1Ga1−q1―z1NがMq2Alz2Ga1−q2―z2Nよりも大きな格子定数を有することにより、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との界面に生じるピエゾ分極が緩和されるので、半導体基板100を用いて形成されるHEMTの閾値電圧を、キャリアが電子の場合プラス側に、ホールの場合マイナス側にシフトさせることができる。
第2エピタキシャル結晶層130は、第1エピタキシャル結晶層120に接するMAlGa1−q―zN層と、当該MAlGa1−q―zN層に接するInGaN層と、当該InGaN層に接するp型InGaN層とを有してもよい。つまり、半導体基板100は、p型Inx1Ga1−x1N/Inx2Ga1−x2N/MAlGa1−q―zN/InAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)で示される構成を有してよい。
半導体基板100が上記の構成を有することにより、Inx2Ga1−x2N層とMAlGa1−q―zN層との界面に2次元ホールガスが蓄積し、MAlGa1−q―zN層とInAlyGa1−x―yN層(ただし、0≦x≦1、0≦y≦1)との界面に2次元電子ガスが蓄積される。したがって、半導体基板100を用いることにより、pチャネルのトランジスタとnチャネルのトランジスタとを有する相補型トランジスタを1チップで構成することができる。
半導体基板100は、ベース基板110と第1エピタキシャル結晶層120との間にMq3Alz2Ga1−q3―z2N層をさらに備えてもよい。つまり、半導体基板100は、Mq1Alz1Ga1−q1―z1N/InAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)/Mq3Alz3Ga1−q3―z3Nで示される構成を有してもよい。InAlyGa1−x―yN層(ただし、0≦x≦1、0≦y≦1)は、Mq1Alz1Ga1−q1―z1N層及びMq3Alz3Ga1−q3―z3N層の少なくとも1つに格子整合又は擬格子整合する。
当該構成を有する半導体基板100においては、Mq1Alz1Ga1−q1―z1N層及びMq3Alz3Ga1−q3―z3N層からInAlyGa1−x―yN層(ただし、0≦x≦1、0≦y≦1)にキャリアが供給されるので、2次元キャリアガスの濃度が高まる。その結果、半導体基板100を用いてトランジスタを形成すると、素子抵抗、ピンチオフ及び相互コンダクタンス特性が改善する。
第2エピタキシャル結晶層130は、第1エピタキシャル結晶層120上に設けられたMAlGa1−q―zN層と、当該MAlGa1−q―zN層上に設けられたp型MAlGa1−q―zN層とを有してもよい。つまり、半導体基板100は、p型MAlGa1−q―zN/MAlGa1−q―zN/InAlyGa1−x―yN(ただし、0≦x≦1、0≦y≦1)で示される構成を有してもよい。当該構成を有する半導体基板100においては、第1エピタキシャル結晶層120にホールが注入されるので、InAlyGa1−x―yN層(ただし、0≦x≦1、0≦y≦1)とMAlGa1−q―zN層との界面に発生する2次元電子ガスの濃度を向上させることができる。したがって、半導体基板100を用いて形成される素子の抵抗を下げることができる。
半導体基板100は、最上層にInGaN層を備えてもよい。当該構成を有する半導体基板100においては、チャネルが形成される、バンドギャップが小さいInGaN層にオーミック電極を形成することができるので、接触抵抗を低減することができる。
なお、上記の説明において、0<q≦0.30、0<z<1、q+z≦1、0<q1≦0.30、0<z1<1、q1+z1≦1、0<q2≦0.30、0<z2<1、q2+z2≦1、0<q3≦0.30、0<z3<1、q3+z3≦1、0≦x1≦0.10、0≦x2≦0.10、0≦x3≦0.50である。
図7は、半導体基板100を用いて形成されたトランジスタ200の構成例を示す。トランジスタ200は、例えばHEMTである。トランジスタ200は、半導体基板100における第2エピタキシャル結晶層130上に形成されたソース電極210、ゲート電極220及びドレイン電極230を備える。ソース電極210及びドレイン電極230は、Ti/Al、ゲート電極220はNi/Alである。ソース電極210、ゲート電極220及びドレイン電極230は、例えば、電子線蒸着法で金属を積層した後、リソグラフィー法により形成される。
トランジスタ200においては、第1エピタキシャル結晶層120と第2エピタキシャル結晶層130との間に2次元キャリアガスが生成される。ソース電極210から注入されたキャリアは、当該2次元キャリアガスをチャネルとしてドレイン電極230まで移動する。第1エピタキシャル結晶層120のバンドギャップがベース基板110よりも大きく、ゲート電極220と第1エピタキシャル結晶層120との間をキャリアが移動しにくいので、従来のHEMTに比べてトランジスタ200のゲートリーク電流は低減される。
また、トランジスタ200においては、第2エピタキシャル結晶層130が第1エピタキシャル結晶層120と格子整合又は擬格子整合するので、ピエゾ電荷による2次元キャリアガスが発生しない。したがって、トランジスタ200は高い閾値が実現できる。閾値電圧は0V以上とすることができ、ノーマリオフ動作をすることができ、また、ピエゾ破壊も起こしにくい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
100 半導体基板、110 ベース基板、120 第1エピタキシャル結晶層、130 第2エピタキシャル結晶層、200 トランジスタ、210 ソース電極、220 ゲート電極、230 ドレイン電極

Claims (9)

  1. ベース基板と、
    前記ベース基板上に設けられた、IIIa族元素を含む窒化物の第1結晶からなる第1エピタキシャル結晶層と、
    前記第1エピタキシャル結晶層上に設けられ、前記第1結晶よりも大きなバンドギャップを有し、かつ、IIIa族元素及び前記IIIa族元素の一部を置換したIIIb族元素を含む窒化物の第2結晶からなる第2エピタキシャル結晶層と
    を備え
    前記第1エピタキシャル結晶層と前記第2エピタキシャル結晶層との間にトランジスタのチャネルとして機能する2次元キャリアガスが生成される
    トランジスタ用半導体基板。
    (但し、IIIa族およびIIIb族は、旧CAS方式における名称である。)
  2. 前記第2エピタキシャル結晶層が、前記第1エピタキシャル結晶層に格子整合又は疑格子整合する請求項1に記載のトランジスタ用半導体基板。
  3. 前記第1結晶がInAlGa1−x―yN(ただし、0≦x≦1、0≦y≦1)であり、
    前記第2結晶がMAlGa1−q―zNであり、
    Mはスカンジウム、イットリウム及びランタノイド系元素群の中から選ばれる一種以上の元素であり、
    0<q≦0.30、0<z<1、q+z≦1である請求項1または2に記載のトランジスタ用半導体基板。
  4. 前記第2エピタキシャル結晶層の導電型がn型又は絶縁型である請求項1から3のいずれか一項に記載のトランジスタ用半導体基板。
  5. 前記第1結晶がGaNであり、
    前記MAlGa1−q―zNにおけるMがイットリウムまたはスカンジウムであり、
    q/zの値が0.1から0.35の範囲である請求項3に記載のトランジスタ用半導体基板。
  6. 前記第1結晶又は前記第2結晶の結晶構造がウルツ鉱型である請求項1から5のいずれか一項に記載のトランジスタ用半導体基板。
  7. 請求項1から6のいずれか一項に記載のトランジスタ用半導体基板を備え、
    前記第1エピタキシャル結晶層と前記第2エピタキシャル結晶層との界面よりも前記第1エピタキシャル結晶層側に生成される2次元キャリアガスをチャネルとするトランジスタ。
  8. ノーマリオフ動作する請求項7に記載のトランジスタ。
  9. ベース基板上に、IIIa族元素を含む窒化物の第1結晶をエピタキシャル成長させて第1エピタキシャル結晶層を形成する段階と、
    前記第1エピタキシャル結晶層上に、前記第1結晶よりも大きなバンドギャップを有し、かつ、IIIa族元素及び前記IIIa族元素の一部を置換したIIIb族元素を含む窒化物の第2結晶をエピタキシャル成長させて、第2エピタキシャル結晶層を形成する段階と
    を備え
    前記第1エピタキシャル結晶層と前記第2エピタキシャル結晶層との間にトランジスタのチャネルとして機能する2次元キャリアガスが生成される
    トランジスタ用半導体基板の製造方法。
    (但し、IIIa族およびIIIb族は、旧CAS方式における名称である。)
JP2012138060A 2011-06-24 2012-06-19 トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法 Active JP6001345B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012138060A JP6001345B2 (ja) 2011-06-24 2012-06-19 トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011140563 2011-06-24
JP2011140563 2011-06-24
JP2012138060A JP6001345B2 (ja) 2011-06-24 2012-06-19 トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法

Publications (2)

Publication Number Publication Date
JP2013030763A JP2013030763A (ja) 2013-02-07
JP6001345B2 true JP6001345B2 (ja) 2016-10-05

Family

ID=47422269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012138060A Active JP6001345B2 (ja) 2011-06-24 2012-06-19 トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法

Country Status (3)

Country Link
JP (1) JP6001345B2 (ja)
TW (1) TW201306257A (ja)
WO (1) WO2012176411A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2779213B1 (en) * 2013-03-12 2015-05-06 Siltronic AG Semiconductor wafer with a layer of AlzGa1-zN and process for producing it
US9142406B1 (en) * 2014-05-02 2015-09-22 Translucent, Inc. III-N material grown on ErAlN buffer on Si substrate
CN108615756B (zh) * 2018-06-15 2024-06-14 苏州汉骅半导体有限公司 半导体器件
JP2021027151A (ja) * 2019-08-05 2021-02-22 富士通株式会社 半導体装置、半導体装置の製造方法及び増幅器
JPWO2023047864A1 (ja) * 2021-09-21 2023-03-30

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3464890B2 (ja) * 1997-07-30 2003-11-10 株式会社東芝 半導体発光装置
JP3209270B2 (ja) * 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
JP2000243947A (ja) * 1999-02-19 2000-09-08 Sharp Corp 窒化物系化合物半導体装置
JP3392788B2 (ja) * 1999-08-19 2003-03-31 シャープ株式会社 半導体装置
JP2007305954A (ja) * 2006-03-27 2007-11-22 Nichia Chem Ind Ltd 電界効果トランジスタ及びその装置
KR100770441B1 (ko) * 2006-08-21 2007-10-26 삼성전기주식회사 질화물 반도체 발광소자
JP2009182054A (ja) * 2008-01-29 2009-08-13 Sumitomo Electric Ind Ltd 半導体装置、基板、半導体装置の製造方法および基板の製造方法
FR2929445B1 (fr) * 2008-03-25 2010-05-21 Picogiga Internat Procede de fabrication d'une couche de nitrure de gallium ou de nitrure de gallium et d'aluminium

Also Published As

Publication number Publication date
TW201306257A (zh) 2013-02-01
WO2012176411A1 (ja) 2012-12-27
JP2013030763A (ja) 2013-02-07

Similar Documents

Publication Publication Date Title
JP5718458B2 (ja) 電界効果トランジスタ及び半導体装置
JP5160791B2 (ja) 電荷移動誘起エネルギー障壁を有する窒化物へテロ接合トランジスタおよびその製造方法
KR101124937B1 (ko) 질화물계 트랜지스터를 위한 캡층 및/또는 패시베이션층,트랜지스터 구조 및 그 제조방법
JP5810293B2 (ja) 窒化物半導体装置
JP6473017B2 (ja) 化合物半導体基板
JP6002508B2 (ja) 窒化物半導体ウェハ
JP5400266B2 (ja) 電界効果トランジスタ
US8653561B2 (en) III-nitride semiconductor electronic device, and method of fabricating III-nitride semiconductor electronic device
US8344422B2 (en) Semiconductor device
JP5344445B2 (ja) 半導体素子
US7985984B2 (en) III-nitride semiconductor field effect transistor
JP2011166067A (ja) 窒化物半導体装置
WO2011024754A1 (ja) Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス
JP6001345B2 (ja) トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法
JP2007184382A (ja) 整流ダイオード
JP2007080855A (ja) 電界効果型トランジスタ
US10332975B2 (en) Epitaxial substrate for semiconductor device and method for manufacturing same
WO2010058561A1 (ja) 電界効果トランジスタ
JP2019169572A (ja) 半導体装置及びその製造方法
JP2012064977A (ja) Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス
US9331169B2 (en) Nitride semiconductor Schottky diode and method for manufacturing same
JP2019067786A (ja) 高出力素子
WO2015152411A1 (ja) 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ
JP2017005223A (ja) 光電変換装置
JP5712721B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160301

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20160325

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160901

R150 Certificate of patent or registration of utility model

Ref document number: 6001345

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350