JP5980786B2

JP5980786B2 - パイプライン連続時間シグマ−デルタ変調器

Info

Publication number: JP5980786B2
Application number: JP2013532952A
Authority: JP
Inventors: エスハルーンバヘル; スリニヴァサンヴェンカテシュ; サターザデーパトリック; コルシマルコ
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2010-10-06
Filing date: 2011-10-06
Publication date: 2016-08-31
Anticipated expiration: 2031-10-06
Also published as: JP2013539331A; US8284085B2; CN103222195A; US20120326906A1; WO2012048140A3; US8970411B2; WO2012048140A2; US20120086589A1; CN103222195B

Description

本願は、全般的にデータコンバータに関し、更に特定して言えば、連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）又はシグマ−デルタアナログデジタルコンバータ（ＡＤＣ）に関連する。

図１において、参照符号１００は全般的に、パイプライン離散時間（ＤＴ）ＳＤＭを示す。ＤＴデータコンバータを用いる場合、アナログ入力信号（信号ＡＩＮなど）が、個別の時点又はサンプリング時にサンプルアンドホールド（Ｓ／Ｈ）回路（Ｓ／Ｈ回路１０２など）によりサンプリングされ、これらのサンプルはデジタルに変換される。ここで、サンプルの各々の変換を実行するために、２つのＳＤＭステージ１０４−１及び１０４−２がパイプライン構成で用いられる。ステージ１０４−１及び１０４−２の各々はそれぞれ、加算回路１１６−１／１１８−１又は１１６−２／１１８−２、遅延１２０−１又は１２０−２、量子化器１２２−１又は１２２−２、デジタル低域フィルタ（ＬＰＦ）１２４−１又は１２４−２、及びデジタルアナログコンバータ（ＤＡＣ）１２８−１又は１２８−２を含む。また、ステージ１０４−１は、デジタルフィルタ１２６を更に含む。ステージ１０４−１及び１０４−２の間に、ステージ１０４−１及び１０４−２をパイプラインとして動作させる幾つかの他の構成要素がある。即ち、これらの構成要素は、遅延１０８、加算回路１１０、増幅器１１２及び１１４、アナログＬＰＦ１１３、及びデジタル出力回路１０６である。

オペレーションにおいて、ＤＴＳＤＭ１００は、アナログ入力信号ＡＩＮをデジタル出力信号ＤＯＵＴに変換する。これを達成するには、アナログ入力信号ＡＩＮのサンプルがステージ１０４−１（Ｓ／Ｈ回路１０２により）に供給され、ここでサンプルが従来のシグマ−デルタ変調を用いてデジタルに変換される。同じサンプルが遅延１０８に供給されて、データ変換を実行するために充分な時間でステージ１０４−１を提供するようにする。（ＤＡＣ１２８−１からの）データ変換及び（遅延１０８からの）サンプリングされたアナログ入力信号ＡＩＮ又は残余のアナログ表示の差は、加算回路１１０によって判定される。この残余が、増幅器１１２及び１１４及びアナログＬＰＦ１１３により増幅及びフィルタリングされ、ステージ１０４−２に供給される。ステージ１０４−２はその後、その残余を従来のシグマ−デルタ変調を用いてデジタルに変換することができる。その後デジタル出力回路１０６は、各パイプライン１０４−１及び１０４−２からの出力に基づいてデジタル出力信号ＤＯＵＴを生成する。

しかし、このアーキテクチャはＣＴシグマ−デルタ変調と互換性がない。ＤＴシグマ−デルタ変調を用いる場合、Ｓ／Ｈ回路１０２がサンプリングされたアナログ入力信号ＡＩＮを保持するため、ステージ（即ち、ステージ１０４−１及び１０４−２）への入力は、変換の間一定である。これに対し、パイプラインのステージへの入力は変動し得る。ＤＴＳＤＭ１００を見ると、これは、具体的には、ステージ１０４−１及び１０４−２が同一サンプルに対しシグマ−デルタ変調を行うように遅延１０８を用いる。継続的に変動する信号（即ち、アナログ入力信号ＡＩＮ）をステージ１０４−１及び遅延１０８に直に提供するようにＳ／Ｈ回路１０２が除かれる場合、ＤＴＳＤＭ１００は機能しない。

幾つかの他の従来の回路は下記文献に開示されている。
米国特許番号第５，７２９，２３０号米国特許番号第６，７８８，２３２号米国特許番号第７，４６０，０４６号米国特許番号第７，４８６，２１４号

例示の一実施例は或る装置を提供し、この装置は、アナログ入力信号を受け取る第１の連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）、第１のＣＴＳＤＭに結合されるデジタルアナログコンバータ（ＤＡＣ）、アナログ入力信号を受け取り且つＤＡＣに結合される第１の加算回路であって、アナログ入力信号とＤＡＣからの出力との間の差を判定する第１の加算回路、第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む増幅器、増幅器に結合される第２のＣＴＳＤＭ、第２のＣＴＳＤＭに結合され、第２の利得を有するデジタル利得回路であって、第２の利得が実質的に第１の利得の逆数であり、増幅器と第２のＣＴＳＴＭとＤＡＣとが集合的に第１の伝達関数を有する、デジタル利得回路、第１のＣＴＳＤＭに結合され、第２の伝達関数を有するデジタルフィルタであって、第２の伝達関数が第１の伝達関数に実質的にマッチする、デジタルフィルタ、及びデジタルフィルタ及びデジタル利得回路に結合される第２の加算回路を含む。

例示の一実施例に従って、このＤＡＣが、第３の利得を有する第１のＤＡＣを更に含み、デジタルフィルタが第４の利得を有する。第２のＣＴＳＤＭは、増幅器に結合される第３の加算回路、第３の加算回路に結合されるＳＤＭフィルタ、ＳＤＭフィルタに結合される量子化器、及び量子化器及び第３の加算回路に結合される第２のＤＡＣを更に含む。第３の加算回路は、増幅器の出力と第２のＤＡＣの出力との間の差を判定し、第２のＤＡＣが第５の利得を有し、第３の利得と第５の利得の比が第４の利得にほぼ等しい。

例示の一実施例に従って、ＳＤＭフィルタ及び量子化器が、第１のＳＤＭフィルタ及び第１の量子化器を更に含む。第１のＣＴＳＤＭは、アナログ入力信号を受け取る第４の加算回路、第４の加算回路に結合される第２のＳＤＭフィルタ、第２のＳＤＭフィルタに結合される第２の量子化器、及び第２の量子化器及び第４の加算回路に結合される第２のＤＡＣを更に含む。第４の加算回路は、アナログ入力信号と第２のＤＡＣの出力との間の差を判定する。

例示の一実施例に従って、この装置が、アナログ入力信号を受け取り且つ第１の加算回路に結合されるアナログ遅延ラインと、第１のＣＴＳＤＭと第１のＤＡＣとの間に結合されるデジタル予測器とを更に含む。

例示の一実施例に従って、この装置が、アナログ入力信号を受け取り且つ第４の加算回路に結合されるアナログ予測器を更に含む。

例示の一実施例に従って、この増幅器が第１の増幅器を更に含み、この装置が、第１の加算回路に結合され且つアナログ入力信号を受け取る第２の増幅器を更に含む。

例示の一実施例に従って、第２の増幅器が第３の利得を有し、第３の利得が、第２のＣＴＳＤＭの出力の自己相関を最小化するような大きさとされる。

例示の一実施例に従って、この装置が、第２の回路に結合され且つデジタル出力信号を提供する出力回路を更に含む。

例示の一実施例に従って或る装置が提供される。この装置は、入力端子、パイプラインの第１のステージであって、入力端子に結合される第１のＣＴＳＤＭと、第１のＣＴＳＤＭに結合され、第１の伝達関数を有するデジタルフィルタとを含むパイプラインの第１のステージ、パイプラインの第２のステージであって、入力端子に結合され、差を判定するよう適合される第１の加算回路と、第１の加算回路に結合される第１の増幅器であって、第１の利得を有し、フィルタを含む第１の増幅器と、第１の増幅器に結合される第２のＣＴＳＤＭと、第２のＣＴＳＤＭに結合され、第１の利得の逆数である第２の利得を有するデジタル利得回路とを含むパイプラインの第２のステージ、第１のＣＴＳＤＭと第１の加算回路との間に結合されるＤＡＣであって、増幅器とＤＡＣと第２のＣＴＳＤＭが集合的に第２の伝達関数を有するＤＡＣ、及びパイプラインの各ステージに結合される第２の加算回路であって、第１の伝達関数が第２の伝達関数に実質的にマッチするよう調節される、第２の加算回路を含む。

例示の一実施例に従って、このＤＡＣが、第３の利得を有する第１のＤＡＣを更に含み、デジタルフィルタが第４の利得を有する。第２のＣＴＳＤＭは、増幅器に結合される第３の加算回路、第３の加算回路に結合されるＳＤＭフィルタ、ＳＤＭフィルタに結合される量子化器、及び量子化器及び第３の加算回路に結合される第２のＤＡＣを更に含む。第３の加算回路が、増幅器の出力と第２のＤＡＣの出力との間の差を判定する。第２のＤＡＣが第５の利得を有し、第３の利得と第５の利得の比が第４の利得にほぼ等しい。

例示の一実施例に従って、ＳＤＭフィルタ及び量子化器が、第１のＳＤＭフィルタ及び第１の量子化器を更に含む。第１のＣＴＳＤＭは、アナログ入力信号を受け取る第４の加算回路、第４の加算回路に結合される第２のＳＤＭフィルタ、第２のＳＤＭフィルタに結合される第２の量子化器、及び第２の量子化器及び第４の加算回路に結合される第２のＤＡＣを更に含む。第４の加算回路が、アナログ入力信号と第２のＤＡＣの出力との間の差を判定する。

例示の一実施例に従って、増幅器が第１の増幅器を更に含み、この装置が、第１の加算回路に結合され且つアナログ入力信号を受け取る第２の増幅器を更に含む。

例示の一実施例に従って、第２の増幅器が第３の利得を有し、第３の利得が、第２のＣＴＳＤＭの出力の自己相関を最小化するようコントローラにより調節される。

例示の一実施例に従って或る装置が提供される。この装置は、アナログ入力信号を受け取る入力端子、パイプラインの第１のステージであって、アナログ入力信号を受け取るように入力端子に結合される第１の加算回路と、第１の加算回路に結合される第１のＳＤＭフィルタと、第１のＳＤＭフィルタに結合される第１の量子化器と、第１の量子化器及び第１の加算回路に結合される第１のＤＡＣとを含む第１のＣＴＳＤＭであって、第１の加算回路がアナログ入力信号と第２のＤＡＣの出力との間の差を判定する、第１のＣＴＳＤＭと、第１のＣＴＳＤＭに結合され且つ第１の伝達関数を有するデジタルフィルタとを含む、パイプラインの第１のステージ、パイプラインの第２のステージであって、アナログ入力信号を受け取るように入力端子に結合される第１の増幅器であって、第１の利得を有する第１の増幅器と、第１の増幅器に結合される第２の加算回路であって、差を判定するよう適合される第２の加算回路と、第２の加算回路に結合される第２の増幅器であって、第２の利得を有し、フィルタを含む第２の増幅器と、第２のＣＴＳＤＭであって、第２の増幅器に結合される第３の加算回路、第３の加算回路に結合される第２のＳＤＭフィルタ、第２のＳＤＭフィルタに結合される第２の量子化器、及び第２の量子化器及び第３の加算回路に結合される第２のＤＡＣを有する第２のＣＴＳＤＭであって、第３の加算回路が、第２の増幅器の出力と第２のＤＡＣの出力との間の差を判定する、第２のＣＴＳＤＭと、第２のＣＴＳＤＭに結合されるデジタル利得回路であって、第３の増幅器が第２の利得の逆数である第３の利得を有するデジタル利得回路とを含む、パイプラインの第２のステージ、第１のＣＴＳＤＭと第２の加算回路との間に結合される第３のＤＡＣであって、第３のＤＡＣと第２のＣＴＳＤＭと第２の増幅器とが集合的に第２の伝達関数を有する、第３のＤＡＣ、パイプラインの各ステージに結合される第４の加算回路であって、第１の伝達関数が、第２の伝達関数に実質的にマッチするよう調節され、第１の利得が、第２のＣＴＳＤＭの出力の自己相関を最小化するよう調節され、デジタルフィルタの利得が、第２及び第３のＤＡＣの利得の比にほぼ等しい、第４の加算回路、及び第４の加算回路に結合され且つデジタル出力信号を提供する出力回路を含む。

例示の実施例に従って、パイプライン連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）の少なくとも一部を較正するための方法が提供される。このＣＴＳＤＭは、第１のステージ、第２のステージ、及び第１及び第２のステージ間に結合される第１のデジタルアナログコンバータ（ＤＡＣ）、及び第１及び第２のステージに結合されるデジタルフィルタを含み、第２のステージは、第２のＤＡＣを含む。この方法は、第１のＤＡＣの利得と第２のＤＡＣの利得の比を判定すること、第１のＤＡＣの利得と第２のＤＡＣの利得の比にほぼ等しくなるようにデジタルフィルタの利得を調節すること、及びデジタルフィルタの出力と第２のステージの出力との間の相互相関を最大化するようデジタルフィルタを調節することを含む。

例示の一実施例に従って、この方法は、パイプラインＣＴＳＴＭの第１のステージ及び第２のステージ間に位置する第１のＤＡＣをディセーブルすること、第１のＤＡＣがディセーブルされる間、所定の入力信号を第２のステージに印加すること、第１のＤＡＣをイネーブルすること、第２のステージ内の第２のＤＡＣをディセーブルすること、及び第１のＤＡＣを第２のステージに対するフィードバックＤＡＣとして用いる間、所定の入力信号を第２のステージに印加することを更に含む。

例示の一実施例に従って、この方法は、第２のステージの出力の自己相関を最小化する第２のステージに位置する増幅器の利得を判定することを更に含む。

例示の一実施例に従って、パイプラインＣＴＳＤＭの少なくとも一部を較正するための方法が提供される。この方法は、パイプラインＣＴＳＴＭの第１のステージ及び第２のステージ間に位置する第１のＤＡＣをディセーブルすること、第１のＤＡＣがディセーブルされる間所定の入力信号を第２のステージに印加すること、第２のステージ内の第２のＤＡＣをディセーブルすること、第１のＤＡＣを第２のステージに対するフィードバックＤＡＣとして用いる間、所定の入力信号を第２のステージに印加すること、第１及び第２のＤＡＣの利得を判定すること、及びデジタルフィルタ利得を、第１及び第２のＤＡＣの利得の関数となるよう調節することを含む。

例示の一実施例に従って、デジタルフィルタが第１及び第２のステージに結合される。

例示の一実施例に従って、関数が、第１及び第２のＤＡＣの利得の比である。

例示の実施例に従って、この方法は、第２のステージの出力の自己相関を最小化する第２のステージ内に位置する増幅器の利得を判定することを更に含む。

例示の一実施例に従って、この方法は、デジタルフィルタの出力と第２のステージの出力との間の相互相関を最大化するようデジタルフィルタを調節することを更に含む。

例示の実施例を添付の図面を参照して説明する。

図１は、従来のパイプラインＤＴＳＤＭのブロック図である。

図２は、本発明の例示の一実施例に従ったパイプラインＣＴＳＤＭの一例のブロック図である。

図３は、図２のサブＣＴＳＤＭの例を図示するブロック図である。図４は、図２のサブＣＴＳＤＭの例を図示するブロック図である。

図２〜図４において、本発明の例示の一実施例に従ったパイプラインＣＴＳＤＭ２００の一例を見ることができる。一例として、ＣＴＳＤＭ２００は２ステージパイプラインであるが、ＣＴＳＤＭ２００は、更に多くのステージを含むようスケーリングされ得る。この例では、ＣＴＳＤＭ２００は全般的に、ＣＴＳＤＭ（又はサブＣＴＳＤＭ）２０２及び２１２、ＤＡＣ２０４、デジタルフィルタ２０６、増幅器２２０及び２１０、デジタル利得回路２１４、加算回路２０８及び２１６、出力回路２１８、及び調節可能な遅延２２２を含む。ＣＴＳＤＭ２０２（これは図３で見ることができる）は全般的に、加算回路３０２、ＳＤＭフィルタ３０４、量子化器３０６、及びＤＡＣ３０８を含む。ＣＴＳＤＭ２１２は全般的に、加算回路４０２、ＳＤＭフィルタ４０４、量子化器４０５、及びＤＡＣ４０８を含む。また、ＣＴＳＤＭ２０２は低次変調器（即ち、１次又は２次）とし得、ＣＴＳＤＭ２１２は積極的なノイズシェーピングを備えた高次変調器（即ち、３次より大きい）とし得る。また、増幅器２１０はフィルタを更に含む。増幅器２２０及び２１０は、多くの形式をとり得、これらに限定されないが、電圧・電圧増幅器（即ち、演算増幅器）、電流利得を有する電圧・電流増幅器（即ち、トランスコンダクタンス増幅器又は可変レジスタ）、電流・電圧増幅器（即ち、トランスインピーダンス増幅器）、又は電流・電流増幅器（即ち、入力信号ＡＩＮに依存するトポロジーを有する電流モード増幅器）を含む。

ＣＴＳＤＭが機能するために、ＣＴＳＤＭ２００が概してシステムミスマッチを補償するよう較正されるが、任意の較正を行うには、ミスマッチ及び誤差の源が識別される必要がある。ＤＡＣ２０４、３０８、及び４０８の各々はそれぞれｇ_４、ｇ_１、及びｇ_２の利得を有し、増幅器２２０及び２１０及びデジタル利得回路２１４は、ｇ_３、ｇ_５、及びｇ_６の利得を有する。利得ｇ_６を利得ｇ_５の逆数にほぼ等しくなるよう（又はｇ_６＝ｌ／ｇ_５）調節することができ、これにより、概して増幅器２１０の影響がなくなる。代替として、利得ｇ_５は、中に組み込まれるフィルタを用いるように１とし得る。また、ＳＤＭフィルタ３０４及び３０６の各々は、それらのそれぞれのＤＡＣ３０８及び４０８の利得を補償するため、それぞれ、１／ｇ_１及びｌ／ｇ_２の利得を含み、デジタルフィルタ２０６がｇ_Ｆの利得、及びＣ_Ｆ（ｚ）の伝達関数を有する。その結果、ＣＴＳＴＭ２０２からの出力Ｙ_１（ｚ）（これは、周波数ドメイン又はｚ−ドメインにある）は、下記の通りである。
ここで、Ｓ_１（ｚ）は信号伝達関数（ＳＴＦ）であり、Ｎ_１（ｚ）は等価な離散時間シグマ−デルタ変調器のノイズ伝達関数（ＮＴＦ）であり、これに対してＣＴＳＤＭ２００が当業者に周知の手法を用いて分析の目的でマッピングされる。Ｑ_１（ｚ）は量子化器の量子化誤差であり、Ｘ（ｚ）は連続時間入力の離散時間等価物である。これにより、デジタルフィルタ２０６からの出力Ｙ_１，Ｎ（ｚ）が下記のようになる。
ＣＴＳＤＭ２１２への入力Ｒ（ｚ）は、増幅器２２０からの出力と出力Ｙ_１（ｚ）の組み合わせであり、下記を生じる。
ここで、ＣＴＳＤＭ２０２に適用したものと同じ原理を用いると（ＣＴＳＴＭ２０２及び２１２の構造が類似するため）、ＣＴＳＤＭ２１２に対する出力Ｙ_２（ｚ）は、下記の通りである。
そのため、ＣＴＳＤＭ２００の出力Ｙ（ｚ）は下記のようになるはずである。
式（５）は下記のように還元することができる。
従って、出力Ｙ（ｚ）が所望の出力Ｙ_ＤＥＳ（ｚ）、入力位相不均衡Ｙ_ＰＩ（ｚ）、及び量子化ノイズ漏れＹ_ＱＮＬ（ｚ）の組み合わせであることが容易に分かるであろう。これらは、下記の通りである。

まず量子化ノイズ漏れＹ_ＱＮＬ（ｚ）を見ると、この誤差は、利得ｇ_４、ｇ_２、及びｇ_Ｆ及び伝達関数Ｃ_Ｆ（ｚ）及びＳ_２（ｚ）に関連する。利得ｇ_４及びｇ_２の比を利得ｇ_Ｆにほぼ等しくなるよう（ｇ_４／ｇ_２＝ｇ_Ｆ）設定するならば、伝達関数Ｃ_Ｆ（ｚ）及びＳ_２（ｚ）がマッチすることが、この量子化ノイズ漏れＹ_ＱＮＬ（ｚ）をなくすことになる。利得ｇ_Ｆ及びＣ_Ｆ（ｚ）伝達関数が調節可能であるため（デジタルフィルタ２０６の一部として）、調節は、利得ｇ_４及びｇ_２及び伝達関数の判定に基づき得る。

利得ｇ_４及びｇ_２を判定するため、ＤＡＣ２０４及び４０８が選択的に不活性化され得る。まず、（任意の大きさの）テスト信号が、ＣＴＳＤＭ２１２の出力Ｙ_２（ｚ）が測定され得るようにＤＡＣ２０４が不活性化され且つ利得ｇ_３が１に設定されて、ＣＴＳＤＭ２００に適用され得る。これらの状況下では、利得ｇ_４が事実上０であり、出力Ｙ_２Ｃ１（ｚ）が下記となるように数式（４）を還元することができる。
その後、ＤＡＣ４０８が不活性化され且つＤＡＣ２０４がＣＴＳＤＭ２１２に対するフィードバックＤＡＣとして、同じテスト信号がＣＴＳＤＭ２１２に適用され得る。これにより、出力Ｙ_２（ｚ）が下記のような出力Ｙ_２Ｃ２（ｚ）となる。
出力Ｙ_２Ｃ１（ｚ）及びＹ_２Ｃ２（ｚ）の各々が測定され得る。出力Ｙ_２Ｃ１（ｚ）をＹ_２Ｃ２（ｚ）で割ることにより、及び対象の信号周りの小さな帯域幅ではＮ_２（ｚ）Ｑ_２（ｚ）項は無視できることを考えると、下記となる。
そのため、システムの単純な分析（これは、ＳＤＭフィルタ４０４の構造に依存する）により比ｇ_４／ｇ_２を生じ得る。典型的に、ＣＴＳＤＭ２１２は高次変調器（即ち、より大きい３）とし得るため、ＳＤＭフィルタ４０４は、高次フィルタとなる。その後、利得ｇ_Ｆは比ｇ_４／ｇ_２にほぼ等しくなるよう調節され得る。

利得ｇ_Ｆが設定されると、伝達関数Ｃ_Ｆ（ｚ）は、伝達関数Ｓ_２（ｚ）に実質的にマッチするよう調節され得る。こうするために、デジタルフィルタの出力Ｙ_１，Ｎ（ｚ）及びＣＴＳＤＭ２１２の出力Ｙ_２（ｚ）の相互相関である誤差関数Ｅが用いられ、ここで、誤差関数Ｅは下記の通りである。
この誤差関数Ｅは、伝達関数Ｃ_Ｆ（ｚ）及びＳ_２（ｚ）がマッチされるとき最大化される。そのため、デジタルフィルタ２０６は、誤差関数Ｅが実質的に最大化されるまで、調節され得る。また、Ｑ_１（ｚ）は出力Ｙ_１，Ｎ（ｚ）及びＹ_２（ｚ）間の共通項であるため、デジタルフィルタ２０６が盲目的に調節又は較正され得る。

次に、利得不均衡に移ると、出力Ｙ_２（ｚ）は概してシェーピングされたＱ−ノイズＹ_２Ｑ（ｚ）及び位相／利得不均衡Ｙ_２ＰＩ（ｚ）で構成され、これらは下記の通りである。
増幅器２２０及びＤＡＣ２０４に関連する遅延があり得るため、利得ｇ_３及びｇ_４は、ｇ_３Ａ_ｄ（ｚ）及びｇ_４Ｄ_ｄ（ｚ）として表され得、上記の数式（１１）から、下記の状態が利得不均衡Ｙ_２ＰＩ（ｚ）を実質的になくすことが明らかである。
これは、Ｙ_２（ｚ）の自己相関（利得ｇ_３及びｇ_４が、ｇ_３Ａ_ｄ（ｚ）及びｇ_４Ｄ_ｄ（ｚ）として表される）がゼロにほぼ等しいときＹ_２ＰＩ（ｚ）の利得不均衡が実質的になくなることを意味し得る。そのため、遅延２２２と２２０の利得とを調節することにより、利得不均衡Ｙ_２ＰＩ（ｚ）を実質的になくすことができる。

代替として、比ｇ_４／ｇ_２を判定するための上述の方法に類似して、ＤＡＣ２０４及び４０８を選択的に不活性化させることにより比ｇ_４／ｇ_１を判定することができる。まず、（任意の大きさの）テスト信号が、ＣＴＳＤＭ２１２の出力Ｙ_２（ｚ）が測定され得るようにＤＡＣ２０４が不活性化され且つ利得ｇ_３が比ｇ_４／ｇ_１に設定されて、ＣＴＳＤＭ２００に適用され得る。これらの状況下で、数式（４）は、下記のような出力Ｙ_２Ｄ１（ｚ）となるように還元され得る。
その後、ＤＡＣ４０８が不活性化され且つＤＡＣ２０４をＣＴＳＤＭ２１２に対するフィードバックＤＡＣとして、同じテスト信号がＣＴＳＤＭ２１２に適用され得る。これにより、出力Ｙ_２（ｚ）が上記の数式（９）に示すような出力Ｙ_２Ｃ２（ｚ）となる。出力Ｙ_２Ｄ１（ｚ）及びＹ_２Ｃ２（ｚ）の各々が測定され得る。出力Ｙ_２Ｄ１（ｚ）をＹ_２Ｃ２（ｚ）で割ることにより、及び対象の信号周りの小さな帯域幅ではＮ_２（ｚ）Ｑ_２（ｚ）項は無視できることを考えると、下記となる。
そのため、システムの単純な分析（これは、ＳＤＭフィルタ４０４の構造に依存する）により比ｇ_４／ｇ_１を生じ得る。そのため、（上述の背景技術の方式とは対照的に）この前述の較正方式で利得ｇ_３を比ｇ_４／ｇ_１にほぼ等しく調節することにより、利得不均衡を実質的になくすことができる。

位相不均衡を全般的になくすには、デジタル予測器２２０、又はアナログ遅延ライン２２２を備えたデジタル予測器のいずれかが用いられ得る。デジタル予測器２２０又はアナログ遅延ライン２２２のいずれかの調整は、（上述の方式に類似する）自己相関を最小化することにより成され得る。デジタル予測器２２０の場合、例えば、自己相関が最小化されるようにデジタル予測器２２０が調整され得るように、遅延ライン２２２を介する遅延がＣＴＳＤＭ２０２を介するものより大きくなるように、遅延ライン２２２を導入することができる。

本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。

Claims

装置であって、
アナログ入力信号を受け取る第１の連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）と、
前記第１のＣＴＳＤＭに結合される第１のデジタルアナログコンバータ（ＤＡＣ）と、
前記アナログ入力信号を受け取り、前記第１のＤＡＣに結合される第１の加算回路であって、前記アナログ入力信号と前記第１のＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴＳＤＭであって、
前記増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合されるＳＤＭフィルタと、
前記ＳＤＭフィルタに結合される量子化器と、
前記量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を含み、前記第３の加算回路が前記増幅器の出力と前記第２のＤＡＣの出力との間の差異を判定する、前記第２のＣＴＳＤＭと、
前記第２のＣＴＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記第１のＤＡＣが第３の利得を有し、前記デジタルフィルタが第４の利得を有し、前記第２のＤＡＣが第５の利得を有し、前記第３の利得と前記第５の利得との比がおおよそ前記第４の利得に等しく、
前記増幅器と前記第２のＣＴＳＤＭと前記第１のＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が前記第１の伝達関数に実質的にマッチする、装置。
請求項１に記載の装置であって、
前記ＳＤＭフィルタと前記量子化器とが、第１のＳＤＭフィルタと第１の量子化器とを含み、
前記第１のＣＴＳＤＭが、
前記アナログ入力信号を受け取る第４の加算回路と、
前記第４の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第４の加算回路とに結合される第３のＤＡＣと、
を更に含み、
前記第４の加算回路が前記アナログ入力信号と前記第３のＤＡＣの出力との間の差を判定する、装置。
アナログ入力信号を受け取るアナログ遅延ラインと、
前記アナログ入力信号を受け取る第１のＣＴＳＤＭと、
前記第１のＣＴＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取り、前記ＤＡＣと前記アナログ遅延ラインとに結合される第１の加算回路であって、前記アナログ入力信号と前記ＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴＳＤＭと、
前記第２のＣＴＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
前記第１のＣＴＳＤＭと前記第１のＤＡＣとの間に結合されるデジタル予測器と、
を含み、
前記増幅器と前記第２のＣＴＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数とマッチする、装置。
アナログ入力信号を受け取るアナログ予測器と、
前記アナログ予測器に結合される第１のＣＴＳＤＭと、
前記第１のＣＴＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取り、前記ＤＡＣに結合される第１の加算回路であって、前記アナログ入力信号と前記ＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴＳＤＭと、
前記第２のＣＴＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記増幅器と前記第２のＣＴＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数にマッチする、装置。
アナログ入力信号を受け取る第１のＣＴＳＤＭと、
前記第１のＣＴＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取る第１の増幅器と、
前記ＤＡＣと前記第１の増幅器とに結合される第１の加算回路と、
前記第１の加算回路に結合される第２の増幅器であって、第１の利得を有し、フィルタを含む、前記第２の増幅器と、
前記第２の増幅器に結合される第２のＣＴＳＤＭと、
前記第２のＣＴＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記第２の増幅器と前記第２のＣＴＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有する、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数にマッチする、装置。
請求項５に記載の装置であって、
前記第１の増幅器が第３の利得を有し、前記第３の利得が前記第２のＣＴＳＤＭの出力の自己相関を最小化するような大きさとされる、装置。
請求項６に記載の装置であって、
前記第２の加算回路に結合され、デジタル出力信号を提供する、出力回路を更に含む、装置。
入力端子と、
パイプラインの第１のステージであって、
前記入力端子に結合される第１のＣＴＳＤＭと、
前記第１のＣＴＳＤＭに結合され、第１の伝達関数を有する、デジタルフィルタと、
を含む、前記パイプラインの第１のステージと、
パイプラインの第２のステージであって、
前記入力端子に結合され、差を判定するように適合される第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴＳＤＭと、
前記第２のＣＴＳＤＭに結合され、前記第１の利得の逆数である第２の利得を有する、デジタル利得回路と
を含む、前記パイプラインの第２のステージと、
前記第１のＣＴＳＤＭと前記第１の加算回路との間に結合されるＤＡＣと、
前記デジタルフィルタの出力と前記デジタル利得回路の出力とを受け取るように前記パイプラインの各ステージに結合される第２の加算回路と、
を含み、
前記増幅器と前記ＤＡＣと前記第２のＣＴＳＤＭとが集合的に第２の伝達関数を有し、前記第１の伝達関数が前記第２の伝達関数に実質的にマッチするよう調節される、装置。
請求項８に記載の装置であって、
前記ＤＡＣが、第３の利得を有する第１のＤＡＣを含み、前記デジタルフィルタが第４の利得を有し、
前記第２のＣＴＳＤＭが、
前記増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合されるＳＤＭフィルタと、
前記ＳＤＭフィルタに結合される量子化器と、
前記量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を更に含み、
前記第３の加算回路が前記増幅器の出力と前記第２のＤＡＣの出力との間の差を判定し、前記第２のＤＡＣが第５の利得を有し、前記第３の利得と前記第５の利得の比が前記第４の利得にほぼ等しい、装置。
請求項９に記載の装置であって、
前記ＳＤＭフィルタと前記量子化器とが、第１のＳＤＭフィルタと第１の量子化器とを含み、
前記第１のＣＴＳＤＭが、
前記アナログ入力信号を受け取る第４の加算回路と、
前記第４の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第４の加算回路とに結合される第３のＤＡＣと、
を更に含み、
前記第４の加算回路が前記アナログ入力信号と前記第３のＤＡＣの出力との間の差を判定する、装置。
請求項１０に記載の装置であって、
前記第１の加算回路と前記入力端子との間に結合されるアナログ遅延ラインと、
前記第１のＣＴＳＤＭと前記第１のＤＡＣとの間に結合されるデジタル予測器と、
を更に含む、装置。
請求項１１に記載の装置であって、
前記装置が、前記アナログ入力信号を受け取り且つ前記第４の加算回路に結合されるアナログ予測器を更に含む、装置。
請求項８に記載の装置であって、
前記増幅器が第１の増幅器を含み、
前記装置が、前記第１の加算回路に結合され、前記アナログ入力信号を受け取る、第２の増幅器を更に含む、装置。
請求項１３に記載の装置であって、
前記第２の増幅器が第３の利得を有し、前記第３の利得が前記第２のＣＴＳＤＭの出力の自己相関を最小化するようにコントローラにより調節される、装置。
請求項１４に記載の装置であって、
前記第２の加算回路に結合され、デジタル出力信号を提供する、出力回路を更に含む、装置。
アナログ入力信号を受け取る入力端子と、
パイプラインの第１のステージであって、
第１のＣＴＳＤＭであって、
前記アナログ入力信号を受け取るように前記入力端子に結合される第１の加算回路と、
前記第１の加算回路に結合される第１のＳＤＭフィルタと、
前記第１のＳＤＭフィルタに結合される第１の量子化器と、
前記第１の量子化器と前記第１の加算回路とに結合される第１のＤＡＣと、
を含み、
前記第１の加算回路が前記アナログ入力信号と前記第１のＤＡＣの出力との間の差を判定する、前記第１のＣＴＳＤＭと、
前記第１のＣＴＳＤＭに結合され、第１の伝達関数を有する、デジタルフィルタと、
を含む、前記パイプラインの第１のステージと、
パイプラインの第２のステージであって、
前記アナログ入力信号を受け取るように前記入力端子に結合され、第１の利得を有する、第１の増幅器と、
前記第１の増幅器に結合され、差を判定するように適合される、第２の加算回路と、
前記第２の加算回路に結合され、第２の利得を有し、フィルタを含む、第２の増幅器と、
第２のＣＴＳＤＭであって、
前記第２の増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を有し、
前記第３の加算回路が前記第２の増幅器の出力と前記第２のＤＡＣの出力との間の差を判定する、前記第２のＣＴＳＤＭと、
前記第２のＣＴＳＤＭに結合されるデジタル利得回路であって、前記第２の利得の逆数である第３の利得を有する、前記デジタル利得回路と、
を含む、前記パイプラインの第２のステージと、
前記第１のＣＴＳＤＭと前記第２の加算回路との間に結合される第３のＤＡＣであって、前記第３のＤＡＣと前記第２のＣＴＳＤＭと前記第２の増幅器とが集合的に第２の伝達関数を有する、前記第３のＤＡＣと、
前記パイプラインの各ステージに結合される第４の加算回路と、
前記第４の加算回路に結合され、デジタル出力信号を提供する、出力回路と、
を含み、
前記第１の伝達関数が実質的に前記第２の伝達関数に調和するように調整されており、前記第１の利得が前記第２のＣＴＳＤＭの出力の自己相関を最小化するように調整されており、前記デジタルフィルタの利得が前記第２のＤＡＣの利得と前記第３のＤＡＣの利得の比におおよそ等しくなる、装置。
請求項１６に記載の装置であって、
前記第２の加算回路と前記第１の増幅器との間に結合されるアナログ遅延ラインと、
前記第１のＣＴＳＤＭと前記第３のＤＡＣとの間に結合されるデジタル予測器と、
を更に含む、装置。
請求項１６に記載の装置であって、
前記入力端子と前記第１の加算回路との間に結合されるアナログ予測器を更に含む、装置。