JP2009296334A - Δς変調方式のａ／ｄ変換器及びこれを用いた制御装置 - Google Patents

Abstract

【課題】ΔΣ変調型のＡ／Ｄ変換器においてテジタル変換値の変換精度を向上させる。
【解決手段】変換対象のアナログ入力信号Ｖｉを第１のＡ／Ｄ変換部１でデジタル変換し、第１のＡ／Ｄ変換部１の第１のΔΣ変調器１１の変調信号を、第１のＡ／Ｄ変換部１でのデジタル変換値相当の値としてレジスタ３及びＤ／Ａ変換器４を介して第２のＡ／Ｄ変換部２に入力し、第２のＡ／Ｄ変換部２では、第１のＡ／Ｄ変換部１でのデジタル変換値相当の値とアナログ入力信号Ｖｉとの差分値、すなわち、第１のＡ／Ｄ変換部１での変換誤差をデジタル変換する。第１のＡ／Ｄ変換部１での変換誤差を、第２のＡ／Ｄ変換部２でのデジタル変換値で補正するように、第１のＡ／Ｄ変換部１及び第２のＡ／Ｄ変換部２のデジタル変換値を合成することにより、アナログ入力信号Ｖｉに対応する高精度なデジタル変換値を得ることができる。
【選択図】 図１

Description

本発明は、ΔΣ変調を用いてＡ／Ｄ変換を行うΔΣ変調方式のＡ／Ｄ変換器及びこれを用いた制御装置に関する。

例えばモータ制御機器を駆動制御する場合、モータを、アナログ量を用いて制御するアナログ制御よりも、デジタル量を用いて制御するデジタル制御の方が、より高速度且つ高精度での制御を期待することができるため、デジタル制御が多用されている。しかしながら、モータへの供給電圧或いは供給電流等といったモータの駆動状態を検出するための情報はアナログデータである。このため、デジタル制御を行うためには、これらのアナログデータをデジタルデータに変換する必要がある。この変換は、一般に、Ａ／Ｄ変換器を用いて行われている。

ところで、モータを高精度で駆動制御するためには、例えば１０ビット程度以上のＡ／Ｄ変換器が必要であり、このような多ビットのＡ／Ｄ変換器は、回路が複雑で大型化し、価格も上昇するという欠点がある。そこで、高精度を維持しながら、回路構成を簡略化できるＡ／Ｄ変換器として、ΔΣ変調型Ａ／Ｄ変換器が多用されている。

図９は、永久磁石電動機（以下、ＰＭモータという。）をデジタル制御するための電動機制御回路の一般的な回路構成を示すブロック回路図である。
図９において、９１はＰＭモータ９７の回転速度を制御するための速度制御器、９２は比例積分制御によってＰＭモータ９７へ印加する電圧を制御するＰＩ制御部、９３はＰＭモータ９７の直交するｄｑ座標軸上の電圧指令を三相電圧指令に変換するＵＶＷ変換部、９４はＵＶＷ変換部９３からの三相電圧指令に応じたパルス幅変調波形を発生するために三角波形との比較を行う比較器、９５は前記三角波形を発生する三角波発生器、９６はＰＭモータ９７を駆動するためのインバータ、９７ａはＰＭモータ９７の回転位置を検出する位置検出器、９８はＰＭモータ９７への供給電流としてアナログ量で検出される各相電流をデジタル量に変換するΔΣ変調型Ａ／Ｄ変換器である。このΔΣ変調型Ａ／Ｄ変換器９８で変換されたデジタル量の各相電流は、ｄｑ座標変換部９９で直交するｄｑ座標に変換される。

そして、位置検出器９７ａで検出された位置情報と、入力される速度指示値ｗｒ^* とをもとに速度制御器９１が電流指令値ｉ^* を生成し、演算器９１ａで、電流指令値ｉ^* から、ｄｑ座標変換部９９で座標変換された電流値を減算した値を算出し、算出した差をもとに、ＰＩ制御部９２が比例積分制御を行うことによって、ＰＭモータ９７を駆動制御するようにしている。

図１０は、図９におけるΔΣ変調型Ａ／Ｄ変換器９８の原理を示すブロック図である。
図１０において、演算器１０１は、アナログ入力信号をＶｉ（信号入力範囲は０〜１）とすると、これと１ビットＤ／Ａ変換器１０５の出力との差を演算し、この出力を積分器１０２に入力する。積分器１０２では、アナログ入力信号Ｖｉと１ビットＤ／Ａ変換器１０５の出力との差を積分し、アナログ入力信号Ｖｉが１ビットＤ／Ａ変換器１０５の出力よりも大きければ積分器１０２の出力を増大させ、この大小関係が逆ならば、積分器１０２の出力を減少させる。

この積分器１０２の出力と別途定めるレベル、例えば、“０．５”との大小関係を比較器１０３で比較し、積分器１０２の出力の方が大きければ、比較器１０３は“１”を出力し、積分器１０２の出力の方が小さければ、比較器１０３は“０”を出力する。
この比較器１０３の出力データがサンプリングクロックによりラッチされ、サンプリングクロック周波数の１周期の期間、遅延素子１０４に保持される。このラッチされた信号が前記１ビットＤ／Ａ変換器１０５の入力となり、演算器１０１はアナログ入力信号Ｖｉと１ビットＤ／Ａ変換器１０５の出力との差を演算する。そして、デジタルフィルタからなるフィルタ１０６を介して得られる比較器１０３の出力が、このΔΣ変調型Ａ／Ｄ変換器９８のデジタル出力となる。

図１１は、図１０に示すΔΣ変調器Ａ／Ｄ変換器９８を実現した、回路の一例を示す回路図である。
すなわち、図１１に示すように、ΔΣ変調器Ａ／Ｄ変換器９８は、差動アンプ１１３と、差動アンプ１１３の出力を所定時間保持するＤ型フリップフロップ１１４と、Ｄ型フリップフロップ１１４の出力をカウントするカウンタ１１７と、を備える。

アナログ入力信号Ｖｉは、入力抵抗１１１を介して差動アンプ１１３の反転入力端子に入力される。この反転入力端子には、差動アンプ１１３の出力がコンデンサ１１２を介して帰還されると共に、Ｄ型フリップフロップ１１４の出力が入力抵抗１１５を介して入力される。差動アンプ１１３の非反転入力端子には、基準電源１１６により正値の基準電圧が入力される。

Ｄ型フリップフロップ１１４の入力端子Ｄには、差動アンプ１１３の出力が入力されると共に、クロック端子ＣＫにはクロック信号ＡＤＣＬＫが入力される。そして、Ｄ型フリップフロップ１１４は、入力端子Ｄに入力される信号を、クロック信号ＡＤＣＬＫの１周期期間、保持した後、非反転出力端子Ｑから出力する。
カウンタ１１７は、入力端子ＤＩＮに入力される信号がＨＩＧＨレベルであるとき、クロック端子ＣＫに入力されるクロック信号ＡＤＣＬＫのタイミングでカウントする。このカウント結果を、予め設定されたＡ／Ｄ変換期間毎に読み出すことによって、Ａ／Ｄ変換期間当たりのカウント値すなわちアナログ入力信号Ｖｉのデジタル変換値を得ることができる。

なお、ここでは、回路の簡略化のため、Ｄ型フリップフロップ１１４に、図１０に示す１ビットＤ／Ａ変換器１０５の機能も併用させている。
図１２は、図１０の構成を有するΔΣ変調型Ａ／Ｄ変換器９８へのアナログ入力信号Ｖｉが“１／３”である場合の各部の動作波形図であって、（ａ）は積分器１０２の出力、（ｂ）は比較器１０３の出力を表したものである。なお、横軸はサンプリングクロックを表す。

アナログ入力信号Ｖｉが“１／３”の場合には、図１２に示すように、略サンプリングクロック３回に１回の割合で、比較器１０３から信号レベルが“１”の信号が出力される。
図１３は、図１０の構成を有するΔΣ変調型Ａ／Ｄ変換器へのアナログ入力信号Ｖｉが“４／７”である場合の各部の動作を示す動作波形図であって、（ａ）は積分器１０２の出力、（ｂ）は比較器１０３の出力を表したものである。なお、横軸はサンプリングクロックを表す。

アナログ入力信号Ｖｉが“４／７”の場合には、略サンプリングクロック７回に４回の割合で比較器１０３から信号レベルが“１”の信号が出力される。
そして、図１２（ｂ）或いは図１３（ｂ）で表される比較器１０３の出力を、フィルタ１０６でデジタルフィルタ処理することによって、アナログ入力信号Ｖｉに応じたデジタル値が得られることになる。

前記フィルタ１０６でのデジタルフィルタ処理としては、２ⁿ のサンプリングクロック期間、例えばｎ＝８とした場合には、２５６回のサンプリングクロック期間中に、比較器１０３から信号レベルが“１”の信号が何回出力されたかをカウントし、１サンプリングクロック当たりの信号レベル“１”の信号の出力回数を演算し、これをデジタル出力値として使用する。前記サンプリングクロック期間が、Ａ／Ｄ変換を行うためのサンプリングを行うＡ／Ｄ変換期間となり、このＡ／Ｄ変換期間毎に、比較器１０３から信号レベルが“１”の信号が出力された回数をカウントすることによって、Ａ／Ｄ変換期間毎のＡ／Ｄ変換値、つまりデジタル値を得るようになっている。

上述のようなΔΣ変調型のＡ／Ｄ変換器を用いることにより、比較的簡易な回路構成で比較的精度の高いデジタル変換値を得ることができる。しかしながら、このようなΔΣ変調型のＡ／Ｄ変換器の場合、比較器などの動作周波数は高速ではあるが、デジタル変換信号の出力動作の点では比較的低速である。これを改善するために、高速サンプリング時には低分解能Ａ／Ｄ変換器として動作し、低速サンプリング時は高分解能Ａ／Ｄ変換器として動作するように、サンプリング周波数に応じて動作モードを切り替えることにより、動作速度の改善を図るようにしたものなども提案されている（例えば、特許文献１参照）。
特開平３−１２５５１７号公報

ところで、従来のΔΣ変調型Ａ／Ｄ変換器において変換精度をさらに向上させるためには、サンプリングクロック間隔を短くする必要があり、例えば、デジタル出力８ビットを９ビットとするためには、サンプリングクロック間隔を２⁸（＝２５６）から２⁹（＝５１２）と、倍にする必要がある。
つまり、Ａ／Ｄ変換時間を同じとすると、サンプリングクロック速度を２倍にする必要があり、差動アンプ、積分器、１ビットＤ／Ａ変換器、比較器、ラッチ回路などといった、ΔΣ変調器の構成要素全ての周波数特性を向上させる必要がある。

そのため、回路素子を周波数特性の優れたものに変更する、素子の配置、配線に注意する、等のコストアップの要因となると共に、回路の高周波化に伴うノイズレベルの上昇などの問題が新たに発生することになる。
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、従来のサンプリングクロック速度を維持しつつ、Ａ／Ｄ変換器の変換精度を向上させることの可能なΔΣ型Ａ／Ｄ変換器及びこれを用いた制御装置を提供することを目的としている。

上記目的を達成するために、本発明の請求項１に係る発明は、アナログ信号からなる変換対象信号をデジタル変換値に変換するΔΣ変調方式のＡ／Ｄ変換器において、アナログ入力信号をΔΣ変調しこの変調信号に基づき前記アナログ入力信号に応じたデジタル変換値を演算する複数のＡ／Ｄ変換手段と、１からＮ段目（Ｎは自然数）の各Ａ／Ｄ変換手段で演算されるデジタル変換値それぞれに相当するアナログ信号を生成し、生成した前記デジタル変換値相当のアナログ信号の総和と、前記変換対象信号との差分信号を、Ｎ＋１段目のＡ／Ｄ変換手段の入力信号とする差分信号生成手段と、前記各Ａ／Ｄ変換手段でのデジタル変換値を合成して前記変換対象信号に対応したデジタル変換値を演算する変換値演算手段と、を備え、前記１段目のＡ／Ｄ変換手段には、前記アナログ入力信号として前記変換対象信号が入力されることを特徴としている。

この発明によれば、例えばＡ／Ｄ変換手段が２段設けられているものとすると、１段目のＡ／Ｄ変換手段でアナログ信号からなる変換対象信号に対してデジタル変換が行われ、２段目のＡ／Ｄ変換手段には、１段目のＡ／Ｄ変換手段でのデジタル変換値相当のアナログ信号と、変換対象のアナログ信号との差分信号が入力され、この差分信号に対してデジタル変換が行われる。つまり２段目のＡ／Ｄ変換手段では、１段目のＡ／Ｄ変換手段での変換誤差に対してデジタル変換が行われることになる。したがって、１段目及び２段目のＡ／Ｄ変換手段でのデジタル変換値を、１段目のＡ／Ｄ変換手段でのデジタル変換値を２段目のＡ／Ｄ変換手段でのデジタル変換値により補正するように合成することにより、１段目のＡ／Ｄ変換手段でのデジタル変換値よりも、精度のより高い、変換対象信号に対応したデジタル変換値が得られることになる。
また、請求項２に係る発明は、前記Ａ／Ｄ変換手段で変換可能な信号入力範囲の範囲幅は、後段のＡ／Ｄ変換手段ほど狭くなるように設定されることを特徴としている。

また、請求項３に係る発明は、Ｎ段目のＡ／Ｄ変換手段の信号入力範囲の範囲幅は、Ｎ−１段目のＡ／Ｄ変換手段の前記範囲幅の１／２となるように設定されることを特徴としている。
例えばＡ／Ｄ変換手段が２段設けられているものとすると、２段目のＡ／Ｄ変換手段では、１段目のＡ／Ｄ変換手段と変換対象のアナログ信号との差分信号を入力信号としているため、２段目のＡ／Ｄ変換手段に入力されるアナログ入力信号の範囲幅は、１段目のＡ／Ｄ変換手段に入力されるアナログ入力信号の範囲幅よりも狭い。
したがって、入力されるアナログ入力信号の範囲幅に合わせて、２段目のＡ／Ｄ変換手段の入力範囲幅を狭く設定することによって、２段目のＡ／Ｄ変換手段の変換精度を向上させることができ、結果的に、各Ａ／Ｄ変換手段でのデジタル変換値を合成して得られる、変換対象信号に対応するデジタル変換値の変換精度を向上させることが可能となる。

また、請求項４に係る発明は、前記差分信号生成手段は、前記変調信号を、前記Ａ／Ｄ変換手段でのデジタル変換値相当の信号として用いることを特徴としている。
ここで、Ａ／Ｄ変換手段では、ΔΣ変調による変調信号に基づきデジタル変換値を演算している。このため、デジタル変換値相当の信号として変調信号を用いることで、デジタル変換値相当の信号を容易に得ることが可能となる。

また、請求項５に係る発明は、前記差分信号生成手段は、単位時間当たりに前記変調信号に含まれるパルス数を前記デジタル変換値相当の信号として用いることを特徴としている。
ここで、ΔΣ変調による変調信号に含まれる単位時間当たりのパルス数は、入力信号のデジタル変換値相当の値を表している。このため、デジタル変換値相当の信号として単位時間当たりのパルス数を用いることにより、デジタル変換値相当の信号を容易に得ることができる。また、各パルスをアナログ信号に変換しこれを合成することにより、デジタル変換値相当のアナログ信号を容易に得ることが可能となる。

また、請求項６に係る発明は、前記Ａ／Ｄ変換手段は、２段設けられていることを特徴としている。
また、本発明の請求項７に係る制御装置は、制御対象の制御状態を表すアナログ信号からなる制御状態量をデジタル変換するＡ／Ｄ変換器を有し、前記Ａ／Ｄ変換器で変換された制御状態量に基づき前記制御対象を制御する制御装置において、前記請求項１から請求項６記載のΔΣ変調方式のＡ／Ｄ変換器を、前記Ａ／Ｄ変換器として用いることを特徴としている。
さらに、請求項８に係る制御装置は、前記制御対象はモータであって、前記ΔΣ変調方式のＡ／Ｄ変換器は、前記モータに流れる電流値をデジタル変換することを特徴としている。

これら請求項７及び請求項８に係る発明によれば、制御対象の制御状態を表す制御状態量をデジタル値に変換するＡ／Ｄ変換器として、請求項１から請求項６記載のΔΣ変調方式のＡ／Ｄ変換器を用いることにより、高精度なデジタル変換値を得ることができる。このため、この高精度なデジタル変換値を用いて制御対象の制御を行うことによって、制御精度をより向上させることができる。特に、モータの場合にはモータに流れる電流値のデジタル変換値を高精度に得ることができるため、好適である。

本発明のΔΣ変調型Ａ／Ｄ変換器によれば、１段目のＡ／Ｄ変換手段での変換誤差に対して２段目のＡ／Ｄ変換手段でデジタル変換を行い、というように、前段のＡ／Ｄ変換手段での変換誤差を次段のＡ／Ｄ変換手段でデジタル変換するようにしたから、各Ａ／Ｄ変換手段でのデジタル変換値を合成することにより、１段目のＡ／Ｄ変換手段でのデジタル変換値よりも、精度のより高い、変換対象信号に対応したデジタル変換値を得ることができる。

また、請求項２及び請求項３記載の発明のようにＡ／Ｄ変換手段で変換可能な信号入力範囲の範囲幅を、後段のＡ／Ｄ変換手段ほど狭くなるように設定することによって、Ａ／Ｄ変換手段での変換精度を向上させることができ、結果的に、ΔΣ変調型Ａ／Ｄ変換器全体での変換精度を向上させることができる。
また、請求項４及び請求項５記載の発明のように、Ａ／Ｄ変換手段でのデジタル変換値相当の信号として、変調信号や変調信号に含まれるパルス数を用いることで、デジタル変換値相当の信号を容易に得ることができる。
また、本発明の制御装置によれば、制御対象の制御状態を表す制御状態量をデジタル値に変換するＡ／Ｄ変換器として、請求項１から請求項６記載のΔΣ変調方式のＡ／Ｄ変換器を用いているため、制御対象に対する制御精度をより向上させることができる。

以下、本発明の実施の形態を説明する。
図１は、本発明における、ΔΣ変調型Ａ／Ｄ変換器１００の原理図であって、このΔΣ変調型Ａ／Ｄ変換器は、例えば、図９に示す、電動機制御回路のＡ／Ｄ変換器９８として適用される。
図１に示すように、ΔΣ変調型Ａ／Ｄ変換器１００は、第１のＡ／Ｄ変換部１と、第２のＡ／Ｄ変換部２と、第１のＡ／Ｄ変換部１を構成する第１のΔΣ変調器１１の変調出力を保持するレジスタ３と、レジスタ３の出力をアナログ信号に変換するＤ／Ａ変換器４と、第１のＡ／Ｄ変換部１の変換出力及び第２のＡ／Ｄ変換部２の変換出力から、デジタル信号への変換対象として入力されたアナログ入力信号Ｖｉのデジタル変換値を演算する演算処理部５と、を備える。

第１のＡ／Ｄ変換部１は、第１のΔΣ変調器１１と、第１のΔΣ変調器１１の変調出力をデジタルフィルタ処理するフィルタ１２とを備える。そして、第１のＡ／Ｄ変換部１で変換可能なアナログ入力信号Ｖｉの最大値を“１”、最小値を“０”としたとき、第１のＡ／Ｄ変換部１で変換可能な信号入力範囲は“０〜１”、信号入力範囲の範囲幅（以下、入力範囲幅ともいう。）“１”に設定され、“０〜１”の範囲のアナログ入力信号Ｖｉをデジタル信号に変換する。

第１のΔΣ変調器１１は、演算器１１ａと、演算器１１ａの演算出力を積分する積分器１１ｂと、積分器１１ｂの積分出力を予め設定されたレベルと比較しその結果を変調出力としてフィルタ１２に出力する比較器１１ｃと、比較器１１ｃの変調出力を所定期間ラッチする遅延素子１１ｄと、遅延素子１１ｄのシリアル出力をアナログ信号に変換する１ビットＤ／Ａ変換器１１ｅとを備え、このＤ／Ａ変換器１１ｅのアナログ出力が、演算器１１ａに反転入力される。

演算器１１ａは、デジタル信号への変換対象のアナログ入力信号Ｖｉを入力し、アナログ入力信号Ｖｉから１ビットＤ／Ａ変換器１１ｅのアナログ出力を減算し、減算結果を積分器１１ｂに出力する。
積分器１１ｂは、演算器１１ａで演算されたアナログ入力信号Ｖｉと１ビットＤ／Ａ変換器１１ｅのアナログ出力との差分値を積分し、アナログ入力信号Ｖｉが１ビットＤ／Ａ変換器１１ｅのアナログ出力よりも大きければ積分器１１ｂの出力を増大させ、この大小関係が逆ならば、積分器１１ｂの出力を減少させる。

比較器１１ｃは、積分器１１ｂの積分出力と別途定めるレベルとの大小関係を比較し、積分器１１ｂの出力の方が大きければ比較器１１ｃは“１”を出力し、積分器１１ｂの出力の方が小さければ、比較器１１ｃは“０”を出力する。前記レベルは、例えば前述のように第１のＡ／Ｄ変換部１の信号入力範囲が“０〜１”、入力範囲幅が“１”である場合、“０．５”に設定される。

遅延素子１１ｄは、比較器１１ｃの出力をサンプリングクロックによりラッチし、サンプリングクロック周波数の１周期の期間ラッチする。
１ビットＤ／Ａ変換器１１ｅは、遅延素子１１ｄからの遅延信号を入力してこれをアナログ信号に変換する。
フィルタ１２は、比較器１１ｃの出力を、第１のΔΣ変調器１１の変調出力として入力し、所定のデジタルフィルタ処理を行い、その処理結果を、第１のＡ／Ｄ変換部１のデジタル出力として演算処理部５に出力する。

第２のＡ／Ｄ変換部２は、第１のＡ／Ｄ変換部１と同様に、第２のΔΣ変調器２１とフィルタ２２とを備える。そして、上述のように、第１のＡ／Ｄ変換部１で変換可能なアナログ入力信号Ｖｉの信号入力範囲を“０〜１”、入力範囲幅を“１”としたとき、この第２のＡ／Ｄ変換部２の入力範囲幅は“０．２５”に設定され、“０．５”を基準レベルとして、“０．２５〜０．７５”の範囲のアナログ信号をデジタル信号に変換する。

第２のΔΣ変調器２１の基本構成は、上述の第１のΔΣ変調器１１の構成と同様であって、演算器２１ａと、演算器２１ａの演算出力を積分する積分器２１ｂと、積分器２１ｂの積分出力と上記と同様に定めたレベル（例えば、“０．５”）とを比較する比較器２１ｃと、比較器２１ｃの出力をラッチする遅延素子２１ｄと、遅延素子２１ｄの遅延出力をアナログ信号に変換する１ビットＤ／Ａ変換器２１ｅとを備える。積分器２１ｂ、比較器２１ｃ、遅延素子２１ｄ、１ビットＤ／Ａ変換器２１ｅは、第１のΔΣ変調器１１を構成する、積分器１１ｂ、比較器１１ｃ、遅延素子１１ｄ、１ビットＤ／Ａ変換器１１ｅとそれぞれ同一機能を有する。

一方、演算器２１ａは、アナログ入力信号Ｖｉと、１ビットＤ／Ａ変換器２１ｅのアナログ出力と、Ｄ／Ａ変換器４のアナログ出力とを入力し、アナログ入力信号Ｖｉから、１ビットＤ／Ａ変換器２１ｅのアナログ出力及びＤ／Ａ変換器４のアナログ出力を減算し、減算結果を演算出力として積分器２１ｂに出力する。
そして、比較器２１ｃの出力が第２のΔΣ変調器２１の変調出力としてフィルタ２２に出力される。フィルタ２２では、前記フィルタ１２と同様に所定のデジタルフィルタ処理を行い、その結果を、第１のＡ／Ｄ変換部２のデジタル出力として演算処理部５に出力する。

レジスタ３は、予め設定した期間当たりの、第１のＡ／Ｄ変換部１の比較器１１ｃの変調出力、すなわち、“１”又は“０”を保持し、所定期間当たりの比較器１１ｃの変調出力を、レジスタ出力としてＤ／Ａ変換器４に出力する。Ｄ／Ａ変換器４は、レジスタ３からのレジスタ出力をアナログ信号に変換し、第２のΔΣ変調器２１の演算器２１ａに反転入力する。

つまり、第１のΔΣ変調器１１では、入力範囲幅を“１”として信号入力範囲が“０〜１”のアナログ入力信号Ｖｉを、公知のΔΣ変調により量子化する。そして、レジスタ３及びＤ／Ａ変換器４では、第１のΔΣ変調器１１で量子化した所定期間当たり変調出力を再度アナログ信号に変換し、第１のＡ／Ｄ変換部１で変換したデジタル信号相当のアナログ信号を得る。
そして、第２のΔΣ変調器２１では、アナログ入力信号Ｖｉから第１のＡ／Ｄ変換部１で変換したデジタル信号相当のアナログ信号を減算し、アナログ入力信号Ｖｉに対する第１のＡ／Ｄ変換部１での変換誤差を算出し、これを入力信号として公知のΔΣ変調により量子化している。

図２は、図１の原理図で表されるΔΣ変調型Ａ／Ｄ変換器１００の具体的な回路を示す回路図である。
図２に示すように、図１における第１のＡ／Ｄ変換部１は、変換対象のアナログ入力信号Ｖｉが入力される差動アンプ５１と、差動アンプ５１の差動出力が入力されるＤ型フリップフロップ５２と、Ｄ型フリップフロップ５２の出力をカウントするカウンタ５３と、を備える。
アナログ入力信号Ｖｉ（信号入力範囲は“０〜１”）は、入力抵抗５５を介して差動アンプ５１の反転入力端子に入力される。また、反転入力端子には、差動アンプ５１の差動出力がコンデンサ５６を介して帰還されると共に、Ｄ型フリップフロップ５２の非反転出力が入力抵抗５７を介して入力される。差動アンプ５１の非反転入力端子には、差動アンプ５１の動作点を決定する電圧として基準電源５８からの基準電圧が入力される。そして、差動アンプ５１は、アナログ入力信号ＶｉとＤ型フリップフロップ５２の出力との差分値を入力信号とし、この差分値を増幅して出力する。

Ｄ型フリップフロップ５２の入力端子Ｄには差動アンプ５１の差動出力が入力され、クロック入力端子ＣＫにはクロック信号ＡＤＣＬＫがそれぞれ入力される。そしてＤ型フリップフロップ５２は、クロック信号ＡＤＣＬＫの立ち上がりのタイミングで差動アンプ５１の差動出力をラッチし、ラッチした差動出力が“０．５”よりも小さければ“０”、そうでなければ“１”と判定し、クロック信号ＡＤＣＬＫの次の立ち上がりのタイミングで、ラッチした差動出力に対応する“０”又は“１”を出力する。

カウンタ５３は、例えばＤ型フリップフロップが複数段に接続されたバイナリカウンタで構成され、１段目のＤ型フリップフロップの入力端子ＤＩＮにはＤ型フリップフロップ５２の非反転出力が入力され、クロック入力端子ＣＫにクロック信号ＡＤＣＬＫが入力される。そして、カウンタ５３は、入力端子ＤＩＮに入力されるＤ型フリップフロップ５２の非反転出力をクロック信号ＡＤＣＬＫの立ち上がりのタイミングでカウントする。

前記差動アンプ５１、入力抵抗５５、コンデンサ５６及び入力抵抗５７により、図１の演算器１１ａ及び積分器１１ｂを構成し、Ｄ型フリップフロップ５２により、図１の比較器１１ｃ、遅延素子１１ｄ及び１ビットＤ／Ａ変換器１１ｅを構成し、カウンタ５３が図１のフィルタ１２を構成している。
次に、図１におけるレジスタ３は、図２に示すように、Ｄ型フリップフロップが多段に接続されたシフトレジスタで構成される。図２では、４つのＤ型フリップフロップ６１〜６４が多段に接続されて構成される。

そして、１段目のＤ型フリップフロップ６１の入力端子Ｄに、Ｄ型フリップフロップ５２の非反転出力、すなわち第１のΔΣ変調器１１の変調出力が入力され、各段のＤ型フリップフロップ６１〜６３の非反転出力がそれぞれの次段のＤ型フリップフロップ６２〜６４の入力端子Ｄに入力され、各段のＤ型フリップフロップ６１〜６４の反転出力が、それぞれ入力抵抗６６〜６９を介して、第２のΔΣ変調器２１を構成する後述の差動アンプ７１の反転入力端子に入力される。前記入力抵抗６６〜６９が図１のＤ／Ａ変換器４に対応している。

次に、図１における第２のＡ／Ｄ変換部２は、図２に示すように、差動アンプ７１と、差動アンプ７１の差動出力が入力されるＤ型フリップフロップ７２と、Ｄ型フリップフロップ７２の出力をカウントするカウンタ７３と、を備える。
差動アンプ７１の反転入力端子には、入力抵抗７５を介してアナログ入力信号Ｖｉが入力されると共に、差動アンプ７１の出力がコンデンサ７６を介して帰還され、さらに、レジスタ３を構成する各Ｄ型フリップフロップ６１〜６４の反転出力がそれぞれ対応する入力抵抗６６〜６９を介して入力される。また、差動アンプ７１の反転入力端子には、Ｄ型フリップフロップ７２の非反転出力が入力抵抗７７を介して入力され、さらに、基準電源７８のシフト電圧が入力抵抗７９を介して入力される。この基準電源７８のシフト電圧は、アナログ入力信号Ｖｉと、レジスタ３を構成する各Ｄ型フリップフロップ６１〜６４の反転出力との差分値の信号中心をずらすための電圧であって、このシフト電圧は、アナログ入力信号Ｖｉの信号入力範囲を“０〜１”としたときの“−０．５”相当に設定される。

一方、差動アンプ７１の非反転入力端子には、基準電源５８の基準電源（０．５相当）が入力される。そして、差動アンプ７１は、基準電源５８からの基準電圧を動作点とし、アナログ入力信号Ｖｉとレジスタ３の各Ｄ型フリップフロップ６１〜６４の反転出力との差分値を、シフト電圧“−０．５”相当だけシフトした値を増幅して出力する。
Ｄ型フリップフロップ７２の入力端子ＤＩＮには差動アンプ７１の差動出力が入力され、クロック入力端子ＣＫにはクロック信号ＡＤＣＬＫが入力される。Ｄ型フリップフロップ７２は、クロック信号ＡＤＣＬＫの立ち上がりのタイミングで差動アンプ７１の差動出力をラッチし、ラッチした差動出力が基準レベル“０．５”よりも小さいときには“０”、そうでないときには“１”と判定し、クロック信号ＡＤＣＬＫの次の立ち上がりのタイミングで、ラッチした差動出力に対応する“０”又は“１”を出力する。

カウンタ７３は、カウンタ５３と同一に構成され、カウンタ７３を構成するＤ型フリップフロップの入力端子ＤＩＮに入力されるＤ型フリップフロップ７２の出力をクロック信号ＡＤＣＬＫの立ち上がりのタイミングでカウントする。
前記差動アンプ７１、入力抵抗７５、コンデンサ７６、入力抵抗７７、基準電源７８及び入力抵抗７９により、図１の演算器２１ａ及び積分器２１ｂを構成し、Ｄ型フリップフロップ７２により、図１の比較器２１ｃ、遅延素子２１ｄ及び１ビットＤ／Ａ変換器２１ｅを構成し、カウンタ７３が図１のフィルタ２２を構成している。
そして、カウンタ５３及びカウンタ７３のカウンタ値を、予め設定した、Ａ／Ｄ変換期間の周期で演算処理部５が読み込むことにより、第１のＡ／Ｄ変換部１及び第２のＡ／Ｄ変換部２のそれぞれで変換されたデジタル出力を得ることができ、これを合成することで、アナログ入力信号Ｖｉに対応するデジタル変換値を得ることができる。

次に、上記実施の形態の動作を説明する。
前述のように、レジスタ３は４段のシフトレジスタを構成しているためＤ型フリップフロップ５２の非反転出力が４ビット分、レジスタ３に格納されることになる。そして、Ｄ型フリップフロップ５２の非反転出力は、アナログ入力信号ＶｉをΔΣ変調により量子化した値であるため、レジスタ３に格納される“１”の数は、第１のＡ／Ｄ変換部１で変換されたデジタル出力に相当する値を表すことになる。
例えば、アナログ入力信号Ｖｉは“０〜１”の値をとるため、レジスタ３中の“１”の数が零個の場合、デジタル出力は“０”、“１”の数が１個の場合、デジタル出力は“０．２５”、“１”の数が２個の場合、デジタル出力は“０．５”、“１”の数が３個の場合、デジタル出力は“０．７５”、さらに、“１”の数が４個の場合、デジタル出力は“１”とみなすことができる。

図１２に示すように、アナログ入力信号Ｖｉが“１／３”の場合には、略クロック信号ＡＤＣＬＫの３周期中、１回の割合で、Ｄ型フリップフロップ５３（比較器１１ｃ）から“１”が出力されることになる。このため、レジスタ３に格納される、“１”の数は、略“１”又は“２”となり、すなわち、第１のＡ／Ｄ変換部１でのデジタル出力相当値は、“０．２５”又は“０．５”となり、平均して１／３相当の値がデジタル出力相当値として設定されることになる。

また、図１３に示すように、アナログ入力信号Ｖｉが“４／７”の場合には、クロック信号ＡＤＣＫＬの７周期中、４回の割合で、Ｄ型フリップフロップ５３から“１”が出力されるため、レジスタ３に格納される“１”の数は、略“２”又は“３”となる。したがって、第１のＡ／Ｄ変換部１でのデジタル出力相当値は、“０．５”又は“０．７５”となり、平均して４／７相当の値がデジタル出力相当値として設定されることになる。
そして、このデジタル出力がアナログ入力信号Ｖｉから減算されて第２のＡ／Ｄ変換部２に入力される。つまり、アナログ入力信号Ｖｉと、第１のＡ／Ｄ変換部１で変換したデジタル出力相当値との差分値、すなわち第１のＡ／Ｄ変換部１での変換誤差分が第２のＡ／Ｄ変換部２に入力されることになる。

ここで、レジスタ３中の“１”の数から特定される第１のＡ／Ｄ変換部１のデジタル出力と第２のＡ／Ｄ変換部２への入力信号との関係は、図３のように表すことができる。また、レジスタ３で保持される“１”の数と、レジスタ３で保持される“１”の数から特定されるアナログ入力信号Ｖｉの取り得る範囲と、第２のＡ／Ｄ変換部２で第１のΔΣ変調器２１への入力信号を生成する際にアナログ入力信号Ｖｉから減算される減算値と、この減算値をアナログ入力信号Ｖｉから減算した差分値ΔＶ、すなわち、第２のＡ／Ｄ変換部２に入力されるアナログ信号の範囲と、の対応は図４のようになる。

図４に示すように、アナログ入力信号Ｖｉの取り得る範囲は、レジスタ３に保持される“１”の数に応じて特定される。例えば、レジスタ３中の“１”の数が“０”の場合は、アナログ入力信号Ｖｉの取り得る範囲は０．０≦Ｖｉ＜０．２５と特定される。また、“１”の数が“１”の場合は、０．０≦Ｖｉ＜０．５と特定される。同様に、“１”の数が“２”の場合は、０．２５≦Ｖｉ＜０．７５、“３”の場合は、０．５≦Ｖｉ＜１．０、“４”の場合は、０．７５≦Ｖｉ＜１．０と特定される。

また、第２のＡ／Ｄ変換部２で、アナログ入力信号Ｖｉから減算される、レジスタ３に保持される“１”の数に相当する減算値は、前述のように、レジスタ３中の“１”の数に応じて設定されるため、図４に示すように、レジスタ３中の“１”の数が“０”、“１”、“２”、“３”、“４”と増加するに応じて、減算値は、“０”、“０．２５”、“０．５”、“０．７５”、“１．０”となる。

このため、アナログ入力信号Ｖｉとレジスタ３に保持される“１”の数相当値との差分値ΔＶは、レジスタ３に保持される“１”の数が“０”の場合は０．０≦ΔＶ＜０．２５となる。同様に、“１”の数が“１”から“３”の場合は、−０．２５≦ΔＶ＜０．２５となり、“４”の場合は、−０．２５≦ΔＶ＜０となって、結果的に−０．２５≦ΔＶ＜０．２５をとり得ることになる。つまり、第１のＡ／Ｄ変換部１のデジタル出力を基準として、−０．２５≦ΔＶ＜０．２５をとることになる。

したがって、図３に示すように、第２のＡ／Ｄ変換部２への入力信号は、レジスタ３に保持される“１”の数が“０”の場合には、第１のＡ／Ｄ変換部１のデジタル出力である“０”を基準として０から０．２５の範囲にアナログ入力信号Ｖｉが存在することを表し、すなわち０≦Ｖｉ＜０．２５の値をとることを意味する。同様に“１”の数が“１”の場合にはアナログ入力信号Ｖｉが０≦Ｖｉ＜０．５の値、“２”の場合にはアナログ入力信号Ｖｉが０．２５≦Ｖｉ＜０．７５、“３”の場合にはアナログ入力信号Ｖｉが０．５≦Ｖｉ＜１．０、“４”の場合にはアナログ入力信号Ｖｉが０．７５≦Ｖｉ＜１．０であることを意味する。

なお、図２では、アナログ入力信号Ｖｉとレジスタ３に保持される“１”の数に相当するアナログ値との差分値ΔＶに、“０．５”を加えてその基準レベルをずらし、これを第２のＡ／Ｄ変換部２に入力されるアナログ信号Ｖｉ２としている。このため、第２のＡ／Ｄ変換部２に入力されるアナログ信号Ｖｉ２は、“０．５”を基準として“０．２５〜０．７５”の範囲となる。
したがって、前記アナログ信号Ｖｉ２は、次式（１）で表すことができる。
Ｖｉ２＝Ｖｉ−０．２５×（レジスタ３で保持する“１”の数）＋０．５…（１）

図２では、回路上、次式（２）で示すように構成している。
Ｖｉ２＝Ｖｉ＋０．２５×（レジスタ３で保持する“１”の数）−０．５…（２）
この条件を満たすために、入力抵抗５５、５７、６６〜６９、７５、７７及び７９は、次式（３）を満足するように設定される。
入力抵抗６６〜６９の各抵抗値＝（１／４）×入力抵抗７５の抵抗値
入力抵抗７７の抵抗値＝（１／２）×入力抵抗７５の抵抗値
入力抵抗７９の抵抗値＝入力抵抗７５の抵抗値
入力抵抗５５の抵抗値＝入力抵抗５７の抵抗値 …（３）

したがって、演算処理部５では、第１のＡ／Ｄ変換部１で算出したデジタル出力と、第２のＡ／Ｄ変換部２で算出したデジタル出力とから、アナログ入力信号Ｖｉを算出することができる。例えば次の手順で算出する。
すなわち、演算処理部５では、予め設定したＡ／Ｄ変換期間毎にカウンタ５３のカウント値を読み込む。そして、従来のΔΣ変調型Ａ／Ｄ変換器と同様の手順でデジタルフィルタ処理を行って、“０〜１”の範囲をとるデジタル出力を得る。例えば、Ａ／Ｄ変換期間の１クロック信号当たりのカウント値を、デジタル変換値とする。同様に、カウンタ７３のカウント値を、Ａ／Ｄ変換期間毎に読み込み、従来のΔΣ変調型Ａ／Ｄ変換器と同様の手順でデジタルフィルタ処理を行って“０．２５〜０．７５”の範囲をとるデジタル出力を得る。そして、これを“零”を基準とする“−０．２５〜０．２５”の範囲をとるデジタル出力に変換する。

そして、第１のＡ／Ｄ変換部１によるデジタル出力と第２のＡ／Ｄ変換部２によるデジタル出力とを加算し、これをアナログ入力信号Ｖｉのデジタル変換値とする。
以上により、第１のＡ／Ｄ変換部１で算出したデジタル出力と、第２のＡ／Ｄ変換部２で算出したデジタル出力とから、アナログ入力信号Ｖｉを算出することができる。

ここで、第２のＡ／Ｄ変換部２では、アナログ入力信号Ｖｉと、このアナログ入力信号Ｖｉをデジタル変換した第１のＡ／Ｄ変換部１で算出されるデジタル出力相当値との差分値を入力としており、すなわち、第１のＡ／Ｄ変換部１での変換誤差分を第２のＡ／Ｄ変換部でデジタル変換している。そして、第１のＡ／Ｄ変換部１では、範囲が“０〜１”のアナログ入力信号Ｖｉを“０．５”と比較してΔΣ変調を行っているため、第１のＡ／Ｄ変換部１での変換誤差は最大でも“０．５”となる。このため、第２のＡ／Ｄ変換部２に入力されるアナログ信号の取り得る範囲の幅は“０．５”となり、第２のＡ／Ｄ変換部２の入力範囲幅を“０．５”とすることができるため、第１のＡ／Ｄ変換部１の入力範囲幅が“１”であるのに対して、第２のＡ／Ｄ変換部２の入力範囲幅を半分とすることができる。

このため、例えば、アナログ入力信号Ｖｉのデジタル変換値として８ビットデータを得るものとすると、第１のＡ／Ｄ変換部１でのデジタル出力と第２のＡ／Ｄ変換部２でのデジタル出力を合成した場合、第２のＡ／Ｄ変換部２のデジタル出力は、最上位から２ビット目以下を補正するように作用することになる。つまり、第１のＡ／Ｄ変換部１により、デジタル変換値の最上位ビットの値を特定し、第２のＡ／Ｄ変換部２により、デジタル変換値の最上位から２ビット目以下の値を特定することと同等となる。

そして、第２のＡ／Ｄ変換部２では、第１のＡ／Ｄ変換部１の入力範囲幅“１”よりも幅の狭い“０．５”を入力範囲幅としてデジタル変換を行っているため、第１のＡ／Ｄ変換部１よりもデジタル変換の精度が高い。
したがって、第１のＡ／Ｄ変換部１により得たデジタル出力を、その変換誤差が小さくなるように、第２のＡ／Ｄ変換部２により得たデジタル出力を用いて補正することにより、第１のＡ／Ｄ変換部１により得たデジタル出力の精度をより向上させることができ、さらに、第２のＡ／Ｄ変換部２により得たデジタル出力は、第１のＡ／Ｄ変換部１のデジタル出力よりも高精度であるため、デジタル出力の精度をより一層向上させることができる。

そして、このデジタル出力の精度の向上は、第１のＡ／Ｄ変換部１のデジタル変換値を第２のＡ／Ｄ変換部２のデジタル変換値で補正することにより実現することができ、さらに第２のＡ／Ｄ変換部２の入力範囲幅を、第１のＡ／Ｄ変換部１の入力範囲幅よりも狭くすることにより、より精度を向上させることができる。したがって、例えば、第１のＡ／Ｄ変換部１、第２のＡ／Ｄ変換部２の各部の動作速度を早める等の対処を行うことなくデジタル出力の精度向上を図ることができる。また、第１のＡ／Ｄ変換部１及び第２のＡ／Ｄ変換部２の基本的な動作は、従来のΔΣ変調型のＡ／Ｄ変換器と同様であるため、従来のΔΣＡ／Ｄ変調型のＡ／Ｄ変換器に対し、大幅な変更を伴うことなく容易に実現することができる。

特に、前述のように、アナログ入力信号Ｖｉに対応するデジタル変換値の最上位ビットのビットデータを、第１のＡ／Ｄ変換部１により特定し、最上位ビットから２ビット目以降のビットデータを、第２のＡ／Ｄ変換部２により特定する構成としたため、第１のＡ／Ｄ変換部１のデジタル出力を保持するレジスタ３を構成するシフトレジスタの段数を少なくすることができる。
このように、本発明によるΔΣ変調型のＡ／Ｄ変換器１００は、デジタル変換精度をより向上させることができる。したがって、このような、精度の高いΔΣ変調型Ａ／Ｄ変換器１００を、図９に示す相電流検出用のＡ／Ｄ変換器９８として用いれば、ＰＭモータ９７をより高精度に制御することができる。

図５は、図９のインバータ９６の一例を示す回路図である。
このインバータ９６は、公知のインバータと同様に構成され、直列に接続された二つのダイオード列が並列に３つ接続されて形成されるダイオード整流器８１と、フィルタを構成するインダクタ８２及びコンデンサ８３と、逆並列にダイオードが接続された二つのトランジスタが直列に接続されてなるトランジスタ列を有し且つこのトランジスタ列が並列に３つ接続されてなるインバータ主回路８４とから構成され、入力される３相交流電力は、ダイオード整流器８１で一旦直流電力に変換された後、インバータ主回路８４をＰＷＭ制御することによって、任意の周波数及び任意の電圧の３相交流電力として、ＰＭモータ９７に印加される。

図６は、ＰＷＭ制御によるインバータ９６の出力電圧を表すものである。
図６（ａ）において、搬送波は、図９の三角波発生器９５で生成された三角波、正弦波制御信号はＵＶＷ変換部９３で生成された、ＰＭモータ９７に出力すべき３相波形である。前記搬送波は変調周期を与えるものであって、この搬送波と正弦波制御信号とを比較し、図６（ｂ）に示すように、正弦波制御信号が搬送波よりも小さいときＨＩＧＨレベル、正弦波制御信号が搬送波よりも大きいときＬＯＷレベルとなるパルス信号を生成し、これを出力電圧に応じた電圧指令信号とする。
なお、図６（ｂ）は、Ｕ相、Ｖ相及びＷ相に相当する電圧指令信号を表したものであって、各相の電圧指令信号は、図５のインバータ主回路８４を構成する上下アームスイッチング素子のゲートに入力され、上下アームでは逆位相に与えられる。

図７は各部の波形を示したものであって、（ａ）は、ある１相、例えばＵ相に対する電圧指令信号と実際に流れる相電流と平均電流とを表したものである。
図７（ａ）に示すように、実際に流れる相電流の電流波形は、インバータ主回路８４においてスイッチング制御を行っているため、少なからず脈動成分を含んでいる。ここで、前記ＰＭモータ９７の制御に用いる各相電流を検出するに当たり、脈動成分の影響をできるだけ除去し、なるべく平均電流値を得るためには、図７（ｂ）に示すように三角波からなる搬送波の、上下の頂点を中心とした一定期間において相電流のＡ／Ｄ変換を行うことが望ましい。

そこで、図７（ｃ）に示すように、搬送波の上下の頂点を中心とした一定期間、つまり、平均電流値を得られる期間にＨＩＧＨレベルとなり、この一定期間はＬＯＷレベルとなるＡ／Ｄ変換期間信号を生成する。そして、Ａ／Ｄ変換器９８では、このＡ／Ｄ変換期間信号がＨＩＧＨとなる期間にのみＡ／Ｄ変換動作を行い、Ａ／Ｄ変換期間信号がＬＯＷとなる期間にはＡ／Ｄ変換動作を停止する。例えば、特開平２００４−３０４４９４号公報に記載されているように、Ａ／Ｄ変換器９８への入力信号を、Ａ／Ｄ変換期間信号がＨＩＧＨレベルであるか否かに応じて、アナログ入力信号Ｖｉと接地電位とに切り替え、Ａ／Ｄ変換期間信号がＬＯＷレベルのときにはアナログ入力信号Ｖｉに替えて接地電位を入力し、各ΔΣ変調器内の積分器を所定値にリセットするようにすればよい。
このように、相電流に脈動成分を含まない、Ａ／Ｄ変換期間信号がＨＩＧＨレベルとなる期間にのみＡ／Ｄ変換を行うことにより、量子化ノイズによるＡ／Ｄ変換誤差を低減することができ、Ａ／Ｄ変換器９８、すなわち、ΔΣ変調型Ａ／Ｄ変換器１００によるＡ／Ｄ変換精度をより向上させることができる。

なお、上記実施の形態においては、第１のＡ／Ｄ変換部１及び第２のＡ／Ｄ変換部２により２段のＡ／Ｄ変換器を形成した場合について説明したが、これに限るものではなく、３段以上のＡ／Ｄ変換器を形成することも可能である。上述のように、２段のＡ／Ｄ変換器を構成した場合、アナログ入力信号Ｖｉのデジタル変換値において、その最上位ビットのビットデータを第１のＡ／Ｄ変換部１により特定し、最上位から２ビット目以下を第２のＡ／Ｄ変換部２により特定することができる。同様に、3つのＡ／Ｄ変換部を備えた３段のＡ／Ｄ変換器を構成した場合には、２段目のＡ／Ｄ変換部では、最上位から２ビット目のビットデータを特定し、３段目のＡ／Ｄ変換部では、最上位から３ビット目以下を特定することができる。したがって、段数が多くなるほど、より高精度なデジタル変換値を得ることができる。

なお、３段以上設ける場合には、図１と同様に、前段のΔΣ変調器の変調出力を、レジスタ及びＤ／Ａ変換器を介してΔΣ変調器に入力し、同様に前段までの各段のΔΣ変調器の変調出力をそれぞれレジスタ及びＤ／Ａ変換器を介して入力し、これら変調出力の総和をアナログ入力信号Ｖｉから減算した値を、アナログ入力信号としてデジタル変換し、各段で算出したデジタル出力を合成して、アナログ入力信号Ｖｉに対応するデジタル変換値を算出すればよい。

例えば、３段の場合には、図８に示すように、第２のＡ／Ｄ変換部２と第３のＡ／Ｄ変換部２ａと、レジスタ３及びＤ／Ａ変換器４と同一構成のレジスタ３ａ、Ｄ／Ａ変換器４ａを設ける。なお、第３のＡ／Ｄ変換部２ａは、第２のＡ／Ｄ変換部２において、演算器２１ａを２１ａ′に変更したものである。
図８に示すように、第２のＡ／Ｄ変換部２の第２のΔΣ変調器２１の変調出力をレジスタ３ａに入力し、これをＤ／Ａ変換器４ａでアナログ信号にした後、第３のＡ／Ｄ変換部２ａの演算器２１ａ′に入力する。

この演算器２１ａ′では、第１のΔΣ変調器１１の変調出力と、第２のΔΣ変調器２１の変調出力とを、それぞれレジスタ３、３ａ、Ｄ／Ａ変換器４、４ａを介して入力し、これら変調出力の和をアナログ入力信号Ｖｉから減算する。そして、この減算値を積分器２１ｂへの入力信号としてΔΣ変調を行う。
そして、第１のＡ／Ｄ変換部１のデジタル出力、第２のＡ／Ｄ変換部２のデジタル出力、第３のＡ／Ｄ変換部２ａのデジタル出力を、演算処理部５で読み込み、これらを加算して、アナログ入力信号Ｖｉに応じたデジタル変換値を算出すればよい。

また、上記実施の形態においては、レジスタ３を構成するシフトレジスタの段数として４段を適用した場合について説明したが、これに限るものではない。前述のように、レジスタ３に格納される“１”の数が、第１のＡ／Ｄ変換部１でのデジタル出力相当値として用いられ、このデジタル出力相当値に基づき、第１のＡ／Ｄ変換部１でのデジタル信号への変換誤差が算出される。したがって、レジスタ３の段数が多いほど、第１のＡ／Ｄ変換部１でのデジタル出力相当値が高精度に設定され、第１のＡ／Ｄ変換部１でのデジタル出力を補正する第２のＡ／Ｄ変換部２でのデジタル出力をより高精度に算出することができるため、第１のＡ／Ｄ変換部１のデジタル出力をより高精度に補正することができ、すなわち、アナログ入力信号Ｖｉに対応するより高精度なデジタル変換値を得ることができる。

その反面、レジスタ３を構成するシフトレジスタの段数が多いほど、回路構成が複雑になるため、精度の点と、回路構成の点との両者を考慮して任意に設定すればよい。
なお、シフトレジスタの段数は４段以上となる。その理由は、１ビットを特定する場合が最も段数が少なくなるが、その場合のシフトレジスタの段数として４段必要であるからである。

また、上記実施の形態においては、第１のＡ／Ｄ変換部１により、アナログ入力信号Ｖｉに対応するデジタル変換値の最上位ビットを特定する場合について説明したが、これに限るものではない。例えば、第１のＡ／Ｄ変換部１により、アナログ入力信号Ｖｉに対応するデジタル変換値の最上位ビット及び最上位から２ビット目を特定し、第２のＡ／Ｄ変換部２では、最上位から３ビット目以下を特定するように構成することもできる。

この場合には、例えば、第２のＡ／Ｄ変換部２の入力範囲幅を“０．２５”、信号入力範囲を“０．３７５〜０．６２５”として、“０．５”を基準としてデジタル変換する構成とすればよい。
また、上記実施の形態においては、ＰＭモータを駆動制御するための電動機制御回路において、相電流を検出するためのＡ／Ｄ変換器として上述のΔΣ変調型Ａ／Ｄ変換器１００を適用した場合について説明したが、これに限るものではなく、例えば、誘導モータ（インダクションモータ）を駆動するためのインバータや、交流電源を出力するＣＶＣＦ電源装置やＵＰＳ（無停電電源装置）などに手協することも可能であり、ＰＷＭ制御によってスイッチング素子を制御するようにした回路であっても適用することができる。

また、ＰＷＭ制御を行う回路に限るものではなく、ΔΣ変調型Ａ／Ｄ変換器単体として、Ａ／Ｄ変換を行う必要のある回路に適用することも可能である。この場合には、Ａ／Ｄ変換期間信号として、例えば定周期でＨＩＧＨレベルとなるＡ／Ｄ変換期間信号を生成し、これに基づいて定期的に、ΔΣ変調型Ａ／Ｄ変換器内の積分器内部の状態をリセットするようにしてもよい。
ここで、上記実施の形態において、第１のＡ／Ｄ変換部１及び第２のＡ／Ｄ変換部２がＡ／Ｄ変換手段に対応し、レジスタ３及びＤ／Ａ変換器４が差分信号生成手段に対応し、演算処理部５が変換値演算手段に対応している。

本発明のΔΣ変調型のＡ／Ｄ変換器の構成を示すブロック図である。 本発明のΔΣ変調型のＡ／Ｄ変換器の構成を示す回路図の一例である。 レジスタで保持する“１”の数と第２の変換部への入力信号と、アナログ入力信号Ｖｉとの対応を表す説明図である。 図３の説明に供する対応図である。 インバータの一例を示す回路図である。 搬送波、正弦波制御信号及び電圧指令信号との対応を表す、波形図の一例である。 変換期間信号の生成方法を説明するための説明図である。 本発明のΔΣ変調型のＡ／Ｄ変換器のその他の構成を示すブロック図である。 電動機制御回路の構成を示すブロック図の一例である。 従来のΔΣ変調型Ａ／Ｄ変換器の一例を示すブロック図である。 従来のΔΣ変調型のＡ／Ｄ変換器の構成を示す回路図の一例である。 ΔΣ変調型Ａ／Ｄ変換器の動作説明に供する波形図である。 ΔΣ変調型Ａ／Ｄ変換器の動作説明に供する波形図である。

符号の説明

１ 第１のＡ／Ｄ変換部
２ 第２のＡ／Ｄ変換部
３ レジスタ
４ Ｄ／Ａ変換器
５ 演算処理部
１１ 第１のΔΣ変調器
２１ 第２のΔΣ変調器
１２、２２ フィルタ
１１ａ、２１ａ 演算器
１１ｂ、２１ｂ 積分器
１１ｃ、２１ｃ 比較器
１１ｄ、２１ｄ 遅延素子
１１ｅ、２１ｅ １ビットＤ／Ａ変換器
１００ ΔΣ変調型Ａ／Ｄ変換器

Claims (8)

1. アナログ信号からなる変換対象信号をデジタル変換値に変換するΔΣ変調方式のＡ／Ｄ変換器において、
   アナログ入力信号をΔΣ変調しこの変調信号に基づき前記アナログ入力信号に応じたデジタル変換値を演算する複数のＡ／Ｄ変換手段と、
   １からＮ段目（Ｎは自然数）の各Ａ／Ｄ変換手段で演算されるデジタル変換値それぞれに相当するアナログ信号を生成し、生成した前記デジタル変換値相当のアナログ信号の総和と、前記変換対象信号との差分信号を、Ｎ＋１段目のＡ／Ｄ変換手段の入力信号とする差分信号生成手段と、
   前記各Ａ／Ｄ変換手段でのデジタル変換値を合成して前記変換対象信号に対応したデジタル変換値を演算する変換値演算手段と、を備え、
   前記１段目のＡ／Ｄ変換手段には、前記アナログ入力信号として前記変換対象信号が入力されることを特徴とするΔΣ変調方式のＡ／Ｄ変換器。
2. 前記Ａ／Ｄ変換手段で変換可能な信号入力範囲の範囲幅は、後段のＡ／Ｄ変換手段ほど狭くなるように設定されることを特徴とする請求項１記載のΔΣ変調方式のＡ／Ｄ変換器。
3. Ｎ段目のＡ／Ｄ変換手段の信号入力範囲の範囲幅は、Ｎ−１段目のＡ／Ｄ変換手段の前記範囲幅の１／２となるように設定されることを特徴とする請求項２記載のΔΣ変調方式のＡ／Ｄ変換器。
4. 前記差分信号生成手段は、前記変調信号を、前記Ａ／Ｄ変換手段でのデジタル変換値相当の信号として用いることを特徴とする請求項１から請求項３の何れか１項に記載のΔΣ変調方式のＡ／Ｄ変換器。
5. 前記差分信号生成手段は、単位時間当たりに前記変調信号に含まれるパルス数を前記デジタル変換値相当の信号として用いることを特徴とする請求項４記載のΔΣ変調方式のＡ／Ｄ変換器。
6. 前記Ａ／Ｄ変換手段は、２段設けられていることを特徴とする請求項１から請求項５の何れか１項に記載のΔΣ変調方式のＡ／Ｄ変換器。
7. 制御対象の制御状態を表すアナログ信号からなる制御状態量をデジタル変換するＡ／Ｄ変換器を有し、前記Ａ／Ｄ変換器で変換された制御状態量に基づき前記制御対象を制御する制御装置において、
   前記請求項１から請求項６記載のΔΣ変調方式のＡ／Ｄ変換器を、前記Ａ／Ｄ変換器として用いることを特徴とする制御装置。
8. 前記制御対象はモータであって、
   前記ΔΣ変調方式のＡ／Ｄ変換器は、前記モータに流れる電流値をデジタル変換することを特徴とする請求項７記載の制御装置。

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