JP2011244513A - Ｐｗｍインバータ装置およびｐｗｍリプル抑制回路 - Google Patents

Abstract

【課題】ＰＷＭリプル成分を含む電流検出信号または電圧検出信号からＰＷＭリプル成分を抑制した検出により、検出または制御を精度良く、かつ遅れを小さくする。
【解決手段】出力電流の検出回路は、ＰＷＭリプル成分を含む３相電流検出信号をＡ／Ｄ変換器３でディジタル信号に変換し、さらに、ディジタル信号を変換器１０で回転座標変換した後に、移動平均回路１４による移動平均処理によってＰＷＭリプル成分を抑制した検出をする。
または、３相電流検出信号をΔΣ変調器で各相１ビットの時系列データに変換し、これら時系列データの組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算によってＰＷＭリプル成分を抑制した検出をする。
【選択図】図１

Description

本発明は、トランジスタやＩＧＢＴなどの電力用スイッチング素子で主回路を構成し、スイッチング素子のＰＷＭ（パルス幅変調）制御により直流を交流に変換するＰＷＭインバータ装置、およびＰＷＭインバータ装置の出力電流または電圧検出信号からＰＷＭリプル成分（ＰＷＭキャリア周波数成分）を抑制して検出するＰＷＭリプル抑制回路に関する。

直流電力を交流電力に変換してモータなどを駆動するインバータ装置として、電圧型ＰＷＭ制御方式を利用したものがある。この電圧型ＰＷＭ制御方式では、直流電圧のＰ側とＮ側電位を２個のスイッチング素子で選択出力し、さらにその平均電圧が電圧指令と等価になるように２個のスイッチング素子の選択比率を制御するものである。そのため出力電圧は矩形波になる。さらにこれが多相出力されたうえ、負荷のインダクタンス成分によって平滑されるため、電流波形には複雑な鋸波状のリプルを含むことになる。つまり、正弦波状の電圧指令が入力されても出力電圧や出力電流には高周波成分が含まれる。

ＰＷＭインバータ装置を電流制御するためには、ＰＷＭ制御回路の他に、電流指令入力手段と出力電流検出手段および電流指令と出力電流との比較で電流制御出力を得る電流制御手段を追加しなくてはならない。インバータ装置によるモータ駆動時には、インバータ出力電流に含まれる高調波電流はモータ内部の損失やトルクリプルになるだけで、平均的な出力トルクには寄与しない。そのため、モータのトルク制御のためにインバータ装置に電流制御系を設ける場合には、ＰＷＭキャリア周波数による高調波を除いた基本波成分の電流だけを検出できる装置が必要になる。

また、近年、ＣＰＵによる複雑な離散系の演算やＦＰＧＡ（フィールドプログラマブルゲートアレイ）という大規模なディジタル回路が比較的利用しやすくなったこと、また、アナログ信号をディジタル信号に変換するＡ／Ｄ変換素子も高速・低価格になったため、電流検出信号を直接Ａ／Ｄ変換してディジタル信号で制御することが行なわれている。つまり、この離散系のディジタル信号として取り扱う必要もある。

ここで、問題になるのは、ＰＷＭキャリア周波数成分により正確な電流検出が困難になることである。例えば、電流検出装置に、ＰＷＭリプルを抑制する低域通過フィルタ（ＬＰＦ）を介挿すると、電流検出に遅れ時間が発生してムダ時間となり、電流制御の応答特性を高く設定することができない。

そこで、非特許文献１では、ＰＷＭリプルを低減するために、ＰＷＭ周期と電流波形の周期性を利用したＰＷＭ同期電流サンプル方法を提案している。これは、ＰＷＭキャリアの一周期中に、電流波形にはこの基本波成分と交差（一致）する点が２カ所存在するので、その時刻で電流をサンプルする方法である。

一方、特許文献１では、図７のような回路を提案しており、図８のような動作となることを示している。これは、図７の電流検出器１で検出する電流波形をサンプルホールド回路２でＰＷＭキャリア（三角波）周期間に多数回サンプリングしておき、このサンプルごとにＡ／Ｄ変換器３でディジタルデータに変換し、そのデータをサンプル値補償器４内で移動平均を取っている。これは、キャリア周波数と同期した移動平均演算には、一種のディジタルフィルタ効果があることを利用してＰＷＭリプル成分を抑制するものである。５は電流制御器、６はＰＷＭ変換器、７は電力変換器（インバータ）、８は負荷（モータ）である。

特許文献２では図９のような回路を提案しており、図１０のような動作となることを示している。これは、電流検出のアナログ信号の時点で、アナログ平均化回路２１を利用してＰＷＭキャリア周期間の平均処理をすることでＰＷＭキャリア成分を抑制し、その後、サンプルホールド回路２２によるサンプリングと、Ａ／Ｄ変換器２３によるディジタルデータへの変換を行う。

特許文献１では電流演算方式については詳細に記載していないが、特許文献２では電流制御系に回転座標変換を適用することも記載されている。これはＡ／Ｄ変換後の電流検出値を３相２相変換や基準周波数で回転する座標上に回転座標変換を行ってから、ｄｑ変換と呼ばれる回転座標上の２軸成分として電流制御演算を行うものである。図７のように固定座標上で電流制御演算を構成すると電流制御の積分出力は正弦波状に変化する。しかし、回転座標上の電流制御では直流成分で取り扱うことができるようになり、位相追従遅れの少ない制御特性が得られるという利点がある。

特許文献１においても、図７の電流制御系の構成を回転座標変換回路で構成することは可能であり、図１１のような構成が想定できる。なお、図７と同等のものは同一符号で示す。図１１では、電流のサンプルホールド回路２と、Ａ／Ｄ変換器３および移動平均回路９の後段に３相（ｕｖｗ）／２相（ｄｑ）座標変換器１０を設け、電圧指令の出力側にも２相（ｄｑ）／３相（ｕｖｗ）逆座標変換器１１を設けて３相電圧成分に戻している。これら座標変換の基準位相θは回転座標変換基準位相発生部１２により発生する。１３は負荷（モータ）８のロータ回転角θｒの検出器である。

図１１の動作タイミングチャートは図１２のようになる。図１２では電流演算周期（Ｓａｃｒ）のタイミングで回転座標変換の位相θ（ｍ）を一定に保持した例を示している。

特開平１０−４２５６９号公報 特開２００２−１９９７３５号公報

山本 他、「ＰＷＭ同期電流サンプルによる誘導電動機のディジタル電流制御法」、電気学会論文Ｄ、１１２巻７号、平成４年

特許文献２では、アナログ回路で平均処理を行っているために回路が複雑になる。これに対し近年の大規模ＦＰＧＡというディジタルＬＳＩを使用すれば、複雑な回路もコンパクトに実現できるようになった。

また、特許文献２のアナログ回路では平均演算周期ごとにＡ／Ｄ変換結果が更新される。そのため、特許文献２の図９の回路では特許文献１の図８のｉ０、ｉ１、ｉ２のように平均区間を逐次ずらした移動平均を適用することはできない。つまり、図９のアナログ回路ではＡ／Ｄ変換周期よりも短い周期で平均演算結果を出力することができない。これは、電流検出のムダ時間が長くなることを意味しており、電流制御の高速な応答を制限してしまう。

一方、特許文献１では電流制御を固定座標上で構成しているので位相遅れの課題がある。そこで、特許文献１に回転座標変換の対策を追加した例が図１１である。図１２のタイミングチャートは電流制御をＳａｄサンプル（Ｎクロック周期）で、電流制御演算をＳａｃｒサンプル（ＳａｄサンプルＭ回に１回に相当）で動作させた例である。また、移動平均期間はキャリア周期としている。

図１２を詳細に説明する。同図の最上段は、サンプルタイミングの基準となるＰＷＭキャリア信号を示している。２段目は電流のこのＰＷＭキャリア信号に同期した、電流のサンプルタイミングである。３段目は電流のサンプル値（時刻番号：ｎ）であり、実電流ｉ（ｔ）の連続波形とサンプルした電流ｉ＿ａｄ（ｎ）を丸印で示している。この例ではＰＷＭ一周期間に８回サンプルして移動平均演算を行う。たとえば、ｔ（ｎ）時刻で電流をサンプルおよびＡ／Ｄ変換した場合には、矢印で示したｔ（ｎ−７）からｔ（ｎ）までの８サンプルの平均を演算し、ＰＷＭリプルを抑制した電流検出信号（図中の○印）として出力する。この処理は、常に現在の電流検出から７サンプル前のデータまでを使用した移動平均になる。

図１２の６段目は回転座標に使用する位相であり、実際には鎖線のように連続的に変化するが、○印の時点で５段目の電流制御周期タイミング信号Ｓａｃｒ（ｍ）発生時にサンプリングして、６段目のθ（ｍ）のようなサンプリング間は一定の位相としている。例えばｔ（ｍ）の時刻では、最新の電流検出ａｖｅ（ｉ＿ａｄ（ｔｎ−７）〜ｉ＿ａｄ（ｔｎ））と、６段目の最新の回転座標変換の基準位相θ（ｍ）により７段目の回転座標上の電流検出（○印）に変換することを矢印で示している。

しかし、図１１の方式では以下の２つの問題が存在する。

（問題１）例えば、図１２の４段目の●印で示した移動平均出力ａｖｅ（ｉ＿ａｄ（ｔｎ−７）〜ｉ＿ａｄ（ｔｎ））の全てをそのまま回転座標変換すれば、６段目に●印で示したｉｄ＿ａｖｅ・ｉｑ＿ａｖｅ信号のように、回転座標変換に使用した位相が一定であるため少し脈動（リプル）が生じる。特に、回転位相θｒの周波数が高くなると、電流検出信号を座標変換する際に、この位相サンプル誤差の影響が大きくなって無視できなくなる。さらに、回転位相θｒの検出は回転角検出器１３の検出周期やデータの伝送時間などにより制限を受けることがある。例えば、シリアル通信で１７ビット長のデータを送信する場合には、数十μｓの伝送時間を要するため、この電流サンプルと同期して位相検出できない場合がある。

（問題２）理想的には、電流サンプル自体も移動平均期間のサンプル点数を多くするほど統計的に電流検出精度が向上する。しかし、Ａ／Ｄ変換器には、変換時間が必要でありサンプル周期をそれ以上に短くすることはできない。仮に、高速で変換可能なＡ／Ｄ変換器が存在したとしても、３相／２相変換と回転座標変換を行うためには、（１）式のようにｓｉｎ／ｃｏｓといった三角関数や行列の乗算などの演算が必要である。そのため、いくら大規模なＦＰＧＡであっても演算時間の制限により、（１）式の演算が実現できない場合もあり、電流検出精度に限度がある。

これらの２つの問題点は、特に周波数が高くなると顕著に誤差が大きくなり、電流検出精度の低下や電流制御精度の低下を引き起こし、さらには電流検出遅れや電流制御遅れを起こす。同様に、ＰＷＭインバータ装置が電圧制御系を有して出力電圧検出による電圧制御を行う場合に、電圧検出信号に含まれるＰＷＭリプル成分が電圧検出精度の低下や電圧制御精度の低下を引き起こし、さらには電流検出遅れや電流制御遅れを起こす。

本発明の目的は、ＰＷＭリプル成分を含む電流検出信号による電流制御または電圧検出信号による電圧制御に、ＰＷＭリプル成分を抑制した検出により制御精度良く、かつ制御遅れを小さくできるＰＷＭインバータ装置を提供することにある。

本発明の他の目的は、ＰＷＭリプル成分を含む電流検出信号または電圧検出信号からＰＷＭリプル成分を抑制した検出により、検出精度良く、かつ検出遅れを小さくできるＰＷＭリプル抑制回路を提供することになる。

本発明は、前記の課題を解決するため、出力電流または電圧の検出回路は、ＰＷＭリプル成分を含む３相電流検出信号または電圧検出信号をＡ／Ｄ変換器でディジタル信号に変換および回転座標変換した後に、移動平均処理によってＰＷＭリプル成分を抑制して検出する構成、またはＰＷＭリプル成分を含む３相電流検出信号または３相電圧検出信号をΔΣ変調器で各相１ビットの時系列データに変換し、これら時系列データの組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算によってＰＷＭリプル成分を抑制して検出する構成とするもので、以下のＰＷＭインバータ装置およびＰＷＭリプル抑制回路を特徴とする。

（ＰＷＭインバータ装置の発明）
（１）２相の電流制御器または電圧制御器の制御出力から２相／３相座標変換した３相電圧指令値に従ってインバータをＰＷＭ制御し、このインバータの３相出力電流検出信号または３相出力電圧検出信号を３相／２相座標変換およびＡ／Ｄ変換したディジタル信号を前記電流制御器または電圧制御器の検出信号にするＰＷＭインバータ装置において、
前記ディジタル信号の検出回路は、
前記３相電流検出信号または３相電圧検出信号をサンプル周期でサンプリングするサンプルホールド回路と、
前記３相電流または電圧のサンプル値をディジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で変換したディジタル信号を回転座標変換する３相／２相座標変換器と、
前記回転座標変換したディジタル信号をＰＷＭキャリア信号の１周期またはその整数倍の周期で、かつ前記サンプル周期時点の位相におけるサンプル値を移動平均処理して前記ディジタル信号とする移動平均回路と、
前記ＰＷＭキャリア信号の１周期またはその整数倍の周期における基準位相θｒ（ｍ）の今回値と速度検出情報から前記サンプル周期時点の位相を推定して前記移動平均処理の基準位相θ＾（ｎ）を発生する回転座標変換基準位相発生部と、
を備えたことを特徴とする。

（２）２相の電流制御器または電圧制御器の制御出力から２相／３相座標変換した３相電圧指令値に従ってインバータをＰＷＭ制御し、このインバータの３相出力電流検出信号または３相出力電圧検出信号を３相／２相座標変換およびＡ／Ｄ変換したディジタル信号を前記電流制御器または電圧制御器の検出信号にするＰＷＭインバータ装置において、
前記ディジタル信号の検出回路は、
前記３相電流検出信号または３相電圧検出信号を各相１ビットの信号に変換して時系列データＳ_u、Ｓ_v、Ｓ_wを得るΔΣ変調器と、
前記時系列データＳ_u、Ｓ_v、Ｓ_wの論理値を関数Ｆ（）で検出電流または電圧単位に戻した行列Ｆ（Ｓ_u）、Ｆ（Ｓ_v）、Ｆ（Ｓ_w）と、三角関数行列と、係数行列を使った下記式の三角関数値の加減算により、前記時系列データＳ_u、Ｓ_v、Ｓ_wを３相／２相回転座標変換した電流または電圧成分Ｆ_d、Ｆ_qを位相θ（ｔ）毎に求める三角関数演算部と、

前記成分Ｆ_d、Ｆ_qの演算タイミングＳａｃｒ（ｍ）毎の該成分Ｆ_d、Ｆ_qの積算と平均演算で電流または電圧の移動平均値を求める積算・除算回路と、
を備えたことを特徴とする。

（３）前記積算・除算回路は、前記回転座標変換した成分Ｆ_d、Ｆ_qの積算には平均演算期間の開始時に前記積算値をクリアし、終了時に該積算値をラッチし、平均演算には該積算値を平均演算期間で除算することを特徴とする。

（４）前記積算・除算回路は、前記三角関数演算部で位相θ（ｔ）毎に求めた演算結果を累算しておき、今回と前回の累算値のサンプル値を保持し、今回のサンプル値から前回のサンプル値を減算したものをサンプル回数Ｎで除算して、検出周期の短い移動平均を求めることを特徴とする。

（ＰＷＭリプル抑制回路の発明）
（５）ＰＷＭインバータ装置の３相電流検出信号または３相電圧検出信号からＰＷＭリプル成分を抑制し、３相／２相座標変換およびＡ／Ｄ変換したディジタル信号で検出するＰＷＭリプル抑制回路であって、
前記ディジタル信号の検出回路は、
前記３相電流検出信号または３相電圧検出信号をサンプル周期でサンプリングするサンプルホールド回路と、
前記３相電流または電圧のサンプル値をディジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で変換したディジタル信号を回転座標変換する３相／２相座標変換器と、
前記回転座標変換したディジタル信号をＰＷＭキャリア信号の１周期またはその整数倍の周期で、かつ前記サンプル周期時点の位相におけるサンプル値を移動平均処理して前記ディジタル信号とする移動平均回路と、
前記ＰＷＭキャリア信号の１周期またはその整数倍の周期における基準位相θｒ（ｍ）の今回値と速度検出情報から前記サンプル周期時点の位相を推定して前記移動平均処理の基準位相θ＾（ｎ）を発生する回転座標変換基準位相発生部と、
を備えたことを特徴とする。

（６）ＰＷＭインバータ装置の３相電流検出信号または３相電圧検出信号からＰＷＭリプル成分を抑制し、３相／２相座標変換およびＡ／Ｄ変換したディジタル信号で検出するＰＷＭリプル抑制回路であって、
前記ディジタル信号の検出回路は、
前記３相電流検出信号または３相電圧検出信号を各相１ビットの信号に変換して時系列データＳ_u、Ｓ_v、Ｓ_wを得るΔΣ変調器と、
前記時系列データＳ_u、Ｓ_v、Ｓ_wの論理値を関数Ｆ（）で検出電流または電圧単位に戻した行列Ｆ（Ｓ_u）、Ｆ（Ｓ_v）、Ｆ（Ｓ_w）と、三角関数行列と、係数行列を使った下記式の三角関数値の加減算により、前記時系列データＳ_u、Ｓ_v、Ｓ_wを３相／２相回転座標変換した電流または電圧成分Ｆ_d、Ｆ_qを位相θ（ｔ）毎に求める三角関数演算部と、

前記成分Ｆ_d、Ｆ_qの演算タイミングＳａｃｒ（ｍ）毎の該成分Ｆ_d、Ｆ_qの積算と平均演算で電流または電圧の移動平均値を求める積算・除算回路と、
を備えたことを特徴とする。

（７）前記積算・除算回路は、前記回転座標変換した成分Ｆ_d、Ｆ_qの積算には平均演算期間の開始時に前記積算値をクリアし、終了時に該積算値をラッチし、平均演算には該積算値を平均演算期間で除算することを特徴とする。

（８）前記積算・除算回路は、前記三角関数演算部で位相θ（ｔ）毎に求めた演算結果を累算しておき、今回と前回の累算値のサンプル値を保持し、今回のサンプル値から前回のサンプル値を減算したものをサンプル回数Ｎで除算して、検出周期の短い移動平均を求めることを特徴とする。

以上のとおり、本発明によれば、出力電流または電圧の検出回路は、ＰＷＭリプル成分を含む３相電流検出信号または電圧検出信号をＡ／Ｄ変換器でディジタル信号に変換および回転座標変換した後に、移動平均処理によってＰＷＭリプル成分を抑制して検出するため、ＰＷＭリプル成分を抑制した検出により検出精度良く、かつ検出遅れを小さくでき、さらには制御精度良く、かつ制御遅れを小さくできる。

また、本発明によれば、出力電流または電圧の検出回路は、ＰＷＭリプル成分を含む３相電流検出信号または３相電圧検出信号をΔΣ変調器で各相１ビットの時系列データに変換し、これら時系列データの組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算によってＰＷＭリプル成分を抑制して検出するため、ＰＷＭリプル成分を抑制した検出により検出精度良く、かつ検出遅れを小さくでき、さらには制御精度良く、かつ制御遅れを小さくできる。

実施形態１におけるＰＷＭインバータ装置のブロック図。 実施形態１における位相推定による移動平均処理の動作タイミングチャート。 実施形態２におけるＰＷＭインバータ装置のブロック図。 ΔΣ変調器の構成図 実施形態２における電流検出回路の演算ブロック図。 実施形態３における電流検出回路の他の演算ブロック図。 特許文献１における電流検出回路。 図７における電流検出タイミングチャート。 特許文献２における電流検出回路。 図９における電流検出タイミングチャート。 特許文献１における検出電流の移動平均処理の回路図。 図１１における電流検出タイミングチャート。

（実施形態１）
図１は、本実施形態におけるＰＷＭインバータ装置のブロック図である。同図が図１１と異なる部分は、位相補正機能の追加と電流検出信号の回転座標変換の適用箇所を変更した点にある。

図１において、電流検出信号の回転座標変換には、電流検出器１で検出する電流検出信号をサンプルホールド回路２でサンプリングし、このサンプル値をＡ／Ｄ変換器３でディジタル信号に変換した後、３相（ｕｖｗ）／２相（ｄｑ）座標変換器１０で２相電流成分ｉｄ＿ａｄ（ｎ）、ｉｑ＿ａｄ（ｎ）に変換し、この２相電流成分を移動平均回路１４によって移動平均処理した２相移動平均電流成分ｉｄ＿ａｖｅ（ｎ）、ｉｑ＿ａｖｅ（ｎ）を求める。

位相補正機能は、回転角検出器１３で検出するロータ回転角θｒをサンプルホールド回路１５によって電流演算周期（Ｓａｃｒ）のタイミングでサンプリングしてサンプル値θｒ（ｍ）を検出し、回転座標変換基準位相発生部１２ではサンプル値θｒ（ｍ）の前回値と今回値の変化率からＡ／Ｄ変換タイミングｔｎ毎の推定位相θ＾（ｎ）として求める。

移動平均回路１４は推定位相θ＾（ｎ）を使って２相電流成分ｉｄ＿ａｄ（ｎ）、ｉｑ＿ａｄ（ｎ）の移動平均電流成分ｉｄ＿ａｖｅ（ｎ）、ｉｑ＿ａｖｅ（ｎ）を求め、サンプルホールド回路１６は移動平均電流成分ｉｄ＿ａｖｅ（ｎ）、ｉｑ＿ａｖｅ（ｎ）を電流演算タイミングＳａｃｒ（ｍ）でサンプリングし、このサンプル値を電流検出信号ｉｄ＿ａｖｅ（ｍ）、ｉｑ＿ａｖｅ（ｍ）として電流制御器５による電流制御に供する。

速度演算部１７は、サンプル値θｒ（ｍ）の前回値と今回値の変化率から速度検出値ωｒ（ｍ）を求め、基準位相発生部１２による位相補正のための時間差分データを与え、さらには、ＰＷＭインバータ装置がモータ８の速度制御系をもつ場合の速度検出値を得る。

前記の「発明が解決しようとする課題」の最初の（問題１）に記載するように、従来は回転座標の基準位相θ（ｍ）が固定であることがリプル発生の原因であったが、本実施形態では、基準位相θ_r（ｍ）の代わりに、後に示す（２）式の速度検出情報ω（ｔ_m）を用いて推定する電流サンプル周期時点の位相推定値θ＾（ｎ）を代用して、電流サンプルの移動平均値を求めることで、リプルを低減する。

この位相推定による移動平均処理は、図２に示す動作タイミングチャートになり、位相検出とそれを時間差分した速度演算結果の両方を用いて位相を補正する。この位相検出のサンプルタイミングｍと、電流検出のサンプルタイミングｎは一致している（ｔ_m＝ｔ_n）例で説明する。この位相補正を数式で表すと、下記（２）式のように、位相の時間差分（ｔ_y−ｔ_n）により速度を計算する。例えば図２では、ｔ_n＝ｔ_m、ｔ_y＝ｔ_n+1などが相当する。そして、この最新位相θ_r（ｍ）と速度ω（ｔ_m）より、（３）式により時刻ｔ_y時の推定位相θ＾（ｔ_y）を計算する。これは、図２のθ＾（ｎ＋１）やθ＾（ｎ＋２）のように位相を補正することに相当する。

ここで、θ_r（ｔ_n）：時刻ｔ_n時の検出位相（ただし、ｔ_y＞ｔ_nとする）、ω（ｔ_m）：時刻ｔ_m時の速度検出値、θ＾（ｔ_y）：時刻ｔ_y時の推定位相（ただし、ｔ_n＜ｔ_yとする）
この推定位相θ＾（ｔ_y）を利用して座標変換を行うことにより、図２のようにｄ−ｑ座標に変換した電流の誤差を抑制する。ここで、位相推定だけでなく三角関数演算も必要であるが、テーブル読み出しなどを利用すれば物理的なメモリさえあれば簡単に三角関数を得ることができるので実用上は問題ない。

したがって、本実施形態によれば、電流検出信号をＡ／Ｄ変換器でアナログ信号からディジタル信号に変換および回転座標変換した後に、電流検出タイミング毎に推定した位相を用いて移動平均を取ることより、ＰＷＭリプル成分間の位相誤差による外乱を抑制した検出ができ、高い周波数（モータの高速回転領域）であっても電流検出精度を高めたり、電圧制御精度などを高めることができる。

なお、回転座標変換と３相／２相変換の処理順序は逆であってもよく、これら処理後に移動平均を行うことで同等の作用効果を得ることができる。

（実施形態２）
図３は、本実施形態におけるＰＷＭインバータ装置のブロック図である。同図が図１１と異なる部分は、電流検出信号のＡ／Ｄ変換にΔΣ変調器を利用する点にある。

図３に示すΔΣ変調器２１の構成図を図４に示す。これは電流検出信号ｉ_u，ｉ_v，ｉ_wになるアナログ入力信号を１ビットの時系列データＳ_u，Ｓ_v，Ｓ_wに変換する。積分器２１Ａは入力信号と出力信号の差分を積分する。比較器２１Ｂは積分器出力を１クロックごとに１ビットの信号「０」，「１」に変換することで、時系列データＳ_u，Ｓ_v，Ｓ_wを得る。遅延器２１Ｃは、時系列データＳ_u，Ｓ_v，Ｓ_wを１クロック分遅延「Ｚ^-1」させ、Ｄ／Ａ変換回路２１Ｄは１ビットデータをアナログ信号に逆変換する。

このΔΣ変調器を図１の回路に適用したものが図３である。しかし、図１による前記（２）式の周期ω（ｔ_n）による位相補正では、１クロックごとに何とか演算可能であっても、前記（１）式の演算は複数の行列演算を行っているため、電流データを多ビットで取り扱うと、かなりの演算時間や回路規模が必要である。そこで、図３では以下に説明するように（１）式の演算を簡略化した構成とする。

図３では、三相の電流検出をそれぞれΔΣ変調器２１を使用して各相ｕ，ｖ，ｗの１ビットの時系列データ（Ｓ_u，Ｓ_v，Ｓ_w）に変換している。具体的には時系列信号（Ｓ_u，Ｓ_v，Ｓ_w）を移動平均するｍクロック期間全て１ビットデータが”１”を出力し続けた場合の検出電流は√（３／２）・Ｉｍａｘ［Ａ］、ｍクロック期間全て１ビットデータが”０”を出力し続けた場合の検出電流は−√（３／２）・Ｉｍａｘ［Ａ］と定義する。ここで、√（３／２）の係数は、３相２相変換の係数√（２／３）を含めて設定している。そうすると、Ａ／Ｄ変換の出力値（論理値）を元の電流単位［Ａ］に戻す関数は以下の（４）式を利用してＦ（Ｓｘ）・√（３／２）・Ｉｍａｘ［Ａ／ｃｌｋ］となる。ここで、ｘはｕ、ｖ、ｗのいずれかの相を意味するものとする。

こうすると、ΔΣ変換器２１の出力をｍクロック期間の移動平均を求めれば、下記（５）式のように従来のＡ／Ｄ変換と３相／２相変換および回転座標変換を適用したものと等価な結果が得られる。この（５）式の演算は、三角関数演算部２２では（５）式の｛｝内の演算を行い、この演算で必要な三角関数ｃｏｓθ_nなどの値を三角関数テーブル２６に予めデータ化しておくことで、演算速度を速くする。積算バッファ２３は、三角関数演算部２２による１回の演算結果を電流演算タイミングＳａｃｒ（ｍ）ごとに一時的に記憶し、積算部２４は電流演算タイミングＳａｃｒ（ｍ）ごとに積算バッファ２３から読み出した前回の値と今回の演算結果の値の加算を演算回数ｍクロック分だけ繰り返し、除算部２５は積算部２４の積算結果を演算回数ｍで除算することで電流の移動平均値ｉｄ＿ａｖｅ（ｍ）、ｉｑ＿ａｖｅ（ｍ）を求める。

なお、回路２３〜２５による積算と除算は、三角関数演算部２２で求める成分Ｆ_d、Ｆ_qの積算には平均演算期間の開始時に積算値をクリアし、終了時に該積算値をラッチし、該積算値を平均演算期間で除算することでも実現できる。

サンプルホールド回路２７は、電流演算タイミングＳａｃｒ（ｍ）でθ（ｔ）をサンプリングしたもの、又は実施形態１で補正した位相より、２相／３相座標変換の基準位相θ（ｎ）を得る。

詳細な説明は省略するが、（５）式の両辺を√（３／２）・Ｉｍａｘで除算すると、定常時の正弦波状の相電流の電流振幅がＩｍａｘのときを１．０ｐ．ｕ．とする単位で下記（６）式のように直接Ａ／Ｄ変換値を単位法の電流検出値Ｉｄ＿ｐｕ、Ｉｑ＿ｐｕに変換することもできる。この単位法の方がディジタル信号で取り扱いやすいことが多い。今回用いた変換係数は、あくまで基準を何にするかであり、ここでは√（３／２）・Ｉｍａｘの例で示しているだけであって、この値に制約されるものではない。

さらに、演算量を削減するために、（５）式の係数部分をまとめた方が回路規模を小さくできるので、（６）式の｛｝内部を（７）式のように変形する。

こうすると、ｃｏｓθ_n、ｓｉｎθ_n、√３ｃｏｓθ_n、√３ｓｉｎθ_nの三角関数をテーブル２６に４種類のテーブルデータとして設定しておけば、Ｆ（Ｓ_u）（Ｆ（Ｓ_v）＋Ｆ（Ｓ_w））／２および（Ｆ（Ｓ_v）＋Ｆ（Ｓ_w））／２を計算してこの三角関数に乗算すればよい。さらにこの乗算を簡素化するために、（８）式のようにＳ_u、Ｓ_v、Ｓ_wに応じた係数ｋ１（Ｓ_u）、ｋ２（Ｓ_v，Ｓ_w）、ｋ３（Ｓ_v，Ｓ_w）を定義して、乗算回路を加減算回路に置き換えることができる。

Ｆ（Ｓ_u）は（４）式のように−１と１の２値しか存在しない。また、（Ｆ（Ｓ_v）＋Ｆ（Ｓ_w））／２と（Ｆ（Ｓ_v）−Ｆ（Ｓ_w））／２は｛−１、０、１｝の３種類の値しか存在しない。

したがって、三角関数演算部２２は（７）式または（８）式の演算機能をもつ構成であればよい。これら演算は図５に示す演算ブロックで実現される。図５において、三角関数テーブル３１Ａ〜３１Ｄは図３のテーブル２６に相当する。加減算器３２Ａ〜３２Ｄはテーブル３１Ａ〜３１Ｄが出力する係数√３付きの正弦、余弦関数値をＤ型フリップフロップ（Ｄ−ＦＦ）の入力とし、加減算制御信号生成部３３で生成するＳ_u、Ｓ_v、Ｓ_wと係数ｋ１〜ｋ３の論理積演算をした制御信号ｅｎ２、ｅｎ３、ｎｅｇ１、ｎｅｇ２、ｎｅｇ３でＤ−ＦＦの入力の加減算の制御をする。なお、ｃｋは共通クロックが入力される。加算器３２Ｅは加減算器３２Ａと３２Ｂの出力を移動平均タイミングＳａｃｒ（ｍ）で加算してＦ_d出力を得、加算器３２Ｆは加減算器３２Ｃと３２Ｄの出力を移動平均タイミングＳａｃｒ（ｍ）で加算してＦ_q出力を得る。

加減算制御信号生成部３３では、１ビットデータの（３相／２相変換と回転座標変換）のＩ_d、Ｉ_q成分の計算ロジックをもつ下記の表１のようなテーブルを利用して加減算器３２Ａ〜３２Ｄに対する制御信号を出力する。

加減算器３２Ａ〜３２ＤのＤ−ＦＦの各信号は下記の値と制御入力になる。

Ｄ：加減算をする値
ｃｌｒ：≡１≡＝加算器をクリア、≡０≡＝加減算演算を実行
Ｑ：加減算結果の出力
加減算制御信号生成部３３の出力は下記の加減算制御信号を出力する。

ｅｎ２、ｅｎ３：≡１≡＝加減算の許可、≡０≡＝前回値保持（加減算の禁止）
ｎｅｇ１、ｎｅｇ２、ｎｅｇ３：≡１≡＝減算、≡０≡＝加算、≡ｘ≡＝不定（加減算の禁止なので何でもよい）

図５に示す各演算ブロックには、三角関数と加減算の制御信号をテーブルなどで実現可能であり、電流検出の３相２相変換と三角関数値との乗算が、この加減算の制御信号によって三角関数値を加減算する積算器とその次段の加算器により実現できる。したがって、２〜３クロック程度のパイプライン演算回路を組めば、１クロックごとに電流検出の３相／２相変換と回転座標変換を行うことが可能になる。

したがって、本実施形態では、実施形態１におけるＡ／Ｄ変換による電流検出に代えて、ΔΣ変調器を適用して各相１ビットの時系列データとして取り扱い、さらにこの三相信号の組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算を行うようにしたため、１クロックごとに電流サンプルを行うことができ、さらに１クロックごとに３相／２相変換と回転座標変換を出力することもディジタル回路で実現できるため、周波数が高く複雑なＰＷＭリプル波形であってもその抑制ができ、精度良い電流検出が可能となり、さらには精度よい電流制御が可能となる。

（実施形態３）
実施形態２では、電流演算のサンプル周期Ｓａｃｒの期間で電流検出の平均を更新している。本実施形態では、これをさらに短い周期で移動平均した出力を得るように修正する。

本実施形態３の構成は、図３の演算ブロック２１〜２６を図６に示す演算ブロック４１〜４８に置き換えた構成とし、実施形態２において、加減算器の値を零にリセットせず十分なビット長で常に累算しておき、現在と前回の累算値のサンプル値を保持し、任意のサンプル周期で今回値と前回値の差分をとってその間隔のサンプル回数Ｎで除算する構成にすることで、より細かな移動平均と等価な逐次データを得る。

図６において、ΔΣ変調器４１とテーブル４２は図３のそれと同等のものである。制御信号生成部４３は図５の加減算制御信号生成部３３に相当するもので、表１における加減算許可／不許可制御信号ｅｎと加算／減算制御信号ｎｅｇおよび演算クロックωを生成する。三角関数演算部４４は図５の加減算器３２Ａ〜３２Ｄに相当し、除算部４５は加減算演算結果の累算値ΣＦ_d、ΣＦ_qをＳ_u、Ｓ_v、Ｓ_wの時系列データ数ｎで除算し、バッファ４６は除算部４５の前回の演算結果をサンプル値として保持しておき、加減算器４７は除算部４５で求める今回のサンプル値とバッファ４６の前回のサンプル値との差分を求め、除算部４８は加減算器４７の演算結果をサンプル回数Ｎで除算することで移動平均と等価な逐次データｉｄ＿ａｖｅ（ｎ）、ｉｑ＿ａｖｅ（ｎ）を得る。

したがって、本実施形態によれば、実施形態２における平均演算機能に対して、逐次移動平均出力する方に改良したため、移動平均の出力周期を短くでき、ひいては、電流の微分演算などをより正確に演算可能になる。

なお、各実施形態１〜３は、ＰＷＭインバータ装置の電流検出と制御に適用した場合を示すが、ＰＷＭキャリア周期のリプル成分を含む信号からＰＷＭリプルを抑制する他の装置に適用でき、例えばインバータ装置の出力電圧制御系における電圧検出信号にも適用して同等の作用効果を得ることができる。

また、実施形態２，３で必要となる除算は、除数値が２の整数乗（２¹，２²，２³、…）の場合は、シフト回路で代用できるため、移動平均間隔をうまく選定すれば、さらに簡単な回路にできる。

１ 電流検出器
２、１５、１６，２７ サンプルホールド回路
３ Ａ／Ｄ変換器
５ 電流制御器
９、１４ 移動平均回路
１０ ３相／２相座標変換器
１１ ２相／３相逆座標変換器
１２ 回転座標変換基準位相発生部
１７ 速度演算部
２１、４１ ΔΣ変調器
２２、４４ 三角関数演算部
２３、４６ バッファ
２４ 積算部
２５、４５、４８ 除算部
２６、３１Ａ〜３１Ｄ、４２ 三角関数テーブル
３２Ａ〜３２Ｄ、４７ 加減算器
３２Ｅ、３２Ｆ 加算器
３３ 加減算制御信号生成部
４３ 制御信号生成部

Claims (8)

1. ２相の電流制御器または電圧制御器の制御出力から２相／３相座標変換した３相電圧指令値に従ってインバータをＰＷＭ制御し、このインバータの３相出力電流検出信号または３相出力電圧検出信号を３相／２相座標変換およびＡ／Ｄ変換したディジタル信号を前記電流制御器または電圧制御器の検出信号にするＰＷＭインバータ装置において、
   前記ディジタル信号の検出回路は、
   前記３相電流検出信号または３相電圧検出信号をサンプル周期でサンプリングするサンプルホールド回路と、
   前記３相電流または電圧のサンプル値をディジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器で変換したディジタル信号を回転座標変換する３相／２相座標変換器と、
   前記回転座標変換したディジタル信号をＰＷＭキャリア信号の１周期またはその整数倍の周期で、かつ前記サンプル周期時点の位相におけるサンプル値を移動平均処理して前記ディジタル信号とする移動平均回路と、
   前記ＰＷＭキャリア信号の１周期またはその整数倍の周期における基準位相θｒ（ｍ）の今回値と速度検出情報から前記サンプル周期時点の位相を推定して前記移動平均処理の基準位相θ＾（ｎ）を発生する回転座標変換基準位相発生部と、
   を備えたことを特徴とするＰＷＭインバータ装置。
2. ２相の電流制御器または電圧制御器の制御出力から２相／３相座標変換した３相電圧指令値に従ってインバータをＰＷＭ制御し、このインバータの３相出力電流検出信号または３相出力電圧検出信号を３相／２相座標変換およびＡ／Ｄ変換したディジタル信号を前記電流制御器または電圧制御器の検出信号にするＰＷＭインバータ装置において、
   前記ディジタル信号の検出回路は、
   前記３相電流検出信号または３相電圧検出信号を各相１ビットの信号に変換して時系列データＳ_u、Ｓ_v、Ｓ_wを得るΔΣ変調器と、
   前記時系列データＳ_u、Ｓ_v、Ｓ_wの論理値を関数Ｆ（）で検出電流または電圧単位に戻した行列Ｆ（Ｓ_u）、Ｆ（Ｓ_v）、Ｆ（Ｓ_w）と、三角関数行列と、係数行列を使った下記式の三角関数値の加減算により、前記時系列データＳ_u、Ｓ_v、Ｓ_wを３相／２相回転座標変換した電流または電圧成分Ｆ_d、Ｆ_qを位相θ（ｔ）毎に求める三角関数演算部と、
   

   

   前記成分Ｆ_d、Ｆ_qの演算タイミングＳａｃｒ（ｍ）毎の該成分Ｆ_d、Ｆ_qの積算と平均演算で電流または電圧の移動平均値を求める積算・除算回路と、
   を備えたことを特徴とするＰＷＭインバータ装置。
3. 前記積算・除算回路は、前記回転座標変換した成分Ｆ_d、Ｆ_qの積算には平均演算期間の開始時に前記積算値をクリアし、終了時に該積算値をラッチし、平均演算には該積算値を平均演算期間で除算することを特徴とする請求項２に記載のＰＷＭインバータ装置。
4. 前記積算・除算回路は、前記三角関数演算部で位相θ（ｔ）毎に求めた演算結果を累算しておき、今回と前回の累算値のサンプル値を保持し、今回のサンプル値から前回のサンプル値を減算したものをサンプル回数Ｎで除算して、検出周期の短い移動平均を求めることを特徴とする請求項２に記載のＰＷＭインバータ装置。
5. ＰＷＭインバータ装置の３相電流検出信号または３相電圧検出信号からＰＷＭリプル成分を抑制し、３相／２相座標変換およびＡ／Ｄ変換したディジタル信号で検出するＰＷＭリプル抑制回路であって、
   前記ディジタル信号の検出回路は、
   前記３相電流検出信号または３相電圧検出信号をサンプル周期でサンプリングするサンプルホールド回路と、
   前記３相電流または電圧のサンプル値をディジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器で変換したディジタル信号を回転座標変換する３相／２相座標変換器と、
   前記回転座標変換したディジタル信号をＰＷＭキャリア信号の１周期またはその整数倍の周期で、かつ前記サンプル周期時点の位相におけるサンプル値を移動平均処理して前記ディジタル信号とする移動平均回路と、
   前記ＰＷＭキャリア信号の１周期またはその整数倍の周期における基準位相θｒ（ｍ）の今回値と速度検出情報から前記サンプル周期時点の位相を推定して前記移動平均処理の基準位相θ＾（ｎ）を発生する回転座標変換基準位相発生部と、
   を備えたことを特徴とするＰＷＭリプル抑制回路。
6. ＰＷＭインバータ装置の３相電流検出信号または３相電圧検出信号からＰＷＭリプル成分を抑制し、３相／２相座標変換およびＡ／Ｄ変換したディジタル信号で検出するＰＷＭリプル抑制回路であって、
   前記ディジタル信号の検出回路は、
   前記３相電流検出信号または３相電圧検出信号を各相１ビットの信号に変換して時系列データＳ_u、Ｓ_v、Ｓ_wを得るΔΣ変調器と、
   前記時系列データＳ_u、Ｓ_v、Ｓ_wの論理値を関数Ｆ（）で検出電流または電圧単位に戻した行列Ｆ（Ｓ_u）、Ｆ（Ｓ_v）、Ｆ（Ｓ_w）と、三角関数行列と、係数行列を使った下記式の三角関数値の加減算により、前記時系列データＳ_u、Ｓ_v、Ｓ_wを３相／２相回転座標変換した電流または電圧成分Ｆ_d、Ｆ_qを位相θ（ｔ）毎に求める三角関数演算部と、
   

   

   前記成分Ｆ_d、Ｆ_qの演算タイミングＳａｃｒ（ｍ）毎の該成分Ｆ_d、Ｆ_qの積算と平均演算で電流または電圧の移動平均値を求める積算・除算回路と、
   を備えたことを特徴とするＰＷＭリプル抑制回路。
7. 前記積算・除算回路は、前記回転座標変換した成分Ｆ_d、Ｆ_qの積算には平均演算期間の開始時に前記積算値をクリアし、終了時に該積算値をラッチし、平均演算には該積算値を平均演算期間で除算することを特徴とする請求項６に記載のＰＷＭリプル抑制回路。
8. 前記積算・除算回路は、前記三角関数演算部で位相θ（ｔ）毎に求めた演算結果を累算しておき、今回と前回の累算値のサンプル値を保持し、今回のサンプル値から前回のサンプル値を減算したものをサンプル回数Ｎで除算して、検出周期の短い移動平均を求めることを特徴とする請求項６に記載のＰＷＭリプル抑制回路。

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