JP6106469B2 - Δσａ／ｄコンバータ、およびそれを用いたオーディオ信号処理回路、電子機器、δς変調方法 - Google Patents

Description

本発明は、ΔΣ変調方式のＡ／Ｄコンバータに関する。

オーディオ信号処理などにおいて、ΔΣ変調を利用したＡ／Ｄコンバータ（ΔΣＡ／Ｄコンバータともいう）が広く利用されている。ΔΣＡ／Ｄコンバータを用いることにより、量子化誤差に起因するノイズスペクトラムを、オーディオ帯域外に移動させることができる。これをノイズシェーピングと呼ぶ。

図１は、一般的なΔΣＡ／Ｄコンバータ２を示すブロック図である。ΔΣＡ／Ｄコンバータ２は、入力アナログ入力信号Ｓ_ＩＮをデジタル信号Ｄ_ＯＵＴに変換する。Ａ／Ｄコンバータ２は、主として差分演算回路１０、積分回路２０、量子化器３０、Ｄ／Ａコンバータ４０を備える。

差分演算回路１０は、アナログ入力信号Ｓ_ＩＮと、アナログ帰還信号Ｓ_ＦＢとの差分を示す差分信号Ｓ_ＤＩＦＦを生成する。積分回路２０は、差分信号Ｓ_ＤＩＦＦを積分（フィルタリング）する。量子化器３０は、積分された差分信号を量子化する。量子化されたデジタル値Ｄ_ＯＵＴは、アナログデジタル変換の結果として出力される。Ｄ／Ａコンバータ４０は、量子化されたデジタル値Ｄ_ＯＵＴをアナログ帰還信号Ｓ_ＦＢに変換し、差分演算回路１０にフィードバックする。

積分回路２０は、離散時間型あるいは連続時間型で構成される。離散時間型の積分回路２０は、スイッチドキャパシタ回路と演算増幅器の組み合わせによって構成される（特許文献２）。

特開２００８−１７２４１２号公報 特開２００９−３３３０３号公報 特開２０１１−１０１２４７号公報

図２は、本発明者が検討した積分回路２０ｒの構成を示す回路図である。入力アナログ信号Ｓ_ＩＮは差動信号であり、積分回路２０ｒは、差動形式で構成される。積分回路２０ｒには、直列に接続された複数の離散時間型積分器２２＿１、２２＿２、…（単に積分器ともいう）が設けられる。積分器２２の個数は、フィルタの次数に応じて定められる。積分回路２０ｒは、複数の積分器２２に加えて、係数回路や加算器を備えるが、図２には、これらが省略されている。

積分器２２は、スイッチドキャパシタ回路２４と演算増幅器２６、キャパシタＣ１、Ｃ２を含む。複数のステージそれぞれの積分器２２のスイッチドキャパシタ回路２４には、共通の基準電圧Ｖ_ＲＥＦが与えられる。しかしながら、現実的には、各ステージの演算増幅器２６にオフセット電圧が存在し、オフセット電圧の量もステージごとにばらつく。したがってすべてのステージで基準電圧Ｖ_ＲＥＦを共通とした場合、Ａ／Ｄコンバータの精度が低下し、ＳＮ比が悪化する。なお、この課題を当業者の共通の認識ととらえてはならない。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的は、ΔΣＡ／Ｄコンバータのノイズ特性の改善にある。

本発明のある態様は、アナログの入力信号をデジタルの出力信号に変換するΔΣＡ／Ｄコンバータに関する。ΔΣＡ／Ｄコンバータは、デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、入力信号に応じた信号と帰還信号に応じた信号の差分に応じた差分信号を生成する差分演算回路と、差分信号をフィルタリングする積分回路であって、直列に接続された複数ステージで構成され、各ステージは差動形式の積分器を含む積分回路と、積分回路の出力信号を量子化し、出力信号を生成する量子化器と、を備える。各ステージの積分器は、差動形式のスイッチドキャパシタ回路と、完全差動型の演算増幅器と、を含む。少なくともひとつのステージのスイッチドキャパシタ回路の基準電圧ラインには、ひとつ前のステージの演算増幅器の差動出力のコモンモード電圧が供給される。

この態様によると、各ステージのスイッチドキャパシタ回路の基準電圧に、前段の演算増幅器のオフセット電圧が反映されるため、Ａ／Ｄコンバータの電圧精度を高めることができ、ひいてはノイズ特性を改善することができる。

少なくともひとつのステージの積分器はそれぞれ、同じステージのスイッチドキャパシタ回路の基準電圧ラインに、その前のステージの演算増幅器の差動出力のコモン電圧を印加するバッファをさらに含んでもよい。

スイッチドキャパシタ回路は、基準電圧ラインと、第１、第２キャパシタと、第１、第２入力端子と、第１、第２出力端子と、第１入力端子と第１キャパシタの一端との間に設けられた第１スイッチと、第２入力端子と第２キャパシタの一端との間に設けられた第２スイッチと、第１キャパシタの一端と基準電圧ラインとの間に設けられた第３スイッチと、第２キャパシタの一端と基準電圧ラインとの間に設けられた第４スイッチと、第１キャパシタの他端と基準電圧ラインとの間に設けられた第５スイッチと、第２キャパシタの他端と基準電圧ラインとの間に設けられた第６スイッチと、第１キャパシタの他端と第１出力端子との間に設けられた第７スイッチと、第２キャパシタの他端と第２出力端子との間に設けられた第８スイッチと、を含んでもよい。スイッチドキャパシタ回路は、第１、第２、第５、第６スイッチがオンとなる第１フェーズと、第３、第４、第７、第８スイッチがオンとなる第２フェーズと、を交互に繰り返してもよい。

演算増幅器の一方の入力端子は、スイッチドキャパシタ回路の第１出力端子と接続され、その他方の入力端子は、スイッチドキャパシタ回路の第２出力端子と接続されてもよい。積分器は、演算増幅器の一方の入力端子と、その一方の出力端子の間に設けられた第３キャパシタと、演算増幅器の他方の入力端子と、その他方の出力端子の間に設けられた第４キャパシタと、をさらに含んでもよい。

本発明の別の態様は、オーディオ信号処理回路に関する。オーディオ信号処理回路は、アナログのオーディオ信号をデジタル信号に変換する上述のいずれかのΔΣＡ／Ｄコンバータと、デジタル化されたオーディオ信号に所定の信号処理を施す信号処理部と、を備える。

本発明の別の態様は、電子機器に関する。電子機器は、上述のオーディオ信号処理回路を備える。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明に係るΔΣＡ／Ｄコンバータによれば、ノイズを低減することができる。

一般的なΔΣＡ／Ｄコンバータを示すブロック図である。 本発明者が検討した積分回路の構成を示す回路図である。 実施の形態に係る積分回路の構成の一部を示す回路図である。 完全差動型の演算増幅器の簡素化された回路図である。 実施の形態に係るΔΣＡ／Ｄコンバータを利用した電子機器の構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

実施の形態に係るΔΣＡ／Ｄコンバータ２の全体構成は、図１のΔΣＡ／Ｄコンバータ２と同様である。すなわちΔΣＡ／Ｄコンバータ２は、入力アナログ信号Ｓ_ＩＮを受け、それを出力デジタル信号Ｄ_ＯＵＴに変換する。ΔΣＡ／Ｄコンバータ２は、差分演算回路１０、積分回路２０、量子化器３０、Ｄ／Ａコンバータ４０を備える。

差分演算回路１０は、入力アナログ信号Ｓ_ＩＮと、アナログ帰還信号Ｓ_ＦＢとの差分を示す差分信号Ｓ_ＤＩＦＦを生成する。積分回路２０は、差分信号Ｓ_ＤＩＦＦを積分（フィルタリング）する。量子化器３０は、積分された差分信号を量子化する。量子化されたデジタル値Ｄ_ＯＵＴは、アナログデジタル変換の結果として出力される。Ｄ／Ａコンバータ４０は、量子化されたデジタル値Ｄ_ＯＵＴをアナログ帰還信号Ｓ_ＦＢに変換し、差分演算回路１０にフィードバックする。

図３は、実施の形態に係る積分回路２０の構成の一部を示す回路図である。積分回路２０は、離散時間型であり、直列に接続された複数ステージの積分器２２＿１〜２２＿Ｎで構成される。ステージ数Ｎは特に限定されるものではなく、積分回路（フィルタ）の次数に応じたステージ数で構成すればよい。

積分回路２０は、複数の積分器２２に加えて、係数回路や加算器を備えるが、図３には、これらが省略されている。積分回路２０は、公知の、あるいは将来利用可能な回路トポロジーで構成すればよい。

積分器２２は、差動形式のスイッチドキャパシタ回路２４と、完全差動型の演算増幅器２６、第１キャパシタＣ１、第２キャパシタＣ２を備える。なお、本発明において、スイッチドキャパシタ回路２４や演算増幅器２６それぞれの具体的な構成は特に限定されない。

スイッチドキャパシタ回路２４は、第１入力端子Ｐ１、第２入力端子Ｐ２、第１出力端子Ｐ３、第２出力端子Ｐ４、基準電圧ライン２５、第１スイッチＳＷ１〜第８スイッチＳＷ８、第１キャパシタＣ１１、第２キャパシタＣ１２を含む。

第１スイッチＳＷ１は、第１入力端子Ｐ１と第１キャパシタＣ１１の一端との間に設けられ、第２スイッチＳＷ２は、第２入力端子Ｐ２と第２キャパシタＣ１２の一端との間に設けられる。第３スイッチＳＷ３は、第１キャパシタＣ１１の一端と基準電圧ライン２５との間に設けられ、第４スイッチＳＷ４は、第２キャパシタＣ２の一端と基準電圧ライン２５との間に設けられる。

第５スイッチＳＷ５は、第１キャパシタＣ１１の他端と基準電圧ライン２５との間に設けられ、第６スイッチＳＷ６は、第２キャパシタＣ１２の他端と基準電圧ライン２５との間に設けられ、第７スイッチＳＷ７は、第１キャパシタＣ１１の他端と第１出力端子Ｐ３との間に設けられ、第８スイッチＳＷ８は、第２キャパシタＣ１２の他端と第２出力端子Ｐ４との間に設けられる。
スイッチドキャパシタ回路２４は、第１スイッチＳＷ１、第２スイッチＳＷ２、第５スイッチＳＷ５、第６スイッチＳＷ６がオンとなる第１フェーズφ１と、第３スイッチＳＷ３、第４スイッチＳＷ４、第７スイッチＳＷ７、第８スイッチＳＷ８がオンとなる第２フェーズφ２と、を交互に繰り返す。

この積分回路２０において、少なくともひとつのステージ（本実施の形態では、第２ステージ以降、ｉ＝２、３、…Ｎ）のスイッチドキャパシタ回路２４＿ｉの基準電圧ライン２５＿ｉには、ひとつ前のステージの演算増幅器２６＿（ｉ−１）の差動出力のコモンモード電圧Ｖ_ＣＯＭが供給される。

図４は、完全差動型の演算増幅器２６の簡素化された回路図である。演算増幅器２６は、差動対６０と、テイル電流源６２と、負荷回路６４と、コモンモードフィードバック回路６６と、を備える。コモンモードフィードバック回路６６は、検出回路６８、フィードバック回路７０を含む。検出回路６８は、演算増幅器２６の出力端子ＯＵＴ_ＰとＯＵＴ_Ｎに生ずる差動信号Ｖｏ_Ｐ、Ｖｏ_Ｎの中点電圧（コモンモード電圧Ｖ_ＣＯＭ＝（Ｖｏ_Ｐ＋Ｖｏ_Ｎ）／２）を検出する。フィードバック回路７０は、検出されたコモンモード電圧Ｖ_ＣＯＭが、所定の目標電圧Ｖ_ＲＥＦと一致するように、演算増幅器２６のバイアス状態（たとえばテイル電流源６２が生成するテイル電流の量）をフィードバック制御する。コモンモードフィードバック回路６６の構成は特に限定されず、離散時間型、あるいは連続時間型のさまざまな回路を利用することができる。

ｉ番目のステージの基準電圧ライン２５＿ｉに印加すべきコモンモード電圧Ｖ_ＣＯＭは、前段の演算増幅器２６＿（ｉ−１）の検出回路６８によって検出されたコモンモード電圧Ｖ_ＣＯＭを利用することができる。

図３および図４に示すように、少なくともひとつのステージ（第ｉステージ）の積分器２２＿ｉは、同じステージのスイッチドキャパシタ回路２４＿ｉの基準電圧ライン２５＿ｉに、その前のステージの演算増幅器２６＿（ｉ−１）の差動出力のコモン電圧Ｖ_ＣＯＭを印加するバッファ２８＿ｉを備える。
なお、検出回路６８の出力インピーダンスが十分に低い場合には、バッファ２８＿ｉは省略してもよい。

以上がΔΣＡ／Ｄコンバータ２の構成である。
各ステージｉ＝２，３，…のスイッチドキャパシタ回路２４＿２、２４＿３、…の基準電圧Ｖ_ＲＥＦ２、Ｖ_ＲＥＦ３、…に、前段の演算増幅器２６＿１、２６＿２、…のオフセット電圧が反映されるため、Ａ／Ｄコンバータ２の電圧精度を高めることができ、ひいてはノイズ特性を改善することができる。

図５は、実施の形態に係るΔΣＡ／Ｄコンバータ２を利用した電子機器５００の構成を示すブロック図である。電子機器５００は、マイク５０２、オーディオ信号処理回路５０４、パワーアンプ５０６、スピーカ（ヘッドホン）５０８を備える。

たとえば電子機器５００は、ＩＣレコーダ、デジタルカメラ、ビデオカメラ、携帯電話などである。
マイク５０２は、音響信号をアナログの電気信号に変換する。
オーディオ信号処理回路５０４は、マルチプレクサ５１０、ＤＳＰ（Digital Signal Processor）５１２、Ｄ／Ａコンバータ５１４を含む。マルチプレクサ５１０は、マイク５０２から、および図示しない音源からのアナログオーディオ信号を受け、ひとつを選択する。Ａ／Ｄコンバータ２は、マルチプレクサにより選択されたオーディオ信号Ｓ_ＩＮをデジタル信号Ｄ_ＯＵＴに変換する。ＤＳＰ５１２は、デジタルのオーディオ信号Ｄ_ＯＵＴに、所定の信号処理を施す。信号処理には、フィルタリング、イコライジング、エコー、デジタルボリウム制御、ミキシングなどが例示される。Ｄ／Ａコンバータ５１４は、ＤＳＰ５１２からのデジタル信号をアナログのオーディオ信号に変換する。パワーアンプ５０６は、オーディオ信号処理回路５０４からのオーディオ信号にもとづいて、スピーカ５０８を駆動する。

またΔΣＡ／Ｄコンバータ２によってデジタルに変換されたオーディオ信号は、図示しないメモリに保存されてもよい。この場合、ＤＳＰ５１２は、デジタルオーディオ信号Ｄ_ＯＵＴを、所定のフォーマットで圧縮（エンコード）してもよい。

図５の電子機器５００によれば、オーディオ信号を、低ノイズでデジタル信号に変換することができるため、後にデジタル信号をアナログ信号に再変換して再生する際に、高音質なオーディオ信号を得ることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、ΔΣＡ／Ｄコンバータ２を、オーディオ信号をデジタル信号に変換する用途に使用する場合を説明したが、本発明はそれには限定されない。ΔΣＡ／Ｄコンバータ２は、温度センサ、流量計、磁気センサ、速度センサやジャイロセンサをはじめとする各種センサの出力をデジタル値に変換する用途に利用できる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

２…ΔΣＡ／Ｄコンバータ、１０…差分演算回路、２０…積分回路、２２…積分器、２４…スイッチドキャパシタ回路、２５…基準電圧ライン、２６…演算増幅器、２８…バッファ、３０…量子化器、４０…Ｄ／Ａコンバータ、５０…スイッチドキャパシタ回路、６０…差動対、６２…テイル電流源、６４…負荷回路、６６…コモンモードフィードバック回路、６８…検出回路、７０…フィードバック回路。

Claims (7)

1. アナログの入力信号をデジタルの出力信号に変換するΔΣＡ／Ｄコンバータであって、
   前記デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、
   前記入力信号に応じた信号と前記帰還信号に応じた信号の差分に応じた差分信号を生成する差分演算回路と、
   前記差分信号をフィルタリングする積分回路であって、直列に接続された複数ステージで構成され、各ステージは差動形式の積分器を含む積分回路と、
   前記積分回路の出力信号を量子化し、前記出力信号を生成する量子化器と、
   を備え、
   各ステージの積分器は、差動形式のスイッチドキャパシタ回路と、完全差動型の演算増幅器と、を含み、
   少なくともひとつのステージの前記スイッチドキャパシタ回路の基準電圧ラインには、ひとつ前のステージの前記演算増幅器の差動出力のコモンモード電圧が供給されることを特徴とするΔΣＡ／Ｄコンバータ。
2. 前記少なくともひとつのステージの積分器はそれぞれ、同じステージの前記スイッチドキャパシタ回路の前記基準電圧ラインに、その前のステージの前記演算増幅器の差動出力のコモン電圧を印加するバッファをさらに含むことを特徴とする請求項１に記載のΔΣＡ／Ｄコンバータ。
3. 前記スイッチドキャパシタ回路は、
   前記基準電圧ラインと、
   第１、第２キャパシタと、
   第１、第２入力端子と、
   第１、第２出力端子と、
   前記第１入力端子と前記第１キャパシタの一端との間に設けられた第１スイッチと、
   前記第２入力端子と前記第２キャパシタの一端との間に設けられた第２スイッチと、
   前記第１キャパシタの一端と前記基準電圧ラインとの間に設けられた第３スイッチと、
   前記第２キャパシタの一端と前記基準電圧ラインとの間に設けられた第４スイッチと、
   前記第１キャパシタの他端と前記基準電圧ラインとの間に設けられた第５スイッチと、
   前記第２キャパシタの他端と前記基準電圧ラインとの間に設けられた第６スイッチと、
   前記第１キャパシタの他端と前記第１出力端子との間に設けられた第７スイッチと、
   前記第２キャパシタの他端と前記第２出力端子との間に設けられた第８スイッチと、
   を含み、
   前記第１、第２、第５、第６スイッチがオンとなる第１フェーズと、前記第３、第４、第７、第８スイッチがオンとなる第２フェーズと、を交互に繰り返すことを特徴とする請求項１または２に記載のΔΣＡ／Ｄコンバータ。
4. 前記演算増幅器の一方の入力端子は、前記スイッチドキャパシタ回路の第１出力端子と接続され、その他方の入力端子は、前記スイッチドキャパシタ回路の第２出力端子と接続されており、
   前記積分器は、
   前記演算増幅器の一方の入力端子と、その一方の出力端子の間に設けられた第３キャパシタと、
   前記演算増幅器の他方の入力端子と、その他方の出力端子の間に設けられた第４キャパシタと、
   をさらに含むことを特徴とする請求項１から３のいずれかに記載のΔΣＡ／Ｄコンバータ。
5. アナログのオーディオ信号をデジタル信号に変換する請求項１から４のいずれかに記載のΔΣＡ／Ｄコンバータと、
   デジタル化されたオーディオ信号に所定の信号処理を施す信号処理部と、
   を備えることを特徴とするオーディオ信号処理回路。
6. 請求項５に記載のオーディオ信号処理回路を備えることを特徴とする電子機器。
7. アナログの入力信号をデジタルの出力信号に変換するΔΣ変調方法であって、
   前記デジタルの出力信号をアナログの帰還信号に変換するステップと、
   前記入力信号に応じた信号と前記帰還信号に応じた信号の差分に応じた差分信号を生成するステップと、
   積分回路を用いて、前記差分信号をフィルタリングするステップと、
   前記積分回路を、直列に接続された複数ステージで構成し、各ステージは差動形式の積分器を含むステップと、
   各ステージの積分器を、差動形式のスイッチドキャパシタ回路と、完全差動型の演算増幅器と、により構成するステップと、
   前記積分回路の出力信号を量子化し、前記出力信号を生成するステップと、
   少なくともひとつのステージの前記スイッチドキャパシタ回路の基準電圧ラインに、ひとつ前のステージの前記演算増幅器のコモンモード電圧を供給するステップと、
   を備えることを特徴とする方法。

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