JP5978557B2 - 電源装置、画像形成装置および電源制御方法 - Google Patents
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Description
このフレア現像方式においては、フレア現像ローラに逆相のパルスを交互に印加して、充放電を繰り返すことでトナーのクラウド化を実現している。
しかしながら、上記従来の技術においては、単純に逆相のパルスを交互に印加して充放電を繰り返すだけであったため、トナーのクラウド化には、効果があるものの、トナーへのダメージが印加電圧およびその印加時間に比例して大きくなり、トナー劣化を抑制できないという問題があった。
上記特許文献1記載の技術によれば、非現像時のトナー劣化を低減することが可能である。
しかしながら、現像時におけるトナー劣化については抑制できないという不具合があった。
本実施の形態にかかる画像形成装置は、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも2つの機能を有する一般に複合機と称されるものであって、原稿を読み取り画像データに変換する画像読取部と、画像読取部で原稿を読み取って得られた画像データに対して画像処理を施す画像処理部と、画像処理された画像データに基づき紙面に画像を形成する画像形成部とを有する。
まず、画像形成部は、4つの感光体ドラム10Y,10M,10C,10Kと、各感光体ドラム10Y,10M,10C,10K上に形成した潜像を互いに異なる色のトナー像にそれぞれ現像する複数の現像装置11Y,11M,11C,11Kと、異なる色のトナー像がそれぞれ重ね合わせ状態に一次転写される矢印A方向に回転する像担持体としての中間転写ベルト16とを備えている。
電源装置100は、フレア現像用の高圧電源を生成するフレア現像用高圧電源回路101と、フレア現像用高圧電源回路からの電力供給を受けて容量性負荷として機能するフレア現像ローラ102に交流電圧を印加するフルブリッジ回路103と、フレア現像用高圧電源回路101及びフルブリッジ回路103を制御するコントローラ104と、を備えている。
電源装置100を構成するフレア現像用高圧電源回路101は、高電位側電源Vhと、中間電位電源Vmと、コントローラ104の制御下で高電位側電源Vhと中間電位電源Vmとを切り替えてフルブリッジ回路103に接続する高電位側切替スイッチSW_Hと、低電位側電源VLと、コントローラ104の制御下で低電位側電源VLと中間電位電源Vmとを切り替えてフルブリッジ回路103に接続する低電位側切替スイッチSW_Lと、を備えている。
ここで、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、は対となって動作しており、それぞれのゲート端子に制御信号が入力されることによりコントローラ104により同時にオン/オフされる。
したがって、容量性負荷としてのフレア現像ローラ102には、交流電圧が印加されることとなる。
また、高電位側切替スイッチSW_H及び低電位側切替スイッチSW_Lについても、コントローラ104からそれぞれ切替制御信号が入力され、コントローラ104の制御下で、オン/オフ(閉/開)制御がなされる。
図4(a)は、低電位側切替スイッチSW_Lの出力端の電圧V2、図4(b)は、高電位側切替スイッチSW_Hの出力端の電圧V1、図4(c)は、フレア現像ローラ102の一端の電圧Va、図4(d)は、フレア現像ローラ102の他端の電圧Vb、図4(e)は、フレア現像ローラ102の印加電圧Vfである。
交流電圧印加期間Aは、以下に説明する4つの電圧印加期間A1〜A4で構成されており、交流電圧印加期間Aを繰り返すことで、フレア現像ローラ102に所定の交流電圧を印加している。
電圧印加期間A1は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間A1においては、高電位側切替スイッチSW_Hが高電位側電源Vh側であり、低電位側切替スイッチSW_Lが低電位側電源VL側となっている。
次に、電圧印加期間A2は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間A2においては、高電位側切替スイッチSW_Hが中間電位電源Vm側であり、低電位側切替スイッチSW_Lも中間電位電源Vm側となっている。
したがって、フレア現像ローラ102への電圧印加期間を低減することができる。
電圧印加期間A3は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
したがって、電圧印加期間A3においては、高電位側電源Vh→高電位側切替スイッチSW_H→高電位側電流制限抵抗R_H2→高電位側トランジスタスイッチFET_H2→フレア現像ローラ102→低電位側電流制限抵抗R_L1→低電位側トランジスタスイッチFET_L1→低電位側切替スイッチSW_L→低電位側電源VLと、電流が流れる。
次に、電圧印加期間A4は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間A4においては、高電位側切替スイッチSW_Hが中間電位電源Vm側であり、低電位側切替スイッチSW_Lも中間電位電源Vm側となっている。
したがって、フレア現像ローラ102への電圧印加期間を低減することができる。
以上の説明のように、本第1実施形態によれば、所定のトナークラウド状態(トナーホッピング状態)を実現することができるとともに、電源電圧の交播時に印加電圧が0となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ102への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
本第2実施形態において、電源装置の概要構成は第1実施形態と同様であるので、図2を援用して説明を行うものとする。
図5は、第2実施形態の電源装置の詳細回路例の説明図である。図5において、第1実施形態の図3と同様の部分には同一の符号を付すものとする。
電源装置100を構成するフレア現像用高圧電源回路101Aは、高電位側電源Vhと、中間電位電源Vmと、コントローラ104の制御下で高電位側電源Vhと中間電位電源Vmとを切り替えてフルブリッジ回路103に接続する高電位側切替スイッチSW_Hと、低電位側電源VLと、を備えている。
ここで、高電位側切替スイッチSW_Hには、コントローラ104から切替制御信号が入力され、コントローラ104の制御下で、オン/オフ(閉/開)制御がなされる。
また、フルブリッジ回路103は、第1実施形態と同様の構成となっている。
図6(a)は、高電位側切替スイッチSW_Hの出力端の電圧V1、図6(b)は、低電位側電源VLの出力端の電圧V2、図6(c)は、フレア現像ローラ102の一端の電圧Va、図6(d)は、フレア現像ローラ102の他端の電圧Vb、図6(e)は、フレア現像ローラ102の印加電圧Vfである。
交流電圧印加期間Bは、以下に説明する6つの電圧印加期間B1〜B6で構成されており、交流電圧印加期間Bを繰り返すことで、フレア現像ローラ102に所定の交流電圧を印加している。
電圧印加期間B1は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間B1においては、高電位側切替スイッチSW_Hが中間電位電源Vm側となっている。
電圧印加期間B2は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間B2においては、高電位側切替スイッチSW_Hが高電位側電源Vh側となっている。
電圧印加期間B3は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっており、高電位側切替スイッチSW_Hが中間電位電源Vm側となっている。したがって、この電圧印加期間B3は、電圧印加期間B1と同様の状態となっているので、フレア現像ローラ102には、図6(e)に示すように、中間電位電源Vmの電圧から低電位側電源VLを引いた電圧から、高電位側電流制限抵抗R_H1、高電位側トランジスタスイッチFET_H1、低電位側トランジスタスイッチFET_L2及び低電位側電流制限抵抗R_L2の電圧降下分を差し引いた電圧の二分の一{電圧降下分を無視すれば、(Vm−VL)/2の電圧}が印加される。
電圧印加期間B4は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間B4においては、高電位側切替スイッチSW_Hが中間電位電源Vm側となっている。
電圧印加期間B5は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間B2においては、高電位側切替スイッチSW_Hが高電位側電源Vh側となっている。
電圧印加期間B6は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(開状態)となっており、高電位側切替スイッチSW_Hが中間電位電源Vm側となっている。したがって、この電圧印加期間B6は、電圧印加期間B4と同様の状態となっているので、フレア現像ローラ102には、図6(e)に示すように、低電位側電源VLの電圧から中間電位電源Vmの電圧を引いた電圧から、高電位側電流制限抵抗R_H1、高電位側トランジスタスイッチFET_H1、低電位側トランジスタスイッチFET_L2及び低電位側電流制限抵抗R_L2の電圧降下分を差し引いた電圧の二分の一{電圧降下分を無視すれば、(VL−Vm)/2の電圧}が印加される。
以上の説明のように、本第2実施形態によれば、所定のトナークラウド状態(トナーホッピング状態)を実現することができるとともに、電源電圧の交播時に印加電圧が中間電圧となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ102への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
本第3実施形態において、電源装置の概要構成は第1実施形態と同様であるので、図2を援用して説明を行うものとする。
図7は、第3実施形態の電源装置の詳細回路例の説明図である。図7において、第1実施形態の図3と同様の部分には同一の符号を付すものとする。
電源装置100を構成するフレア現像用高圧電源回路101Bは、高電位側電源Vhと、低電位側電源VLと、コントローラ104の制御下で高電位側電源Vhと低電位側電源VLとを切り替えてフルブリッジ回路103に接続する低電位側切替スイッチSW_Lと、を備えている。
ここで、低電位側切替スイッチSW_Lは、コントローラ104から切替制御信号が入力され、コントローラ104の制御下で、オン/オフ(閉/開)制御がなされる。
また、フルブリッジ回路103は、第1実施形態と同様の構成となっている。
図8(a)は、高電位側電源Vhの電圧V1、図8(b)は、低電位側切替スイッチSW_Lの出力端の電圧V2、図8(c)は、フレア現像ローラ102の一端の電圧Va、図8(d)は、フレア現像ローラ102の他端の電圧Vb、図8(e)は、フレア現像ローラ102の印加電圧Vfである。
交流電圧印加期間Cは、以下に説明する4つの電圧印加期間C1〜C4で構成されており、交流電圧印加期間Cを繰り返すことで、フレア現像ローラ102に所定の交流電圧を印加している。
電圧印加期間C1は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間C1においては、低電位側切替スイッチSW_Lが低電位側電源VL側となっている。
次に、電圧印加期間C2は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間C2においては、低電位側切替スイッチSW_Lが高電位側電源Vh側となっている。
したがって、フレア現像ローラ102への電圧印加期間を低減することができる。
電圧印加期間C3は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
したがって、電圧印加期間C3においては、高電位側電源Vh→高電位側電流制限抵抗R_H2→高電位側トランジスタスイッチFET_H2→フレア現像ローラ102→低電位側電流制限抵抗R_L1→低電位側トランジスタスイッチFET_L1→低電位側電源VLと、電流が流れる。
次に、電圧印加期間C4は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間C4においては、低電位側切替スイッチSW_Lは高電位側電源Vh側となっている。
したがって、フレア現像ローラ102への電圧印加期間を低減することができる。
以上の説明のように、本第3実施形態によれば、所定のトナークラウド状態(トナーホッピング状態)を実現することができるとともに、第1実施形態と同様に電源電圧の交播時に印加電圧が0となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ102への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
さらに本第3実施形態によれば、第1実施形態とは異なり、高電位側電源Vh及び低電位側電源VLの他に中間電位電源Vm及び高電位側切替スイッチSW_Hを設ける必要が無いので、構成をより簡略化することができる。
本第4実施形態において、電源装置の概要構成は第1実施形態と同様であるので、図2を援用して説明を行うものとする。
図9は、第4実施形態の電源装置の詳細回路例の説明図である。図9において、第1実施形態の図3と同様の部分には同一の符号を付すものとする。
電源装置100を構成するフレア現像用高圧電源回路101Cは、高電位側電源Vhと、電圧可変の中間電位電源Vmと、コントローラ104の制御下で高電位側電源Vhと中間電位電源Vmとを切り替えてフルブリッジ回路103に接続する高電位側切替スイッチSW_Hと、低電位側電源VLと、を備えている。
また、高電位側切替スイッチSW_Hには、コントローラ104から切替制御信号が入力され、コントローラ104の制御下で、オン/オフ(閉/開)制御がなされる。
さらに、フルブリッジ回路103は、第1実施形態と同様の構成となっている。
図10(a)は、高電位側切替スイッチSW_Hの出力端の電圧V1、図10(b)は、低電位側電源VLの出力端の電圧V2、図10(c)は、フレア現像ローラ102の一端の電圧Va、図10(d)は、フレア現像ローラ102の他端の電圧Vb、図10(e)は、フレア現像ローラ102の印加電圧Vfである。
交流電圧印加期間Dは、以下に説明する6つの電圧印加期間D1〜D6で構成されており、交流電圧印加期間Dを繰り返すことで、フレア現像ローラ102に所定の交流電圧を印加している。
電圧印加期間D1は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間D1においては、高電位側切替スイッチSW_Hが中間電位電源Vm側となっている。
電圧印加期間D2は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間D2においては、高電位側切替スイッチSW_Hが高電位側電源Vh側となっている。
電圧印加期間D3は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっており、高電位側切替スイッチSW_Hが中間電位電源Vm側(可変電圧)となっている。したがって、この電圧印加期間D3は、電圧印加期間D1と同様の状態となっているので、フレア現像ローラ102には、図10(e)に示すように、中間電位電源Vmの電圧(可変電圧)から低電位側電源VLを引いた電圧から、高電位側電流制限抵抗R_H1、高電位側トランジスタスイッチFET_H1、低電位側トランジスタスイッチFET_L2及び低電位側電流制限抵抗R_L2の電圧降下分を差し引いた電圧の二分の一{電圧降下分を無視すれば、(Vm−VL)/2の電圧}が印加される。
電圧印加期間D4は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間D4においては、高電位側切替スイッチSW_Hが中間電位電源Vm側(可変電圧)となっている。
電圧印加期間D5は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間D5においては、高電位側切替スイッチSW_Hが高電位側電源Vh側となっている。
電圧印加期間D6は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(開状態)となっており、高電位側切替スイッチSW_Hが中間電位電源Vm側(電圧可変)となっている。したがって、この電圧印加期間D6は、電圧印加期間D4と同様の状態となっているので、フレア現像ローラ102には、図10(e)に示すように、低電位側電源VLの電圧から中間電位電源Vmの電圧(可変電圧)を引いた電圧から、高電位側電流制限抵抗R_H1、高電位側トランジスタスイッチFET_H1、低電位側トランジスタスイッチFET_L2及び低電位側電流制限抵抗R_L2の電圧降下分を差し引いた電圧の二分の一{電圧降下分を無視すれば、(VL−Vm)/2の電圧}が印加される。
以上の説明のように、本第4実施形態によれば、所定のトナークラウド状態(トナーホッピング状態)を実現することができるとともに、電源電圧の交播時に印加電圧が中間電圧となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ102への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
本第5実施形態において、電源装置の概要構成は第1実施形態と同様であるので、図2を援用して説明を行うものとする。
図11は、第5実施形態の電源装置の詳細回路例の説明図である。図11において、第1実施形態の図3と同様の部分には同一の符号を付すものとする。
また、低電位側切替スイッチSW_Lには、コントローラ104から切替制御信号が入力され、コントローラ104の制御下で、オン/オフ(閉/開)制御がなされる。
さらに、フルブリッジ回路103は、第1実施形態と同様の構成となっている。
図12(a)は、高電位側切替スイッチSW_Hの出力端の電圧V1、図12(b)は、低電位側電源VLの出力端の電圧V2、図12(c)は、フレア現像ローラ102の一端の電圧Va、図12(d)は、フレア現像ローラ102の他端の電圧Vb、図12(e)は、フレア現像ローラ102の印加電圧Vfである。
交流電圧印加期間Eは、以下に説明する6つの電圧印加期間E1〜E6で構成されており、交流電圧印加期間Eを繰り返すことで、フレア現像ローラ102に所定の交流電圧を印加している。
電圧印加期間E1は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間E1においては、低電位側切替スイッチSW_Lが中間電位電源Vm側(電圧可変)となっている。
電圧印加期間E2は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっている。
さらにこの電圧印加期間E2においては、低電位側切替スイッチSW_Lが低電位側電源VL側となっている。
電圧印加期間E3は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオン状態(閉状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオフ状態(開状態)となっており、低電位側切替スイッチSW_Lが中間電位電源Vm側(可変電圧)となっている。したがって、この電圧印加期間E3は、電圧印加期間E1と同様の状態となっているので、フレア現像ローラ102には、図12(e)に示すように、高電位側電源Vhの電圧から中間電位電源Vmの電圧(可変電圧)を引いた電圧(=Vh−Vm)から、高電位側電流制限抵抗R_H1、高電位側トランジスタスイッチFET_H1、低電位側トランジスタスイッチFET_L2及び低電位側電流制限抵抗R_L2の電圧降下分を差し引いた電圧の二分の一{電圧降下分を無視すれば、(Vh−Vm)/2の電圧}が印加される。
電圧印加期間E4は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間E4においては、低電位側切替スイッチSW_Lが中間電位電源Vm側(可変電圧)となっている。
電圧印加期間E5は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(閉状態)となっている。
さらにこの電圧印加期間E5においては、低電位側切替スイッチSW_Lが低電位側電源VL側となっている。
電圧印加期間E6は、高電位側トランジスタスイッチFET_H1と、低電位側トランジスタスイッチFET_L2と、がオフ状態(開状態)となっており、高電位側トランジスタスイッチFET_H2と、低電位側トランジスタスイッチFET_L1と、がオン状態(開状態)となっており、低電位側切替スイッチSW_Lが中間電位電源Vm側(電圧可変)となっている。したがって、この電圧印加期間E6は、電圧印加期間E4と同様の状態となっているので、フレア現像ローラ102には、図12(e)に示すように、中間電位電源Vmの電圧(可変電圧)から高電位側電源Vhの電圧を引いた電圧(=Vm−Vh)から、高電位側電流制限抵抗R_H1、高電位側トランジスタスイッチFET_H1、低電位側トランジスタスイッチFET_L2及び低電位側電流制限抵抗R_L2の電圧降下分を差し引いた電圧の二分の一{電圧降下分を無視すれば、(Vm−Vh)/2の電圧}が印加される。
以上の説明のように、本第5実施形態によれば、所定のトナークラウド状態(トナーホッピング状態)を実現することができるとともに、電源電圧の交播時に印加電圧が中間電圧となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ102への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
以上の説明においては、各低電圧期間において、一定の電圧としていたが、同極性であれば、複数段階の電圧を印加するように構成することも可能である。
なお、上記実施の形態では、本発明の画像形成装置を、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも2つの機能を有する複合機に適用した例を挙げて説明するが、複写機、プリンタ、ファクシミリ装置等の画像形成装置であればいずれにも適用することができる。
101、101A〜101D フレア現像用高圧電源回路
102 フレア現像ローラ(現像手段)
103 フルブリッジ回路(交流電圧生成手段)
104 コントローラ(電圧移行制御手段)
A 交流電圧印加期間
A1 電圧印加期間(パルス正電圧印加期間)
A2 電圧印加期間(低電圧期間)
A3 電圧印加期間(パルス負電圧印加期間)
A4 電圧印加期間(低電圧期間)
B 交流電圧印加期間
B1 電圧印加期間(低電圧期間)
B2 電圧印加期間(パルス正電圧印加期間)
B3 電圧印加期間(低電圧期間)
B4 電圧印加期間(低電圧期間)
B5 電圧印加期間(パルス負電圧印加期間)
B6 電圧印加期間(低電圧期間)
C 交流電圧印加期間
C1 電圧印加期間(パルス正電圧印加期間)
C2 電圧印加期間(低電圧期間)
C3 電圧印加期間(パルス負電圧印加期間)
C4 電圧印加期間(低電圧期間)
D 交流電圧印加期間
D1 電圧印加期間(低電圧期間)
D2 電圧印加期間(パルス正電圧印加期間)
D3 電圧印加期間(低電圧期間)
D4 電圧印加期間(低電圧期間)
D5 電圧印加期間(パルス負電圧印加期間)
D6 電圧印加期間(低電圧期間)
E 交流電圧印加期間
E1 電圧印加期間(低電圧期間)
E2 電圧印加期間(パルス正電圧印加期間)
E3 電圧印加期間(低電圧期間)
E4 電圧印加期間(低電圧期間)
E5 電圧印加期間(パルス負電圧印加期間)
E6 電圧印加期間(低電圧期間)
FET_H1、FET_H2 高電位側トランジスタスイッチ
FET_L1、FET_L2 低電位側トランジスタスイッチ
R_H1、R_H2 高電位側電流制限抵抗
R_L1、R_L2 低電位側電流制限抵抗
SW_H 高電位側切替スイッチ
SW_L 低電位側切替スイッチ
VL 低電位側電源(電源手段)
Vh 高電位側電源(電源手段)
Vm 中間電位電源(電源手段)
Claims (10)
- パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させてトナーに交流電圧を印加し、前記トナーを浮遊させて現像を行うフレア現像方式の画像形成装置に用いられる電源装置において、
現像手段と、
第1の直流電圧印加手段と第2の直流電圧印加手段を備える電圧印加手段と、
前記電圧印加手段からの電力供給を受けて前記現像手段に交流電圧を印加するフルブリッジ回路と、
前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第1の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第2の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御手段とを備え、
前記電圧移行制御手段は、第1の所定期間は前記現像手段の第1の端子に前記フルブリッジ回路を介して前記第1の直流電圧印加手段を接続し前記現像手段の第2の端子に前記フルブリッジ回路を介して前記第2の直流電圧印加手段を接続し、第2の所定期間は前記第1の端子に前記フルブリッジ回路を介して前記第2の直流電圧印加手段を接続し前記第2の端子に前記フルブリッジ回路を介して前記第1の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、
前記第1の所定期間は前記パルス正電圧印加期間と少なくとも前記第1の低電圧期間を含み、前記第2の所定期間は前記パルス負電圧印加期間と少なくとも前記第2の低電圧期間を含む、ことを特徴とする電源装置。 - 前記第1の直流電圧印加手段又は前記第2の直流電圧印加手段の少なくとも一方が複数の直流電源を備えており、
前記電圧移行制御手段は、前記第1の所定期間と前記第2の所定期間それぞれにおいて、前記現像手段に電圧を印加する電源を複数の直流電源の間で切り替えることにより、前記第1の所定期間においては前記パルス正電圧印加期間と少なくとも前記第1の低電圧期間それぞれにおける電圧を生成し、前記第2の所定期間においては前記パルス負電圧印加期間と少なくとも前記第2の前記低電圧期間それぞれにおける電圧を生成する、
ことを特徴とする請求項1記載の電源装置。 - 前記電圧移行制御手段は、前記低電圧期間に設定する電圧を、前記交流電圧の最大振幅に相当する電圧と無電圧との間の中間電圧とすることを特徴とする請求項1又は2記載の電源装置。
- 前記電圧移行制御手段は、前記中間電圧を可変とすることを特徴とする請求項3記載の電源装置。
- 前記第1の直流電圧印加手段は高電位側電源を有し、前記第2の直流電圧印加手段は低電位側電源を有し、第1の直流電圧印加手段と第2の直流電圧印加手段の少なくとも一方は中間電位電源を有することを特徴とする請求項1又は2記載の電源装置。
- 前記電圧移行制御手段は、前記低電圧期間に設定する電圧を無電圧とすることを特徴とする請求項1又は2記載の電源装置。
- 前記第1の直流電圧印加手段は高電位側電源と中間電位電源を有し、前記第2の直流電圧印加手段は低電位側電源と中間電位電源を有し、
前記電圧移行制御手段は、前記正電圧印加期間と前記負電圧印加期間においては、前記高電位側電源及び前記低電位側電源により、前記交流電圧を生成するとともに、前記低電圧期間においては、前記高電位側電源及び前記低電位側電源に代えて、双方を前記中間電位電源とする、
ことを特徴とする請求項6記載の電源装置。 - 前記第1の直流電圧印加手段は第1の高電位側電源を有し、前記第2の直流電圧印加手段は第2の高電位側電源と低電位側電源を有し、
前記電圧移行制御手段は、前記低電位側電源に代えて前記第2の高電位側電源とし、あるいは、前記第2の高電位側電源に代えて前記低電位側電源とすることにより前記低電圧期間に設定する電圧を無電圧とすることを特徴とする請求項6記載の電源装置。 - 第1の直流電圧印加手段と第2の直流電圧印加手段を備える電圧印加手段と、
前記電圧印加手段からの電力の供給を受けて、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させて交流電圧を生成するフルブリッジ回路を制御する交流電圧生成手段と、
トナーに前記交流電圧を印加して前記トナーを浮遊させて現像を行う現像手段と、
前記交流電圧生成手段を制御し、前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第1の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第2の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御手段とを備え、
前記電圧移行制御手段は、第1の所定期間は前記現像手段の第1の端子に前記フルブリッジ回路を介して前記第1の直流電圧印加手段を接続し前記現像手段の第2の端子に前記フルブリッジ回路を介して前記第2の直流電圧印加手段を接続し、第2の所定期間は前記第1の端子に前記フルブリッジ回路を介して前記第2の直流電圧印加手段を接続し前記第2の端子に前記フルブリッジ回路を介して前記第1の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、
前記第1の所定期間は前記パルス正電圧印加期間と少なくとも前記第1の低電圧期間を含み、前記第2の所定期間は前記パルス負電圧印加期間と少なくとも前記第2の低電圧期間を含む、ことを特徴とする画像形成装置。 - パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させてトナーに交流電圧を印加して前記トナーを浮遊させて現像を行うフレア現像方式の画像形成装置に用いられる電源装置で実行させる電源制御方法において、
第1の直流電圧印加手段と第2の直流電圧印加手段を備える電圧印加手段からの電力の供給を受けて、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させて交流電圧を生成するフルブリッジ回路を制御する交流電圧生成過程と、
前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第1の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第2の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御過程とを備え、
前記電圧移行制御過程は、第1の所定期間は前記現像手段の第1の端子に前記フルブリッジ回路を介して前記第1の直流電圧印加手段を接続し前記現像手段の第2の端子に前記フルブリッジ回路を介して前記第2の直流電圧印加手段を接続し、第2の所定期間は前記第1の端子に前記フルブリッジ回路を介して前記第2の直流電圧印加手段を接続し前記第2の端子に前記フルブリッジ回路を介して前記第1の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、
前記第1の所定期間は前記パルス正電圧印加期間と少なくとも前記第1の低電圧期間を含み、前記第2の所定期間は前記パルス負電圧印加期間と少なくとも前記第2の低電圧期間を含む、
ことを特徴とする電源制御方法。
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