JP5962804B1 - 電力変換器制御装置 - Google Patents

Abstract

【課題】論理ＩＣを用いずにマイクロコンピュータで直接形の電力変換装置を制御する。【解決手段】割り込み指令Ｒ１[ｋ]による割込処理が開始し、当該割り込み指令Ｒ１[ｋ]と並行して発生した割り込み指令Ｒ２を解除する。その後、第２データＤａｔａ２[k]をバッファレジスタBuffRegへ書き込む。これは割り込み指令Ｒ１[ｋ]の発生と同じタイミングで行われる、バッファレジスタBuffRegからコンペアレジスタCompRegへの第１データＤａｔａ１[k]の転送よりも後である。第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]をバッファレジスタBuffRegへ書き込むタイミングをずらすことにより、これらがバッファレジスタBuffRegからコンペアレジスタCompRegへ転送されるタイミングをずらせる。【選択図】図７

Description

この発明は電力変換器、特に直接形の電力変換器（以下「直接形電力変換器」と称す）を制御する技術に関する。

ＡＣ／ＡＣ変換を行う交流電力変換器（以下、単に「電力変換器」と称す）の代表的な主回路構成としては、整流回路、平滑回路を介して商用交流を直流に変換し、電圧形インバータにより交流出力を得る、間接形電力変換器が一般に用いられている。

一方、交流電圧から直接に交流出力を得る方式としては、マトリックスコンバータを代表とする直接形電力変換装置によるものが知られている。これは商用周波数による電圧脈動を平滑する大型のコンデンサ、リアクトルが不要となることから、変換器の小型化が期待でき、次世代の電力変換器として近年注目されつつある。

直接形電力変換器については直流リンク付きの構成も提案されており、インバータの入力側の直流リンクにおいて、平滑回路を持たない構成、及び当該構成における変調方式の原理について特許文献１、非特許文献１，２に提案されている。ここで、変調方式について、信号波の生成方法は詳細に述べられているが、整流回路とインバータとの同期については、非特許文献１ではFig１０が、特許文献２ではFig１２が、それぞれ示されるに留まる。

また、非特許文献１にはＤＳＰ（Digital Signal Processor）とＣＰＬＤ（Complex Programmable Logic Device）を用いて直流リンク付きの直接電力変換器を制御する旨が記されている。しかしＤＳＰやＣＰＬＤにおいて採用されるロジックの詳細は開示されていない。

一方、特許文献１、非特許文献１，２に類似した変調方式として、対称変形三角波方式が特許文献２に示される。特許文献２の図３には、変調器の具体的な構成が示される。整流器側キャリヤのアップ／ ダウン信号と整流器側のＰＷＭ（パルス幅変調）で得られる出力パルスに基づき、インバータ側キャリヤのアップ／ ダウン指令が出力される。しかし特許文献２では、その図４から明らかなように、結果的には、非特許文献１と同じことが示されているに過ぎない。

なお、特許文献３にはその図８に、インバータとコンバータとを同一のキャリヤを用いて変調する方式が示されている。

非特許文献３には、マイクロコンピュータとＦＰＧＡ (Field-Programmable Gate Array）で変調が実現される旨が示されている。

なお、他に本件に関連する特許文献４、非特許文献４，５を挙げる。

米国特許第６９９５９９２号明細書 特開２００４−２６６９７２号公報 特許第４１３５０２６号公報 特開２０１１−１９３６７８号公報

Wei, L., Lipo, T.A., Chan, H, "Matrix Converter Topologies With Reduced Number of Switches," PESC 2002, June 23-27, 2002, vol. 1, pp 57-63. L.Wei,T.A.Lipo,"Investigation of 9-switch Dual-bridge Matrix Converter Operating under Low Output Power Factor," IEEE IAS2003,vol.1,pp.176-181 藤田、榊原、松野：「エアコン用三相インダクレクトマトリックスコンバータの開発と実用化」半導体電力変換／自動車／家電・民生合同研資、ＳＰＣ−１２−１７４／ＶＴ−１２−０２５／ＨＣＡ−１２−０５９ ルネサスエレクトロニクス アプリケーションノート：ＲＸ６２Ｔグループ １シャント電流検出方式における１２ｂｉｔＡＤ変換器使用例、Ｒ０１ＡＮ０８２１ＪＪ０１００ ルネサスエレクトロニクス アプリケーションノート：ＲＸ６２Ｔ ＭＴＵ３相補ＰＷＭモード、Ｒ０１ＡＮ０７３１ＪＴ０１０１

このように、従来の直接形電力変換器の変調器には特殊なロジックが必要となり、ＣＰＬＤ、ＦＰＧＡ等の論理ＩＣを併用する必要があった。

他方、ＰＷＭ変調にてインバータを制御するのに適したマイクロコンピュータとして、非特許文献４，５で紹介されるものがある。よって、論理ＩＣを用いずにかかるマイクロコンピュータで直接形の電力変換装置を制御することは、ハードウェアの低減という観点で望ましい。

そこで本発明は、論理ＩＣを用いずにマイクロコンピュータで直接形の電力変換装置を制御する技術を提供することを目的とする。

この発明にかかる電力変換器制御装置は、交直変換を行うコンバータ(21)と、前記コンバータから直流電圧(Vdc)を入力して多相交流電流(Iv)を供給するインバータ(22)とを備える電力変換器(2)を制御する電力変換器制御装置(1)である。

そしてその第１の態様は、第１期間長(Tcnv)を有して繰り返される第１期間（P）の各々において、コンバータ用キャリヤ(K1)とコンバータ用閾値（Ccnv)との比較を行った結果に基づいて前記コンバータのスイッチングを決定するコンバータ用スイッチング信号(Scnv)が出力されるコンバータ制御部(11)と、前記コンバータ用キャリヤと同期し第２期間長(Tinv)を有して繰り返される第２期間（Q1,Q2）の各々において、インバータ用キャリヤ(K2)とインバータ用閾値(Dpwm)との比較を行った結果に基づいて前記インバータのスイッチングを決定するインバータ用スイッチング信号(Sinv)が出力されるインバータ制御部(12)とを備える。

そして前記第１期間において、前記第１期間の開始時点から前記コンバータ用キャリヤが前記コンバータ用閾値を採る時点たる一致時点（J）に至るまでの時間の長さを示す第１値(Tinv1)及び前記第１値を前記第２期間長として有する前記第２期間（Q1）に対応する前記インバータ用閾値(Dpwm1)を含む第１データ(data1)と、前記一致時点から前記第１期間の終了時点までの時間の長さを示す第２値(Tinv2)及び前記第２値を前記第２期間長として有する前記第２期間（Q2）に対応する前記インバータ用閾値(Dpwm2)とを含む第２データ(data2)とが、交互に前記インバータ制御部へ与えられる。

この発明にかかる電力変換器制御装置の第２の態様は、その第１の態様であって、一対の前記第２期間についての前記第１データ(data1)及び前記第２データ(data2)を得る演算処理を前記第１期間毎に行う演算処理部(10)を更に備える。

そして前記インバータ制御部(12)は、前記インバータ用閾値(Dpwm)及び前記第２期間長（Tinv)を格納するバッファレジスタ(124a,124c)と、前記第２期間同士の境界となる時点である境界時点において前記バッファレジスタが格納する内容が転送されるコンペアレジスタ(123a,123c)と、前記コンペアレジスタに格納された前記第２期間長と比較されて前記インバータ用キャリヤ(K2)となるカウント値を生成するタイマ(121)と、前記コンペアレジスタに格納された前記インバータ用閾値と前記インバータ用キャリヤとの前記比較の結果に基づいて前記インバータ用スイッチング信号(Sinv)を生成するスイッチング信号生成部(128)とを有する。

そして一の前記第１期間（P[k]）における前記演算処理によって得られた前記第１データ（Data1[k+1]）は他の前記第１期間（P[k+1]）の開始前に前記バッファレジスタに格納され、前記一の前記第１期間における前記演算処理によって得られた前記第２データData2[k+1]）は前記他の前記第１期間の開始を契機として前記バッファレジスタに格納され、前記他の前記第１期間は前記一の前記第１期間の直後に存する。

この発明にかかる電力変換器制御装置の第３の態様は、その第２の態様であって、前記第１データ(Data1)は、(a)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点があるときには前記演算処理の終了時以降に、(b)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点が無いときには前記演算処理の終了後の最初の前記境界時点で発生した割り込み指令による処理によって、それぞれ前記バッファレジスタへ格納される。

この発明にかかる電力変換器制御装置の第４の態様は、その第３の態様であって、前記第１データ(Data1)は、(a1)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点があるときには前記演算処理の終了時に前記バッファレジスタへ格納される。

この発明にかかる電力変換器制御装置の第５の態様は、その第３の態様であって、前記第１データ(Data1)は、(a2)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点があるときには前記演算処理の終了後の最初の前記境界時点で発生した割り込み指令による割込処理によって前記バッファレジスタへ格納される。

この発明にかかる電力変換器制御装置の第６の態様は、その第１乃至第５の態様のいずれかであって、前記インバータ用キャリヤ(K2)は前記第２期間の各々において単一の三角波を呈する。

この発明にかかる電力変換器制御装置の第７の態様は、その第１乃至第５の態様のいずれかであって、前記コンバータ用キャリヤ(K1)は前記第１期間毎に単調増加と単調減少とを交互に繰り返し、前記インバータ用キャリヤ(K2)は前記第２期間毎に単調増加と単調減少とを交互に繰り返す。

この発明にかかる電力変換器制御装置の第８の態様は、その第１乃至第５の態様のいずれかであって、前記コンバータ用キャリヤ(K1)は前記第１期間長(Tcnv)を周期とする鋸波を呈し、前記インバータ用キャリヤ(K2)は前記第２期間毎に単調増加と単調減少とを交互に繰り返す。

この発明にかかる電力変換器制御装置の第１乃至第８の態様において、例えば前記コンバータ(21)は電流形コンバータであって、前記コンバータ用スイッチング信号(Scnv)によって前記一致時点において転流する。

この発明にかかる電力変換器制御装置の第１乃至第８の態様において、例えば前記コンバータ(21)は整流回路と昇圧回路とを含み、前記コンバータ用スイッチング信号(Scnv)によって前記昇圧回路の前記直流電圧(Vdc)への寄与の有無が決定される。

この発明にかかる電力変換器制御装置の制御方法の第１乃至第８の態様において、例えば前記コンバータ(21)は整流回路と昇圧回路とを含み、前記コンバータ用スイッチング信号(Scnv)によって前記昇圧回路の前記直流電圧(Vdc)への寄与の有無が決定される。

この発明にかかる電力変換器制御装置の第１の態様によれば、コンバータを制御する一周期を、コンバータが転流する時点で二つの区間に分割し、それぞれの区間においてインバータの制御を行う制御に必要な相補ＰＷＭ変調器は一つで済む。

この発明にかかる電力変換器制御装置の第２の態様によれば、バッファレジスタからコンペアレジスタへの転送されてから、バッファレジスタへの書き込みが行われるので、第１データ、第２データとインバータ用キャリヤとの比較が適切に行われる。

この発明にかかる電力変換器制御装置の第３〜６の態様は、それぞれの第２の態様の実現に資する。

この発明にかかる電力変換器制御装置の第７〜８の態様によれば、インバータの出力の応答性が改善される。

特に、この発明にかかる電力変換器制御装置の第８の態様によれば、採用されるタイマの選択肢の幅が広がる。

第１の実施の形態にかかる電力変換器制御装置の構成及びその制御対象たる電力変換器の構成を例示するブロック図である。 第１の実施の形態におけるインバータ制御部の構成を例示するブロック図である。 第１の実施の形態におけるコンバータ制御部の構成を例示するブロック図である。 コンバータ用キャリヤとインバータ用キャリヤとの関係を示すグラフである。 インバータ制御部及び演算処理部の動作を示すタイミングチャートである。 コンバータ制御部、インバータ制御部、及び演算処理部の動作を示すタイミングチャートである。 第１の実施の形態の第１の手法の動作を示すタイミングチャートである。 第１の実施の形態の第１の手法の動作を示すタイミングチャートである。 第１の実施の形態の第１の手法における上位割込処理の動作を示すフローチャートである。 第１の実施の形態の第２の手法の動作を示すタイミングチャートである。 第１の実施の形態の第２の手法の動作を示すタイミングチャートである。 第１の実施の形態の第２の手法における上位割込処理の動作を示すフローチャートである。 第２の実施の形態におけるインバータ制御部の構成の一部を例示するブロック図である。 第２の実施の形態におけるコンバータ制御部の構成の一部を例示するブロック図である。 第２の実施の形態における動作を示すタイミングチャートである。 第３の実施の形態における動作を示すタイミングチャートである。 第４の実施の形態において採用される電力変換器の構成を例示するブロック図である。 第４の実施の形態と比較される場合の電力変換器の動作を示すグラフである。 第４の実施の形態における電力変換器の動作を示すグラフである。 第５の実施の形態において採用される電力変換器の構成を例示するブロック図である。 図２０に示された回路の等価回路を示す回路図である。 第５の実施の形態と比較される場合の電力変換器の動作を示すグラフである。 第５の実施の形態の電力変換器２の動作を示すグラフである。 第５の実施の形態の実施例での諸量の振る舞いを示すグラフである。

＜第１の実施の形態＞
Ａ．構成．
図１は本実施の形態にかかる電力変換器制御装置１の構成及びその制御対象たる電力変換器２の構成を例示するブロック図である。

電力変換器２は負荷３に多相交流電流Ｉｖを供給する。電力変換器２はコンバータ２１とインバータ２２とを備える。コンバータ２１は交流電源８から得られる交流電圧に対して交直変換を行い、直流電圧Ｖｄｃを出力する。インバータ２２はコンバータ２１から直流電圧Ｖｄｃを入力して多相交流電流Ｉｖを出力する。例えば負荷３は三相平衡負荷、より具体的には三相電動機であり、多相交流電流Ｉｖは三相電流である。

電力変換器制御装置１は電力変換器２を制御する。電力変換器制御装置１は演算処理部１０と、コンバータ制御部１１と、インバータ制御部１２と、ＡＤ変換部１３とを備える。

コンバータ制御部１１では、コンバータ２１のスイッチングを決定するコンバータ用スイッチング信号Ｓｃｎｖが出力される。インバータ制御部１２では、インバータ２２のスイッチングを決定するインバータ用スイッチング信号Ｓｉｎｖが出力される。

コンバータ用スイッチング信号Ｓｃｎｖはコンバータ用閾値Ｃｃｎｖと、第１期間長Ｔｃｎｖを有して繰り返される第１期間の各々において、コンバータ用キャリヤ（図１において不図示）との比較を行った結果に基づいて決定される。

インバータ用スイッチング信号Ｓｉｎｖは、第１データＤａｔａ１（あるいは第２データＤａｔａ２）から得られるインバータ用閾値（図１において不図示）とインバータ用キャリヤ（図１において不図示）との比較を行った結果に基づいて決定される。インバータ用キャリヤは第１データＤａｔａ１（あるいは第２データＤａｔａ２）から得られる第２期間長を有して繰り返される第２期間の各々において、コンバータ用キャリヤ（図１においては不図示）との比較を行った結果に基づいて決定される。

ＡＤ変換部１３は電力変換器２から直流電圧Ｖｄｃ及び、インバータ２２とコンバータ２１との間を流れる直流電流Ｉｄｃを入力する。ＡＤ変換部１３はインバータ制御部１２からサンプル／ホールド信号ＳＨを入力する。ＡＤ変換部１３はサンプル／ホールド信号ＳＨによってサンプル／ホールドされた直流電圧Ｖｄｃ及び直流電流Ｉｄｃにアナログ／デジタル変換を行ってこれらのデジタル値Ｄｄｃを得る。

サンプル／ホールド信号ＳＨは、第１データＤａｔａ１（あるいは第２データＤａｔａ２）から得られるサンプルタイミング信号（図１において不図示）とインバータ用キャリヤとの比較を行った結果に基づいて決定される。

演算処理部１０は、デジタル値Ｄｄｃ及び電力変換器２の制御に必要な他のパラメータ（不図示）に基づいた演算処理により、第１データＤａｔａ１、第２データＤａｔａ２を生成する。例えば負荷３が電動機である場合、デジタル値Ｄｄｃは当該電動機の磁極位置の推定に用いられる。かかる演算処理はコンバータ制御部１１からの割り込み指令Ｒ１によって開始する。第１データＤａｔａ１、第２データＤａｔａ２は異なるタイミングでインバータ制御部１２に出力される。当該タイミングは後に詳述されるが、上述の演算処理の終了時、あるいはインバータ制御部１２からの割り込み指令Ｒ２によって決定される。

図２は本実施の形態におけるインバータ制御部１２の構成を模式的に例示するブロック図である。インバータ制御部１２はタイマ１２１、比較器１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ、コンペアレジスタ（図中で“CompReg”と表記）１２３ａ，１２３ｂ，１２３ｃ、バッファレジスタ（図中で“BuffReg”と表記）１２４ａ，１２４ｂ，１２４ｃ、スイッチング信号生成部１２８を備える。かかる模式的な構成は、例えばマルチファンクションタイマパルスユニットと通称される公知の構成で実現できる。当該マルチファンクションタイマパルスユニットは、公知のシングルチップマイコンに含まれる（例えば非特許文献４，５参照）。図２に示された構成は模式的なものであり、これを反映する構成がマルチファンクションタイマパルスユニットで採用されるとは限らない。

バッファレジスタ１２４ａ，１２４ｂ，１２４ｃには、それぞれ第２期間長Ｔｉｎｖ、サンプルタイミング信号Ｔａｄ、インバータ用閾値Ｄｐｗｍが入力される。これらは第１データＤａｔａ１（あるいは第２データＤａｔａ２）として演算処理部１０から得られる。

バッファレジスタ１２４ａ，１２４ｂ，１２４ｃが格納する内容は、割り込み指令Ｒ２の発生と同時に、それぞれコンペアレジスタ１２３ａ，１２３ｂ，１２３ｃに転送される。図２において比較器１２２ｄの出力は割り込み指令Ｒ２として機能すると共に、コンペアレジスタ１２３ａ，１２３ｂ，１２３ｃへの転送指令となっている。

コンペアレジスタ１２３ａ，１２３ｂ，１２３ｃに格納された内容は、いずれもタイマ１２１から出力されるカウント値と比較される。

タイマ１２１はアップダウンカウンタとして機能する。タイマ１２１は割り込み指令Ｒ２によってカウントアップする。タイマ１２１がカウントアップして、カウント値が、コンペアレジスタ１２３ａに格納された第２期間長Ｔｉｎｖに到達すると、比較器１２２ａの出力が活性化し、タイマ１２１をカウントダウンさせる。タイマ１２１がカウントダウンして所定の最低値（例えば０）に到達すると、比較器１２２ｄの機能により、割り込み指令Ｒ２を発生する。

タイマ１２１のカウント値が更新されるタイミングを適切に設定することにより、当該カウント値は第２期間長Ｔｉｎｖにおいて単一の三角波を呈するインバータ用キャリヤＫ２となる。そして割り込み指令Ｒ２は所定の最低値（例えば０）において発生する。つまり割り込み指令Ｒ２はインバータ用キャリヤＫ２において三角波の谷の位置において発生することになる。よって以降、割り込み指令Ｒ２を「谷割り込み」と称すことがある。

なお、比較器１２２ａの出力が活性化するタイミングは、インバータ用キャリヤＫ２において三角波の山の位置に相当する。よって比較器１２２ａの出力が活性化することを割り込み指令として採用する場合、当該割り込み指令を「山割り込み」と称することがある。

インバータ用キャリヤＫ２は、コンペアレジスタ１２３ｂに格納されたサンプルタイミング信号Ｔａｄと、比較器１２２ｂにおいて比較される。なお、負荷３が三相の負荷の場合、インバータ２２もパルス幅変調（ＰＷＭ）に従って三相交流を出力するので、サンプルタイミング信号Ｔａｄは二種存在する。よって比較器１２２ｂの出力も二種存在し、第２期間長Ｔｉｎｖを有する期間において、サンプル／ホールド信号ＳＨは二回活性化する。

インバータ用キャリヤＫ２は、コンペアレジスタ１２３ｃに格納されたインバータ用閾値Ｄｐｗｍと、比較器１２２ｃにおいて比較される。なお、インバータ２２が三相交流を出力する場合、インバータ用閾値Ｄｐｗｍは三種あるいは二種存在する。よって比較器１２２ｃの出力も三種あるいは二種存在する。

スイッチング信号生成部１２８は比較器１２２ｃの出力を受け、インバータ用スイッチング信号Ｓｉｎｖを生成する。例えばインバータ２２が三相交流を出力する場合、インバータ用スイッチング信号Ｓｉｎｖは六種存在する。比較器１２２ｃの出力からインバータ用スイッチング信号Ｓｉｎｖを生成する技術は例えば特許文献２，３等で公知であるので、ここではその詳細を省略する。

図３は本実施の形態におけるコンバータ制御部１１の構成を模式的に例示するブロック図である。コンバータ制御部１１はタイマ１１１、比較器１１２ａ，１１２ｃ、コンペアレジスタ（図中で“CompReg”と表記）１１３ａ，１１３ｃ、バッファレジスタ（図中で“BuffReg”と表記）１１４ａ，１１４ｃ、スイッチング信号生成部１１８を備える。かかる模式的な構成は汎用のＰＷＭタイマで実現でき、インバータ制御部１２と同様に、シングルチップマイクロコンピュータに含まれる公知の構成である。図３に示された構成は模式的なものであり、これを反映する構成が汎用のＰＷＭタイマで採用されるとは限らない。

バッファレジスタ１１４ａ，１１４ｃには、それぞれ第１期間長Ｔｃｎｖ、コンバータ用閾値Ｃｃｎｖが演算処理部１０から与えられる。

バッファレジスタ１１４ａ，１１４ｃが格納する内容は、割り込み指令Ｒ１の発生と同時に、それぞれコンペアレジスタ１１３ａ，１１３ｃに転送される。ここでは比較器１１２ａの出力の活性化が割り込み指令Ｒ１の発生として機能する。

コンペアレジスタ１１３ａ，１１３ｃに格納された内容は、いずれもタイマ１１１から出力されるカウント値と比較される。

タイマ１１１はアップカウンタとして機能する。タイマ１１１は比較器１１２ａの出力の活性化によってリセットされた後、カウントアップする。タイマ１１１がカウントアップして、カウント値が、コンペアレジスタ１１３ａに格納された第１期間長Ｔｃｎｖに到達すると、比較器１１２ａの出力が活性化し、割り込み指令Ｒ１が発生する。

タイマ１１１のカウント値が更新されるタイミングを適切に設定することにより、当該カウント値は第１期間長Ｔｃｎｖにおいて鋸波を呈するコンバータ用キャリヤＫ１となる。そして割り込み指令Ｒ１はコンバータ用キャリヤＫ１の立ち下がりにおいて発生することになる。

図４はコンバータ用キャリヤＫ１とインバータ用キャリヤＫ２との関係を示すグラフであり、横軸に時間を採っている。タイマ１１１，１２１は同期して駆動されており、ここでは時刻ｔ１０においてコンバータ用キャリヤＫ１とインバータ用キャリヤＫ２のいずれもが値０を採り、その直後からいずれも増加する場合が例示されている。

コンバータ用キャリヤＫ１は、値Ｔｃｎｖに達すると、上述のように立ち下がる。ここでは立ち下がる時刻ｔ３０を採用しており、時刻ｔ３０はコンバータ用キャリヤＫ１が値Ｔｃｎｖを採る時点であると把握できるので、ｔ３０＝ｔ１０＋Ｔｃｎｖとなるように設定される。つまりコンバータ用キャリヤＫ１の傾斜（時間に対するカウント値の変化率）は１に設定される。このようにして、本実施の形態ではコンバータ用キャリヤＫ１は、第１期間長Ｔｃｎｖを有して繰り返される第１期間Ｐにおいて単一の鋸波を呈する。

インバータ用キャリヤＫ２は、第１値Ｔｉｎｖ１に達すると、上述のようにカウントダウンする。そして時刻ｔ２０において値０に至る。ここで時刻ｔ２０はコンバータ用キャリヤＫ１がコンバータ用閾値Ｃｃｎｖを採る時点であり、上述のようにコンバータ用キャリヤＫ１の傾斜は１に設定されるので、ｔ２０＝ｔ１０＋Ｃｃｎｖとなる。これは例えばＴｉｎｖ１＝Ｃｃｎｖに設定し、インバータ用キャリヤＫ２の傾斜の絶対値を２に設定して実現される。

その後、インバータ用キャリヤＫ２は、再びカウントアップし、第２値Ｔｉｎｖ２に達すると、上述のようにカウントダウンする。そして時刻ｔ３０において値０に至る。ここでｔ３０＝ｔ２０＋Ｔｉｎｖ２となるように設定される。これはＴｉｎｖ２＝Ｔｃｎｖ−Ｔｉｎｖ１に設定し、インバータ用キャリヤＫ２の傾斜の絶対値を２に設定して実現される。

以上のようにして、本実施の形態ではインバータ用キャリヤＫ２は、コンバータ用キャリヤＫ１と同期しつつ第２期間長Ｔｉｎｖ１，Ｔｉｎｖ２を有して繰り返される一対の第２期間Ｑ１，Ｑ２の各々において、傾斜の絶対値が等しい（上述の例では２）単一の三角波を呈する。そして第２期間長Ｔｉｎｖ１，Ｔｉｎｖ２同士の和は第１期間長Ｔｃｎｖに等しい。換言すれば一対の第２期間Ｑ１，Ｑ２はこの順で第１期間Ｐを二分割する。

そして割り込み指令Ｒ２はインバータ用キャリヤＫ２において三角波の谷の位置において発生するので、第２期間Ｑ１，Ｑ２同士の境界時点（図４においては時刻ｔ１０，ｔ２０，ｔ３０で例示される）において発生することになる。

なお、以下では、同じ第１期間Ｐを二分割する第２期間Ｑ１，Ｑ２同士の境界時点（図４においては時刻ｔ２０で例示される）を特に一致時点と称し、互いに異なる第１期間Ｐに属する第２期間Ｑ１，Ｑ２同士の境界時点（図４においては時刻ｔ１０，ｔ３０で例示される）と区別する場合がある。

この一致時点を用いれば以下の表現ができる。第１値Ｔｉｎｖ１は、第１期間Ｐの開始時点からコンバータ用キャリヤＫ１がコンバータ用閾値Ｃｃｎｖを採る一致時点に至るまでの時間の長さを示す。第１データＤａｔａ１は、第１値Ｔｉｎｖ１を第２期間長として有する第２期間Ｑ１に対応し、第２期間Ｑ１において考慮されるインバータ用閾値Ｄｗｍ１を含む。第２値Ｔｉｎｖ２は、一致時点から第１期間Ｐの終了時点までの時間の長さを示す。第２データＤａｔａ２は、第２値Ｔｉｎｖ２を第２期間長として有する第２期間Ｑ２に対応し、第２期間Ｑ２において考慮されるインバータ用閾値Ｄｗｍ２を含む。サンプルタイミング信号Ｔａｄは、第２期間Ｑ１が第２期間Ｑ２よりも長ければ第１データＤａｔａ１に含まれ、第２期間Ｑ２が第２期間Ｑ１よりも長ければ第２データＤａｔａ２に含まれる。以下では、第２値Ｔｉｎｖ２が第１値Ｔｉｎｖ１よりも大きいとして、第２データＤａｔａ２は、サンプルタイミング信号Ｔａｄをも含む。

図４にはインバータ用キャリヤＫ２が第２期間長Ｔｉｎｖ１を有して三角波を呈する第２期間Ｑ１において、インバータ用キャリヤＫ２と比較されるインバータ用閾値Ｄｐｗｍ１（ここでは三相変調を想定して三種存在する場合が示される）も併記されている。同様に、インバータ用キャリヤＫ２が第２期間長Ｔｉｎｖ２を有して三角波を呈する第２期間Ｑ２において、インバータ用キャリヤＫ２と比較されるインバータ用閾値Ｄｐｗｍ２（ここでは三相変調を想定して三種存在する場合が示される）及び二種のサンプルタイミング信号Ｔａｄも併記されている。

Ｂ．動作説明．
(b-1)インバータ制御部１２の動作説明．
以下、図４に示されるようにインバータ用キャリヤＫ２の波形を決定するための第２期間長Ｔｉｎｖ、インバータ用キャリヤＫ２と比較するためのインバータ用閾値Ｄｐｗｍ及びサンプルタイミング信号Ｔａｄが、即ち第１データＤａｔａ１及び第２データＤａｔａ２が、どのようなタイミングで、インバータ制御部１２へ入力するかについて説明する。

まず、インバータ制御部１２の動作を簡単に説明するために、コンバータ２１を単に、直流電圧Ｖｄｃを一定にして供給する直流電圧源であると仮定する。図５はこの場合のインバータ制御部１２及び演算処理部１０の動作を示すタイミングチャートである。

図５は右方向に時間の経過を採用し、コンペアレジスタ１２３ａ，１２３ｂ，１２３ｃを纏めてコンペアレジスタCompRegとして、バッファレジスタ１２４ａ，１２４ｂ，１２４ｃを纏めてバッファレジスタBuffRegとして示し、インバータ用キャリヤＫ２及びこれと比較される第２期間長Ｔｉｎｖ、インバータ用閾値Ｄｐｗｍ、サンプルタイミング信号Ｔａｄ、インバータ２２のスイッチング状況を示す電圧ベクトル、直流電圧Ｖｄｃ、直流電流Ｉｄｃを示し、演算処理部１０に入力するデジタル値Ｄｄｃ及び割り込み指令Ｒ２をも示す。

ここで電圧ベクトルに基づくインバータ２２の動作それ自体は、例えば特許文献３等によって公知であるので詳細な説明を省略する。

また、ここではまず、コンバータ２１を単なる直流源としているので、その周期的な動作は考察されない。よってインバータ制御部１２に与えられる第２期間長Ｔｉｎｖ、インバータ用閾値Ｄｐｗｍ、サンプルタイミング信号ＴａｄはデータＤａｔａ０として纏められている。換言すればデータＤａｔａ０は、図１の第１データＤａｔａ１と考えることもできる。

インバータ用キャリヤＫ２の隣接する谷同士の間を一つの周期Ｑ０として把握して説明する。そして第ｋ周期（ｋは整数）における諸量は、その諸量を示す記号の後ろに記号［k］を付記する。

インバータ用キャリヤＫ２と、第（ｎ−１）周期Ｑ０[n-1]（ｎは整数）の一対のサンプルタイミング信号Ｔａｄ[n-1]との比較によって、サンプル／ホールド信号ＳＨは二回活性化する。これにより第（ｎ−１）周期Ｑ０[n-1]における直流電流Ｉｄｃの測定値が直流電流Ｉｄｃ１[n-1]，Ｉｄｃ２[n-1]として得られる。

ここでは直流電流Ｉｄｃ１[n-1]，Ｉｄｃ２[n-1]の測定は、それぞれ、インバータ２２が電圧ベクトルＶ６，Ｖ４で示されるスイッチング状況にあるときに行われる。

第ｎ周期Ｑ０[n]の開始時点において、割り込み指令Ｒ２［ｎ］が発生し、演算処理部１０は直流電流Ｉｄｃ１[n-1]，Ｉｄｃ２[n-1]及び直流電圧Ｖｄｃ[n-1]（これらはデジタル値Ｄｄｃ[n-1]として図示される）を用いた演算処理を開始する。かかる演算処理は演算処理部１０が行う他の処理（メインルーチン）に対する割り込み処理として行われる。

図において「演算処理」の左端に示された右上がりのハッチングはデジタル値Ｄｄｃの取得に費やされる時間を示す（以下の図でも同様）。

当該演算処理により、データＤａｔａ０[n+1]として、第２期間長Ｔｉｎｖ[n+1]、インバータ用閾値Ｄｐｗｍ[n+1]、サンプルタイミング信号Ｔａｄ[n+1]が求められる。このようにデジタル値ＤｄｃからデータＤａｔａ０を求める演算処理は、公知のモータ制御技術によって実現されるので、詳細な説明を省略する。

第ｎ周期Ｑ０[n]における演算処理において求められたデータＤａｔａ０[n+1]は、バッファレジスタBuffRegへ書き込まれ、更に次の割り込み指令Ｒ２[n+1]が発生するタイミングでコンペアレジスタCompRegへ転送される（図２の比較器１２２ｄの出力も参照）。

なお、図において「演算処理」の右端に示された左上がりのハッチングは、演算処理に付随したバッファレジスタBuffRegへの書き込みに費やされる時間を示す（以下の図でも同様）。

一つ周期を遡って考える。インバータ用キャリヤＫ２が第ｎ周期Ｑ０[n]において比較されるべき第２期間長Ｔｉｎｖ[n]、インバータ用閾値Ｄｐｗｍ[n]、サンプルタイミング信号Ｔａｄ[n]は、割り込み指令Ｒ２[n]が発生するタイミングにおいて既にコンペアレジスタCompRegへ転送されている。これにより、インバータ用キャリヤＫ２と、第ｎ周期Ｑ０[n]におけるデータＤａｔａ０[n]との比較が適切に実行される。

同様にして、第ｎ周期Ｑ０[n]における演算処理において求められたデータＤａｔａ０[n+1]は、第（ｎ＋１）周期Ｑ０[n+1]におけるインバータ用キャリヤＫ２の比較に間に合うように、コンペアレジスタCompRegへ転送される。

(b-2)比較例の動作説明．
次に、特許文献３、非特許文献３のように、コンバータ２１を制御する一周期を、コンバータ２１が転流する時点で二つの区間に分割し、それぞれの区間においてインバータ２２の制御を行う制御（以下、「二分割制御」と仮称する）を、図４で説明された技術との対比のために説明する。

図６は、インバータ用キャリヤＫ２がコンバータ用キャリヤＫ１と同じ周期の三角波を用いた場合でのコンバータ制御部１１、インバータ制御部１２、及び演算処理部１０の動作を示すタイミングチャートである。なお、ここでは、コンバータ制御部１１からの割り込み指令Ｒ１[k]と、インバータ制御部１２からの割り込み指令Ｒ２[k]とは同じタイミングで発生する。

インバータ用キャリヤＫ２とコンバータ用キャリヤＫ１とが同期スタートし、インバータ用閾値Ｄｐｗｍ[k]は、コンバータ用キャリヤＫ１がコンバータ用閾値Ｃｃｎｖを採るる時点を境に二組に分けられることにより、インバータ２２とコンバータ２１のＰＷＭ信号が同期する。

このようにして、ＣＰＬＤやＦＰＧＡ等の論理ＩＣを採用する代わりに、シングルチップマイコンで、二分割制御を行うことができる。

なるほど非特許文献３では、直接形電力変換装置のマイコン応用の可能性について触れられており、９相の電圧形キャリヤ比較と汎用ロジックで構成できる旨が記載される。この方式では、単一の三角波キャリヤでＰＷＭ変調を実現するために、相補ＰＷＭタイマを２組適用し、汎用タイマを三相分使用すれば、キャリヤを同期してスタートさせることにより、ＰＷＭ変調の同期化が実現できる。

しかしながら、多相交流電流Ｉｖが三相であるとき、インバータ用閾値Ｄｐｗｍ[k]は４〜６個必要である。インバータ用スイッチング信号Ｓｉｎｖは、インバータ２２が相補的に動作する一対のスイッチを相数分含む。よって、インバータ用スイッチング信号Ｓｉｎｖを得るためには、相数に応じて（例えば三相用に）設計された相補ＰＷＭ変調器が必要となる。

他方、マルチファンクションタイマパルスユニットにおいて相補ＰＷＭ変調器として機能できるユニットは、その一つ当たり、３個までの閾値とキャリヤ波形との比較を行う。よって二分割制御を行う場合には、インバータ２２の制御だけで二つのユニットを占有することになる。

一般に、民生用途に選択されるシングルチップマイコンが含むマルチファンクションタイマパルスユニットは、かかるユニットを二組具備するものが大半である。よってインバータ２２と負荷３との組み合わせが複数存在する場合、例えば空気調和機において負荷３として圧縮機用モータとファン用モータとを独立してＰＷＭ制御する場合に、同一のシングルチップマイコンで制御できない可能性がある。

そこで、本実施の形態において、二分割制御をインバータ２２について一つの相補ＰＷＭ変調器のみで行う動作を以下に説明する。具体的には図４において説明された制御を、より詳細に説明する。

(b-3)本実施の形態の第１の手法．
図７及び図８は本実施の形態の第１の手法の動作を示すタイミングチャートである。いずれにおいても図４で示されたコンバータ用キャリヤＫ１、インバータ用キャリヤＫ２が示されている。但し、上記の(b-1)と同様に、第ｋ周期における諸量はその諸量を示す記号の後ろに記号［k］を付記する。

但し煩雑を避けるため、割り込み指令Ｒ２については記号［k］の付記を省略する。本実施の形態において割り込み指令Ｒ２が発生するタイミングは、図２及び図４を参照して理解されるように、タイマ１２１がカウントアップするタイミングであり（谷割り込み）、図４を用いて説明された境界時点である。

なお境界時点のうち、図４における時刻ｔ２０に相当する一致時点、即ちコンバータ用キャリヤＫ１がコンバータ用閾値Ｃｃｎｖを採る境界時点について記号Ｊ[k]を付記した。

図７は第１データＤａｔａ１及び第２データＤａｔａ２を求める演算処理が第２期間Ｑ１の期間長（図４にいう第２期間長Ｔｉｎｖ１に相当する）よりも長い場合を例示し、図８は当該演算処理が第２期間Ｑ１の期間長よりも短い場合を例示する。但し、当該演算処理にかかる時間が第２期間Ｑ１よりも長いか短いかは予め明確ではない。

そこで、いずれの場合にも対応できるように、割り込み指令Ｒ１，Ｒ２に基づく割り込み処理に対して優先順位を与える。具体的には割り込み指令Ｒ１による割り込み処理を上位の割り込み処理（以下「上位割込処理」と称す）とし、割り込み指令Ｒ２による割り込み処理を下位の割り込み処理（以下「下位割込処理」と称す）とする。

図９は第１の手法における上位割込処理の動作を示すフローチャートであり、かかる動作は演算処理部１０で実行される。なお、下位割込処理は第１データＤａｔａ１のバッファレジスタBuffRegへの書き込みである。

下位割込処理が上位割込処理に劣後すること（下位割込処理よりも上位割込処理が優先的に処理される）は、ソフトウェアにおいて設定される優先順位に基づく。また下位割込処理それ自体は、シングルチップマイコンにおけるハードウェアで実行される。

コンバータ用キャリヤＫ１とインバータ用キャリヤＫ２とは同期し、割り込み指令Ｒ１[k]が発生するタイミングで並行して割り込み指令Ｒ２も発生し（図４の時刻ｔ１０に相当）、バッファレジスタBuffRegからコンペアレジスタCompRegへの転送も実行される。例えば図７及び図８において割り込み指令Ｒ１[n]，Ｒ１[n+1]が発生するタイミングで、バッファレジスタBuffRegからコンペアレジスタCompRegへと、それぞれ第１データＤａｔａ１[n]，Ｄａｔａ１[n+1]が転送される。

図９において、割り込み指令Ｒ１[ｋ]による割込処理（これは上位割込処理である）が開始すると、まずステップＳ１０１により、当該割り込み指令Ｒ１[ｋ]と並行して発生した割り込み指令Ｒ２を解除する。割り込み指令Ｒ１[ｋ]の発生時点が第ｋ周期の第１期間Ｐ[k]の始点であり、第（ｋ−１）周期の第１期間Ｐ[k-1]の終点でもある。

ここで割り込み指令Ｒ２の解除とは、その割り込み指令Ｒ２は無かったとして扱われることを指す。かかる解除が無ければ、バッファレジスタBuffRegへの書き込みが含まれる上位割込処理が終了した後、下位割込処理によってバッファレジスタBuffRegへの書き込みが再び行われるからである。この点については後にも触れる。

その後、ステップＳ１０２により、第２データＤａｔａ２[k]をバッファレジスタBuffRegへ書き込む。但しこの書き込みは、割り込み指令Ｒ１[ｋ]を受けて行われる処理であり、（割り込み指令Ｒ１[ｋ]の発生と同じタイミングで行われる）バッファレジスタBuffRegからコンペアレジスタCompRegへの第１データＤａｔａ１[k]の転送よりも後である。つまりバッファレジスタBuffRegには、その格納していた第１データＤａｔａ１[k]がコンペアレジスタCompRegへ転送されてから、第２データＤａｔａ２[k]が書き込まれることになる。

そしてステップＳ１０３において、ＡＤ変換部１３から得られたデジタル値Ｄｄｃを用い、直流電圧Ｖｄｃ、直流電流Ｉｄｃ１，Ｉｄｃ２に基づいた演算処理を行って、第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]を計算する。第１期間Ｐ[k+1]は第１期間Ｐ[k]の直後に存する。上記演算処理は第１期間毎に行われ、第１期間Ｐ[k]において求められた第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]は、第１期間Ｐ[k+1]における一対の第２期間Ｑ１[k+1]，Ｑ２[k+1]におけるインバータ２２の制御に採用される。

上述の比較例は、第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]のいずれにも基づいてインバータ２２にＰＷＭ制御を行うことに相当し、相補ＰＷＭ演算器が二つ必要であった。

そこで本実施の形態では、第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]をバッファレジスタBuffRegへ書き込むタイミングをずらすことにより、これらがバッファレジスタBuffRegからコンペアレジスタCompRegへ転送されるタイミングをずらし、以てインバータ制御部１２に必要な相補ＰＷＭ演算器を一つで済ませる。具体的にはステップＳ１０４，Ｓ１０５によって上記の演算処理の結果のうち第２データＤａｔａ２[k+1]を変数として保持しておく。

そしてステップＳ１０６において、第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]を求める演算処理中に、新たな割り込み指令Ｒ２があったかどうかを判断する。ここで「新たな」とは、ステップＳ１０１で解除した「割り込み指令Ｒ２の後に発生した」という意味である。

このような判断は、割り込み指令Ｒ２についてのいわゆる割り込みフラグを採用することで行うことが可能である。かかる割り込みフラグは割り込み指令Ｒ２の発生によってセットされ、下位割込処理の終了もしくは上位割込処理による操作でリセットされる。

具体的にはステップＳ１０１で割り込み指令Ｒ２を解除することは、当該割り込み指令Ｒ２の発生でセットされた割り込みフラグをリセットすることで実現できる。よってステップＳ１０６の判断結果は、割り込みフラグがセットされているかリセットされているかにより、それぞれ肯定的判断結果、否定的判断結果となる。

ステップＳ１０６の判断結果が否定的であった場合、即ち第１期間Ｐ[k]での演算処理中に、割り込み指令Ｒ１[ｋ]と並行して発生した割り込み指令Ｒ２の後で割り込み指令Ｒ２が無かった場合とは、第２期間Ｑ１[k]の期間長よりも当該演算処理が短かった場合である。よって図８がこの場合に相当する。

この場合、上位割込処理は終了し、演算処理部１０の処理はメインルーチンへ復帰する。

第１期間Ｐ[k]での演算処理が終了してからの最初の割り込み指令Ｒ２が発生すると、これによる下位割込処理として第１データＤａｔａ１[k+1]のバッファレジスタBuffRegへの書き込みが実行される。但し、図９は上位割込処理についてのフローチャートであるため、かかる下位割込処理は示されない。

この下位割込処理による第１データＤａｔａ１[k+1]のバッファレジスタBuffRegへの書き込みには所要時間が存在する。具体的にはメインルーチンから下位割込処理への分岐及びバッファレジスタBufffRegへの書き込みに必要な時間が存在する。よって当該書き込みは、割り込み指令Ｒ２の発生よりも遅れる。図８では下位割込処理を、ステップＳ１０２で実行される上位処理よりも図面下側に描画した。ここで割り込み指令Ｒ２の発生よりも遅れて第１データＤａｔａ１[k+1]のバッファレジスタBuffRegへの書き込みが行われることを右向きの矢印で示した。

従って、割り込み指令Ｒ２の発生と同じタイミングで行われる、第２データＤａｔａ２[k]のバッファレジスタBuffRegからコンペアレジスタCompRegへの転送よりも後に、第１データＤａｔａ１[k+1]のバッファレジスタBuffRegへの書き込みが行われる。これにより、第２期間Ｑ２[k]においてインバータ用キャリヤＫ２と比較されるべき第２データＤａｔａ２[k]がコンペアレジスタCompRegに格納された後に、第２期間Ｑ１[k+1]においてインバータ用キャリヤＫ２と比較されるべき第１データＤａｔａ１[k+1]がバッファレジスタBuffRegに格納される。

よって上位処理による演算処理が第２期間Ｑ２[k]の開始よりも早く終了しても、その演算結果たる第１データＤａｔａ１[k+1]が、第２期間Ｑ２[k]においてインバータ用キャリヤＫ２と比較されるという事態が回避できる。

ステップＳ１０６の判断結果が肯定的であった場合は、第２期間Ｑ１[k]の期間長よりも当該演算処理が長くかかった場合である。よって図７がこの場合に相当する。この場合、ステップＳ１０７によって割り込み指令Ｒ２を解除（割り込みフラグをリセット）し、ステップＳ１０８によって、第１データＤａｔａ１[k+1]がバッファレジスタBuffRegへ上位割込処理において書き込まれる。

ステップＳ１０７を実行する理由を述べる。ステップＳ１０７によって割り込み指令Ｒ２を解除しなければ、当該割り込み指令Ｒ２に基づいた第１データＤａｔａ１[k+1]のバッファレジスタBuffRegへの書き込みという下位割込処理が残る。これが実行されると、ステップＳ１０８で第１データＤａｔａ１[k+1]がバッファレジスタBuffRegへの書き込まれて上位割込処理が終了後、再度、下位割込処理によって第１データＤａｔａ１[k+1]がバッファレジスタBuffRegへと書き込まれ、処理が冗長になってしまう。よってステップＳ１０７が実行される。

次にステップＳ１０１を実行する理由を述べる。もしステップＳ１０１が実行されなければ上位割込処理の開始と共に発生する割り込み指令Ｒ２に起因して割り込みフラグがセットされる。これを放置するとステップＳ１０６の判断は常に肯定的となってしまう。このような事態においては、ステップＳ１０７，Ｓ１０８は、上位処理における演算処理中に新たな割り込み指令Ｒ２が無かった場合にも実行されてしまう。

例えば図８において第１データＤａｔａ１[n+1]は、「新たな」割り込み指令Ｒ２が発生するタイミングよりも前にバッファレジスタBuffRegへ書き込まれる。そうするとその後の一致時点Ｊ[n]で行われるバッファレジスタBuffRegからコンペアレジスタCompRegへの転送では、第２期間Ｑ２[n]において採用される第２データＤａｔａ２[n]が転送されるべきところ、第１データＤａｔａ１[n+1]が転送されてしまう。これでは第２期間Ｑ２[n]においてインバータ２２を適切に動作させることができない。上述の通り、演算処理にかかる時間が第２期間Ｑ１よりも長いか短いかは予め明確ではないので、ステップＳ１０１を実行することによって第２期間Ｑ２[n]におけるインバータ２２の適切な動作を確保する。

以上のようにして、第１の手法では第１データＤａｔａ１[k+1]は、
(a)第１期間Ｐ[k]での演算処理の開始よりも後であって当該演算処理が終了する前に境界時点があるとき（当該境界時点は一致時点Ｊ[k]であって、これよりも当該演算処理が遅く終了するとき：図７参照）には当該演算処理の終了時以降（ステップＳ１０８参照）に、
(b)境界時点が無いとき（つまり当該演算処理が一致時点Ｊ[k]よりも早く終了するとき：図８参照）には当該演算処理の終了後の最初の境界時点において発生した割り込み指令Ｒ２による下位割込処理によって、
それぞれバッファレジスタBuffRegへ格納される。

より具体的には、第１の手法では、第１データＤａｔａ１[k+1]は、
(a1)第１期間Ｐ[k]での演算処理の開始よりも後であって当該演算処理の終了前に一致時点Ｊ[k]があるときには、当該演算処理の終了時にバッファレジスタBuffRegへ格納される。

そして第１の手法を採用することにより、第１期間Ｐ[k]における演算処理によって得られたデータのうち、第１データＤａｔａ１[k+1]は第１期間Ｐ[k+1]の開始前にバッファレジスタBuffRegに格納され、第２データＤａｔａ２[k+1]は第１期間Ｐ[k+1]の開始を契機としてバッファレジスタBuffRegに格納される。

よって第１期間Ｐ[k]において、第１データＤａｔａ１と、第２データＤａｔａ２とが、交互にインバータ制御部１２へ与えられる。

上述のように、境界時点においてバッファレジスタBuffRegが格納する内容がコンペアレジスタCompRegに転送される。そしてコンペアレジスタCompRegに格納された内容、より具体的にはインバータ用閾値Ｄｐｗｍ１及び第２期間長Ｔｉｎｖ１（あるいはインバータ用閾値Ｄｐｗｍ２及び第２期間長Ｔｉｎｖ２並びにサンプルタイミング信号Ｔａｄ）とインバータ用キャリヤＫ２との比較が行われる。よってインバータ用キャリヤＫ２とコンペアレジスタCompRegに格納された内容とが適切に比較され、かつ一つの相補ＰＷＭ変調器によって二分割制御を実現することができる。

よって、一つの相補ＰＷＭタイマと汎用ＰＷＭタイマとを用いて同期ＰＷＭ変調を実現可能であり、ＣＰＬＤ、ＦＰＧＡ等の論理ＩＣを必要としない。

しかも演算処理で必要な処理時間に依存せず、一定の制御周期の制御系を容易に構成できる。

(b-4)本実施の形態の第２の手法．
図１０及び図１１は本実施の形態の第２の手法の動作を示すタイミングチャートであり、上記の(b-3)と同じ記号を採用する。

図１０は図７に対応し、第１データＤａｔａ１及び第２データＤａｔａ２を求める演算処理が第２期間Ｑ１の期間長よりも長い場合を例示し、図１１は図８に対応し、第１データＤａｔａ１及び第２データＤａｔａ２を求める演算処理が第２期間Ｑ１の期間長よりも短い場合を例示する。

図１２は第２の手法における上位割込処理の動作を示すフローチャートであり、かかる動作は演算処理部１０で実行される。なお、下位割込処理は、第１の手法と同様に、第１データＤａｔａ１のバッファレジスタBuffRegへの書き込みである。

第２の手法は、第１の手法におけるステップＳ１０６〜Ｓ１０８を削除したフローチャートで表される。即ち、ステップＳ１０１〜Ｓ１０５の終了後、上位割込処理は終了し、演算処理部１０の処理はメインルーチンへ復帰する。

演算開始後に新たな割り込み指令Ｒ２（ここでいう「新たな」とは、第１の手法における「新たな」と同様、ステップＳ１０１で解除した「割り込み指令Ｒ２の後に発生した」という意味である）が発生すると、これによる下位割込処理として、第１データＤａｔａ１がバッファレジスタBuffRegへ書き込まれる。かかる書き込みは、図１０、図１１のいずれにおいても、第１データＤａｔａ１[n+1]，Ｄａｔａ１[n+2]として示される。

上位割込処理は、その演算処理中に「新たな」割り込み指令Ｒ２が発生したか否かによらず、上位割込処理が優先して実行され、当該割り込み指令Ｒ２による下位割込処理は実行されない。よって図１１に示されるように、第１期間Ｐ[k]での演算処理が一致時点Ｊ[k]よりも早く終了しても、「新たな」割り込み指令Ｒ２が発生する一致時点Ｊ[k]のタイミングよりも後に、第１データＤａｔａ１[k+1]がバッファレジスタBuffRegに書き込まれる。従って第１の手法と同様に、第２期間Ｑ２[n]におけるインバータ２２の適切な動作が確保される。

なお、第１の手法とは異なり、第２の手法では上位割込処理ではバッファレジスタBuffRegへの書き込み（図９のステップＳ１０８）が行われない。よってステップＳ１０７のように、冗長な書き込みを回避するための処理も不要である。これに対してステップＳ１０１は、第１の手法で説明したのと同じ理由により、第２の手法においても実行される。

なお、第１の手法においてステップＳ１０８を採用することは、割り込み処理に必要な時間を短縮できる観点で望ましい。具体的には、ごく軽負荷のときのインバータ２２の損失を低減するためには二分割制御ではなく、コンバータ２１の一周期にてインバータ２２の制御を行う制御（ここでは「非分割制御」と仮称する）を採用することが望ましい。そして非分割制御と二分割制御とを併用する場合、非分割制御を行うときには下位割込処理が発生せず、割り込み処理に必要な時間を短縮することができる。

また図１０に示されるように、第１データＤａｔａ１[k+1]がバッファレジスタBuffRegへ書き込まれるタイミングは、図７で示された同様のタイミングよりも後ろへずれることになる。

以上のようにして、第２の手法でも第１データＤａｔａ１[k+1]は、上記(a),(b)に従ってバッファレジスタBuffRegへ格納される。

より具体的には、第２の手法において第１データＤａｔａ１[k+1]は、
(a2)当該演算処理の開始よりも後であって当該演算処理の終了前に一致時点Ｊ[k]たる境界時点があるときには、当該演算処理の終了後の最初の境界時点で発生した割り込み指令Ｒ２による下位割込処理によってバッファレジスタBuffRegへ格納される。

そして第２の手法を採用することにより、第１の手法と同様、第１データＤａｔａ１[k+1]は第１期間Ｐ[k+1]の開始前にバッファレジスタBuffRegに格納され、第２データＤａｔａ２[k+1]は第１期間Ｐ[k+1]の開始を契機としてバッファレジスタBuffRegに格納される。

よって第１期間Ｐ[k]において、第１データＤａｔａ１と、第２データＤａｔａ２とが、交互にインバータ制御部１２へ与えられる。よって第１の手法と同様、一つの相補ＰＷＭ変調器によって二分割制御を実現することができる。

なお、第１の手法及び第２の手法のいずれについても、一致時点Ｊ[k]において発生する割り込み指令Ｒ２によって行われる下位割込処理の所要時間は、第２期間Ｑ２[k+1]の期間長よりも短くなくてはならない。さもないと割り込み指令Ｒ１[k+1]が発生する時点で行われるバッファレジスタBuffRegからコンペアレジスタCompRegへの転送に間に合わないからである。

換言すれば、第２期間Ｑ２[k+1]の期間長は下位割込処理の所要時間未満にすることはできない。しかしながらこの所要時間は、インバータ２２のスイッチングにおけるデッドタイム（通常これは数マイクロ秒オーダーである）に比べると短い。そしてデッドタイム以下に第２期間Ｑ２[k+1]の期間長を短くすることもない。そのような期間長の第２期間Ｑ２[k+1]はインバータ２２が出力する多相交流電流Ｉｖに影響を与えないからである。

時間の長さについてこのような関係があるので、第２期間Ｑ２[k+1]の期間長を下位割込処理の所要時間以下にする実際的な意義はない。つまり第２期間Ｑ２[k+1]の期間長の最小値を当該所要時間以上に制限すればよい。

＜第２の実施の形態＞
図１３は本実施の形態におけるインバータ制御部１２の構成の一部を例示するブロック図である。当該構成は、第１の実施の形態におけるインバータ制御部１２の構成のうち、比較器１２２ｄに入力する値を異ならせ、また比較器１２２ｄの出力の活性化のみならず、比較器１２２ａの活性化をもバッファレジスタBuffregからコンペアレジスタCompRegへの転送の契機とする点で異なっている。またオアゲート１２９を追加してもいる。

即ち、比較器１２２ｄはタイマ１２１のカウント値を（第１の実施の形態のように固定された最小値ではなく）コンペアレジスタ１２３ａに格納されていた値と比較し、両者が一致した場合にタイマ１２１にカウントアップさせる。他方、第１の実施の形態と同様に、比較器１２２ａはタイマ１２１のカウント値をコンペアレジスタ１２３ａに格納されていた値と比較し、両者が一致した場合にタイマ１２１にカウントダウンさせる。

そしてオアゲート１２９は比較器１２２ａ，１２２ｄのいずれかが活性化したときに割り込み指令Ｒ２を発生させる。つまり本実施の形態では割り込み指令Ｒ２は山割り込みでもあり、谷割り込みでもある。

但し、オアゲート１２９は図面での説明の便宜上、示したものであり、実際の構成要素として設ける必要はない。

また、比較器１２２ａに比較器１２２ｄを統合し、その出力を割り込み指令Ｒ２及びバッファレジスタ１２４ａ，１２４ｂ，１２４ｃからコンペアレジスタ１２３ａ，１２３ｂ，１２３ｃへの転送指令とすることもできる。この場合のタイマ１２１は、統合された比較器１２２ａの出力が活性化するたびにそのカウントアップ／カウントダウンが交互に発生する機能を有する。

図１４は本実施の形態におけるコンバータ制御部１１の構成の一部を例示するブロック図である。当該構成は、第１の実施の形態におけるコンバータ制御部１１の構成に対してオアゲート１１９、比較器１１２ｄを追加し、タイマ１１１をアップダウンカウンタとして機能させる点でのみ異なる。

即ち、比較器１１２ｄはタイマ１１１のカウント値を固定された最小値（例えば０）と比較し、両者が一致した場合にタイマ１２１にカウントアップさせる。他方、第１の実施の形態と同様に、比較器１１２ａはタイマ１１１のカウント値をコンペアレジスタ１１３ａに格納されていた値（第１期間長Ｔｃｎｖ）と比較し、両者が一致した場合にタイマ１１１にカウントダウンさせる。

オアゲート１１９は比較器１１２ａ，１１２ｄのいずれかが活性化したときに割り込み指令Ｒ１を発生させる。つまり本実施の形態では割り込み指令Ｒ１は、割り込み指令Ｒ２に用いる表現と同様に表現して、山割り込みでもあり、谷割り込みでもあると言える。

なお、オアゲート１１９は図面での説明の便宜上、示したものであり、実際の構成要素として設ける必要はない。

なお、バッファレジスタ１１４ａ，１１４ｃからコンペアレジスタ１１３ａ，１１３ｃへの転送のタイミングは、第１の実施の形態と同様に、割り込み指令Ｒ１の発生と同時である。但し、第１の実施の形態とは異なり、比較器１１２ａの出力がそのまま割り込み指令Ｒ１として機能するのではない。ここでは割り込み指令Ｒ１がバッファレジスタ１１４ａ，１１４ｃからコンペアレジスタ１１３ａ，１１３ｃへの転送指令として採用される場合が例示されている。

このようなコンバータ制御部１１やインバータ制御部１２も、第１の実施の形態のそれらと同様に、マルチファンクションタイマパルスユニットと通称される公知の構成で実現できる。

上記の構成により、割り込み指令Ｒ１はコンバータ用キャリヤＫ１に基づく谷割り込み及び山割り込みとなり、割り込み指令Ｒ２はインバータ用キャリヤＫ２に基づく谷割り込み及び山割り込みとなる。

図１５は本実施の形態における動作を示すタイミングチャートである。図１５でも図７，８と同様にして第ｋ周期における諸量はその諸量を示す記号の後ろに記号［k］を付記する。

ここでは、簡単のために、第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]を求める第１期間Ｐ[k]での演算処理が、第２期間Ｑ１[k]よりも長く、当然ながら第１期間Ｐ[k]よりも短い場合を例にとって説明する。但し、第１期間Ｐ[k]での演算処理が、第２期間Ｑ１[k]よりも短いこともあり得ることを考慮すれば、第１の実施の形態で示された第１の手法及び第２の手法のいずれかが採用されることが望ましい。

本実施の形態でもタイマ１１１，１２１は同期して動作し、コンバータ用キャリヤＫ１とインバータ用キャリヤＫ２とは同期する。

タイマ１１１はアップダウンカウンタとして機能するので、コンバータ用キャリヤＫ１は見かけ上、鋸波ではなく、三角波を呈する。

図１５において、コンバータ用キャリヤＫ１についての谷割り込みとなる割り込み指令Ｒ１[n]により、第１期間Ｐ[n-1]において既に求められ、変数として保持されていた第２データＤａｔａ２[n]がバッファレジスタBuffRegに書き込まれる。但しこの書き込みよりも前に、割り込み指令Ｒ１[n]と同じタイミングで、第１データＤａｔａ１[n]がバッファレジスタBuffRegからコンペアレジスタCompRegへと転送される。これにより、第２期間Ｑ１[n]の当初から、第１データＤａｔａ１[n]の有する諸量（不図示）が第２期間Ｑ１[n]でのインバータ用キャリヤＫ２と比較される。

割り込み指令Ｒ１[n]と同じタイミングで、コンバータ用キャリヤＫ１は上昇を開始し、第１期間Ｐ[n]が開始する。

第１データＤａｔａ１[n]が有する第２期間長Ｔｉｎｖ１[n]（図示省略）は、インバータ用キャリヤＫ２の最小値を規定する。インバータ用キャリヤＫ２は第２期間Ｑ１[n]において下降しているので、第２期間長Ｔｉｎｖ１[n]によって第２期間Ｑ１[n]の終了時期が決定される。第２期間長Ｔｉｎｖ１[n]にはコンバータ用キャリヤＫ１が最小値（例えば０）からコンバータ用閾値Ｃｃｎｖに至るまでの時間に相応する値が設定され、一致時点Ｊ[n]においてインバータ用キャリヤＫ２は上昇する。

一致時点Ｊ[n]から第２期間Ｑ２[n]が開始する。一致時点Ｊ[n]において、第２データＤａｔａ２[n]がバッファレジスタBuffRegからコンペアレジスタCompRegへと転送されるので、第２期間Ｑ２[n]の当初から、第２データＤａｔａ２[n]の有する諸量（不図示）が第２期間Ｑ２[n]でのインバータ用キャリヤＫ２と比較される。

第２データＤａｔａ２[n]が有する第２期間長Ｔｉｎｖ２[n]（不図示）は、インバータ用キャリヤＫ２の最大値を規定する。インバータ用キャリヤＫ２は第２期間Ｑ２[n]において上昇しているので、第２期間長Ｔｉｎｖ２[n]によって第２期間Ｑ２[n]の終了時期が決定される。

第２期間長Ｔｉｎｖ２[n]にはコンバータ用キャリヤＫ１がコンバータ用閾値Ｃｃｎｖから最大値（これは第１期間長Ｔｃｎｖに相当する）に至るまでの時間に相応する値が設定され、インバータ用キャリヤＫ２の終了時期はコンバータ用キャリヤＫ１が当該最大値に到達する時点と一致する。この時点でコンバータ用キャリヤＫ１は下降を開始し、第１期間Ｐ[n]が終了し、第１期間Ｐ[n+1]が開始する。

以上のようにして、第１期間Ｐ[n]は第２期間Ｑ１[n]，Ｑ２[n]で二分割される。第１期間Ｐ[n+1]も第１期間Ｐ[n]と同様にして、第２期間Ｑ１[n+1]，Ｑ２[n+1]で二分割される。このように、本実施の形態においても二分割制御が可能となる。

第１の実施の形態とは異なり、コンバータ用キャリヤＫ１は第１期間Ｐ[n]において上昇し、第１期間Ｐ[n+1]において下降する。そして一つの第１期間Ｐ[k]を二分割する第２期間Ｑ１[k]，Ｑ２[k]のそれぞれにおいてインバータ用キャリヤＫ２は三角波ではなく、単一の鋸波と把握できる。つまりコンバータ用キャリヤＫ１は第１期間Ｐ［ｋ］毎に単調増加と単調減少とを交互に繰り返し、インバータ用キャリヤＫ２は第２期間Ｑ１［ｋ］，Ｑ２［k]毎に単調増加と単調減少とを交互に繰り返す。

そして第２期間Ｑ２［k]においてインバータ用キャリヤＫ２と比較されるべき第２データＤａｔａ２[k]は、その直前の第２期間Ｑ１［k]の冒頭においてバッファレジスタBuffRegへ格納され、第２期間Ｑ２［k]の冒頭においてコンペアレジスタCompRegへ転送される。よって第２期間Ｑ２［k]におけるインバータ用スイッチング信号Ｓｉｎｖを適切に得ることができる。

同様に、第２期間Ｑ１［k+1]においてインバータ用キャリヤＫ２と比較されるべき第１データＤａｔａ１[k+1]は、その直前の第２期間Ｑ２［k]の終了までにバッファレジスタBuffRegへ格納され、第２期間Ｑ１［k+1]の冒頭においてコンペアレジスタCompRegへ転送される。よって第２期間Ｑ１［k+1]におけるインバータ用スイッチング信号Ｓｉｎｖを適切に得ることができる。

このように本実施の形態でも、第１の実施の形態と同様に、境界時点においてバッファレジスタBuffRegが格納する内容がコンペアレジスタCompRegに転送される。そしてコンペアレジスタCompRegに格納された内容、より具体的にはインバータ用閾値Ｄｐｗｍ１及び第２期間長Ｔｉｎｖ１（あるいはインバータ用閾値Ｄｐｗｍ２及び第２期間長Ｔｉｎｖ２並びにサンプルタイミング信号Ｔａｄ）とインバータ用キャリヤＫ２との比較が行われる。よって一つの相補ＰＷＭ変調器によって二分割制御を実現することができる。

本実施の形態では第１の実施の形態と比較して、上位演算処理に必要な時間が短ければ、その処理回数を二倍にすることができる。よってインバータ用スイッチング信号Ｓｉｎｖを更新する回数を二倍とすることができ、多相交流電流Ｉｖの応答性が改善される。

＜第３の実施の形態＞
本実施の形態では、コンバータ制御部１１の構成は第１の実施の形態で採用された構成（図３）を採用し、インバータ制御部１２の構成は第２の実施の形態で採用された構成（図１３で例示）を採用する。

これにより、コンバータ用キャリヤＫ１は第１期間長Ｔｃｎｖを周期とする鋸波を呈し、インバータ用キャリヤＫ２は第２期間Ｑ１[k]，Ｑ２[k]毎に単調増加と単調減少とを交互に繰り返す。

図１６は本実施の形態における動作を示すタイミングチャートである。図１６でも図７，８と同様にして第ｋ周期における諸量はその諸量を示す記号の後ろに記号［k］を付記する。

本実施の形態でも第２の実施の形態と同様に、簡単のために、第１データＤａｔａ１[k+1]及び第２データＤａｔａ２[k+1]を求める第１期間Ｐ[k]での演算処理が、第２期間Ｑ１[k]よりも長く、当然ながら第１期間Ｐ[k]よりも短い場合を例にとって説明する。但し、第１期間Ｐ[k]での演算処理が、第２期間Ｑ１[k]よりも短いこともあり得ることを考慮すれば、第２の実施の形態と同様に、第１の実施の形態で示された第１の手法及び第２の手法のいずれかが採用されることが望ましい。

本実施の形態でもタイマ１１１，１２１は同期して動作し、コンバータ用キャリヤＫ１とインバータ用キャリヤＫ２とは同期する。

図１６においてコンバータ用キャリヤＫ１は、第１期間Ｐ[n-1]，Ｐ[n+1]では第２実施の形態で示された図１５と異なって、上昇している。他方、インバータ用キャリヤＫ２の波形は第２の実施の形態と同様であり、異なる第１期間に属して隣接する第２期間、例えば第２期間Ｑ２[n-1]，Ｑ１[n]は両者の間の境界時点を軸として時間軸上で線対称となる。第２期間Ｑ２[n]，Ｑ１[n+1]についても同様の対称性がある。

第２の実施の形態では、かかる対称性はコンバータ用キャリヤＫ１が見かけ上で対称三角波であることで維持されていた。そこで本実施の形態でもかかる対称性を得るためには、コンバータ用閾値Ｃｎｖに加えてコンバータ用閾値ＣｎｖＢを採用する。

具体的にはコンバータ用キャリヤＫ１の最大値を１（これは例えば第１期間長Ｔｃｎｖ＝１として実現される）とし、その最小値を０（これは例えばタイマ１１１が比較器１１２ａでリセットされた時のカウント値を０として実現される）とすると、ＣｃｎｖＢ＝１−Ｃｃｎｖとして求められる。かかる計算は例えば演算処理部１０によって行われる。そしてコンバータ用閾値ＣｃｎｖＢ，Ｃｃｎｖを交互にバッファレジスタ１１４ｃ（図３参照）に入力すればよい。

このようにして第２の実施の形態と同様に、境界時点においてバッファレジスタBuffRegが格納する内容がコンペアレジスタCompRegに転送される。そしてコンペアレジスタCompRegに格納された内容、より具体的にはインバータ用閾値Ｄｐｗｍ１及び第２期間長Ｔｉｎｖ１（あるいはインバータ用閾値Ｄｐｗｍ２及び第２期間長Ｔｉｎｖ２並びにサンプルタイミング信号Ｔａｄ）とインバータ用キャリヤＫ２との比較が行われる。よって一つの相補ＰＷＭ変調器によって二分割制御を実現することができる。

しかも、タイマ１１１はアップカウンタという一般的な機能で足りるので、本実施の形態を実施するのに採用される汎用ＰＷＭタイマの選択肢の幅が広がる。これは本実施の形態で採用されるシングルチップマイコンのリソースを有効に活用できる点で有利である。

＜第４の実施の形態＞
第４の実施の形態では、コンバータ２１が三相交流電圧を直流電圧Ｖｄｃへ変換する場合の動作を説明する。

図１７は本実施の形態において採用される電力変換器２の構成を例示するブロック図である。当該電力変換器２においてコンバータ２１には電流形コンバータが採用され、インバータ２２には電圧形インバータが採用される。かかる構成それ自体は、非特許文献３や特許文献３で公知である。

コンバータ２１とインバータ２２とは、直流電源線ＬＨ，ＬＬによって接続される。直流電圧Ｖｄｃの差で直流電源線ＬＨは直流電源線ＬＬよりも高電位となる。

直流電源線ＬＨ，ＬＬの間には、非特許文献４で例示されるような非線形キャパシタを適用したクランプ回路を設けても良い。非分割制御では当該クランプ回路においてキャパシタと直列に接続されるスイッチを導通させる。

コンバータ２１は入力端Ｐｒ，Ｐｓ，Ｐｔを有し、これらは三相交流電源８３に接続され、三相交流電圧Ｖｒ，Ｖｓ，Ｖｔを相毎に入力する。三相交流電源８３は図１の交流電源８の一例として把握できる。

コンバータ２１は、入力端Ｐｒ，Ｐｓ，Ｐｔから供給される線電流Ｉｒ，Ｉｓ，Ｉｔを第１区間と第２区間とに区分される周期で転流して、直流電源線ＬＨ，ＬＬ間に直流電流Ｉｄｃを入力する。

第１区間は、入力端Ｐｒ，Ｐｓ，Ｐｔのうち、最大相を呈する交流電圧と最小相を呈する交流電圧とが印加される一対に流れる電流が、直流電源線ＬＨ，ＬＬ間に直流電流Ｉｄｃとして供給される期間である。

第２区間は、入力端Ｐｒ，Ｐｓ，Ｐｔのうち、中間相を呈する交流電圧と最小相を呈する交流電圧とが印加される一対に流れる電流が、直流電源線ＬＨ，ＬＬ間に直流電流Ｉｄｃとして供給される期間である。

コンバータ２１はスイッチＱｘｐ，Ｑｘｎ（但し、ｘはｒ，ｓ，ｔを代表する。以下同様）を備えている。スイッチＱｘｐは入力端Ｐｘと直流電源線ＬＨとの間に設けられている。スイッチＱｘｎは入力端Ｐｘと直流電源線ＬＬとの間に設けられている。

スイッチＱｘｐ，Ｑｘｎはいずれも逆阻止能力を有しており、図１７ではこれらがＲＢ−ＩＧＢＴ（Reverse Blocking IGBT）として例示されている。

スイッチＱｘｐ，Ｑｘｎにはそれぞれスイッチング信号Ｓｘｐ，Ｓｘｎが入力される。スイッチング信号Ｓｘｐの活性／非活性に応じてスイッチＱｘｐがそれぞれ導通／非導通し、スイッチング信号Ｓｘｎの活性／非活性に応じてスイッチＱｘｎがそれぞれ導通／非導通する。よってスイッチング信号Ｓｘｐ，Ｓｘｎはコンバータ用スイッチング信号Ｓｃｎｖを構成する。

インバータ２２は接続点Ｐｕ，Ｐｖ，Ｐｗを有する。インバータ２２は、直流電圧Ｖｄｃに対してパルス幅変調に基づくスイッチングパターンでスイッチングを行って、接続点Ｐｕ，Ｐｖ，Ｐｗから（三相の）多相交流電流Ｉｖを出力する。

インバータ２２は、直流電圧Ｖｄｃが印加される直流電源線ＬＨ，ＬＬの間で相互に並列に接続される３つの電流経路を備える。

インバータ２２はスイッチＱｙｐ，Ｑｙｎ（但し、ｙはｕ，ｖ，ｗを代表する。以下同様）を備えている。当該電流経路は接続点Ｐｙと、上アーム側のスイッチＱｙｐと、下アーム側のスイッチＱｙｎとを有している。スイッチＱｙｐ，Ｑｙｎに対して、それぞれダイオードＤｙｐ，Ｄｙｎが逆並列に接続される。ここで「逆並列」とは、二つの素子が並列に接続されており、かつ二つの素子の導通方向が相互に反対である態様を示す。

スイッチＱｙｐ，Ｑｙｎにはそれぞれスイッチング信号Ｓｙｐ，Ｓｙｎが入力される。スイッチング信号Ｓｙｐの活性／非活性に応じてスイッチＱｙｐがそれぞれ導通／非導通し、スイッチング信号Ｓｙｎの活性／非活性に応じてスイッチＱｙｎがそれぞれ導通／非導通する。よってスイッチング信号Ｓｘｐ，Ｓｘｎはコンバータ用スイッチング信号Ｓｃｎｖを構成する。

スイッチング信号Ｓｘｐ，Ｓｘｎ，Ｓｙｐ，Ｓｙｎに基づいたコンバータ２１、インバータ２２の動作それ自体は、例えば特許文献３や非特許文献１〜３等で公知であるので、詳細な説明は省略する。但し、本実施の形態の説明の前提となる部分について簡単に説明する。

今、電圧Ｖｔが最小相であり、電圧Ｖｒ，Ｖｓが、それぞれ最大相と中間相となる場合を想定する。相電圧波形の対称性から、このような想定は、相順の読替、及びスイッチＱｘｐ，Ｑｘｎの相互の読替により、一般性を失わない。

そしてこのように想定される場合において、線間電圧（Ｖｒ−Ｖｔ），（Ｖｓ−Ｖｔ）はいずれも正であり、これらが選択的に直流電圧Ｖｄｃとして出力される。このような選択的な出力は、スイッチＱｒｐ，Ｑｔｎがオンし、スイッチＱｒｎ，Ｑｔｐがオフする第１状態と、スイッチＱｔｎ，Ｑｒｐがオンし、スイッチＱｔｐ，Ｑｓｎがオフする第２状態とが選択されることで実現される。第１状態が維持される期間が上述の第１区間であり、第２状態が維持される期間が上述の第２区間である。そして第１状態と第２状態の切り替えは、電圧Ｖｒ，Ｖｓ，Ｖｔにおける最大相、中間相、最小相の入れ替わりに伴った、コンバータ２１の転流として把握される。

図１８は特許文献３や非特許文献３から公知となっている技術を採用した場合の、電力変換器２の動作を示すグラフであり、本実施の形態と比較するために示す。コンバータ２１の転流のタイミングは、対称三角波Ｃ１と、通流比Ｄ６，Ｄ４（＝１−Ｄ６）とで決定することができる。対称三角波の周期をｔｓ、最大値を１、最小値を０とすると、第１区間は長さＤ６・ｔｓで、第２区間は長さＤ４・ｔｓで、それぞれ連続して存在する。

信号波Ｖｒ＊，Ｖｓ＊，Ｖｔ＊には電圧形の台形波を設定することにより、コンバータ２１の転流は二つの電圧ベクトルに基づいて行われる。よって対称三角波Ｃ１が一つの通流比の一方、例えば通流比Ｄ４と等しくなる時点で、コンバータ２１が転流する。このようなコンバータ２１の転流は、特許文献３に示されるように、電流形ゲート変換を行って得られるコンバータ２１のスイッチングパターンによって実現される。

通流比Ｄ４，Ｄ６をどのように選定することが望ましいかについては公知であるので、ここでは省略する。但し，上記「(b-2)比較例の動作説明」で説明した第１期間長Ｔｃｎｖ、コンバータ用キャリヤＫ１、コンバータ用閾値Ｃｃｎｖが、それぞれ周期ｔｓ、対称三角波Ｃ１、通流比Ｄ４に対応する（図６参照）。

図１８において対称三角波Ｃ２は最小値０と最大値１とを採る。対称三角波Ｃ２は電圧指令値Ｄ４（１−ｄ０−ｄ４），Ｄ４（１−ｄ０），Ｄ４＋Ｄ６・ｄ０，Ｄ４＋Ｄ６（ｄ０＋ｄ４）と比較される。値ｄ０，ｄ４，ｄ６はインバータ２２の動作についての信号波であり、対称三角波Ｃ１において電圧ベクトルＶ０，Ｖ４，Ｖ６がそれぞれ採用される期間の割合を示す。ここではｄ０＋ｄ４＋ｄ６＝１とし、いわゆる二相変調が採用される場合が例示される。

上記「(b-2)比較例の動作説明」で説明したインバータ用キャリヤＫ２、インバータ用閾値Ｄｐｗｍが、それぞれ対称三角波Ｃ２、電圧指令値に対応する（図６参照）。二相変調が採用されない場合には、対称三角波Ｃ２が比較される対象として、更に電圧指令値Ｄ４（１−ｄ０−ｄ４−ｄ６），Ｄ４＋Ｄ６（ｄ０＋ｄ４＋ｄ６）が採用される。

電圧指令値Ｄ４（１−ｄ０），Ｄ４＋Ｄ６・ｄ０は、通流比Ｄ４に対してそれぞれ値Ｄ４・ｄ０で小さく、値Ｄ６・ｄ０で大きい。また電圧指令値Ｄ４（１−ｄ０−ｄ４），Ｄ４＋Ｄ６（ｄ０＋ｄ４）は、通流比Ｄ４に対してそれぞれ値Ｄ４（ｄ０＋ｄ４）で小さく、値Ｄ６（ｄ０＋ｄ４）で大きい。

よってこれらの電圧指令値を用いることにより、インバータ２２は周期ｔｓを二分割する第１区間及び第２区間のいずれにおいても、比ｄ０：ｄ４：（１−ｄ０−ｄ４）を採る期間で採用される電圧ベクトルＶ０，Ｖ４，Ｖ６に基づいて動作する。そしてコンバータ２１が転流するタイミングを含む区間で電圧ベクトルＶ０が採用されることにより、直流電流Ｉｄｃが流れない状態でコンバータ２１が転流することになる。これはコンバータ２１の転流における損失を低減する観点で望ましい。

なお、インバータ２２側の動作によって直流電流Ｉｄｃ、線電流Ｉｒ，Ｉｓ，Ｉｔが流れない領域は、図１８においてハッチングを施して示した。

またスイッチング信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐについて、オン／オフはそれぞれグラフの高／低で示した。なお、スイッチング信号Ｓｕｎ，Ｓｖｎ，Ｓｗｎは、それぞれスイッチング信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐと（デッドタイムを除き）相補的にオン／オフするので省略している。

このように図１８は上述の二分割制御による動作を表している。なお図６に示された割り込み指令Ｒ２が発生するタイミングが図１８において記号ｉｎｔで示される信号の立ち下がりとして示されている。

図１９は本実施の形態において、第１の実施の形態で示された制御を適用した場合の電力変換器２の動作を示すグラフである。

コンバータ用キャリヤＫ１は、第１の実施の形態にいうコンバータ用閾値Ｃｃｎｖに相当する通流比Ｄ６と比較されて転流する。コンバータ用キャリヤＫ１は、第１期間長Ｔｃｎｖに相当する周期ｔｓで繰り返される鋸波を呈し、ここでは上昇時に傾斜する鋸波が例示されている。

第１区間及びその長さＤ６・ｔｓは、それぞれ第２期間Ｑ１及び第２期間長Ｔｉｎｖ１に相当する。第２区間及びその長さＤ４・ｔｓは、それぞれ第２期間Ｑ２及び第２期間長Ｔｉｎｖ２に相当する。

このようなコンバータ２１の転流は、信号波Ｖｒ＊，Ｖｓ＊，Ｖｔ＊が電圧形の台形波であるので、図１８に示された場合と同じ電圧ベクトルで行われ、コンバータ２１のスイッチングパターンも図１８に示された比較例と同じになる。よって本実施の形態において得られる線電流Ｉｒ，Ｉｓ，Ｉｔも図１８に示された比較例と同じものが得られる。

インバータ用キャリヤＫ２は第２期間Ｑ１に相当する第１区間において、第１の実施の形態にいうインバータ用閾値Ｄｐｗｍに相当する電圧指令値Ｄ６・ｄ０，Ｄ６（ｄ０＋ｄ４），Ｄ６と比較される。但し第２期間Ｑ１の長さは第２期間長Ｔｉｎｖ１で決定されるので、インバータ用キャリヤＫ２は第１区間においては電圧指令値Ｄ６を最大値とする。そしてここでは二相変調が採用されるのでインバータ用キャリヤＫ２の比較対象としての電圧指令値Ｄ６（ｄ０＋ｄ４＋ｄ６）＝Ｄ６を省略することができる。このような省略の有無は、インバータ用閾値Ｄｐｗｍが三種存在する場合もあるし、二種存在することもあることに相当する。

インバータ用キャリヤＫ２は第２期間Ｑ２に相当する第２区間において、第１の実施の形態にいうインバータ用閾値Ｄｐｗｍに相当する電圧指令値Ｄ４・ｄ０，Ｄ４（ｄ０＋ｄ４），Ｄ６と比較される。但し第２期間Ｑ２は第２期間長Ｔｉｎｖ２で決定されるので、インバータ用キャリヤＫ２は第２区間においては電圧指令値Ｄ４を最大値とする。よってインバータ用キャリヤＫ２の比較対象としての電圧指令値Ｄ４＝Ｄ４（ｄ０＋ｄ４＋ｄ６）を省略することができる。このような省略の有無もまた、インバータ用閾値Ｄｐｗｍが三種存在する場合もあるし、二種存在することもあることに相当する。

このようにして得られる、電圧ベクトルＶ０，Ｖ４，Ｖ６が採用される期間は、通流比Ｄ４，Ｄ６及び値ｄ０，ｄ４，ｄ６が同じならば、図１８に示された場合と同じように得られることは明白である。なお、図７に示された割り込み指令Ｒ２が発生するタイミングが図１９において記号ｉｎｔで示される信号の立ち下がりとして示されている。

以上のようにして、コンバータ２１が三相交流電圧Ｖｒ，Ｖｓ，Ｖｔを直流電圧Ｖｄｃへ変換し、インバータ２２が多相交流電流Ｉｖを出力する場合に、第１の実施の形態が適用可能なことがわかる。

このようにしてインバータ用スイッチング信号Ｓｉｎｖに必要な相補ＰＷＭ変調器は一つで足りる。また、これにより、特許文献３に示された場合とは異なり、第１区間のインバータ用スイッチング信号Ｓｉｎｖと、第２区間のインバータ用スイッチング信号Ｓｉｎｖとを合成する必要がない。

また、図１９に示されたグラフにおいて、コンバータ用キャリヤＫ１の傾斜が逆、即ち下降時に傾斜する場合であっても同様の結果が得られることは明白である。よってコンバータ用キャリヤＫ１が見かけ上、三角波となる第２の実施の形態も、本実施の形態に適用できることは明白である。

もちろん、第３の実施の形態も本実施の形態に適用することができる。但しその場合、第３の実施の形態で説明されたコンバータ用閾値Ｃｃｎｖ，ＣｃｎｖＢと同様に、コンバータ用キャリヤＫ１は通流比Ｄ６，Ｄ４と交互に比較されることになる。

＜第５の実施の形態＞
第５の実施の形態では、コンバータ２１が単相交流電圧を直流電圧Ｖｄｃへ変換する場合の動作を説明する。

図２０は本実施の形態において採用される電力変換器２の構成を例示するブロック図である。当該電力変換器２においてコンバータ２１は全波整流ダイオードブリッジからなる整流回路が採用され、インバータ２２は電圧形インバータが採用される。当該電力変換器２は更に電力バッファ回路４をも備える。かかる構成それ自体は特許文献４等で公知である。

コンバータ２１は単相交流電源８１と接続されている。単相交流電源８１は図１の交流電源８の一例として把握できる。

コンバータ２１と電力バッファ回路４とは、インバータ２２に対し、直流電源線ＬＨ，ＬＬによって相互に並列に接続される。直流電源線ＬＨには直流電源線ＬＬよりも高い電位が印加される。

コンバータ２１はブリッジ回路を構成するダイオードＤ３１〜Ｄ３４を備えている。コンバータ２１は単相交流電源８１から入力される単相交流電圧Ｖｉｎを単相全波整流して整流電圧Ｖｒｅｃ（＝｜Ｖｉｎ｜）に変換し、これを直流電源線ＬＨ，ＬＬの間に出力する。コンバータ２１は単相交流電源８１から電流ｉｒｅｃを入力する。

電力バッファ回路４は放電回路４ａ及び充電回路４ｂを有し、直流電源線ＬＨ，ＬＬとの間で電力を授受する。放電回路４ａはコンデンサＣ４を含み、充電回路４ｂは整流電圧Ｖｒｅｃを昇圧してコンデンサＣ４を充電する。

放電回路４ａはダイオードＤ４２と逆並列接続されたトランジスタ（ここでは絶縁ゲート型バイポーラトランジスタ：以下「ＩＧＢＴ」と略記）Ｓｃを更に含んでいる。トランジスタＳｃはコンデンサＣ４に対して直流電源線ＬＨ側で、直流電源線ＬＨ，ＬＬの間で直列に接続されている。トランジスタＳｃとダイオードＤ４２とは纏めて一つのスイッチＳｃとして把握することができる。スイッチＳｃの導通によってコンデンサＣ４が放電して直流電源線ＬＨ，ＬＬ間へと電力を授与する。スイッチＳｃは電力変換器制御装置１からの信号ＳＳｃによってその開閉が制御される。なお、非分割制御ではスイッチＳｃを導通させる。

充電回路４ｂは、例えばダイオードＤ４０と、リアクトルＬ４と、トランジスタ（ここではＩＧＢＴ）Ｓｌとを含んでいる。ダイオードＤ４０は、カソードと、アノードとを備え、当該カソードは第１スイッチとコンデンサＣ４との間に接続される。かかる構成はいわゆる昇圧チョッパとして知られている。トランジスタＳｌにはダイオードＤ４１が逆並列接続されており、両者を纏めて一つのスイッチＳｌとして把握することができる。

コンデンサＣ４は、充電回路４ｂにより充電され、コンデンサＣ４には整流電圧Ｖｒｅｃよりも高い両端電圧Ｖｃが発生する。つまり電力バッファ回路４は昇圧回路として機能し、それの直流電圧Ｖｄｃへの寄与の有無がスイッチＳｃによって決定される。スイッチＳｃの開閉によって、直流電源線ＬＨ，ＬＬに流れる直流電流Ｉｄｃとして電力バッファ回路４から流れるのか、全波整流ダイオードブリッジから流れるのかが切り換わる。

電力バッファ回路４の出力も直流電圧であるので、電力バッファ回路４をもコンバータ２１に含めて考えることができる。この場合、スイッチＳｃの開閉によって、コンバータ２１は直流電流Ｉｄｃについての転流を行う、と把握できる。

インバータ２２の構成及び動作は第４の実施の形態におけるそれらと同じであるので、ここでは説明を省略する。

図２１は図２０に示された回路の等価回路を示す回路図である。当該等価回路において電流ｉｒｅｃ１は、スイッチＳｒｅｃが導通するときにこれを経由する電流ｉｒｅｃ１として等価的に表されている。同様に、放電電流ｉｃは、スイッチＳｃが導通するときにこれを経由する電流ｉｃとして等価的に表されている。

また、インバータ２２において接続点Ｐｕ，Ｐｖ，Ｐｗが直流電源線ＬＨ，ＬＬのいずれか一方に共通して接続されるときにインバータ２２を介して負荷３に流れる電流も、スイッチＳｚが導通するときにこれを経由して流れる零相電流ｉｚとして等価的に表されている。また図２１では、充電回路４ｂを構成するリアクトルＬ４とダイオードＤ４０とスイッチＳｌとが表され、リアクトルＬ４を流れる電流ｉｌが付記されている。

このようにして得られた等価回路においては、スイッチＳｒｅｃ，Ｓｃ，Ｓｚが導通するそれぞれのデューティｄｒｅｃ，ｄｃ，ｄｚとを導入してｄｒｅｃ＋ｄｃ＋ｄｚ＝１が成立する。但し、０≦ｄｒｅｃ≦１，０≦ｄｃ≦１，０≦ｄｚ≦１である。

直流電流ＩｄｃはスイッチＳｒｅｃ，Ｓｃ，Ｓｚをそれぞれ導通する電流ｉｒｅｃ１，ｉｃ，ｉｚの総和である。また電流ｉｒｅｃ１，ｉｃ，ｉｚはそれぞれ直流電流Ｉｄｃにデューティｄｒｅｃ，ｄｃ，ｄｚを乗算したものであるので、これらはスイッチＳｒｅｃ，Ｓｃ，Ｓｚのスイッチング周期における平均値である。

デューティｄｒｅｃはコンバータ２１が電流をインバータ２２に流し得る期間を設定するデューティであるので、整流デューティｄｒｅｃと称する。またデューティｄｃは、コンデンサＣ４が放電するデューティであるので、放電デューティｄｃと称する。またデューティｄｚはインバータ２２においてその出力する電圧によらずに必ず零相電流ｉｚが流れるデューティであるので、零デューティｄｚと称する。

このような構成の電力変換器２の動作の一例については特許文献４で詳述されているので、ここでは省略する。当該一例の動作を示すグラフを、本実施の形態と比較するために図２２に示すに留める。

即ち、図２２は本実施の形態と比較するための、電力変換器２の動作を示すグラフである。スイッチＳｒｅｃ，Ｓｃ，Ｓｚのオン／オフはそれぞれのグラフの高／低で示される。対称三角波Ｃ１の周期ｔｓは、整流デューティｄｒｅｃ、放電デューティｄｃ、零デューティｄｚの比によって分割される。

零デューティｄｚはインバータ２２の動作に依存する。またコンバータ２１には全波整流ダイオードブリッジが採用されるので、整流デューティｄｒｅｃは放電デューティｄｃ、零デューティｄｚによって受動的に決定される。つまりコンバータ２１において制御できるのは放電デューティｄｃである。そこで対称三角波Ｃ１の比較対象として、放電デューティｄｃを１から引いた値を放電補デューティ（１−ｄｃ）と称し、これを採用する。

第４の実施の形態とは異なり、周期ｔｓは期間ｔｃ（＝ｄｃ・ｔｓ），ｔｒｅｃ（＝ｄｒｅｃ・ｔｓ）の他、更に二つの期間ｔｚ／２（＝ｄｚ・ｔｓ／２）によっても分割される。即ち、対称三角波Ｃ１が放電補デューティ（１−ｄｃ）以上となる期間が期間ｔｃであり、対称三角波Ｃ１が整流デューティｄｒｅｃ以下となる期間が期間ｔｒｅｃでであり、対称三角波Ｃ１が整流デューティｄｒｅｃ以上で放電補デューティ（１−ｄｃ）以下となる期間が二つの期間ｔｚ／２として存在する。

なお、放電デューティｄｃをどのように選定することが望ましいかについては公知であるので、ここでは省略する。但し，上記「(b-2)比較例の動作説明」で説明した第１期間長Ｔｃｎｖ、コンバータ用キャリヤＫ１、コンバータ用閾値Ｃｃｎｖが、それぞれ周期ｔｓ、対称三角波Ｃ１、放電補デューティ（１−ｄｃ）に対応する（図６参照）。

図２２において対称三角波Ｃ２は最小値０と最大値１とを採る。対称三角波Ｃ２は電圧指令値ｄｒｅｃ・Ｖｗ＊，ｄｒｅｃ・Ｖｖ＊，ｄｒｅｃ・Ｖｕ＊，ｄｒｅｃ＋ｄｚ，ｄｒｅｃ＋ｄｚ＋ｄｃ（１−Ｖｕ＊），ｄｒｅｃ＋ｄｚ＋ｄｃ（１−Ｖｖ＊），ｄｒｅｃ＋ｄｚ＋ｄｃ（１−Ｖｗ＊）と比較される。上記「(b-2)比較例の動作説明」で説明したインバータ用キャリヤＫ２、インバータ用閾値Ｄｐｗｍが、それぞれ対称三角波Ｃ２、電圧指令値に対応する（図６参照）。

図２２ではいわゆる二相変調が行われている場合が示されており、Ｖｗ＊＝０が採用される。このとき電圧指令値ｄｒｅｃ・Ｖｗ＊，ｄｒｅｃ＋ｄｚ＋ｄｃ（１−Ｖｗ＊）はそれぞれ０，１となり、それぞれ対称三角波Ｃ２の最小値及び最大値と一致する。よって二相変調を行うときには電圧指令値ｄｒｅｃ・Ｖｗ＊，ｄｒｅｃ＋ｄｚ＋ｄｃ（１−Ｖｗ＊）を省略することができる。

電圧指令値ｄｒｅｃ・Ｖｙ＊は整流デューティｄｒｅｃに対して値ｄｒｅｃ（１−Ｖｙ＊）で小さく、電圧指令値ｄｒｅｃ＋ｄｚ＋ｄｃ（１−Ｖｙ＊）は放電補デューティ（１−ｄｃ）（＝ｄｒｅｃ＋ｄｚ）に対して値ｄｃ（１−Ｖｙ＊）で大きい（上述の通り、記号ｙは記号ｕ，ｖ，ｗを代表する）。

スイッチング信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐについては第４の実施の形態と同様に図示され、スイッチング信号，Ｓｕｎ，Ｓｖｎ，Ｓｗｎについては省略されている。

よってこれらの電圧指令値を用い、インバータ２２は周期ｔｓのうち、期間ｔｃ，ｔｒｅｃのいずれにおいても、比（１−Ｖｕ＊）：（Ｖｕ＊−Ｖｖ＊）：（Ｖｖ＊−Ｖｗ＊）の期間で採用される電圧ベクトルＶ０，Ｖ４，Ｖ６に基づいて動作し、かつコンバータが転流するタイミングを含む区間（これは期間ｔｚ／２をも含む）で電圧ベクトルＶ０が採用されることにより、直流電流Ｉｄｃが流れない状態でコンバータが転流することになる。

よって一対の期間ｔｚ／２と期間ｔｒｅｃとを纏めて期間ｔｒｅｃ’として考えれば、図２２は上述の二分割制御を表している。なお記号ｉｎｔで示される信号の立ち下がりは、図６に示された割り込み指令Ｒ２に対応する谷割り込みを示す。

図２３は本実施の形態において、第１の実施の形態で示された制御を適用した場合の電力変換器２の動作を示すグラフである。

コンバータ用キャリヤＫ１は第１の実施の形態にいうコンバータ用閾値Ｃｃｎｖに相当する放電デューティｄｃと比較される。コンバータ用キャリヤＫ１は第１期間長Ｔｃｎｖに相当する周期ｔｓで繰り返される鋸波を呈し、ここでは上昇時に傾斜する鋸波が例示されている。

期間ｔｃ及びその長さｄｃ・ｔｓは、それぞれ第２期間Ｑ１及び第２期間長Ｔｉｎｖ１に相当する。期間ｔｒｅｃ’及びその長さ（１−ｄｃ）・ｔｓ（＝（ｔｚ／２＋ｔｒｅｃ＋ｔｚ／２）・ｔｓ）は、それぞれ第２期間Ｑ２及び第２期間長Ｔｉｎｖ２に相当する。

具体的には、コンバータ用キャリヤＫ１が放電デューティｄｃ以下となる期間が期間ｔｃであり、コンバータ用キャリヤＫ１が放電デューティｄｃ以上となる期間が期間ｔｒｅｃ’である。コンバータ用キャリヤＫ１が放電デューティｄｃ以下であるときにスイッチＳｃが導通するように、スイッチＳｃを開閉する。よって放電デューティｄｃはコンバータ用閾値Ｃｃｎｖに相当し、スイッチＳｃの開閉を制御する信号ＳＳｃがコンバータ用スイッチング信号Ｓｃｎｖに相当する。

なお、コンバータ用キャリヤＫ１が値（ｄｃ＋ｄｚ／２）以上かつ値（ｄｒｅｃ＋ｄｃ＋ｄｚ／２）以下となる期間ｔｒｅｃ、コンバータ用キャリヤＫ１が放電デューティｄｃ以上かつ値（ｄｃ＋ｄｚ／２）以下、あるいは値（ｄｒｅｃ＋ｄｃ＋ｄｚ／２）以上かつ値１（＝ｄｒｅｃ＋ｄｃ＋ｄｚ）となる二つの期間ｔｚ／２も併せて示した。

インバータ用キャリヤＫ２は第２期間Ｑ１に相当する期間ｔｃにおいて、第１の実施の形態にいうインバータ用閾値Ｄｐｗｍに相当する電圧指令値ｄｃ（１−Ｖｕ＊），ｄｃ（１−Ｖｖ＊），ｄｃ（１−Ｖｗ＊）と比較される。

第２期間Ｑ１は第２期間長Ｔｉｎｖ１で決定され、インバータ用キャリヤＫ２は期間ｔｃにおいては放電デューティｄｃを最大値とする。ここでは二相変調が採用されており、電圧指令値ｄｃ（１−Ｖｗ＊）は放電デューティｄｃと等しい。よってインバータ用キャリヤＫ２の比較対象としての電圧指令値ｄｃ（１−Ｖｗ＊）を省略することができる。ｋのような省略の有無は、インバータ用閾値Ｄｐｗｍが三種存在する場合もあるし、二種存在することもあることに相当する。

インバータ用キャリヤＫ２は第２期間Ｑ２に相当する期間ｔｒｅｃ’において、第１の実施の形態にいうインバータ用閾値Ｄｐｗｍに相当する電圧指令値ｄｚ＋ｄｒｅｃ（１−Ｖｕ＊），ｄｚ＋ｄｒｅｃ（１−Ｖｖ＊），ｄｚ＋ｄｒｅｃ（１−Ｖｗ＊）と比較される。

第２期間Ｑ２は第２期間長Ｔｉｎｖ２で決定され、インバータ用キャリヤＫ２は期間ｔｒｅｃ’においては放電補デューティ（１−ｄｃ）（＝ｄｚ＋ｄｒｅｃ）を最大値とする。ここでは二相変調が採用されており、電圧指令値ｄｚ＋ｄｒｅｃ（１−Ｖｗ＊）は放電補デューティ（１−ｄｃ）と等しい。よってインバータ用キャリヤＫ２の比較対象としての電圧指令値ｄｚ＋ｄｒｅｃ（１−Ｖｗ＊）を省略することができる。このような省略の有無もまた、インバータ用閾値Ｄｐｗｍが三種存在する場合もあるし、二種存在することもあることに相当する。

このようにして得られる、電圧ベクトルＶ０，Ｖ４，Ｖ６が採用される期間は、図２２に示された場合と同じように得られることは明白である。なお、図７に示された割り込み指令Ｒ２が発生するタイミングが図２３において記号ｉｎｔで示される信号の立ち下がりとして示されている。

このようにしてコンバータ２１及び電力バッファ回路４が単相交流電圧Ｖｉｎを直流電圧Ｖｄｃへ変換し、インバータ２２が多相交流電流Ｉｖを出力する場合に、第１の実施の形態が適用可能なことがわかる。

また、図２３に示されたグラフにおいて、コンバータ用キャリヤＫ１の傾斜が逆、即ち下降時に傾斜する場合であっても同様の結果が得られることは明白である。よってコンバータ用キャリヤＫ１が見かけ上、三角波となる第２の実施の形態も、本実施の形態に適用できることは明白である。

もちろん、第３の実施の形態も本実施の形態に適用することができる。但しその場合、第３の実施の形態で説明されたコンバータ用閾値Ｃｃｎｖ，ＣｃｎｖＢと同様に、コンバータ用キャリヤＫ１は放電デューティｄｃ、放電補デューティ（１−ｄｃ）と交互に比較されることになる。

＜実施例＞
第５実施の形態について、ルネサス社製シングルチップマイクロコンピュータＲＸ６２Ｔを用いた場合を説明する。シングルチップマイクロコンピュータＲＸ６２Ｔは表１に示すように、８Ｃｈのマルチファンクションタイマパルスユニット（以下「ＭＴＵ」）のうち、ＭＴＵ３、４とＭＴＵ６、７を用いて２組の相補ＰＷＭ変調器が構成できる（詳細には例えば非特許文献４，５等を参照）。

ここでは、ＭＴＵ３、４によるインバータ２２側の相補ＰＷＭ変調器に対し、ＭＴＵ０を用いてスイッチＳｃの鋸波変調を併用し、タイマのシンクロスタート機能にて同期化を図っている。

より具体的には、ＭＴＵ０においてＰＷＭ１モードが採用され、コンペアレジスタＴＧＲＡ，ＴＧＲＢに格納される値ＳＳｃ＊，ｃａｒｒ＊は、それぞれバッファレジスタＴＧＲＣ，ＴＧＲＤに書き込まれた値ＳＳｃ０＊，ｃａｒｒ０＊から転送された値であり、それぞれコンバータ用閾値Ｃｃｎｖ及び第１期間長Ｔｃｎｖに対応する。

ＭＴＵ０は、入出力端子ＭＴＩＯＣ０Ａからコンバータ用スイッチング信号Ｓｃｎｖに相当する信号ＳＳｃを出力し、第５実施の形態におけるスイッチＳｃの開閉を制御する。具体的には信号ＳＳｃが“Ｈ”のときにスイッチＳｃが導通し、信号ＳＳｃが“Ｌ”のときにスイッチＳｃが非導通となる。

ＭＴＵ３，ＭＴＵ４においては相補ＰＷＭモードが採用される。ＭＴＵ３のコンペアレジスタＴＧＲＢ，ＭＴＵ４のコンペアレジスタＴＧＲＡ，ＴＧＲＢに格納される値Ｕ＊，Ｖ＊，Ｗ＊は、それぞれＭＴＵ３のバッファレジスタＴＧＲＥ，ＭＴＵ４のバッファレジスタＴＧＲＣ，ＴＧＲＤに書き込まれた値Ｕ０＊，Ｖ０＊，Ｗ０＊から転送された値であり、それぞれインバータ用閾値Ｄｐｗｍに対応する。ＭＴＵ３のコンペアレジスタＴＧＲＡに格納される値（ｃａｒｒ＋ｔｄ）は、ＭＴＵ３のバッファレジスタＴＧＲＣに格納される値（ｃａｒｒ＋ｔｄ０）から転送された値であり、第２期間長Ｔｉｎｖに対応する。

ＭＴＵ３の入出力端子ＭＴＩＯＣ３Ｂ，ＭＴＩＯＣ３Ｄ，ＭＴＵ４の入出力端子ＭＴＩＯＣ４Ａ，ＭＴＩＯＣ４Ｂ，ＭＴＩＯＣ４Ｃ，ＭＴＩＯＣ４Ｄから、それぞれスイッチング信号Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎに相当する信号Ｕ，Ｘ，Ｖ，Ｗ，Ｙ，Ｚを出力する。ＭＴＵ３の入出力端子ＭＴＩＯＣ３Ａからは、第２期間Ｑ１，Ｑ２に対応する周期に同期したトグル出力ｃａｒｒが出力される。

なお、上述のＭＴＵ０，ＭＴＵ３，ＭＴＵ４のコンペアレジスタ、バッファレジスタはいずれもタイマジェネラルレジスタ（表１において記号「ＴＧＲ」として記載）によって実現される。

図２４は、電力バッファ回路４が直流電圧Ｖｄｃへの寄与する期間（期間ｔｃ）が、寄与しない期間（期間ｔｒｅｃ’）の１／３である場合の、トグル出力ｃａｒｒ、信号ＳＳｃ，Ｕ，Ｘ，Ｖ，Ｗ，Ｙ，Ｚの振る舞いを示すグラフである。これらの信号はいずれも“Ｈ”アクティブである。

値ＳＳｃ０＊を値ｃａｒｒ０の１／３としてＭＴＵ０のバッファレジスタにこれらが与えられる。ＭＴＵ３，ＭＴＵ４において、インバータ用キャリヤＫ２の谷に相当するトグル出力ｃａｒｒの立上りで、インバータ用キャリヤＫ２の周期が更新される。これにより、コンバータ２１とインバータ２２との間での同期ＰＷＭ制御を実現している。

そして、信号Ｕ，Ｖ，Ｗが“Ｈ”、信号Ｘ，Ｙ，Ｚが“Ｌ”となる期間（電圧ベクトルＶ０に相当）において、トグル出力ｃａｒｒが立ち上がり、スイッチＳｃが切りかわる。よって直流電流Ｉｄｃが流れない時点でスイッチＳｃの開閉が行われるので、当該開閉における損失が低減される。

なお、図２４では期間ｔｚ／２の扱いについて明記はしていない。但し零デューティｄｚの考慮については、例えばＭＴＵ３のバッファレジスタＴＧＲＣに格納される値（ｃａｒｒ＋ｔｄ０）のうち、値ｔｄ０に相当する部分をｄｚ・ｔｓとすることで考慮できる。

また、図２４では信号Ｕ，Ｘ，Ｖ，Ｗ，Ｙ，Ｚにより、インバータ２２は三相変調で動作する場合が例示されている。但し、二相変調を採用する方が、インバータ２２のスイッチング損失が低減される観点で望ましい。

上記の実施の形態はそれぞれの機能を阻害しない範囲において、互いに組み合わせて変形することができる。かかる変形も本発明に含まれる。

また、上記の実施の形態、及び変形において、電力変換器制御装置１それ自体を発明と把握することができることはもとより、コンバータ制御部１１、インバータ制御部１２を備える電力変換器制御装置１を制御する制御方法として本発明を把握することもできる。

１ 電力変換器制御装置
１０ 演算処理部
１１ コンバータ制御部
１２ インバータ制御部
２１ コンバータ
２２ インバータ
１２１ タイマ
１２３ａ，１２３ｃ コンペアレジスタ
１２４ａ，１２４ｃ バッファレジスタ
１２８ スイッチング信号生成部

Claims (10)

1. 交直変換を行うコンバータ(21)と、前記コンバータから直流電圧(Vdc)を入力して多相交流電流(Iv)を供給するインバータ(22)とを備える電力変換器(2)を制御する電力変換器制御装置(1)であって、
   第１期間長(Tcnv)を有して繰り返される第１期間（P）の各々において、コンバータ用キャリヤ(K1)とコンバータ用閾値（Ccnv)との比較を行った結果に基づいて前記コンバータのスイッチングを決定するコンバータ用スイッチング信号(Scnv)が出力されるコンバータ制御部(11)と、
   前記コンバータ用キャリヤと同期し第２期間長(Tinv)を有して繰り返される第２期間（Q1,Q2）の各々において、インバータ用キャリヤ(K2)とインバータ用閾値(Dpwm)との比較を行った結果に基づいて前記インバータのスイッチングを決定するインバータ用スイッチング信号(Sinv)が出力されるインバータ制御部(12)とを備え、
   前記第１期間において、前記第１期間の開始時点から前記コンバータ用キャリヤが前記コンバータ用閾値を採る時点たる一致時点（J）に至るまでの時間の長さを示す第１値(Tinv1)及び前記第１値を前記第２期間長として有する前記第２期間（Q1）に対応する前記インバータ用閾値(Dpwm1)を含む第１データ(data1)と、前記一致時点から前記第１期間の終了時点までの時間の長さを示す第２値(Tinv2)及び前記第２値を前記第２期間長として有する前記第２期間（Q2）に対応する前記インバータ用閾値(Dpwm2)とを含む第２データ(data2)とが、交互に前記インバータ制御部へ与えられる、電力変換器制御装置。
2. 一対の前記第２期間についての前記第１データ(data1)及び前記第２データ(data2)を得る演算処理を前記第１期間毎に行う演算処理部(10)
   を更に備え、
   前記インバータ制御部(12)は、
   前記インバータ用閾値(Dpwm)及び前記第２期間長（Tinv)を格納するバッファレジスタ(124a,124c)と、
   前記第２期間同士の境界となる時点である境界時点において前記バッファレジスタが格納する内容が転送されるコンペアレジスタ(123a,123c)と、
   前記コンペアレジスタに格納された前記第２期間長と比較されて前記インバータ用キャリヤ(K2)となるカウント値を生成するタイマ(121)と、
   前記コンペアレジスタに格納された前記インバータ用閾値と前記インバータ用キャリヤとの前記比較の結果に基づいて前記インバータ用スイッチング信号(Sinv)を生成するスイッチング信号生成部(128)と
   を有し、
   一の前記第１期間（P[k]）における前記演算処理によって得られた前記第１データ（Data1[k+1]）は他の前記第１期間（P[k+1]）の開始前に前記バッファレジスタに格納され、前記一の前記第１期間における前記演算処理によって得られた前記第２データ（Data2[k+1]）は前記他の前記第１期間の開始を契機として前記バッファレジスタに格納され、前記他の前記第１期間は前記一の前記第１期間の直後に存する、請求項１記載の電力変換器制御装置。
3. 前記第１データ(Data1)は、
   (a)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点があるときには前記演算処理の終了時以降に、
   (b)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点が無いときには前記演算処理の終了後の最初の前記境界時点で発生した割り込み指令による処理によって、
   それぞれ前記バッファレジスタへ格納される、請求項２記載の電力変換器制御装置。
4. 前記第１データ(Data1)は、
   (a1)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点があるときには前記演算処理の終了時に前記バッファレジスタへ格納される、請求項３記載の電力変換器制御装置。
5. 前記第１データ(Data1)は、
   (a2)前記演算処理の開始よりも後であって前記演算処理の終了前に前記境界時点があるときには前記演算処理の終了後の最初の前記境界時点で発生した割り込み指令による割込処理によって前記バッファレジスタへ格納される、請求項３記載の電力変換器制御装置。
6. 前記インバータ用キャリヤ(K2)は前記第２期間の各々において単一の三角波を呈する、請求項１から５のいずれか一つに記載の電力変換器制御装置。
7. 前記コンバータ用キャリヤ(K1)は前記第１期間毎に単調増加と単調減少とを交互に繰り返し、
   前記インバータ用キャリヤ(K2)は前記第２期間毎に単調増加と単調減少とを交互に繰り返す、請求項１から５のいずれか一つに記載の電力変換器制御装置。
8. 前記コンバータ用キャリヤ(K1)は前記第１期間長(Tcnv)を周期とする鋸波を呈し、
   前記インバータ用キャリヤ(K2)は前記第２期間毎に単調増加と単調減少とを交互に繰り返す、請求項１から５のいずれか一つに記載の電力変換器制御装置。
9. 前記コンバータ(21)は電流形コンバータであって、前記コンバータ用スイッチング信号(Scnv)によって前記一致時点において転流する、請求項１から８のいずれか一つに記載の電力変換器制御装置。
10. 前記コンバータ(21)は整流回路と昇圧回路とを含み、前記コンバータ用スイッチング信号(Scnv)によって前記昇圧回路の前記直流電圧(Vdc)への寄与の有無が決定される、請求項１から８のいずれか一つに記載の電力変換器制御装置。

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