ES2783850T3 - Dispositivo de control de convertidor de energía eléctrica - Google Patents

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Abstract

Un dispositivo (1) de control de un convertidor de energía eléctrica para controlar un convertidor (2) de energía eléctrica que incluye un convertidor (21) que realiza la conversión de CA-CC y un inversor (22) que recibe una tensión de CC (V CC) de dicho convertidor y suministra una fase de corriente alterna polifásica (Iv), comprendiendo dicho dispositivo (1) de control del convertidor de energía eléctrica: una unidad (11) de control de convertidor configurada para emitir una señal (Scnv) de conmutación del convertidor para determinar la conmutación de dicho convertidor en función del resultado de realizar una comparación entre una portadora (K1) del convertidor y un valor umbral (Ccnv) del convertidor en cada uno de los primeros periodos (P) repetidos mientras tengan una duración (Tcnv) de primer periodo, presentando la portadora del convertidor una onda repetida en un ciclo correspondiente a la duración (Tcnv) del primer periodo, o en un ciclo que tiene una duración dos veces mayor que la duración (Tcnv) del primer periodo; y una unidad (12) de control de inversor configurada para emitir una señal (Sinv) de conmutación del inversor para determinar la conmutación de dicho inversor en función del resultado de realizar una comparación entre una portadora (K2) del inversor y un valor umbral (Dpwm; Dpwm1, Dpwm2) del inversor en cada uno de un par de segundos periodos (Q1, Q2) sincronizados con dicha portadora (K1) del convertidor y repetidos mientras dicho par de dichos segundos periodos tiene una duración (Tinv; Tinv1, Tinv2) de segundo periodo, caracterizado por que en dicho primer periodo (P), se obtienen y se suministran alternativamente a dicha unidad (12) de control del inversor datos primeros (Datos1) y datos segundos (Datos2), incluyendo dichos primeros datos (Datos1): un primer valor (Tinv1) que indica un periodo de tiempo desde un instante inicial de dicho primer periodo (t10) hasta un instante (J) de coincidencia como un instante (t20) en el que dicha portadora (K1) del convertidor toma dicho valor umbral (Ccnv) del convertidor; y dicho valor umbral (Dpwm1) del inversor correspondiente a un primer periodo (Q1) de dicho par de dichos segundos periodos (Q1, Q2) que tiene dicho primer valor (Tinv1) como dicha duración (Tinv) del segundo periodo, e incluyendo dichos segundos datos (Datos2): un segundo valor (Tinv2) que indica un periodo de tiempo desde dicho instante (J, t20) de coincidencia hasta un instante final (t30) de dicho primer periodo (P); y dicho valor (Dpwm2) umbral del inversor corresponde a un segundo periodo (Q2) de dicho par de dichos segundos periodos (Q1, Q2) que tiene dicho segundo valor (Tinv2) como dicha duración (Tinv) del segundo periodo.

Description

DESCRIPCIÓN
Dispositivo de control de convertidor de energía eléctrica
Campo técnico
La presente invención se refiere a una tecnología para controlar un convertidor de energía eléctrica y, en particular, a un convertidor de energía eléctrica de tipo directo (en lo sucesivo, denominado “convertidor directo de energía eléctrica”).
Antecedentes
Como configuración típica de circuito principal de un convertidor de energía eléctrica de CA que realiza una conversión de CA/CA (en lo sucesivo, dicho convertidor de energía eléctrica de CA se denomina simplemente “convertidor de energía eléctrica”), generalmente se usa un convertidor indirecto de energía eléctrica, que convierte una CA comercial en una CC a través de un circuito rectificador y un circuito estabilizador y obtiene una salida de CA mediante un inversor de la fuente de tensión.
Por otro lado, como modo de obtener directamente una salida de CA a partir de una tensión de CA, se conoce un modo que usa un convertidor directo de energía eléctrica tipificado por un convertidor matricial. Esto elimina la necesidad de usar condensadores y reactores grandes que aplanen los pulsos de tensión debidos a la frecuencia comercial y, en consecuencia, cabe esperar una reducción de tamaño del convertidor, y en años recientes, este convertidor directo de energía eléctrica viene acaparando atención como convertidor de energía eléctrica de última generación.
Para el convertidor directo de energía eléctrica, también se ha propuesto una configuración con un enlace de CC, y en el documento de patente 1 y documentos no de patente 1 y 2 se describen una configuración sin un circuito estabilizador en un enlace de CC en un lado de entrada de un inversor y un principio de un modo de modulación en la configuración. Aquí, con respecto al modo de modulación, se describe en detalle un método para generar una onda de señal; sin embargo, con respecto a la sincronización entre el circuito rectificador y el inversor, la Figura 10 solo se muestra en el documento no de patente 1, y la Figura 12 solo se muestra en el documento de patente 2.
Además, el documento no de patente 1 describe que un convertidor directo de energía eléctrica con un enlace de CC se controla mediante un DSP (procesador de señales digitales) y un CPLD (dispositivo lógico programable complejo). Sin embargo, no se divulgan los detalles de la lógica adoptada en el DSP y el CPLD.
Por otro lado, como modo de modulación similar a los del documento de patente 1 y los documentos no de patente 1 y 2, en el documento de patente 2 se muestra un modo de onda triangular simétrica modificado. La Figura 3 del documento de patente 2 muestra una configuración específica de un modulador. Se emite una instrucción de subida/bajada de una portadora del lado del inversor en función de una señal de subida/bajada de una portadora en un lado del rectificador y de un impulso de salida obtenido por una PWM (modulación por anchura de impulsos) en el lado del rectificador. Sin embargo, en el documento de patente 2, como se desprende de la Figura 4 del mismo, se muestra simplemente como resultado lo mismo que en el documento no de patente 1.
Obsérvese que, en la Figura 8 del documento de patente 3, se muestra un modo de modulación por el inversor y el convertidor utilizando la misma portadora.
El documento no de patente 3 muestra que una modulación se realiza mediante un microordenador y una FPGA (matriz de puerta programable in situ).
Obsérvese que, además de los anteriores, se enumeran el documento de patente 4 y los documentos no de patente 4 y 5, que están relacionados con la presente solicitud.
Además, el documento de patente 5 describe un aparato convertidor-inversor que incluye el circuito convertidor, que convierte una corriente alterna en una corriente continua, en el que el lado de entrada del circuito convertidor está conectado a una fuente de alimentación de CA trifásica a través de un reactor, y el condensador de aplanamiento está conectado entre los terminales de CC en la salida del circuito convertidor, y entre los terminales de CC hay conectado un circuito inversor para convertir la corriente de CC en una corriente de CA trifásica; una unidad de control controla el convertidor y los circuitos del inversor; los circuitos del convertidor y del inversor son controlados mediante PWM en frecuencias sincronizadas entre sí entre los circuitos del convertidor y del inversor; la frecuencia de PWM de uno de los circuitos del convertidor y del inversor se establece dos veces más alta que la frecuencia de PWM del otro circuito, y se emplea el esquema de modulación bifásica como esquema de modulación PWM para el circuito cuya frecuencia de PWM se establece en el valor doble.
Documentos de la técnica anterior
Documentos de patente
Documento de patente 1: Patente estadounidense n° 6995992
Documento de patente 2: Solicitud de patente japonesa en trámite n° 2004-266972
Documento de patente 3: Patente japonesa n° 4135026
Documento de patente 4: Solicitud de patente japonesa en trámite n° 2011-193678
Documento de patente 5: EP 1978628 A2
Documentos no de patente
Documento no de patente 1: Wei, L., Lipo, T.A., Chan, H, “Matrix Converter Topologies With Reduced Number of Switches”, PESC 2002, 23-27 de junio de 2002, vol. 1, pp. 57-63.
Documento no de patente 2: L.Wei, T.A.Lipo, “Investigation of 9-switch Dual-bridge Matrix Converter Operating under Low Output Power Factor”, IEEE IAS2003, vol.1, pp.176-181.
Documento no de patente 3: Fujita, Sakakibara, Matsuno, “Application and Development of the Three Phase Indirect Matrix Converter for Air Conditioners”, Papers of Joint Technical Meeting on Semiconductor Power Converter/Vehicle Technology/Home and Consumer Appliances, SPC-12-174/VT-12-025/HCA-12-059, IEE Japan 2012 (20), pp. 31-36, 2012-12-06.
Documento no de patente 4: Renesas Electronics Application Note: RX62T Group - Usage Example of 12-Bit AD Converter in One Shunt Current Detection Method, R01AN0821JJ0100.
Documento no de patente 5: Renesas Electronics Application Note: RX62T - MTU3 ComplementaryPWM mode, R01AN0731JT0101.
Compendio de la invención
Problemas que han de ser resueltos por la invención tal como se define en las reivindicaciones adjuntas.
Como se describió anteriormente, se ha requerido una lógica especial para el modulador del convertidor directo convencional de energía eléctrica, y ha sido necesario acompañarla con un CI lógico, como un CPLD o una FPGA.
Por otro lado, como microordenador adecuado para controlar el inversor utilizando la modulación PWM, hay algunos presentados en los documentos no de patente 4 y 5. Por lo tanto, es deseable controlar el dispositivo de conversión de energía directa mediante dicho microordenador sin utilizar el CI lógico desde el punto de vista de la reducción del soporte físico.
A este respecto, es un objeto de la presente invención proporcionar una tecnología para controlar el convertidor directo de energía eléctrica mediante el microordenador sin utilizar el CI lógico.
Medios para resolver los problemas
Un dispositivo de control del convertidor de energía eléctrica según la presente invención es un dispositivo (1) de control de un convertidor de energía eléctrica para controlar un convertidor (2) de energía eléctrica que incluye un convertidor (21) que realiza la conversión de CA-CC y un inversor (22) que recibe una tensión de CC (Vcc) desde el convertidor y suministra una corriente de CA polifásica (Iv).
Entonces, un primer aspecto de la presente invención incluye: una unidad (11) de control de convertidor que emite una señal (Scnv) de conmutación del convertidor para determinar la conmutación del convertidor en función del resultado de realizar una comparación entre una portadora (K1) del convertidor y un valor umbral (Ccnv) de convertidor en cada uno de los primeros periodos (P) repetidos mientras tengan una duración (Tcnv) de primer periodo, y una unidad (12) de control de inversor que emite una señal (Sinv) de conmutación del inversor para determinar la conmutación de dicho inversor en función del resultado de realizar una comparación entre una portadora (K2) del inversor y un valor umbral (Dpwm; Dpwm1, Dpwm2) del inversor en cada uno de un par de segundos periodos (Q1, Q2) sincronizados con dicha portadora (K1) del convertidor y repetidos mientras dicho par de dichos segundos periodos tiene una duración (Tinv; Tinv1, Tinv2) de segundo periodo.
Luego, en el primer periodo (P), se suministran alternativamente a la unidad de control del inversor datos primeros (Datos1) y datos segundos (Datos2), incluyendo los primeros datos (Datos1) un primer valor (Tinv1) que indica un periodo de tiempo desde un instante inicial del primer periodo hasta un instante (J) de coincidencia como un instante en el que dicha portadora del convertidor toma el valor umbral del convertidor y el valor umbral (Dpwm1) del inversor correspondiente a un primer periodo (Q1) de dicho par de segundos periodos (Q1, Q2) que tiene el primer valor como duración del segundo periodo, e incluyendo los segundos datos (Datos2) un segundo valor (Tinv2) que indica un periodo de tiempo desde el instante de coincidencia hasta un instante final del primer periodo y el valor umbral (Dpwm2) del inversor correspondiente a un segundo periodo (Q2) de dicho par de los segundos periodos (Q1, Q2) que tiene el segundo valor como duración del segundo periodo.
Un segundo aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención es el primer aspecto del mismo que, además, incluye: una unidad (10) de procesamiento aritmético que realiza el procesamiento aritmético para obtener los primeros datos (Datos1) y los segundos datos (Datos2) para un par de segundos periodos, realizándose el procesamiento aritmético cada primer periodo.
Entonces, la unidad (12) de control del inversor incluye: un registro (124a, 124c) de memoria intermedia que almacena el valor umbral (Dpwm) del inversor y la duración (Tinv) del segundo periodo; un registro (123a, 123c) de comparación al que se transfiere el contenido almacenado por el registro de memoria intermedia en un instante límite como instante que sirve como límite entre los segundos periodos; un temporizador (121) que genera un valor de conteo que se compara con la duración del segundo periodo almacenada en el registro de comparación y que se convierte en dicha portadora (K2) del inversor; y una unidad (128) de generación de señales de conmutación que genera la señal (Sinv) de conmutación del inversor en función del resultado de la comparación entre el valor umbral del inversor almacenado en el registro de comparación y la portadora del inversor.
Luego, los primeros datos (Datos1 [k+1]) obtenidos por el procesamiento aritmético en uno de los primeros periodos (P) se almacenan en el registro de memoria intermedia antes del inicio de otro (P[k+1]) de los primeros periodos; los segundos datos (Datos2 [k+1]) obtenidos por el procesamiento aritmético en uno de los primeros periodos se almacenan en el registro de memoria intermedia en ocasión del inicio del otro de los primeros periodos, y el otro de los primeros periodos está presente inmediatamente después de uno de los primeros periodos.
Un tercer aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención es el segundo aspecto del mismo en el que los primeros datos (Datos1) se almacenan en el registro de memoria intermedia en estos casos individuales: (a) en y después de un momento final del procesamiento aritmético cuando el instante límite está presente después el inicio del procesamiento aritmético y antes del final del procesamiento aritmético; (b) cuando el instante límite no está presente después del inicio del procesamiento aritmético y antes del final del procesamiento aritmético, procesando mediante una instrucción de interrupción que ocurre en el primer instante del instante límite después del final del procesamiento aritmético.
Un cuarto aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención es el tercer aspecto del mismo en el que los primeros datos (Datos1): (a1) se almacenan en el registro de memoria intermedia en el momento en que finaliza el procesamiento aritmético cuando el instante límite está presente después del inicio del procesamiento aritmético y antes del final del procesamiento aritmético.
Un quinto aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención es el tercer aspecto del mismo en el que los primeros datos (Datos1) se almacenan en el registro de memoria intermedia (a2) cuando el instante límite está presente después del inicio del procesamiento aritmético y antes del final del procesamiento aritmético, mediante gestión de interrupción por una instrucción de interrupción que se produce en un primer instante del instante límite después del final del procesamiento aritmético.
Un sexto aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención es uno cualquiera de los aspectos primero a quinto del mismo en el que la portadora (K2) del inversor presenta una única onda triangular en cada uno del par de segundos periodos (Q1, Q2).
Un séptimo aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención es uno cualquiera de los aspectos primero a quinto del mismo en el que la portadora (K1) del convertidor repite un aumento monótono y una disminución monótona cada primer periodo, y la portadora (K2) del inversor repite un aumento monótono y una disminución monótona cada segundo periodo.
Un octavo aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención es uno cualquiera de los aspectos primero a quinto del mismo en el que la portadora (K1) del convertidor presenta una onda de diente de sierra que tiene la duración (Tcnv) del primer periodo como un ciclo, y la portadora (K2) del inversor repite un aumento monótono y una disminución monótona cada segundo periodo.
En los aspectos primero a octavo del dispositivo de control del convertidor de energía eléctrica según la presente invención, el convertidor (21) es, por ejemplo, un convertidor de una fuente de corriente, y se conmuta en el instante de coincidencia por la señal (Scnv) de conmutación del convertidor.
En los aspectos primero a octavo del dispositivo de control del convertidor de energía eléctrica según la presente invención, el convertidor (21) incluye, por ejemplo, un circuito rectificador y un circuito de refuerzo, y se determina si el circuito de refuerzo contribuye o no a la tensión de CC (Vcc) en función de la señal (Scnv) de conmutación del convertidor.
Efectos de la invención
Según el primer aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención, el número requerido de moduladores complementarios de PWM se guarda para que sea uno, para el control para dividir un ciclo para controlar el convertidor en dos secciones en el instante en que el convertidor conmuta y para controlar el inversor en las respectivas secciones.
Según el segundo aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención, la escritura en el registro de memoria intermedia sigue a la transferencia desde el registro de memoria intermedia al registro de comparación y, en consecuencia, se realiza debidamente la comparación entre los primeros datos y los segundos datos y la portadora del inversor.
Los aspectos tercero a sexto del dispositivo de control del convertidor de energía eléctrica según la presente invención contribuyen a la realización del segundo aspecto de cada uno de ellos.
Según los aspectos séptimo a octavo del dispositivo de control del convertidor de energía eléctrica según la presente invención, se mejora la capacidad de respuesta de la salida del inversor.
En particular, según el octavo aspecto del dispositivo de control del convertidor de energía eléctrica según la presente invención, se amplía la gama de opciones para seleccionar el temporizador que ha de adoptarse.
Los objetos, características, aspectos y ventajas de la presente invención serán más obvios por la siguiente descripción detallada y los dibujos adjuntos.
Breve descripción de los dibujos
La Figura 1 es un diagrama de bloques que ilustra una configuración de un dispositivo de control de convertidor de energía eléctrica según una primera realización y una configuración de un convertidor de energía eléctrica que ha de ser controlado de ese modo;
la Figura 2 es un diagrama de bloques que ilustra una configuración de una unidad de control de inversor en la primera realización;
la Figura 3 es un diagrama de bloques que ilustra una configuración de una unidad de control de convertidor en la primera realización;
la Figura 4 es un gráfico que muestra una relación entre una portadora de convertidor y una portadora de inversor; la Figura 5 es un cronograma que muestra las operaciones de la unidad de control del inversor y de una unidad de procesamiento aritmético;
la Figura 6 es un cronograma que muestra las operaciones de la unidad de control del convertidor, de la unidad de control del inversor y de la unidad de procesamiento aritmético;
las Figuras 7 y 8 son cronogramas que muestran operaciones de un primer método de la primera realización; la Figura 9 es un diagrama de flujo que muestra operaciones de gestión de interrupción más alta en el primer método de la primera realización;
las Figuras 10 y 11 son cronogramas que muestran operaciones de un segundo método de la primera realización; la Figura 12 es un diagrama de flujo que muestra operaciones de gestión de interrupción más alta en el segundo método de la primera realización;
la Figura 13 es un diagrama de bloques que ilustra una parte de una configuración de una unidad de control del inversor en una segunda realización;
la Figura 14 es un diagrama de bloques que ilustra una parte de una configuración de una unidad de control de convertidor en la segunda realización;
la Figura 15 es un cronograma que muestra operaciones en la segunda realización;
la Figura 16 es un cronograma que muestra operaciones en una tercera realización;
la Figura 17 es un diagrama de bloques que ilustra una configuración de un convertidor de energía eléctrica adoptada en una cuarta realización;
la Figura 18 es un gráfico que muestra las operaciones de un convertidor de energía eléctrica en comparación con la cuarta realización;
la Figura 19 es un gráfico que muestra las operaciones del convertidor de energía eléctrica en la cuarta realización; la Figura 20 es un diagrama de bloques que ilustra una configuración de un convertidor de energía eléctrica adoptada en una quinta realización;
la Figura 21 es un diagrama de circuito que muestra un circuito equivalente de un circuito mostrado en la Figura 20; la Figura 22 es un gráfico que muestra las operaciones de un convertidor de energía eléctrica en comparación con la quinta realización;
la Figura 23 es un gráfico que muestra las operaciones de un convertidor de energía eléctrica de la quinta realización; y
la Figura 24 es un gráfico que muestra comportamientos de diversas cantidades en un ejemplo de la quinta realización.
Descripción de las realizaciones
<Primera realización>
A. Configuración
La Figura 1 es un diagrama de bloques que ilustra una configuración de un dispositivo 1 de control de un convertidor de energía eléctrica según esta realización y una configuración de un convertidor 2 de energía eléctrica que ha de ser controlado de ese modo.
El convertidor 2 de energía eléctrica suministra una corriente de CA polifásica Iv a una carga 3. El convertidor 2 de energía eléctrica incluye un convertidor 21 y un inversor 22. El convertidor 21 realiza la conversión de CA/CC para una tensión de CA, que se obtiene de un suministro 8 de corriente de CA, y produce una tensión de CC Vcc. El inversor 22 recibe la tensión de CC Vcc del convertidor 21, y produce la corriente de CA polifásica Iv. Por ejemplo, la carga 3 es una carga equilibrada trifásica —más específicamente un motor trifásico—, y la corriente alterna polifásica Iv es una corriente trifásica.
El dispositivo 1 de control del convertidor de energía eléctrica controla el convertidor 2 de energía eléctrica. El dispositivo 1 de control del convertidor de energía eléctrica incluye: una unidad 10 de procesamiento aritmético; una unidad 11 de control de convertidor; una unidad 12 de control del inversor; y una unidad 13 de conversión AD.
En la unidad 11 de control del convertidor, se emite una señal Scnv de conmutación del convertidor que determina la conmutación del convertidor 21. En la unidad 12 de control del inversor, se emite una señal Sinv de conmutación del inversor que determina la conmutación del inversor 22.
La señal Scnv de conmutación del convertidor se determina en función de un resultado de comparar entre sí un valor umbral Ccnv del convertidor y una portadora del convertidor (no mostrada en la Figura 1) en cada uno de los primeros periodos repetidos mientras tengan un primer periodo de duración Tcnv.
La señal Sinv de conmutación del inversor se determina en función de un resultado de comparar entre sí un valor umbral del inversor (no mostrado en la Figura 1) obtenido de los primeros datos Datos1 (o de los segundos datos Datos2) y una portadora del inversor (no mostrada en la Figura 1). La portadora del inversor se determina en función de un resultado de su comparación con la portadora del convertidor (no mostrada en la Figura 1) en cada uno de los segundos periodos repetidos mientras tengan una segunda duración de periodo obtenida de los primeros datos Datos1 (o de los segundos datos Datos2).
La unidad 13 de conversión AD recibe la tensión de CC Vcc y una corriente de CC Icc del convertidor 2 de energía eléctrica, fluyendo la corriente de CC Icc entre el inversor 22 y el convertidor 21. La unidad 13 de conversión AD recibe una señal de muestra/retención SH de la unidad 12 de control del inversor. La unidad 13 de conversión AD realiza la conversión analógica/digital para la tensión de CC Vcc y la corriente de CC Icc, que son muestreadas/retenidas por la señal de muestreo/retención SH, y obtiene de ellas valores digitales Dcc.
La señal de muestreo/retención SH se determina en función de un resultado de comparar entre sí una señal de sincronización de muestras (no mostrada en la Figura 1) obtenida de los primeros datos Datos1 (o de los segundos datos Datos2) y la portadora del inversor.
La unidad 10 de procesamiento aritmético genera los primeros datos Datos1 y los segundos datos Datos2 por procesamiento aritmético en función de los valores digitales Dcc y otros parámetros (no mostrados) necesarios para controlar el convertidor 2 de energía eléctrica. Por ejemplo, cuando la carga 3 es un motor, los valores digitales Dcc se utilizan para estimar la posición de un polo magnético del motor. Tal procesamiento aritmético se inicia mediante una instrucción de interrupción R1 desde la unidad 11 de control del convertidor. Los primeros datos Datos1 y los segundos datos Datos2 se envían a la unidad 12 de control del inversor en tiempos diferentes. Los tiempos se describirán en detalle más adelante; sin embargo, los tiempos se determinan al final del procesamiento aritmético mencionado anteriormente o mediante una instrucción de interrupción R2 desde la unidad 12 de control del inversor.
La Figura 2 es un diagrama de bloques que ilustra esquemáticamente una configuración de la unidad 12 de control del inversor en esta realización. La unidad 12 de control del inversor incluye: un temporizador 121; comparadores 122a, 122b, 122c y 122d; registros 123a, 123b y 123c de comparación (indicados por “RegComp” en la Figura); registros 124a, 124b y 124c de memoria intermedia (indicados por “RegMI” en la Figura); y una unidad 128 de generación de señales de conmutación. Tal configuración esquemática se puede realizar mediante una configuración comúnmente conocida, por ejemplo, como lo que suele denominarse unidad multifunción de impulsos de sincronización. La unidad multifunción de impulsos de sincronización está incluida en un microordenador monochip conocido (remitirse, por ejemplo, a los documentos no de patente 4 y 5). La configuración que se muestra en la Figura 2 es esquemática, y no siempre se adopta en la unidad multifunción de impulsos de sincronización una configuración que refleje esto.
En los registros 124a, 124b y 124c de memoria intermedia se introducen, respectivamente, un segundo periodo de duración Tinv, una señal Tad de sincronización de muestras y un valor umbral Dpwm del inversor. Estos se obtienen como los primeros datos Datos1 (o los segundos datos Datos2) de la unidad 10 de procesamiento aritmético.
El contenido almacenado por los registros 124a, 124b y 124c de memoria intermedia se transfiere, respectivamente, a los registros 123a, 123b y 123c de comparación, simultáneamente con la aparición de la instrucción de interrupción R2. En la Figura 2, una salida del comparador 122d funciona como instrucción de interrupción R2 y, además, sirve como una instrucción de transferencia para transferir desde los registros 124a, 124b y 124c de memoria intermedia a los registros 123a, 123b y 123c de comparación.
El contenido almacenado en los registros 123a, 123b y 123c de comparación se compara con un valor de conteo producido por el temporizador 121.
El temporizador 121 funciona como un contador ascendente/descendente. El temporizador 121 cuenta ascendentemente con la instrucción de interrupción R2. Al contar ascendentemente el temporizador 121 y al alcanzar el valor de conteo la duración Tinv del segundo periodo almacenado en el registro 123a de comparación, se activa una salida del comparador 122a, y se hace que el temporizador 121 cuente descendentemente. Al contar descendentemente el temporizador 121 y alcanzar el valor de conteo un valor mínimo predeterminado (por ejemplo, 0), se produce la instrucción de interrupción R2 por una función del comparador 122d.
Al establecer adecuadamente el momento en el que se actualiza el valor de conteo del temporizador 121, el valor de conteo en cuestión se convierte en una portadora K2 del inversor que presenta una única onda triangular en el segundo periodo de duración Tinv. Entonces, la instrucción de interrupción R2 se produce en un valor mínimo predeterminado (por ejemplo, 0). Es decir, la instrucción de interrupción R2 se produce en un valle de la onda triangular en la portadora K2 del inversor. Por lo tanto, a partir de entonces, la instrucción de interrupción R2 a veces se denomina “interrupción de valle”.
Obsérvese que el momento en el que se activa la salida del comparador 122a corresponde a una posición de una cresta de la onda triangular en la portadora K2 del inversor. Por lo tanto, cuando la activación de la salida del comparador 122a se adopta como tal instrucción de interrupción, la instrucción de interrupción en cuestión se denomina a veces “interrupción de cresta”.
La portadora K2 del inversor se compara con la señal Tad de sincronización de muestras, que se almacena en el registro 123b de comparación, en el comparador 122b. Obsérvese que cuando la carga 3 es una carga trifásica, el inversor 22 también produce una CA trifásica según la modulación por anchura de impulsos (PWM) y, en consecuencia, hay dos tipos de señal Tad de sincronización de muestras. Por lo tanto, también hay dos tipos de salida del comparador 122b, y la señal de muestreo/retención SH se activa dos veces en el periodo que tiene la duración Tinv del segundo periodo.
La portadora K2 del inversor se compara con el valor umbral Dpwm del inversor, que se almacena en el registro 123c de comparación, en el comparador 122c. Obsérvese que cuando el inversor 22 produce CA trifásica, hay tres o dos tipos de valor umbral Dpwm del inversor. Por lo tanto, también hay tres o dos tipos de salida del comparador 122c.
La unidad 128 de generación de señales de conmutación recibe la salida del comparador 122c, y genera la señal Sinv de conmutación del inversor. Por ejemplo, cuando el inversor 22 produce CA trifásica, hay seis tipos de señal Sinv de conmutación del inversor. Se conoce una tecnología para generar la señal Sinv de conmutación del inversor a partir de la salida del comparador 122c, por ejemplo, en los documentos de patente 2 y 3, y en consecuencia, se omiten aquí detalles de la misma.
La Figura 3 es un diagrama de bloques que ilustra esquemáticamente una configuración de la unidad 11 de control del convertidor en esta realización. La unidad 11 de control del convertidor incluye: un temporizador 111; comparadores 112a y 112c; registros 113a y 113c de comparación (indicados por “RegComp” en la Figura); registros 114a y 114c de memoria intermedia (indicados por “RegMI” en la Figura); y una unidad 118 de generación de señales de conmutación. Tal configuración esquemática se puede realizar mediante un temporizador de PWM de uso general, y, de manera similar a la unidad 12 de control del inversor, es una configuración conocida incluida en un microordenador monochip. La configuración que se muestra en la Figura 3 es esquemática, y no siempre se adopta en el temporizador PWM de uso general una configuración que refleje esto.
Desde la unidad 10 de procesamiento aritmético se dan a los registros 114a y 114c de memoria intermedia, respectivamente, un primer periodo de duración Tcnv y un valor umbral Ccnv de convertidor.
El contenido almacenado en los registros 114a y 114c de memoria intermedia se transfiere, respectivamente, a los registros 113a y 113c de comparación, simultáneamente con la aparición de la instrucción de interrupción R1. Aquí, la activación de una salida del comparador 112a funciona como caso de la instrucción de interrupción R1.
El contenido almacenado en los registros 113a y 113c de comparación se compara con un valor de conteo producido por el temporizador 111.
El temporizador 111 funciona como un contador ascendente. El temporizador 111 cuenta ascendentemente después de reiniciarse por la activación de la salida del comparador 112a. Al contar ascendentemente el temporizador 111 y al alcanzar el valor de conteo la duración Tcnv del primer periodo almacenado en el registro 113a de comparación, se activa la salida del comparador 112a y se produce la instrucción de interrupción R1.
Al establecer adecuadamente el momento en el que se actualiza el valor de conteo del temporizador 111, el valor de conteo en cuestión se convierte en una portadora K1 del convertidor que presenta una onda de diente de sierra en el primer periodo de duración Tcnv. Entonces, la instrucción de interrupción R1 se produce en una caída de la portadora K1 del convertidor.
La Figura 4 es un gráfico que muestra una relación entre la portadora K1 del convertidor y la portadora K2 del inversor, en el que un eje de abscisas representa el tiempo. Los temporizadores 111 y 121 se accionan en sincronización entre sí, y aquí se ilustra que tanto la portadora K1 del convertidor como la portadora K2 del inversor toman un valor 0 en el instante t10, y que ambas se incrementan inmediatamente después.
Cuando la portadora K1 del convertidor alcanza el valor Tcnv, la portadora K1 del convertidor cae como se mencionó anteriormente. Aquí, se adopta un momento de caída t30, y puede entenderse que es en el momento t30 en el que la portadora K1 del convertidor toma el valor Tcnv, y en consecuencia, el tiempo t30 se establece como: t30 = t10 Tcnv. Es decir, la inclinación (tasa de cambio del valor de conteo con respecto al tiempo) de la portadora K1 del convertidor se establece en 1. Como se describió anteriormente, en esta realización, la portadora K1 del convertidor presenta una onda de diente de sierra única en el primer periodo P repetido mientras tenga la duración Tcnv del primer periodo.
Cuando la portadora K2 del inversor alcanza un primer valor Tinv1, la portadora K2 del inversor cuenta descendentemente como se mencionó anteriormente. Entonces, la portadora K2 del inversor alcanza el valor 0 en el tiempo t20. Aquí, el tiempo t20 es un instante en el que la portadora K1 del convertidor toma el valor umbral Ccnv del convertidor, y la inclinación de la portadora K1 del convertidor se establece en 1 como se mencionó anteriormente, y en consecuencia, el tiempo t20 se establece como t20 = t10 Ccnv. Esto se realiza, por ejemplo, haciendo Tinv1 = Ccnv, y configurando el valor absoluto de la inclinación de la portadora K2 del inversor a 2.
A partir de entonces, la portadora K2 del inversor vuelve a contar ascendentemente, y cuando la portadora K2 del inversor alcanza un segundo valor Tinv2, la portadora K2 del inversor cuenta descendentemente como se mencionó anteriormente. Entonces, la portadora K2 del inversor alcanza el valor 0 en el tiempo t30. Aquí, se establece t30 = t20 Tinv2. Esto se realiza haciendo Tinv2 = Tcnv-Tinv1, y configurando el valor absoluto de la inclinación de la portadora K2 del inversor a 2.
Como se describió anteriormente, en esta realización, en cada uno de un par de segundos periodos Q1 y Q2, que se repiten teniendo las duraciones Tinv1 y Tinv2 de segundo periodo en sincronización con la portadora K1 del convertidor, la portadora K2 del inversor presenta una única onda triangular en la que los valores absolutos de las inclinaciones son iguales entre sí (2 en el ejemplo mencionado anteriormente). Luego, una suma de las duraciones Tinv1 y Tinv2 del segundo periodo es igual a la duración Tcnv del primer periodo. En otras palabras, el par de segundos periodos Q1 y Q2 divide el primer periodo P en dos en este orden.
Luego, la instrucción de interrupción R2 se produce en valles de la onda triangular en la portadora K2 del inversor y, en consecuencia, se produce en instantes límite entre los segundos periodos Q1 y Q2 (estos instantes se ilustran con los tiempos t10, t20 y t30 en la Figura 4).
Obsérvese que, en la siguiente descripción, en algunos casos, el instante límite entre los segundos periodos Q1 y Q2 que dividen el mismo primer periodo P en dos (este punto se ilustra por el tiempo t20 en la Figura 4) es denominado en particular como instante de coincidencia, y se distingue del instante límite entre los segundos periodos Q1 y Q2 que pertenecen a los primeros periodos P diferentes entre sí (este instante se ilustra por cada uno de los tiempos t10 y t30 en la Figura 4).
La siguiente expresión se puede obtener usando este instante de coincidencia. El primer valor Tinv1 indica un periodo de tiempo desde un instante inicial del primer periodo P hasta el instante de coincidencia en el que la portadora K1 del convertidor toma el valor umbral Ccnv del convertidor. Los primeros datos Datos1 corresponden al segundo periodo Q1 que tiene el primer valor Tinv1 como duración del segundo periodo e incluyen un valor umbral Dwm1 del inversor considerado en el segundo periodo Q1. El segundo valor Tinv2 indica un periodo de tiempo desde el instante de coincidencia hasta un instante final del primer periodo P. Los segundos datos Datos2 corresponden al segundo periodo Q2 que tiene el segundo valor Tinv2 como duración del segundo periodo, e incluyen un valor umbral Dwm2 del inversor considerado en el segundo periodo Q2. La señal Tad de sincronización de muestras está incluida en los primeros datos Datos1 si el segundo periodo Q1 es más largo que el segundo periodo Q2, y está incluida en los segundos datos Datos2 si el segundo periodo Q2 es más largo que el segundo periodo Q1. En lo sucesivo, se supone que el segundo valor Tinv2 es mayor que el primer valor Tinv1, y que los segundos datos Datos2 también incluyen la señal Tad de sincronización de muestras.
En la Figura 4, en el segundo periodo Q1 en el que la portadora K2 del inversor tiene la duración Tinv1 del segundo periodo y presenta una onda triangular, también se escribe un valor umbral Dpwm1 del inversor que ha de compararse con la portadora K2 del inversor (aquí se muestra un caso en el que hay presentes tres tipos de el valor umbral Dpwm1 del inversor suponiendo una modulación trifásica). De manera similar, en el segundo periodo Q2 en el que la portadora K2 del inversor tiene la duración Tinv2 del segundo periodo y presenta una onda triangular, también se escriben un valor umbral Dpwm2 del inversor que ha de compararse con la portadora K2 del inversor (aquí se muestra un caso en el que hay presentes tres tipos del valor umbral Dpwm2 del inversor suponiendo una modulación trifásica) y dos tipos de la señal Tad de sincronización de muestras.
B. Explicación de la operación.
(b-1) Explicación de la operación para la unidad 12 de control del inversor
En lo sucesivo, se hará una descripción de la sincronización de entrada de los siguientes datos a la unidad 12 de control del inversor, siendo los datos el segundo periodo de duración Tinv para determinar una forma de onda de la portadora K2 del inversor como se muestra en la Figura 4, y el valor umbral Dpwm del inversor y la señal Tad de sincronización de muestras, que deben compararse con la portadora K2 del inversor, es decir, los primeros datos Datos1 y los segundos datos Datos2.
En primer lugar, para describir brevemente las operaciones de la unidad 12 de control del inversor, se supone que el convertidor 21 es solo una fuente de tensión de CC que hace que la tensión de CC Vcc sea constante y suministra la tensión de CC Vcc. La Figura 5 es un cronograma que muestra las operaciones de la unidad 12 de control del inversor y de la unidad 10 de procesamiento aritmético.
La Figura 5 adopta un tiempo que transcurre en la dirección hacia la derecha, muestra colectivamente los registros 123a, 123b y 123c de comparación como el registro de comparación RegComp, muestra colectivamente los registros 124a, 124b y 124c de memoria intermedia como el registro de memoria intermedia RegMI, muestra la portadora K2 del inversor, y la duración Tinv del segundo periodo, el valor umbral Dpwm del inversor y la señal Tad de sincronización de muestras, que se comparan con la portadora K2 del inversor, con los vectores de tensión, que indican un estado de conmutación del inversor 22, con la tensión de CC Vcc y con la corriente de CC Icc, y también muestra el valor digital Dcc y la instrucción de interrupción R2, que se introducen en la unidad 10 de procesamiento aritmético.
Aquí, las propias operaciones del inversor 22, que se basan en los vectores de tensión, son conocidas, por ejemplo, por el documento de patente 3 y similares, y en consecuencia, se omitirá una descripción detallada de las mismas.
Además, aquí se supone que el convertidor 21 es solo una fuente de CC y, en consecuencia, no se tiene en cuenta una operación periódica del mismo. Por lo tanto, la duración Tinv del segundo periodo, el valor umbral Dpwm del inversor y la señal Tad de sincronización de muestras, que se dan a la unidad 12 de control del inversor, se recopilan como datos Datos0. En otras palabras, los datos Datos0 pueden considerarse como los primeros datos Datos1 en la Figura 1.
Un intervalo entre los valles que son adyacentes entre sí en la portadora K2 del inversor es entendido y descrito como un ciclo Q0. Luego, para una variedad de cantidades en un ciclo k-ésimo (siendo k un número entero), se agrega un símbolo [k] a un símbolo que indica cada una de las diversas cantidades.
Por comparación entre la portadora K2 del inversor y un par de señales Tad [n-1] de sincronización de muestras del ciclo (n-1)-ésimo Q0 [n-1] (siendo n un número entero), se activa dos veces la señal de muestra/retención SH. De esta manera, se obtiene un valor medido de la corriente continua Icc en el ciclo (n-1)-ésimo Q0 [n-1] como corrientes de CC Icc1 [n-1] e Icc2 [n-1].
Aquí, la medición de las corrientes de CC Icc1 [n-1] e Icc2 [n-1] se realiza cuando el inversor 22 está en los estados de conmutación indicados, respectivamente, por los vectores de tensión V6 y V4.
En un instante inicial del enésimo ciclo Q0 [n], se produce una instrucción de interrupción R2 [n], y la unidad 10 de procesamiento aritmético inicia el procesamiento aritmético utilizando las corrientes de CC Icc1 [n-1] e Icc2 [n-1] y una tensión de CC Vcc[n-1] (estas se ilustran como un valor digital Dcc [n-1]). Tal procesamiento aritmético se realiza como gestión de interrupción para otro proceso (rutina principal) realizado por la unidad 10 de procesamiento aritmético.
En la Figura, el sombreado de trazos finos ascendentes hacia la derecha que se muestra en un extremo izquierdo del “procesamiento aritmético” indica un tiempo empleado para adquirir el valor digital Dcc (lo mismo se aplica a las siguientes Figuras).
Mediante el procesamiento aritmético en cuestión, se obtienen como datos Datos0 [n+1] la duración Tinv [n+1] del segundo periodo, un valor umbral Dpwm [n+1] del inversor y una señal Tad [n+1] de sincronización de muestras. El procesamiento aritmético para obtener los datos Datos0 del valor digital Dcc se realiza mediante una tecnología conocida de control de motor y, en consecuencia, se omitirá una descripción detallada del mismo.
Los datos Datos0 [n+1] obtenidos en el procesamiento aritmético en el enésimo ciclo Q0 [n] se escriben en el registro de memoria intermedia RegMI y, además, se transfieren al registro de comparación RegComp en el momento en que se produce la siguiente instrucción de interrupción R2 [n+1] (remitirse también la salida del comparador 122d en la Figura 2).
Obsérvese que, en la Figura, el sombreado de trazos finos ascendentes hacia la izquierda que se muestra en el extremo derecho del “procesamiento aritmético” indica un tiempo empleado en escribir en el registro de memoria intermedia RegMI que acompaña al procesamiento aritmético (lo mismo se aplica a las siguientes Figuras).
Se considera el ciclo anterior. La duración Tinv [n] del segundo periodo, el valor umbral Dpwm [n] del inversor y la señal Tad [n] de sincronización de muestras con la que debe compararse la portadora K2 del inversor en el enésimo ciclo Q0 [n], ya se transfieren al registro de comparación RegComp en el momento en que se produce la instrucción de interrupción R2 [n]. De esta manera, se ejecuta debidamente la comparación entre la portadora K2 del inversor y los datos Datos0 [n] en el enésimo ciclo Q0 [n].
De manera similar, los datos Datos0 [n+1] obtenidos en el procesamiento aritmético en el enésimo ciclo Q0 [n] se transfieren al registro de comparación RegComp para detectar a tiempo la comparación para la portadora K2 del inversor en el ciclo (n+1 )-ésimo Q0 (n+1).
(b-2) Explicación de la operación del ejemplo comparativo
A continuación, para una comparación con la tecnología descrita en la Figura 4, se realizará una descripción del control, como en el documento de patente 3 y el documento no de patente 3, para dividir un ciclo para controlar el convertidor 21 en dos secciones en el momento en que conmuta el convertidor 21, y para controlar el inversor 22 en cada una de las secciones (en adelante, este control se denominará provisionalmente “control de dos divisiones”).
La Figura 6 es un cronograma que muestra las operaciones de la unidad 11 de control del convertidor, de la unidad 12 de control del inversor y de la unidad 10 de procesamiento aritmético cuando la portadora K2 del inversor usa una onda triangular que tiene el mismo ciclo que el de la portadora K1 del convertidor. Obsérvese que, aquí, se producen al mismo tiempo una instrucción de interrupción R1 [k] de la unidad 11 de control del convertidor y la instrucción de interrupción R2 [k] de la unidad 12 de control del inversor.
La portadora K2 del inversor y la portadora K1 del convertidor comienzan sincronizadas entre sí, y el valor umbral Dpwm [k] del inversor se divide en dos grupos en el momento en el que la portadora K1 del convertidor toma el valor umbral Ccnv del convertidor, por lo que las señales de PWM del inversor 22 y el convertidor 21 están sincronizadas entre sí.
Como se ha descrito anteriormente, el control de dos divisiones puede realizarse mediante un microordenador monochip en lugar de adoptar un CI lógico como un CPLD y una FPGA.
De hecho, el documento no de patente 3 habla sobre la posibilidad de la aplicación de un microordenador a un convertidor directo de energía eléctrica, y describe que hay una configuración disponible mediante comparación de la portadora de una fuente de tensión de nueve fases y una lógica de uso general. De este modo, para realizar modulaciones PWM mediante una portadora de onda triangular, se aplican dos conjuntos de temporizadores complementarios de PWM y se utilizan temporizadores de uso general para tres fases; luego, la sincronización de las modulaciones PWM puede realizarse iniciando las portadoras en sincronización mutua.
Sin embargo, cuando la corriente alterna polifásica Iv tiene tres fases, se requieren de cuatro a seis valores umbral Dpwm [k] de inversor. La señal Sinv de conmutación del inversor abarca un par de conmutadores, en los que el inversor 22 funciona de forma complementaria, por el número de fases. Por lo tanto, para obtener la señal Sinv de conmutación del inversor, se requieren moduladores complementarios de PWM diseñados en respuesta al número de fases (por ejemplo, para tres fases).
Por otro lado, en una unidad multifunción de impulsos de sincronización, cada una de las unidades capaces de funcionar como moduladores complementarios de PWM realiza una comparación entre hasta tres valores umbral y una forma de onda portadora. Por lo tanto, cuando se realiza el control de dos divisiones, se ocupan solo dos unidades controlando el inversor 22.
En general, con respecto a una unidad multifunción de impulsos de sincronización incluida en un microordenador monochip seleccionado para el uso del consumidor, la mayoría de las veces, se proporcionan dos conjuntos de tales unidades. Por lo tanto, cuando hay varias combinaciones del inversor 22 y la carga 3 —por ejemplo, cuando un motor de compresor y un motor de ventilador están controlados separadamente por PWM, como tales cargas 3 en un acondicionador de aire—, entonces existe la posibilidad de que ambos motores no puedan ser controlados por el mismo microordenador monochip.
En consecuencia, se hará una descripción a continuación de las operaciones en las que el control de dos divisiones es realizado para el inversor 22 únicamente por el modulador complementario de PWM en esta realización. Específicamente, se describirá con mayor detalle el control explicado en la Figura 4.
(b-3) Primer método de esta realización
La Figura 7 y la Figura 8 son cronogramas que muestran operaciones de un primer método de esta realización. En ambas Figuras, se muestran la portadora K1 del convertidor y la portadora K2 del inversor, que son mostradas en la Figura 4. Sin embargo, de manera similar a (b-1) descrito anteriormente, se agrega el símbolo [k] a los símbolos que indican las diversas cantidades en el ciclo k-ésimo.
Sin embargo, para evitar complicaciones, la adición del símbolo [k] se omite para la instrucción de interrupción R2. Como se entiende con referencia a la Figura 2 y la Figura 4, el momento en el que se produce la instrucción de interrupción R2 en esta realización es el momento en el que el temporizador 121 cuenta ascendentemente (interrupción de valle), que es el instante límite descrito con referencia a la Figura 4.
Obsérvese que, entre los instantes límite, al instante de coincidencia correspondiente al tiempo t20 en la Figura 4, es decir, el instante límite en el que la portadora K1 del convertidor toma el valor umbral Ccnv del convertidor se le añade un símbolo J[k].
La Figura 7 ilustra un caso en el que el procesamiento aritmético para obtener los primeros datos Datos1 y los segundos datos Datos2 es más largo que la duración del segundo periodo Q1 (que corresponde a la duración Tinv1 del segundo periodo en la Figura 4), y la Figura 8 ilustra un caso en el que el procesamiento aritmético es más corto que la duración del segundo periodo Q1. Sin embargo, no está claro de antemano si el tiempo necesario para el procesamiento aritmético es mayor o menor que el segundo periodo Q1.
En consecuencia, para hacer frente a ambos casos, se da prioridad a la gestión de interrupciones en función de las instrucciones de interrupción R1 y R2. Específicamente, la gestión de interrupción por la instrucción de interrupción R1 se trata como una más alta (en lo sucesivo, denominada “gestión de interrupción más alta”), y la gestión de interrupción por la instrucción de interrupción R2 se trata como una más baja (en adelante, denominada “gestión de interrupción más baja”).
La Figura 9 es un diagrama de flujo que muestra las operaciones de la gestión de interrupción más alta en el primer método, y dichas operaciones son ejecutadas por la unidad 10 de procesamiento aritmético. Obsérvese que la gestión de interrupción más baja consiste en escribir los primeros datos Datos1 en el registro de memoria intermedia RegMI.
El hecho de que la gestión de interrupción más baja esté subordinada a la gestión de interrupción más alta (la gestión de interrupción más alta se procesa con preferencia a la gestión de interrupción más baja) se basa en la prioridad establecida en el soporte lógico. Además, la gestión de interrupción más baja es ejecutada por el soporte físico del microordenador monochip.
La portadora K1 del convertidor y la portadora K2 del inversor están sincronizadas entre sí, y la instrucción de interrupción R2 también se produce (correspondiente al tiempo t10 en la Figura 4) simultáneamente con el momento en que ocurre la instrucción de interrupción R1 [k], y también se ejecuta la transferencia desde el registro de memoria intermedia RegMI al registro de comparación RegComp. Por ejemplo, los primeros datos Datos1 [n] y los Datos1 [n+1] se transfieren del registro de memoria intermedia RegMI al registro de comparación RegComp en el momento en que se producen las instrucciones de interrupción R1 [n] y R1 [n+1] en la Figura 7 y la Figura 8, respectivamente.
En la Figura 9, cuando se inicia la gestión de interrupción por la instrucción de interrupción R1 [k] (este procesamiento es la gestión de interrupción más alta), en primer lugar, en la etapa S101, se libera la instrucción de interrupción R2 que se produce simultáneamente con la instrucción de interrupción R1 [k]. El instante de aparición de la instrucción de interrupción R1 [k] es un instante inicial del primer periodo P[k] del ciclo k-ésimo, y también es un instante final del primer periodo P[k-1] del ciclo (k-1)-ésimo.
Aquí, la liberación de la instrucción de interrupción R2 significa que la instrucción de interrupción R2 se trata como ausente. Esto se debe a que, sin dicha liberación, la escritura en el registro de memoria intermedia RegMI se realiza nuevamente por la gestión de interrupción más baja después de que finaliza la gestión de interrupción más alta, incluida la escritura en el registro de memoria intermedia RegMI. Este punto también se mencionará más adelante.
Posteriormente, en la etapa S102, los segundos datos Datos2 [k] se escriben en el registro de memoria intermedia RegMI. Sin embargo, esta escritura se procesa al recibir la instrucción de interrupción R1 [k], y esta escritura se realiza después de la transferencia de los primeros datos Datos1 [k] del registro de memoria intermedia RegMI al registro de comparación RegComp (esta transferencia se realiza en el mismo momento en el que se produce la instrucción de interrupción R1 [k]). Es decir, los segundos datos Datos2 [k] se escriben en el registro de memoria intermedia RegMI después de que los primeros datos Datos1 [k] ahí almacenados se transfieren al registro de comparación RegComp.
Luego, en la etapa S103, utilizando el valor digital Dcc obtenido de la unidad 13 de conversión AD, se realiza el procesamiento aritmético en función de la tensión de CC Vcc y de las corrientes de CC Icc1 e Icc2, y de los primeros datos Datosl [k+1] y se calculan los segundos datos Datos2 [k+1]. El primer periodo P[k+1] está presente inmediatamente después del primer periodo P[k]. El procesamiento aritmético descrito anteriormente se realiza cada primer periodo, y se adoptan los primeros datos Datos1 [k+1] y los segundos datos Datos2 [k+1], que se obtienen en el primer periodo P[k], para el control del inversor 22 en el par de segundos periodos Q1 [k+1] y Q2 [k+1] en el primer periodo P[k+1].
El ejemplo comparativo mencionado anteriormente corresponde al control de PWM realizado para el inversor 22 en función de los primeros datos Datos1 [k+1] y de los segundos datos Datos2 [k+1], y ha requerido dos operadores complementarios de PWM.
En consecuencia, en esta realización, el momento de escritura de los primeros datos Datos1 [k+1] en el registro de memoria intermedia RegMI y el momento de escritura de los segundos datos Datos2 [k+1] en el mismo están desfasados entre sí, por lo que los momentos en que se transfieren del registro de memoria intermedia RegMI al registro de comparación RegComp están desfasados entre sí y, por lo tanto, el número de operadores complementarios de PWM necesarios para la unidad 12 de control del inversor se guarda para que sea uno. Específicamente, las etapas S104 y S105 consideran como una variable los segundos datos Datos2 [k+1] en los resultados del procesamiento aritmético descrito anteriormente.
Luego, en la etapa S106, se determina si existe o no una nueva instrucción de interrupción R2 durante el procesamiento aritmético para obtener los primeros datos Datos1 [k+1] y los segundos datos Datos2 [k+1]. Aquí, “nueva” significa “que ocurre después de la instrucción de interrupción r 2” liberada en la etapa S101.
Es posible hacer tal determinación adoptando lo que se denomina indicador de interrupción para la instrucción de interrupción R2. Dicho indicador de interrupción se pone a 1 por la aparición de la instrucción de interrupción R2, y se pone a 0 al final de la gestión de interrupción más baja o la operación por la gestión de interrupción más alta.
Específicamente, la liberación de la instrucción de interrupción R2 en la etapa S101 se puede realizar poniendo a 0 el indicador de interrupción puesto a 1 por la aparición de la instrucción de interrupción R2. Por lo tanto, el resultado de la determinación de la etapa S106 se convierte en un resultado de determinación positivo o un resultado de determinación negativo dependiendo de si el indicador de interrupción está puesto a 1 o puesto a 0, respectivamente.
El caso en el que el resultado de la determinación de la etapa S106 es negativo, es decir, el caso en el que la instrucción de interrupción R2 no está presente después de la instrucción de interrupción R2 que se produce simultáneamente con la instrucción de interrupción R1 [k] durante el procesamiento aritmético en el primer periodo P[k] es un caso en el que el procesamiento aritmético es más corto que la duración del segundo periodo Q1 [k]. Por lo tanto, la Figura 8 corresponde a este caso.
En este caso, finaliza la gestión de interrupción más alta, y el procesamiento de la unidad 10 de procesamiento aritmético vuelve a la rutina principal.
Cuando la instrucción de interrupción R2 se produce en primer lugar después de que finaliza el procesamiento aritmético en el primer periodo P[k], como proceso de interrupción más baja, se ejecuta la escritura de los primeros datos Datos1 [k+1] en el registro de memoria intermedia RegMI. Sin embargo, dado que la Figura 9 es un diagrama de flujo para la gestión de interrupción más alta, no se muestra dicha gestión de interrupción más baja.
Hay un tiempo requerido para escribir los primeros datos Datos1 [k+1] en el registro de memoria intermedia RegMI mediante esta gestión de interrupción más baja. Específicamente, hay un tiempo requerido para la bifurcación desde la rutina principal hasta la gestión de interrupción más baja y escribir en el registro de memoria intermedia RegMI. Por lo tanto, la escritura se retrasa desde la aparición de la instrucción de interrupción R2. En la Figura 8, el procesamiento de interrupción más baja se dibuja en un lado de la Figura más bajo que el procesamiento más alto ejecutado en la etapa S102. Aquí, las flechas hacia la derecha indican que la escritura de los primeros datos Datos1 [k+1] en el registro de memoria intermedia RegMI se realiza después de la aparición de la instrucción de interrupción R2.
Por lo tanto, después de la transferencia de los segundos datos Datos2 [k] del registro de memoria intermedia RegMI al registro de comparación RegComp, la transferencia se realiza al mismo tiempo que la instrucción de interrupción R2, se realiza la escritura de los primeros datos Datos1 [k+1] al registro de memoria intermedia RegMI. De esta manera, después de que los segundos datos Datos2 [k] que han de compararse con la portadora K2 del inversor en el segundo periodo Q2 [k] son almacenados en el registro de comparación RegComp, los primeros datos Datos1 [k+1] que han de compararse con la portadora K2 del inversor en el segundo periodo Q1 [k+1] se almacenan en el registro de memoria intermedia RegMI.
Por lo tanto, aunque el procesamiento aritmético por el procesamiento superior finalice antes del inicio del segundo periodo Q2 [k], puede evitarse una situación en la que los primeros datos Datos1 [k+1], como resultado de la operación aritmética, se comparan con la portadora K2 del inversor en el segundo periodo Q2 [k].
El caso en el que el resultado de la determinación de la etapa S106 es positivo es un caso en el que el procesamiento aritmético lleva más tiempo que la duración del segundo periodo Q1 [k]. Por lo tanto, la Figura 7 corresponde a este caso. En este caso, la etapa S107 libera la instrucción de interrupción R2 (se pone a 0 el indicador de interrupción), y la etapa S108 escribe los primeros datos Datosl [k+1] en el registro de memoria intermedia RegMI en la gestión de la interrupción más alta.
Se describirá una razón para ejecutar la etapa S107. Si la etapa S107 no libera la instrucción de interrupción R2, queda entonces la gestión de interrupción más baja, que es escribir los primeros datos Datos1 [k+1] en el registro de memoria intermedia RegMI, que se realiza en función de la instrucción de interrupción R2. Si esto se ejecuta, entonces, después de que los primeros datos Datos1 [k+1] se escriben en el registro de memoria intermedia RegMI en la etapa S108, y finaliza la gestión de interrupción más alta, los primeros datos Datos1 [k+1] se escriben una vez más en el registro de memoria intermedia RegMI por la gestión de interrupción más baja, y el procesamiento se vuelve redundante. Por lo tanto, se ejecuta la etapa S107.
A continuación, se describirá una razón para ejecutar la etapa S101. Si la etapa S101 no se ejecuta, entonces el indicador de interrupción se pone a 1 debido a que la instrucción de interrupción R2 se produce con el inicio de la gestión de interrupción más alta. Si esta se deja sin tratar, la determinación de la etapa S106 siempre es positiva. En tal situación, las etapas S107 y S108 se ejecutan incluso cuando no hay una nueva instrucción de interrupción R2 durante el procesamiento aritmético en el procesamiento más alto.
Por ejemplo, en la Figura 8, los primeros datos Datos1 [n+1] se escriben en el registro de memoria intermedia RegMI antes del momento en que se produce la “nueva” instrucción de interrupción R2. Luego, en la transferencia del registro de memoria intermedia RegMI al registro de comparación RegComp, la transferencia se realiza en el instante de coincidencia subsiguiente J[n], se transfieren los primeros datos Datos1 [n+1] aunque se transfirieran los segundos datos Datos2 [n] adoptados en el segundo periodo Q2 [n]. En este caso, el inversor 22 no puede funcionar adecuadamente en el segundo periodo Q2 [n]. Como se mencionó anteriormente, no está claro de antemano si el tiempo necesario para el procesamiento aritmético es mayor o menor que el segundo periodo Q1 y, en consecuencia, la etapa S101 se ejecuta para garantizar el funcionamiento adecuado del inversor 22 en el segundo periodo Q2 [n].
Como se describió anteriormente, en el primer método, los primeros datos Datos1 [k+1] se almacenan en el registro de memoria intermedia RegMI en estos casos individuales:
(a) en y después del momento final del procesamiento aritmético en el primer periodo P[k] (remitirse a la etapa S108) cuando el instante límite está presente después del inicio del procesamiento aritmético y antes de que finalice el procesamiento aritmético (cuando el instante límite es el instante de coincidencia J[k], y el procesamiento aritmético finaliza más tarde que esto: remitirse a la Figura 7),
(b) cuando el instante límite no está presente (es decir, cuando el procesamiento aritmético finaliza antes del instante de coincidencia J[k]: remitirse a la Figura 8), por la gestión de interrupción más baja por la instrucción de interrupción R2 que ocurre en el primer instante límite después del final del procesamiento aritmético.
Más específicamente, en el primer método, los primeros datos Datos1 [k+1]
(a1) se almacenan en el registro de memoria intermedia RegMI en el momento en que finaliza el procesamiento aritmético en el primer periodo P[k] cuando el instante de coincidencia J[k] está presente después del inicio del procesamiento aritmético y antes del final del procesamiento aritmético.
Luego, al adoptar el primer método, entre los datos obtenidos por el procesamiento aritmético en el primer periodo P[k], los primeros datos Datos1 [k+1] se almacenan antes del comienzo del primer periodo P[k+1], y los segundos datos Datos2 [k+1] se almacenan en el registro de memoria intermedia RegMI en ocasión del inicio del primer periodo P[k+1 ].
Por lo tanto, en el primer periodo P[k], los primeros datos Datos1 y los segundos datos Datos2 se suministran alternativamente a la unidad 12 de control del inversor.
Como se mencionó anteriormente, los contenidos almacenados en el registro de memoria intermedia RegMI en el instante límite se transfieren al registro de comparación RegComp. Luego, se comparan entre sí los contenidos almacenados en el registro de comparación RegComp, más específicamente, el valor umbral Dpwm1 del inversor y la duración Tinv1 del segundo periodo (o el valor Dpwm2 umbral del inversor y la duración Tinv2 del segundo periodo y la señal Tad de sincronización de muestras), y la portadora K2 del inversor. Por lo tanto, la portadora K2 del inversor y los contenidos almacenados en el registro de comparación RegComp son debidamente comparados entre sí, y el control de dos divisiones puede ser realizado mediante un único modulador complementario de PWM.
Por lo tanto, la modulación PWM síncrona se puede realizar utilizando un solo temporizador complementario de PWM y un temporizador de PWM de uso general, y no se requiere un CI lógico, tal como un CPLD y una FPGA.
Además, se puede configurar fácilmente un sistema de control con un ciclo de control constante sin depender del tiempo de procesamiento requerido para el procesamiento aritmético.
(b-4) Segundo método de esta realización
La Figura 10 y la Figura 11 son cronogramas que muestran operaciones de un segundo método de esta realización, en el que se adoptan los mismos símbolos que en (b-3) descritos anteriormente.
La Figura 10 corresponde a la Figura 7 e ilustra un caso en el que el procesamiento aritmético para obtener los primeros datos Datos1 y los segundos datos Datos2 es más largo que la duración del segundo periodo Q1, y la Figura 11 corresponde a la Figura 8, e ilustra un caso en el que el procesamiento aritmético para obtener los primeros datos Datos1 y los segundos datos Datos2 es más corto que la duración del segundo periodo Q1.
La Figura 12 es un diagrama de flujo que muestra las operaciones de la gestión de interrupción más alta en el segundo método, y tales operaciones son ejecutadas por la unidad 10 de procesamiento aritmético. Obsérvese que la gestión de interrupción más baja consiste en escribir los primeros datos Datos1 en el registro de memoria intermedia RegMI de una manera similar al primer método.
El segundo método está representado por un diagrama de flujo en el que se eliminan las etapas S106 a S108 en el primer método. Es decir, después de finalizar las etapas S101 a S105, finaliza la gestión de interrupción más alta y el procesamiento de la unidad 10 de procesamiento aritmético vuelve a la rutina principal.
Cuando se produce una nueva instrucción de interrupción R2 después del inicio de la operación aritmética (“nueva”, aquí mencionada, significa “que ocurre después de la instrucción de interrupción R2” liberada en la etapa S101, de manera similar a “nueva” en el primer método), los primeros datos Datos1 se escriben en el registro de memoria intermedia RegMI como la gestión de interrupción más baja realizada de este modo. Tal escritura se muestra como los primeros datos Datos1 [n+1] y Datos1 [n+2] tanto en la Figura 10 como en la Figura 11.
Independientemente de si la “nueva” instrucción de interrupción R2 se produce o no durante el procesamiento aritmético de la gestión de interrupción más alta, la gestión de interrupción más alta se ejecuta preferentemente y la gestión de interrupción más baja por la instrucción de interrupción R2 no se ejecuta. Por lo tanto, como se muestra en la Figura 11, aunque el procesamiento aritmético en el primer periodo P[k] finalice antes del instante de coincidencia J[k], los primeros datos Datos1 [k+1] se escriben en el registro de memoria intermedia RegMI después de la sincronización del instante de coincidencia J[k] en el que se produce la “nueva” instrucción de interrupción R2. Por lo tanto, de manera similar al primer método, se garantiza el funcionamiento apropiado del inversor 22 en el segundo periodo Q2 [n].
Obsérvese que, a diferencia del primer método, en el segundo método, la escritura en el registro de memoria intermedia RegMI (Etapa S108 de la Figura 9) no se realiza en la gestión de interrupción más alta. Por lo tanto, como en la etapa S107, también es innecesario tal procesamiento para evitar la escritura redundante. En cambio, la etapa S101 también se ejecuta en el segundo método por la misma razón explicada en el primer método.
Obsérvese que la adopción de la etapa S108 en el primer método es deseable desde el punto de vista de acortar el tiempo requerido para la gestión de interrupciones. Específicamente, para reducir una pérdida del inversor 22 cuando la carga es muy ligera, es deseable adoptar no el control de dos divisiones, sino el control para controlar el inversor 22 en un ciclo del convertidor 21 (aquí, este control es denominado provisionalmente “control sin división”). Entonces, si se usan en combinación el control sin división y el control con dos divisiones, cuando se realiza el control sin división, no se produce la gestión de interrupción más baja y se logra acortar el tiempo requerido para la gestión de interrupción.
Además, como se muestra en la Figura 10, el momento en el que los primeros datos Datos1 [k+1] se escriben en el registro de memoria intermedia RegMI pasa a estar detrás de un momento similar mostrado en la Figura 7.
Como se describió anteriormente, también en el segundo método, los primeros datos Datos1 [k+1] se almacenan en el registro de memoria intermedia RegMI según los apartados (a) y (b) descritos anteriormente.
Más específicamente, en el segundo método, los primeros datos Datos1 [k+1]
(a2) cuando el instante límite, como el instante de coincidencia J[k], está presente después del inicio del procesamiento aritmético y antes del final del procesamiento aritmético, se almacena en el registro de memoria intermedia RegMI por la gestión de interrupción más baja por la instrucción de interrupción R2 que se produce en el primer instante límite después del final del procesamiento aritmético.
Y, al adoptar el segundo método, de manera similar al primer método, los primeros datos Datos1 [k+1] se almacenan en el registro de memoria intermedia RegMI antes del comienzo del primer periodo P[k+1], y los segundos datos Datos2 [k+1] se almacenan en el registro de memoria intermedia RegMI en ocasión del inicio del primer periodo P[k+1].
Por lo tanto, en el primer periodo P[k], los primeros datos Datos1 y los segundos datos Datos2 se suministran alternativamente a la unidad 12 de control del inversor. Por lo tanto, de manera similar al primer método, el control de dos divisiones puede realizarse mediante un único modulador complementario de PWM.
Obsérvese que, tanto en el primer método como en el segundo método, el tiempo requerido para la gestión de interrupción más baja realizado por la instrucción de interrupción R2 que se produce en el instante de coincidencia J[k] debe ser más corto que la duración del segundo periodo Q2 [k+1]. De lo contrario, la gestión de interrupción más baja no detectará a tiempo la transferencia desde el registro de memoria intermedia RegMI al registro de comparación RegComp, realizándose la transferencia en el momento en que se produce la instrucción de interrupción R1 [k+1].
En otras palabras, la duración del segundo periodo Q2 [k+1] no puede establecerse en menos del tiempo requerido para la gestión de interrupción más baja. Sin embargo, este tiempo requerido es más corto que un tiempo muerto en la conmutación del inversor 22 (el tiempo muerto generalmente es del orden de varios microsegundos). Entonces, la duración del segundo periodo Q2 [k+1] no se acorta al tiempo muerto o menos. Esto se debe a que el segundo periodo Q2 [k+1] de tal duración de periodo no afecta a la corriente de CA polifásica Iv emitida por el inversor 22.
Dado que existe tal relación con respecto al periodo de tiempo, no tiene importancia práctica en establecer la duración del segundo periodo Q2 [k+1] en el tiempo requerido para la gestión de interrupción más baja o menos. Es decir, el valor mínimo de la duración del segundo periodo Q2 [k+1] solo necesita limitarse al tiempo requerido o más.
<Segunda realización>
La Figura 13 es un diagrama de bloques que ilustra una parte de una configuración de una unidad 12 de control de inversor en esta realización. Esta configuración es diferente de la configuración de la unidad 12 de control del inversor en la primera realización porque el valor introducido en el comparador 122d se hace diferente, y porque se usa no solo la activación de la salida del comparador 122d sino también la activación del comparador 122a como un desencadenante para la transferencia del registro de memoria intermedia RegMI al registro de comparación RegComp. Además, también se agrega una puerta O 129.
Es decir, el comparador 122d compara el valor de conteo del temporizador 121 con el valor (que no es un valor mínimo fijo como en la primera realización) almacenado en el registro 123a de comparación, y hace que el temporizador 121 cuente ascendentemente cuando ambos coinciden entre sí. Por otro lado, de manera similar a la primera realización, el comparador 122a compara el valor de conteo del temporizador 121 con el valor almacenado en el registro 123a de comparación, y hace que el temporizador 121 cuente descendentemente cuando ambos coinciden entre sí.
Entonces, la puerta O 129 hace que se produzca la instrucción de interrupción R2 cuando cualquiera de los comparadores 122a y 122d está activado. Es decir, en esta realización, la instrucción de interrupción R2 es tanto una interrupción de cresta como una interrupción de valle.
Sin embargo, la puerta O 129 se muestra por conveniencia de explicación en la Figura, y no es necesario proporcionar la puerta O 129 como un constituyente real.
Además, el comparador 122d puede integrarse con el comparador 122a, y una salida del mismo puede ser usada como instrucción de interrupción R2 y como una instrucción de transferencia para transferir desde los registros 124a, 124b y 124c de memoria intermedia a los registros 123a, 123b y 123c de comparación. El temporizador 121 en este caso tiene una función para contar ascendente/descendentemente alternativamente cada vez que se activa la salida del comparador integrado 122a.
La Figura 14 es un diagrama de bloques que ilustra una parte de una configuración de una unidad 11 de control de convertidor en esta realización. Esta configuración es diferente de la configuración de la unidad 11 de control del convertidor en la primera realización solo porque a la misma se añaden una puerta O 119 y un comparador 112d, y porque se hace que el temporizador 111 funcione como un contador ascendente/descendente.
Es decir, el comparador 112d compara el valor de conteo del temporizador 111 con un valor mínimo fijo (por ejemplo, 0), y hace que el temporizador 121 cuente ascendentemente cuando ambos coinciden entre sí. Por otro lado, de manera similar a la primera realización, el comparador 112a compara el valor de conteo del temporizador 111 con el valor (primer periodo de duración Tcnv) almacenado en el registro 113a de comparación, y hace que el temporizador 111 cuenta descendentemente cuando ambos coinciden entre sí.
La puerta O 119 hace que se produzca la instrucción de interrupción R1 cuando cualquiera de los comparadores 112a y 112d está activado. Es decir, en esta realización, se puede decir que la instrucción de interrupción R1 es tanto una interrupción de cresta como una interrupción de valle cuando la instrucción de interrupción R1 se expresa de manera similar a la expresión utilizada para la instrucción de interrupción R2.
Obsérvese que la puerta O 119 se muestra por conveniencia de explicación en la Figura, y no es necesario proporcionar la puerta O 119 como un constituyente real.
Obsérvese que el momento de transferencia desde los registros 114a y 114c de memoria intermedia a los registros 113a y 113c de comparación es el mismo que la aparición de la instrucción de interrupción R1 de una manera similar a la primera realización. Sin embargo, a diferencia de la primera realización, la salida del comparador 112a no funciona directamente como la instrucción de interrupción R1. Aquí se ilustra el caso en el que la instrucción de interrupción R1 se adopta como instrucción de transferencia para transferir de los registros 114a y 114c de memoria intermedia a los registros 113a y 113c de comparación.
La unidad 11 de control del convertidor y la unidad 12 de control del inversor, que son según se ha descrito anteriormente, pueden realizarse mediante una configuración conocida comúnmente denominada unidad multifunción de impulsos de sincronización, de manera similar a las de la primera realización.
Con la configuración descrita anteriormente, la instrucción de interrupción R1 se convierte en la interrupción de valle y la interrupción de cresta, que se basan en la portadora K1 del convertidor, y la instrucción de interrupción R2 se convierte en la interrupción de valle y la interrupción de cresta, que se basan en la portadora K2 del inversor
La Figura 15 es un cronograma que muestra las operaciones en esta realización. También en la Figura 15, de manera similar a las Figuras 7 y 8, se agrega el símbolo [k] a los símbolos que indican las diversas cantidades en el ciclo késimo.
Aquí, en aras de la simplicidad, se hará una descripción tomando como ejemplo el caso en el que el procesamiento aritmético en el primer periodo P[k], que es para obtener los primeros datos Datos1 [k+1] y los segundos datos Datos2 [k+1], es más largo que el segundo periodo Q1 [k], y es naturalmente más corto que el primer periodo P[k]. Sin embargo, considerando que el procesamiento aritmético en el primer periodo P[k] puede ser más corto que el segundo periodo Q1 [k], es deseable que se adopte ya sea el primer método o el segundo método que se describen en la primera realización.
También en esta realización, los temporizadores 111 y 121 funcionan en sincronización mutua, y la portadora K1 del convertidor y la portadora K2 del inversor están sincronizadas entre sí.
Como el temporizador 111 funciona como contador ascendente/descendente, la portadora K1 del convertidor aparentemente no presenta una onda de diente de sierra, sino una onda triangular.
En la Figura 15, los segundos datos Datos2 [n], que ya se obtienen en el primer periodo P[n-1] y son considerados como variables por la instrucción de interrupción R1 [n] que sirve como interrupción de valle para la portadora K1 del convertidor, son escritos en el registro de memoria intermedia RegMI. Sin embargo, antes de esta escritura, los primeros datos Datos1 [n] se transfieren del registro de memoria intermedia RegMI al registro de comparación RegComp en el mismo momento en que se produce la instrucción de interrupción R1 [n]. De esta manera, desde el comienzo del segundo periodo Q1 [n], se comparan diversas cantidades (no mostradas) incluidas en los primeros datos Datos1 [n] con la portadora K2 del inversor en el segundo periodo Q1 [n].
Al mismo tiempo que la aparición de la instrucción de interrupción R1 [n], la portadora K1 del convertidor comienza a subir y comienza el primer periodo P[n].
Un segundo periodo de duración Tinv1 [n] (no mostrado) incluido en los primeros datos Datos1 [n] define un valor mínimo de la portadora K2 del inversor. Dado que la portadora K2 del inversor cae en el segundo periodo Q1 [n], el momento final del segundo periodo Q1 [n] está determinado por la duración Tinv1 [n] del segundo periodo. Para la duración Tinv1 [n] del segundo periodo, se establece un valor correspondiente a un tiempo hasta que la portadora K1 del convertidor alcanza el valor umbral Ccnv del convertidor desde un valor mínimo (por ejemplo, 0), y en el instante J[n] de coincidencia, la portadora K2 del inversor comienza a subir.
El segundo periodo Q2 [n] comienza desde el instante de coincidencia J[n]. Los segundos datos Datos2 [n] se transfieren desde el registro de memoria intermedia RegMI al registro de comparación RegComp en el instante de coincidencia J[n] y, en consecuencia, desde el comienzo del segundo periodo Q2 [n], se comparan diversas cantidades (no mostradas) incluidas en los segundos datos Datos2 [n] con la portadora K2 del inversor en el segundo periodo Q2 [n].
Un segundo periodo de duración Tinv2 [n] (no mostrado) incluido en los segundos datos Datos2 [n] define un valor máximo de la portadora K2 del inversor. Dado que la portadora K2 del inversor sube en el segundo periodo Q2 [n], el momento final del segundo periodo Q2 [n] está determinado por la duración Tinv2 [n] del segundo periodo.
Para la duración Tinv2 [n] del segundo periodo, se establece un valor correspondiente al tiempo hasta que la portadora K1 del convertidor alcanza el valor máximo (esto corresponde a la duración Tcnv del primer periodo) desde el valor umbral Ccnv del convertidor, y el momento final del segundo periodo Q2 [n] coincide con el instante en el que la portadora K1 del convertidor alcanza el valor máximo. En este momento, la portadora K1 del convertidor comienza a caer, el primer periodo P[n] finaliza y el primer periodo P[n+1] comienza.
Como se describió anteriormente, el primer periodo P[n] es dividido en dos por los segundos periodos Q1 [n] y Q2 [n]. De manera similar al primer periodo P[n], el primer periodo P[n+1] también es dividido en dos por los segundos periodos Q1 [n+1) y Q2 [n+1]. Como se describió anteriormente, se hace posible realizar el control de dos divisiones también en esta realización.
A diferencia de la primera realización, la portadora K1 del convertidor sube en el primer periodo P[n], y cae en el primer periodo P[n+1]. Entonces, se puede entender que, en cada uno de los segundos periodos Q1 [k] y Q2 [k], que dividen el primer periodo único P[k] en dos, la portadora K2 del inversor no es una onda triangular, sino una onda de diente de sierra única. Es decir, la portadora K1 del convertidor repite alternativamente un aumento monótono y una disminución monótona cada primer periodo P[k], y la portadora K2 del inversor repite alternativamente un aumento monótono y una disminución monótona cada segundo periodo Q1 [k] y Q2 [k].
Luego, los segundos datos Datos2 [k] que han de ser comparados con la portadora K2 del inversor en el segundo periodo Q2 [k] se almacenan en el registro de memoria intermedia RegMI al comienzo del segundo periodo inmediatamente anterior Q1 [k], y se transfieren al registro de comparación RegComp al comienzo del segundo periodo Q2 [k]. Por lo tanto, se logra la obtención de la señal Sinv de conmutación del inversor en el segundo periodo Q2 [k].
De manera similar, los primeros datos Datos1 [k+1] que han de ser comparados con la portadora K2 del inversor en el segundo periodo Q1 [k+1] se almacenan en el registro de memoria intermedia RegMI al final del segundo periodo inmediatamente anterior Q2 [k], y se transfieren al registro de comparación RegComp al comienzo del segundo periodo Q1 [k+1]. Por lo tanto, se logra adecuadamente la obtención de la señal Sinv de conmutación del inversor en el segundo periodo Q1 [k+1].
Como se ha descrito anteriormente, de manera similar a la primera realización, también en esta realización, los contenidos almacenados en el registro de memoria intermedia RegMI en el instante límite se transfieren al registro de comparación RegComp. Luego, se comparan entre sí los contenidos almacenados en el registro de comparación RegComp, más específicamente, el valor umbral Dpwm1 del inversor y la duración Tinv1 del segundo periodo (o el valor umbral Dpwm2 del inversor y la duración Tinv2 del segundo periodo y la señal Tad de sincronización de muestras), y la portadora K2 del inversor. Por lo tanto, se logra realizar el control de dos divisiones por el modulador complementario de PWM único.
En comparación con la primera realización, en esta realización, si el tiempo requerido para el procesamiento aritmético superior es corto, el número de veces de este procesamiento puede duplicarse. Por lo tanto, el número de veces que se actualiza la señal Sinv de conmutación del inversor se puede duplicar, y se mejora la capacidad de respuesta de la corriente alterna polifásica Iv.
<Tercera realización>
En esta realización, para la configuración de la unidad 11 de control del convertidor, se adopta la configuración (Figura 3) adoptada en la primera realización, y para la configuración de la unidad 12 de control del inversor, se adopta la configuración (ilustrada en la Figura 13) adoptada en la segunda realización.
De esta manera, la portadora K1 del convertidor presenta una onda de diente de sierra que tiene la duración Tcnv del primer periodo como un ciclo, y la portadora K2 del inversor repite alternativamente un aumento monótono y una disminución monótona cada segundo periodo Q1 [k] y Q2 [k].
La Figura 16 es un cronograma que muestra las operaciones en esta realización. También en la Figura 16, de manera similar a las Figuras 7 y 8, se agrega el símbolo [k] a los símbolos que indican las diversas cantidades en el ciclo késimo.
De manera similar a la segunda realización, también en esta realización, en aras de la simplicidad, se realizará una descripción tomando como ejemplo el caso en el que el procesamiento aritmético en el primer periodo P[k], que es para obtener los primeros datos Datos1 [k+1] y los segundos datos Datos2 [k+1], es más largo que el segundo periodo Q1 [k], y es naturalmente más corto que el primer periodo P[k]. Sin embargo, considerando que el procesamiento aritmético en el primer periodo P[k] puede ser más corto que el segundo periodo Q1 [k], es deseable que se adopte cualquiera del primer método y el segundo método, que se describen en la primera realización, de manera similar a la segunda realización.
También en esta realización, los temporizadores 111 y 121 funcionan en sincronización mutua, y la portadora K1 del convertidor y la portadora K2 del inversor están sincronizadas entre sí.
En la Figura 16, en los primeros periodos P[n-1] y P[n+1], la portadora K1 del convertidor sube, a diferencia de la Figura 15 mostrada en la segunda realización. Por otro lado, la forma de onda K2 del inversor es similar a la de la segunda realización, y los segundos periodos, que pertenecen a diferentes primeros periodos y son adyacentes entre sí, por ejemplo, los segundos periodos Q2 [n-1] y Q1 [n], se convierten en una línea simétrica en el eje de tiempo con respecto a, como eje, el instante límite entre ambos. Los segundos periodos Q2 [n] y Q1 [n+1] también tienen una simetría similar.
En la segunda realización, dicha simetría se ha mantenido por el hecho de que la portadora K1 del convertidor es una onda triangular aparentemente simétrica. Por consiguiente, para obtener tal simetría también en esta realización, se adopta un valor umbral CcnvB del convertidor, además del valor umbral Ccnv del convertidor.
Específicamente, tal valor se obtiene como CcnvB = 1 -Ccnv cuando un valor máximo de la portadora K1 del convertidor se establece en 1 (esto se logra, por ejemplo, al establecer la duración del primer periodo como Tcnv = 1), y un valor mínimo de la misma se establece en 0 (esto se realiza, por ejemplo, ajustando, a 0, el valor de conteo del temporizador 111 cuando el temporizador 111 es reiniciado por el comparador 112a). Tal cálculo es realizado, por ejemplo, por la unidad 10 de procesamiento aritmético. Luego, los valores umbral CcnvB y CCnv del convertidor solo necesitan ser introducidos alternativamente en el registro 114c de memoria intermedia (remitirse a la Figura 3).
Como se ha descrito anteriormente, de manera similar a la segunda realización, los contenidos almacenados en el registro de memoria intermedia RegMI en el instante límite se transfieren al registro de comparación RegComp. Luego, se comparan entre sí los contenidos almacenados en el registro de comparación RegComp, más específicamente, el valor umbral Dpwm1 del inversor y la duración Tinv1 del segundo periodo (o el valor umbral Dpwm2 del inversor y la duración Tinv2 del segundo periodo y la señal Tad de sincronización de muestras), y la portadora K2 del inversor. Por lo tanto, se logra realizar el control de dos divisiones por el modulador complementario de PWM único.
Además, es suficiente si el temporizador 111 tiene una función general que es un contador ascendente, y en consecuencia, se amplía el abanico de opciones para seleccionar el temporizador de PWM de uso general adoptado para implementar esta realización. Esto es ventajoso porque se pueden usar de manera efectiva los recursos del microordenador monochip adoptado en esta realización.
<Cuarta realización>
En una cuarta realización, se hará una descripción del caso en el que el convertidor 21 convierte una tensión de CA trifásica en la tensión de CC Vcc.
La Figura 17 es un diagrama de bloques que ilustra una configuración de un convertidor 2 de energía eléctrica adoptada en esta realización. En el convertidor 2 de energía eléctrica, se adopta un convertidor de fuente de corriente como convertidor 21, y se adopta un inversor de fuente de tensión como inversor 22. Tal configuración es conocida por sí misma en el documento no de patente 3 y el documento de patente 3.
El convertidor 21 y el inversor 22 están conectados entre sí mediante líneas de alimentación de CC LH y LL. La línea de fuente de alimentación de CC LH tiene un potencial mayor que la línea de fuente de alimentación de CC LL por las tensiones de CC Vcc.
Entre las líneas de fuente de alimentación de CC LH y LL, se puede proporcionar un circuito de bloqueo, al que se aplica un condensador no lineal como se ilustra en el documento no de patente 4. En el control sin división, se vuelve conductor un conmutador conectado en serie al condensador en el circuito de bloqueo.
El convertidor 21 tiene terminales de entrada Pr, Ps y Pt, que están conectados a una fuente 83 de alimentación de CA trifásica, y reciben tensiones de CA trifásicas Vr, Vs y Vt para cada fase. La fuente 83 de alimentación de CA trifásica puede entenderse como un ejemplo de la fuente 8 de alimentación de CA de la Figura 1.
El convertidor 21 conmuta las corrientes de línea Ir, Is y It, que se suministran desde los terminales de entrada Pr, Ps y Pt en un ciclo dividido en una primera sección y una segunda sección, e introduce la corriente continua Icc entre las líneas de alimentación de CC LH y LL.
La primera sección es un periodo durante el cual se suministra una corriente que fluye a través de un par de los terminales de entrada Pr, Ps y Pt —aplicándose al par una tensión de CA que presenta una fase máxima y una tensión de CA que presenta una fase mínima— como la corriente de CC Icc entre las líneas de alimentación de CC LH y LL.
La segunda sección es un periodo durante el cual se suministra una corriente que fluye a través de un par de los terminales de entrada Pr, Ps y Pt —aplicándose al par una tensión de CA que presenta una fase intermedia y una tensión de CA que presenta una fase mínima— fase como la corriente de CC Icc entre las líneas de alimentación de CC LH y LL.
El convertidor 21 incluye los conmutadores Qxp y Qxn (representando x r, s y t, aplicándose lo mismo en lo sucesivo). Cada uno de los conmutadores Qxp se proporciona entre el terminal de entrada Px y la línea de alimentación de CC LH. Cada uno de los conmutadores Qxn se proporciona entre el terminal de entrada Px y la línea de alimentación de CC LL.
Ambos conmutadores Qxp y Qxn tienen una capacidad de bloqueo inverso, y estos se ilustran como RB-IGBT (IGBT de bloqueo inverso) en la Figura 17.
Las señales de conmutación Sxp y Sxn se introducen en los conmutadores Qxp y Qxn, respectivamente. Cada uno de los conmutadores Qxp se hace conductivo/no conductivo en respuesta al estado activo/no activo de la señal de conmutación Sxp, y cada uno de los conmutadores Qxn se convierte en conductivo/no conductivo en respuesta al estado activo/no activo de la señal de conmutación Sxn. Por lo tanto, las señales de conmutación Sxp y Sxn componen la señal Scnv de conmutación del convertidor.
El inversor 22 tiene puntos de conexión Pu, Pv y Pw. El inversor 22 realiza la conmutación de la tensión de CC Vcc mediante un patrón de conmutación que se basa en la modulación por anchura de impulsos, y produce la corriente de CA (trifásica) polifásica Iv desde los puntos de conexión Pu, Pv y Pw.
El inversor 22 incluye tres trayectorias de corriente conectadas en paralelo entre las líneas de alimentación de CC LH y LL a las que se aplica la tensión de CC Vcc.
El inversor 22 incluye los conmutadores Qyp y Qyn (representando y u, v y w, aplicándose lo mismo en lo sucesivo). Las trayectorias de la corriente incluyen el punto de conexión Py, el conmutador Qyp del lado del ramal superior y los conmutadores Qyn del lado del ramal inferior. Los diodos Dyp y Dyn están conectados en antiparalelo a los conmutadores Qyp y Qyn, respectivamente. Aquí, “antiparalelo” indica que dos elementos están conectados en paralelo entre sí, y que las direcciones de conducción de los dos elementos son opuestas entre sí.
Las señales de conmutación Syp y Syn se introducen en los conmutadores Qyp y Qyn, respectivamente. Cada uno de los conmutadores Qyp se convierte en conductivo/no conductivo en respuesta al estado activo/no activo de la señal de conmutación Syp, y cada uno de los conmutadores Qyn se convierte en conductivo/no conductivo en respuesta al estado activo/no activo de la señal de conmutación Syn. Por lo tanto, las señales de conmutación Syp y Syn componen la señal Scnv de conmutación del convertidor.
Tales operaciones del convertidor 21 y el inversor 22, que se basan en las señales de conmutación Sxp, Sxn, Syp y Syn, son conocidas, por ejemplo, por el documento de patente 3 y los documentos no de patente 1 a 3, y en consecuencia, se omitirá una descripción detallada de las mismas. Sin embargo, se dará una breve descripción de las porciones que sirven como premisa de la descripción de esta realización.
Ahora, se supone que la tensión Vt es la fase mínima, y las tensiones Vr y Vs se convierten en la fase máxima y la fase intermedia, respectivamente. Debido a la simetría de una forma de onda de la tensión de fase, tal suposición no pierde generalidad al intercambiar una secuencia de fase y al intercambiar fases de los conmutadores Qxp y Qxn.
Entonces, cuando se hace tal suposición, son positivas las tensiones de línea a línea (Vr-Vt) y (Vs-Vt), y estas son generadas selectivamente como la tensión de CC Vcc. Tal generación selectiva se realiza de tal manera que se seleccionan: un primer estado en el que los conmutadores Qrp y Qtn están activados y los conmutadores Qrn y Qtp están desactivados; y un segundo estado en el que los conmutadores Qtn y Qrp están activados y los conmutadores Qtp y Qsn están desactivados. Un periodo durante el cual se mantiene el primer estado es la primera sección mencionada anteriormente, y un periodo durante el cual se mantiene el segundo estado es la segunda sección mencionada anteriormente. Entonces, el cambio entre el primer estado y el segundo estado se entiende como la conmutación del convertidor 21, que acompaña al intercambio de la fase máxima, la fase intermedia y la fase mínima entre las tensiones Vr, Vs y Vt.
La Figura 18 es un gráfico que muestra las operaciones del convertidor 2 de energía eléctrica cuando se adopta la tecnología conocida del documento de patente 3 y el documento no de patente 3, y se muestra para su comparación con esta realización. El momento de la conmutación del convertidor 21 se puede determinar mediante una onda triangular simétrica C1 y relaciones de flujo D6 y D4 (= 1-D6). Cuando un ciclo de la onda triangular simétrica es ts, su valor máximo es 1 y su valor mínimo es 0, entonces la primera sección está presente continuamente en una duración D6ts, y la segunda sección está presente continuamente en una duración D4ts.
Las ondas trapezoidales de la fuente de tensión son para ondas de señal Vr*, Vs* y Vt*, por lo que la conmutación del convertidor 21 se realiza en función de dos vectores de tensión. Por lo tanto, el convertidor 21 conmuta en un instante en el que la onda triangular simétrica C1 se vuelve igual a una de las relaciones de flujo; por ejemplo, la relación de flujo D4. Como se muestra en el documento de patente 3, dicha conmutación del convertidor 21 se realiza mediante el patrón de conmutación del convertidor 21, que se obtiene realizando la conversión de puerta de la fuente de corriente.
Se conoce y, en consecuencia, se omite aquí una forma deseable de seleccionar las relaciones de flujo D4 y D6. Sin embargo, la duración Tcnv del primer periodo, la portadora K1 del convertidor y el valor umbral Ccnv del convertidor, que se describen en la “(b-2) Explicación de la operación del ejemplo comparativo” descrita anteriormente, corresponden al ciclo ts, a la onda triangular simétrica C1, y a la relación de flujo D4, respectivamente (remitirse a la Figura 6).
En la Figura 18, una onda triangular simétrica C2 toma el valor mínimo 0 y el valor máximo 1. La onda triangular simétrica C2 se compara con los valores de instrucción de tensión D4 (1-d0-d4), D4 (1-d0), D4+D6d0 y D4+D6 (d0+d4). Los valores d0, d4 y d6 son ondas de señales para las operaciones del inversor 22 e indican relaciones de periodos, mientras que los vectores de tensión V0, V4 y V6 se adoptan en la onda triangular simétrica C1, respectivamente. Aquí, se ilustra un caso en el que se establece d0+d4+d6 = 1, y en el que se adopta la llamada modulación bifásica.
La portadora K2 del inversor y los valores umbral Dpwm del inversor, que se describen en la “(b-2) Explicación de la operación del ejemplo comparativo” descrito anteriormente, corresponden a la onda triangular simétrica C2 y a los valores de la instrucción de tensión, respectivamente (remitirse a la Figura 6). Cuando no se adopta la modulación bifásica, los valores de instrucción de tensión D4 (1-d0-d4-d6) y D4+D6 (d0+d4+d6) se adoptan adicionalmente como objetos para comparar con la onda triangular simétrica C2.
Con respecto a la relación de flujo D4, los valores de instrucción de tensión D4 (1-d0) y D4+D6d0 son menores en el valor D4d0 y mayores en el valor D6d0, respectivamente. Además, con respecto a la relación de flujo D4, los valores de instrucción de tensión D4 (1-d0-d4) y D4+D6 (d0+d4) son menores por el valor D4 (d0+d4) y mayores por el valor D6 (d0+d4), respectivamente.
Por lo tanto, se usan estos valores de instrucción de tensión, por lo que el inversor 22 funciona en función de los vectores de tensión V0, V4 y V6, que se adoptan en periodos que toman una relación d0:d4:(1-d0-d4), en ambas de la primera sección y la segunda sección, que dividen en dos el ciclo ts. Luego, el vector de tensión V0 se adopta en una sección que incluye el momento en el cual el convertidor 21 conmuta, por lo que el convertidor 21 conmuta en un estado en el que no fluye la corriente continua Icc. Esto es deseable desde el punto de vista de reducir una pérdida en la conmutación del convertidor 21.
Obsérvese que las regiones en las que no fluyen la corriente continua Icc y las corrientes de línea Ir, Is y It por la operación en el lado del inversor 22 están sombreadas en la Figura 18.
Además, con respecto a las señales de conmutación Sup, Svp y Swp, la ACTIVACIÓN y la DESACTIVACIÓN de las mismas se indican individualmente mediante trazos altos y bajos de los gráficos. Obsérvese que se omiten las señales de conmutación Sun, Svn y Swn, ya que estas señales de conmutación se activan/desactivan de forma complementaria con las señales de conmutación Sup, Svp y Swp, respectivamente (excepto el tiempo muerto).
Según se ha descrito anteriormente, la Figura 18 muestra las operaciones del control de dos divisiones mencionado anteriormente. Obsérvese que el momento en el que se produce la instrucción de interrupción R2 que se muestra en la Figura 6 se muestra como una caída de una señal denotada por un símbolo int en la Figura 18.
La Figura 19 es un gráfico que muestra las operaciones del convertidor 2 de energía eléctrica cuando el control mostrado en la primera realización se aplica en esta realización.
La portadora K1 del convertidor se compara con la relación de flujo D6 correspondiente al valor umbral Ccnv del convertidor mencionado en la primera realización y se realiza una conmutación. La portadora K1 del convertidor presenta una onda de diente de sierra repetida en el ciclo ts correspondiente a la duración Tcnv del primer periodo, y aquí se ilustra una onda de diente de sierra inclinada ascendentemente.
La primera sección y la duración D6ts de la misma corresponden al segundo periodo Q1 y la duración Tinv1 del segundo periodo, respectivamente. La segunda sección y la duración D4ts de la misma corresponden al segundo periodo Q2 y la duración Tinv2 del segundo periodo, respectivamente.
Las ondas de señal Vr*, Vs* y Vt* son ondas trapezoidales de la fuente de tensión, y en consecuencia, la conmutación del convertidor 21 es realizada por el mismo vector de tensión que en el caso mostrado en la Figura 18, y el patrón de conmutación del convertidor 21 también se vuelve igual al del ejemplo comparativo mostrado en la Figura 18. Por lo tanto, como corrientes de línea Ir, Is y It obtenidas en esta realización se obtienen las mismas que en el ejemplo comparativo mostrado en la Figura 18.
En la primera sección correspondiente al segundo periodo Q1, la portadora K2 del inversor se compara con los valores de instrucción de tensión D6d0, D6 (d0+d4) y D6, que corresponden a los valores umbral Dpwm del inversor mencionados en la primera realización. Sin embargo, dado que la duración del segundo periodo Q1 está determinada por la duración Tinv1 del segundo periodo, la portadora K2 del inversor toma el valor de instrucción de tensión D6 como el valor máximo en la primera sección. Entonces, dado que aquí se adopta la modulación bifásica, se puede omitir un valor de instrucción de tensión D6 (d0+d4+d6) = D6 como objeto de comparación de la portadora K2 del inversor. Que esta omisión esté presente o no corresponde al hecho de que hay un caso en el que hay tres tipos de valores umbral Dpwm del inversor, y un caso en el que hay dos tipos de los mismos.
La portadora K2 del inversor se compara con los valores de instrucción de tensión D4d0, D4 (d0+d4) y D6, que corresponden a los valores umbral Dpwm del inversor mencionados en la primera realización, en la segunda sección correspondiente al segundo periodo Q2. Sin embargo, dado que el segundo periodo Q2 está determinado por la duración Tinv2 del segundo periodo, la portadora K2 del inversor toma el valor de instrucción de tensión D4 como el valor máximo en la segunda sección. Por lo tanto, se puede omitir el valor de instrucción de tensión D4 = D4 (d0+d4+d6) como objeto de comparación de la portadora K2 del inversor. Que tal omisión esté presente o no también corresponde al hecho de que hay un caso en el que hay tres tipos de valores umbral Dpwm del inversor, y un caso en el que hay dos tipos de los mismos.
Es obvio que los periodos en los que se adoptan los vectores de tensión V0, V4 y V6, los periodos que se obtienen como se ha descrito anteriormente, se obtienen de la misma manera que en el caso mostrado en la Figura 18, siempre que las relaciones de flujo D4 y D6 y los valores d0, d4 y d6 no cambien. Obsérvese que el momento en el que se produce la instrucción de interrupción R2 mostrada en la Figura 7 se muestra como una caída de una señal denotada por un símbolo int en la Figura 19.
Se entiende que la primera realización es aplicable cuando, según se ha descrito anteriormente, el convertidor 21 convierte las tensiones de CA trifásicas Vr, Vs y Vt en la tensión de CC Vcc, y el inversor 22 produce la corriente de CA polifásica Iv.
De esta manera, es suficiente que el número de moduladores complementarios de PWM requeridos para la señal Sinv de conmutación del inversor sea uno. Además, de esta manera, a diferencia del caso mostrado en el documento de patente 3, no es necesario sintetizar mutuamente la señal Sinv de conmutación del inversor en la primera sección y la señal Sinv de conmutación del inversor en la segunda sección.
Además, es obvio que, en el gráfico que se muestra en la Figura 19, se obtiene un resultado similar incluso cuando se invierte la inclinación de la portadora K1 del convertidor, es decir, está inclinada descendentemente. Por lo tanto, es obvio que también se puede aplicar a esta realización la segunda realización en la que la portadora K1 del convertidor aparentemente se convierte en una onda triangular.
Por supuesto, a esta realización también se puede aplicar la tercera realización. Sin embargo, en este caso, de manera similar a los valores umbral Ccnv y CcnvB del convertidor, que se describen en la tercera realización, se deduce que la portadora K1 del convertidor se compara alternativamente con las relaciones de flujo D6 y D4.
<Quinta realización>
En una quinta realización, se hará una descripción del caso en el que el convertidor 21 convierte una tensión de CA monofásica en la tensión de CC Vcc.
La Figura 20 es un diagrama de bloques que ilustra una configuración de un convertidor 2 de energía eléctrica adoptada en esta realización. En el convertidor 2 de energía eléctrica, se adopta como convertidor 21 un circuito rectificador compuesto por un puente de diodos rectificadores de onda completa, y se adopta como inversor 22 un inversor de una fuente de tensión. El convertidor 2 de energía eléctrica incluye además un circuito intermedio 4 de energía eléctrica. Tal una configuración es conocida por sí misma por el documento de patente 4 y similares.
El convertidor 21 está conectado a una fuente 81 de alimentación de CA monofásica. La fuente 81 de alimentación de CA monofásica puede entenderse como un ejemplo de la fuente 8 de alimentación de CA de la Figura 1.
El convertidor 21 y el circuito intermedio 4 de energía eléctrica están conectados al inversor 22 en paralelo entre sí mediante las líneas de alimentación de CC LH y LL. Se aplica un potencial superior a la línea de alimentación de CC LL a la línea de fuente de alimentación de CC LH.
El convertidor 21 incluye diodos D31 a D34, que componen un circuito puente. El convertidor 21 realiza la rectificación de onda completa monofásica para una tensión de CA monofásica Vin introducida desde la fuente 81 de alimentación de CA monofásica, convierte la tensión de CA monofásica Vin en una tensión rectificada Vrec (= |Vin|), y envía la tensión rectificada Vrec a las líneas de alimentación de CC LH y LL. El convertidor 21 recibe una corriente irec de la fuente 81 de alimentación de CA monofásica.
El circuito intermedio 4 de energía eléctrica incluye un circuito 4a de descarga y un circuito 4b de carga, e intercambia energía con las líneas de alimentación de CC LH y LL. El circuito 4a de descarga incluye un condensador C4, y el circuito 4b de carga aumenta la tensión rectificada Vrec y carga el condensador C4.
El circuito 4a de descarga incluye además un transistor (aquí, transistor bipolar de puerta aislada: en lo sucesivo abreviado como “IGBT”) Sc conectado en antiparalelo a un diodo D42. El transistor Sc está conectado en serie al condensador C4 entre las líneas de alimentación de CC LH y LL en el lado de la línea de alimentación de CC LH. El transistor Sc y el diodo D42 pueden considerarse colectivamente como un solo conmutador Sc. Mediante la conducción del conmutador Sc, el condensador C4 se descarga y proporciona energía entre las líneas de alimentación de CC LH y LL. La apertura y el cierre del conmutador Sc se controla mediante una señal SSc del dispositivo 1 de control del convertidor de energía eléctrica. Obsérvese que el conmutador Sc se hace conductor en el control sin división.
Por ejemplo, el circuito 4b de carga incluye un diodo D40, un reactor L4 y un transistor (aquí, IGBT) S1. El diodo D40 incluye un cátodo y un ánodo, y el cátodo está conectado entre un primer conmutador y el condensador C4. Tal configuración es denominada interruptor periódico de sobrealimentación. Un diodo D41 está conectado en antiparalelo al transistor S1, y ambos pueden considerarse colectivamente como un solo conmutador S1.
El condensador C4 se carga mediante el circuito 4b de carga, y se genera una tensión Vc entre ambos extremos mayor que la tensión rectificada Vrec en el condensador C4. Es decir, el circuito intermedio 4 de energía eléctrica funciona como un circuito de refuerzo, y que el circuito intermedio 4 de energía eléctrica contribuya o no a la tensión de CC Vcc es determinado por el conmutador Sc. Al abrir y cerrar el conmutador Sc, se realiza la conmutación en cuanto a si la corriente continua Icc que fluye a través de las líneas de suministro de energía de CC LH y LL ha de fluir desde el circuito intermedio 4 de energía eléctrica o ha de fluir desde el puente de diodos rectificadores de onda completa.
Dado que una salida del circuito intermedio 4 de energía eléctrica también es una tensión de CC, también puede considerarse que el circuito intermedio 4 de energía eléctrica está incluido en el convertidor 21. En este caso, se puede entender que el convertidor 21 conmuta la corriente continua Icc abriendo y cerrando el conmutador Sc.
Dado que la configuración y las operaciones del inversor 22 son las mismas que en la cuarta realización, aquí se omitirá una descripción de las mismas.
La Figura 21 es un diagrama de circuito que muestra un circuito equivalente del circuito que se muestra en la Figura 20. En el circuito equivalente, una corriente irec1 se representa de manera equivalente como una corriente irec1 que pasa a través de un conmutador Srec cuando el conmutador Srec conduce. De manera similar, una corriente de descarga ic se representa de manera equivalente como una corriente ic que pasa a través de un conmutador Sc cuando el conmutador Sc conduce.
Además, la corriente que fluye a la carga 3 a través del inversor 22 cuando los puntos de conexión Pu, Pv y Pw en el inversor 22 están comúnmente conectados a cualquiera de las líneas de alimentación de CC LH y LL también se representa de manera equivalente como una corriente iz de fase cero que fluye a través del conmutador Sz. Además, en la Figura 21, se muestran el reactor L4, el diodo D40 y el conmutador S1, que componen el circuito 4b de carga, y se escribe adicionalmente una corriente que fluye a través del reactor L4.
En el circuito equivalente así obtenido, se introducen los regímenes drec, dc y dz, con los que los conmutadores Srec, Sc y Sz conducen, y se establece drec+dc+dz = 1. Aquí, se cumple que 0 < drec < 1, 0 < dc < 1 y 0 < dz < 1.
La corriente continua Icc es la suma de las corrientes irec1, ic e iz, que hacen, respectivamente, que los conmutadores Srec, Sc y Sz conduzcan. Además, dado que las corrientes irec1, ic e iz se obtienen multiplicando la corriente continua Icc por los regímenes drec, dc y dz, respectivamente, estas corrientes irecl, ic e iz son valores promedio en los ciclos de conmutación de los conmutadores Srec, Sc y Sz.
El régimen drec es un régimen que establece un periodo durante el cual el convertidor 21 es capaz de hacer fluir la corriente al inversor 22 y, en consecuencia, se conoce como el régimen de rectificación drec. Además, el régimen dc es un régimen con el que se descarga el condensador C4, y en consecuencia, se denomina el régimen de descarga dc. Además, el régimen dz es un régimen con el que la corriente de fase cero iz siempre fluye en el inversor 22 independientemente de la tensión generada por el mismo, y en consecuencia, se conoce como el régimen cero dz.
En el documento de patente 4 se describe en detalle un ejemplo de las operaciones del convertidor 2 de energía eléctrica que tiene dicha configuración y, en consecuencia, se omite aquí. Para poder compararlo con esta realización, en la Figura 22 se muestra un gráfico que muestra las operaciones de este ejemplo.
Es decir, la Figura 22 es un gráfico que muestra las operaciones del convertidor 2 de energía eléctrica para poder compararlo con esta realización. La ACTIVACIÓN y la DESACTIVACIÓN de los conmutadores Srec, Sc y Sz se indican individualmente mediante trazos altos y bajos de los gráficos. El ciclo ts de la onda triangular simétrica C1 se divide por una relación del régimen de rectificación drec, el régimen de descarga dc y el régimen cero dz.
El régimen cero dz depende de las operaciones del inversor 22. Además, dado que para el convertidor 21 se adopta el puente de diodos rectificadores de onda completa, el régimen de rectificación drec se determina pasivamente por el régimen de descarga dc y el régimen cero dz. Es decir, es el régimen de descarga dc lo que se controla en el convertidor 21. Por lo tanto, como un objeto de comparación de la onda triangular simétrica C1, un valor obtenido restando el régimen de descarga dc de 1 se denomina régimen de complementación de descarga (1-dc), y se adopta este.
A diferencia de la cuarta realización, el ciclo ts también se divide entre dos periodos tz/2 (= dzts/2) así como en periodos tc (= dcts) y trec (= drects). Es decir, están presentes un periodo en el que la onda triangular simétrica C1 se vuelve igual o mayor que el régimen de complementación de descarga (1 -dc) es un periodo tc, un periodo en el que la onda triangular simétrica C1 se vuelve igual o menor que el régimen de rectificación drec es el periodo trec, y un periodo en el que la onda triangular simétrica C1 se vuelve igual o mayor que el régimen de rectificación drec e igual o menor que el régimen de complementación de descarga (1 -dc) como dos periodos tz/2.
Obsérvese que una forma deseable de seleccionar el servicio de descarga dc es bien conocida y, en consecuencia, se omite aquí. Sin embargo, la duración Tcnv del primer periodo, la portadora K1 del convertidor y el valor umbral Ccnv del convertidor, que se describen en “(b-2) Explicación de la operación del ejemplo comparativo”, descrita anteriormente, corresponden al ciclo ts, a la onda triangular simétrica C1, y al régimen de complementación de descarga (1-dc), respectivamente (remitirse a la Figura 6).
En la Figura 22, una onda triangular simétrica C2 toma el valor mínimo 0 y el valor máximo 1. La onda triangular simétrica C2 se compara con los valores de instrucción de tensión drecVw*, drecVv*, drecVu*, drec+dz, drec+dz+dc (1-Vu*), drec+dz+dc (1-Vv*) y drec+dz+dc (1-Vw*). La portadora K2 del inversor y los valores umbral Dpwm del inversor, que se describen en “(b-2) Explicación de la operación del ejemplo comparativo”, descrita anteriormente, corresponden a la onda triangular simétrica C2 y a los valores de la instrucción de tensión, respectivamente (remitirse a la Figura 6).
La Figura 22 muestra un caso en el que se realiza la denominada modulación bifásica, en la que se adopta Vw* = 0. En este caso, los valores de la instrucción de tensión drecVw* y drec+dz+dc (1-Vw*) se convierten en 0 y 1, respectivamente, que coinciden, respectivamente, con el valor mínimo y el valor máximo de la onda triangular simétrica C2. Por lo tanto, cuando se realiza la modulación bifásica, se pueden omitir los valores de instrucción de tensión drecVw* y drec+dz+dc (1-Vw*).
El valor de instrucción de tensión drecVy* es menor que el régimen de rectificación drec en un valor drec (1 -Vy*), y el valor de instrucción de tensión drec+dz+dc (1-Vy*) es menor que el régimen de complementación de descarga (1-dc) (= drec+dz) en un valor dc (1 -Vy*) (como se ha mencionado anteriormente, el símbolo y representa los símbolos u, v y w).
Las señales de conmutación Sup, Svp y Swp se ilustran de manera similar a la cuarta realización, y se omiten las señales de conmutación Sun, Svn y Swn.
Por lo tanto, al usar estos valores de instrucción de tensión, el inversor 22 funciona en función de los vectores de tensión V0, V4 y V6, que se adoptan en periodos en una relación (1-Vu*): (Vu*-Vv*): (Vv*-Vw*) en ambos periodos tc y trec en el ciclo ts, y el vector de tensión V0 se adopta en las secciones que incluyen el momento en el que conmuta el convertidor (las secciones también incluyen los periodos tz/2), por lo que el convertidor conmuta en un estado en el que no fluye la corriente continua Icc.
Por lo tanto, si el par de periodos tz/2 y el periodo trec se consideran colectivamente como un periodo trec', la Figura 22 muestra el control de dos divisiones mencionado anteriormente. Obsérvese que una caída de la señal, que se denota con el símbolo int, indica una interrupción de valle correspondiente a la instrucción de interrupción R2 mostrada en la Figura 6.
La Figura 23 es un gráfico que muestra las operaciones del convertidor 2 de energía eléctrica cuando el control mostrado en la primera realización se aplica en esta realización.
La portadora K1 del convertidor se compara con el régimen de descarga dc correspondiente al valor umbral Ccnv del convertidor mencionado en la primera realización. La portadora K1 del convertidor presenta una onda de diente de sierra repetida en el ciclo ts correspondiente a la duración Tcnv del primer periodo, y aquí se ilustra una onda de diente de sierra inclinada ascendentemente.
El periodo tc y una duración dc ts del mismo corresponden al segundo periodo Q1 y a la duración Tinv1 del segundo periodo, respectivamente. El periodo trec' y una duración (1-dc)ts (= (tz/2+trec+tz/2)ts) del mismo corresponden al segundo periodo Q2 y a la duración Tinv2 del segundo periodo, respectivamente.
Específicamente, un periodo durante el cual la portadora K1 del convertidor se vuelve igual o menor que el régimen de descarga dc es el periodo tc, y un periodo durante el cual la portadora K1 del convertidor se hace igual o mayor que el régimen de descarga dc es el periodo trec'. El conmutador Sc se abre y se cierra de modo que el conmutador Sc sea conductor cuando la portadora K1 del convertidor es igual o menor que el régimen de descarga dc. Por lo tanto, el régimen de descarga dc corresponde al valor umbral Ccnv del convertidor, y la señal SSc para controlar la apertura y el cierre del conmutador Sc corresponde a la señal Scnv de conmutación del convertidor.
Obsérvese que también se muestran: el periodo trec, durante el cual la portadora K1 del convertidor es igual o mayor que el valor (dc+dz/2) e igual o menor que el valor (drec+dc+dz/2); y los dos periodos tz/2, durante los cuales la portadora K1 del convertidor se vuelve igual o mayor que el régimen de descarga dc e igual o menor que el valor (dc+dz/2), o se vuelve igual o mayor que el valor (drec+dc+dz/2) y se vuelve igual o menor que el valor 1 (= drec+dc+dz).
En el periodo tc correspondiente al segundo periodo Q1, la portadora K2 del inversor se compara con los valores de instrucción de tensión dc (1-Vu*), dc (1-Vv*) y dc (1-Vw*), que corresponden a los valores umbral Dpwm del inversor mencionados en la primera realización.
El segundo periodo Q1 está determinado por la duración Tinv1 del segundo periodo, y la portadora K2 del inversor toma el régimen de descarga dc como el valor máximo en el periodo tc. Aquí, se adopta la modulación bifásica, y el valor de instrucción de tensión dc (1 -Vw*) es igual al régimen de descarga dc. Por lo tanto, se puede omitir el valor de instrucción de tensión dc (1-Vw*) como objeto de comparación de la portadora K2 del inversor. Que esta omisión esté presente o no corresponde al hecho de que hay un caso en el que hay tres tipos de valores umbral Dpwm del inversor, y un caso en el que hay dos tipos de los mismos.
En el periodo trec' correspondiente al segundo periodo Q2, la portadora K2 del inversor se compara con los valores de instrucción de tensión dz+drec (1-Vu*), dz+drec (1-Vv*) y dz+drec (1-Vw*), que corresponden a los valores umbral Dpwm del inversor mencionados en la primera realización.
El segundo periodo Q2 está determinado por la duración Tinv2 del segundo periodo, y la portadora K2 del inversor toma el régimen de complementación de descarga (1-dc) (= dz+drec) como el valor máximo en el periodo trec'. Aquí, se adopta la modulación bifásica, y el valor de la instrucción de tensión dz+drec (1-Vw*) es igual al régimen de complementación de descarga (1 -dc). Por lo tanto, se puede omitir el valor de instrucción de tensión dz+drec (1 -Vw*) como objeto de comparación de la portadora K2 del inversor. Que tal omisión esté presente o no también corresponde al hecho de que hay un caso en el que hay tres tipos de valores umbral Dpwm del inversor, y un caso en el que hay dos tipos de los mismos.
Es obvio que los periodos en los que se adoptan los vectores de tensión V0, V4 y V6, los periodos que se obtienen como según se ha descrito anteriormente, se obtienen de la misma manera que en el caso mostrado en la Figura 22. Observe que el momento en el que se produce la instrucción de interrupción R2 mostrada en la Figura 7 se muestra como una caída de una señal denotada por un símbolo int en la Figura 23.
Se entiende que la primera realización es aplicable cuando, según se ha descrito anteriormente, el convertidor 21 y el circuito intermedio 4 de energía eléctrica convierten la tensión de CA monofásica Vin en la tensión de CC Vcc, y el inversor 22 produce la corriente de CA polifásica Iv.
Además, es obvio que, en el gráfico mostrado en la Figura 23, se puede obtener un resultado similar incluso cuando se invierte la inclinación de la portadora K1 del convertidor, es decir, está inclinada descendentemente. Por lo tanto, es obvio que a esta realización también se puede aplicar la segunda realización, en la que la portadora K1 del convertidor aparentemente se convierte en una onda triangular.
Por supuesto, a esta realización también se puede aplicar la tercera realización. Sin embargo, en este caso, de manera similar a los valores umbral Ccnv y CcnvB del convertidor, que se describen en la tercera realización, la portadora K1 del convertidor se compara alternativamente con el régimen de descarga dc y el régimen de complementación de descarga (1-dc).
<Ejemplo>
Para la quinta realización, se hará una descripción de un caso en el que se utiliza un microordenador monochip RX62T fabricado por Renesas Technology Corporation. Como se muestra en la Tabla 1, el microordenador monochip RX62T puede componer dos conjuntos de moduladores complementarios de PWM mediante el uso, entre unidades multifunción (“MTU” en lo sucesivo) de impulsos de sincronización de 8 canales: las MTU 3 y 4 y las MTU 6 y 7 (para más detalles, remitirse, por ejemplo, a los documentos no de patente 4 y 5).
Aquí, para el modulador complementario de PWM del lado 22 del inversor por las MTU 3 y 4, la modulación de onda de diente de sierra del conmutador Sc se usa conjuntamente usando la MTU0, y la sincronización se logra mediante una función de inicio síncrono del temporizador.
[Tabla 1]
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Más específicamente, en la MTU0, se adopta el modo PWM 1, y los valores SSc* y port almacenados en los registros de comparación TGRA y TGRB se transfieren desde los valores SSc0* y port0 escritos en los registros de memoria intermedia TGRC y TGRD, que corresponden al valor umbral Ccnv del convertidor y la duración Tcnv del primer periodo, respectivamente.
La MTU0 emite la señal SSc correspondiente a la señal Scnv de conmutación del convertidor desde un terminal de entrada/salida MTIOC0A, y controla la apertura y el cierre del conmutador Sc en la quinta realización. Específicamente, cuando la señal SSc es “H”, el conmutador Sc se vuelve conductor, y cuando la señal SSc es “L”, el conmutador Sc se vuelve no conductor.
En la MTU3 y la MTU 4, se adopta un modo complementario de PWM. Los valores U*, V* y W*, que se almacenan en un registro de comparación TGRB de la MTU3 y los registros de comparación TGRA y TGRb de la MTU4, son valores transferidos desde los valores U0*, V0* y W0*, escritos en un registro de memoria intermedia TGRE de la MTU3 y los registros de memoria intermedia TGRC y TGRD de la MTU4, respectivamente, y corresponden a los valores umbral Dpwm del inversor. Un valor (port+td) almacenado en el registro de comparación TGRA de la MTU3 es un valor transferido desde un valor (port+td0) almacenado en un registro de memoria intermedia TGRC de la MTU3, y corresponde a la duración Tinv del segundo periodo.
Las señales U, X, V, W, Y y Z, que corresponden a las señales de conmutación Sup, Sun, Svp, Svn, Swp y Swn, se emiten desde los terminales de entrada/salida MTIOC3B y MTIOC3D de la MTU3 y los terminales de entrada/salida MTIOC4A, MTIOC4B, MTIOC4C y MTIOC4D de la MTU4, respectivamente. Desde un terminal de entrada/salida MTIOC3A de la MTU3, se emite una portadora basculante de salida sincronizada con el ciclo correspondiente a los segundos periodos Q1 y Q2.
Obsérvese que los registros de comparación y los registros de memoria intermedia mencionados anteriormente de la MTU0, la MTU3 y la MTU4 se realizan mediante registros generales del temporizador (indicados por un símbolo “TGR” en la Tabla 1).
La Figura 24 es un gráfico que muestra los comportamientos de la portadora basculante de salida y las señales SSc, U, X, V, W, Y y Z cuando un periodo (periodo tc) durante el cual el circuito de protección 4 contribuye a la tensión de CC Vcc es 1/3 de un periodo (periodo trec') durante el cual el circuito intermedio 4 de energía eléctrica no contribuye a la tensión de CC Vcc. Todas estas señales están activas en “H”.
El valor SSc0* se establece en 1/3 del valor port0, y estos valores son dados a los registros de memoria intermedia de la MTU0. En la MTU3 y la MTU4, el ciclo de la portadora K2 del inversor se actualiza en una subida de la portadora basculante de salida correspondiente al valle de la portadora K2 del inversor. De esta manera, se realiza el control síncrono de PWM entre el convertidor 21 y el inversor 22.
Luego, en un periodo (correspondiente al vector de tensión V0) durante el cual las señales U, V y W se convierten en “H” y las señales X, Y y Z se convierten en “L”, la portadora basculante de salida sube y el conmutador Sc conmuta. Por lo tanto, dado que el conmutador Sc se abre y se cierra en el momento en que la corriente continua Icc no fluye, se reduce la pérdida en la apertura y el cierre.
Obsérvese que, en la Figura 24, la gestión de los periodos tz/2 no está claramente establecida. Sin embargo, con respecto, por ejemplo, a la consideración del régimen cero dz, puede tomarse en consideración el régimen cero dz, por ejemplo, al establecer, en dzts, una porción correspondiente a un valor td0 en el valor (port+td0) almacenado en el registro de memoria intermedia TGRC de la MTU3.
Además, la Figura 24 ilustra el caso en el que el inversor 22 funciona mediante las señales U, X, V, W, Y y Z en función de la modulación trifásica. Sin embargo, es deseable adoptar la modulación bifásica desde el punto de vista de reducir la pérdida de conmutación del inversor 22.
Las realizaciones descritas anteriormente se pueden modificar en combinación entre sí siempre que no se alteren sus respectivas funciones. Dichas modificaciones también se incorporan en la presente invención.
Adicionalmente, en las realizaciones descritas anteriormente y sus modificaciones, el dispositivo 1 de control del convertidor de energía eléctrica puede entenderse como una invención, y además, la presente invención también puede entenderse como un método de control para controlar el dispositivo 1 de control del convertidor de energía eléctrica, que incluye la unidad 11 de control del convertidor y la unidad 12 de control del inversor.
Aunque se ha realizado en detalle la descripción de la presente invención, la descripción anterior es una ilustración en todos los aspectos, y la presente invención no se limita a esto. Se interpreta que son imaginables innumerables ejemplos de modificaciones no ilustradas sin apartarse del alcance de la presente invención.

Claims (6)

REIVINDICACIONES
1. Un dispositivo (1) de control de un convertidor de energía eléctrica para controlar un convertidor (2) de energía eléctrica que incluye un convertidor (21) que realiza la conversión de CA-CC y un inversor (22) que recibe una tensión de CC (V CC) de dicho convertidor y suministra una fase de corriente alterna polifásica (Iv), comprendiendo dicho dispositivo (1) de control del convertidor de energía eléctrica:
una unidad (11) de control de convertidor configurada para emitir una señal (Scnv) de conmutación del convertidor para determinar la conmutación de dicho convertidor en función del resultado de realizar una comparación entre una portadora (K1) del convertidor y un valor umbral (Ccnv) del convertidor en cada uno de los primeros periodos (P) repetidos mientras tengan una duración (Tcnv) de primer periodo, presentando la portadora del convertidor una onda repetida en un ciclo correspondiente a la duración (Tcnv) del primer periodo, o en un ciclo que tiene una duración dos veces mayor que la duración (Tcnv) del primer periodo; y
una unidad (12) de control de inversor configurada para emitir una señal (Sinv) de conmutación del inversor para determinar la conmutación de dicho inversor en función del resultado de realizar una comparación entre una portadora (K2) del inversor y un valor umbral (Dpwm; Dpwm1, Dpwm2) del inversor en cada uno de un par de segundos periodos (Q1, Q2) sincronizados con dicha portadora (K1) del convertidor y repetidos mientras dicho par de dichos segundos periodos tiene una duración (Tinv; Tinv1, Tinv2) de segundo periodo,
caracterizado por que
en dicho primer periodo (P), se obtienen y se suministran alternativamente a dicha unidad (12) de control del inversor datos primeros (Datos1) y datos segundos (Datos2),
incluyendo dichos primeros datos (Datos1):
un primer valor (Tinv1) que indica un periodo de tiempo desde un instante inicial de dicho primer periodo (t10) hasta un instante (J) de coincidencia como un instante (t20) en el que dicha portadora (K1) del convertidor toma dicho valor umbral (Ccnv) del convertidor; y
dicho valor umbral (Dpwm1) del inversor correspondiente a un primer periodo (Q1) de dicho par de dichos segundos periodos (Q1, Q2) que tiene dicho primer valor (Tinv1) como dicha duración (Tinv) del segundo periodo, e incluyendo dichos segundos datos (Datos2):
un segundo valor (Tinv2) que indica un periodo de tiempo desde dicho instante (J, t20) de coincidencia hasta un instante final (t30) de dicho primer periodo (P); y
dicho valor (Dpwm2) umbral del inversor corresponde a un segundo periodo (Q2) de dicho par de dichos segundos periodos (Q1, Q2) que tiene dicho segundo valor (Tinv2) como dicha duración (Tinv) del segundo periodo.
2. El dispositivo de control del convertidor de energía eléctrica según la reivindicación 1 que, además, comprende: una unidad (10) de procesamiento aritmético configurada para realizar el procesamiento aritmético para obtener dichos primeros datos (Datos1) y dichos segundos datos (Datos2) para dicho par de dichos segundos periodos (Q1, Q2), realizándose dicho procesamiento aritmético cada dicho primer periodo (P),
en el que dicha unidad (12) de control del inversor incluye:
un registro (124a, 124c) de memoria intermedia que almacena dicho valor umbral (Dpwm) del inversor y dicha duración (Tinv) del segundo periodo;
un registro (123a, 123c) de comparación al que se transfiere el contenido almacenado por dicho registro (124a, 124c) de memoria intermedia en un instante límite (t10, t20, t30), como instante que sirve como límite entre dichos segundos periodos;
un temporizador (121) que genera un valor de conteo que se compara con dicha duración (Tinv) del segundo periodo almacenada en dicho registro (123a, 123c) de comparación y que se convierte en dicha portadora (K2) del inversor; y
una unidad (128) de generación de señales de conmutación que genera dicha señal (Sinv) de conmutación del inversor en función del resultado de dicha comparación entre dicho valor umbral (Dpwm) del inversor almacenado en dicho registro (123a, 123c) de comparación y dicha portadora (K2) del inversor y
dichos primeros datos (Datos1 [k+1]) obtenidos por dicho procesamiento aritmético en uno (P[k]) de dichos primeros periodos (P) se almacenan en dicho registro (124a, 124c) de memoria intermedia antes del inicio de otro (P[k+1 ]) de dichos primeros periodos (P),
dichos segundos datos (Datos2 [k+1]) obtenidos por dicho procesamiento aritmético en dicho uno (P[k]) de dichos primeros periodos (P) se almacenan en dicho registro (124a, 124c) de memoria intermedia en ocasión del inicio de dicho otro (P[k+1 ]) de dichos primeros periodos (P), y
dicho otro (P[k+1]) de dichos primeros periodos (P) está presente inmediatamente después de dicho uno (P[k]) de dichos primeros periodos (P).
3. El dispositivo de control del convertidor de energía eléctrica según la reivindicación 2
en el que dichos primeros datos (Datos1) se almacenan en dicho registro (124a, 124c) de memoria intermedia en estos casos individuales:
(a) en y después de un momento final de dicho procesamiento aritmético cuando dicho instante límite está presente después del inicio de dicho procesamiento aritmético y antes del final de dicho procesamiento aritmético,
(b) cuando dicho instante límite no está presente después del inicio de dicho procesamiento aritmético y antes del final de dicho procesamiento aritmético, procesando mediante una instrucción de interrupción (R2) que ocurre en un primer instante de dicho instante límite después del final de dicho procesamiento aritmético.
4. El dispositivo de control del convertidor de energía eléctrica según la reivindicación 3
en el que dichos primeros datos (Datos1)
(a1) se almacenan en dicho registro (124a, 124c) de memoria intermedia en el momento en que finaliza dicho procesamiento aritmético cuando dicho instante límite (J[k]) está presente después del inicio de dicho procesamiento aritmético y antes del final de dicho procesamiento aritmético.
5. El dispositivo de control del convertidor de energía eléctrica según la reivindicación 3
en el que dichos primeros datos (Datos1) se almacenan en dicho registro (124a, 124c) de memoria intermedia (a2) cuando dicho instante límite está presente después del inicio de dicho procesamiento aritmético y antes del final de dicho procesamiento aritmético, mediante gestión de interrupción por una instrucción de interrupción (R2) que se produce en un primer instante de dicho instante límite después del final de dicho procesamiento aritmético.
6. El dispositivo de control del convertidor de energía eléctrica según una cualquiera de las reivindicaciones 1 a 5 en el que dicha portadora (K2) del inversor presenta una única onda triangular en cada uno de dichos pares de dichos segundos periodos (Q1, Q2).
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