JP5958120B2 - 半導体装置および半導体装置の試験方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の試験方法に関する。

半導体装置は、大きく分けて、複数の素子を含む素子部と、素子部の各素子に電源を供給する電源供給回路と、を有する。各素子は、プロセスの微細化に応じて、動作速度が向上し、回路は複雑化しており、電源供給回路は、素子部に安定して電源を供給することが求められている。半導体装置では、基板にもっとも近い下層に素子部を形成、その上に電源供給回路を形成し、素子部および電源供給回路はそれぞれ複数の層にわたって形成するのが一般的である。

電源供給回路は、素子部の各素子が、仕様で決められた動作条件の範囲で動作した場合に、各素子が正常に動作するように、具体的には素子部の素子に誤動作を発生させるような電源の電圧降下が発生しないように設計される。例えば、半導体装置をセグメントに分割し、セグメントごとに電源電圧を検出し、電圧降下の生じたセグメントに供給する電源電圧を上昇させる等の対策が行われる。また、電源電圧の降下をシミュレーションし、それを設計にフィードバックすることも行われる。

半導体装置の製造工程では、各工程で各種の試験が行われ、不良品の除去および歩留まりの向上のための試験結果のフィードバックが行われる。例えば、半導体装置が電気的に正常に動作し、仕様を満たすかを検査する動作試験が行われ、合格したものだけが出荷される。

半導体装置の動作試験では、仕様に応じて設定した環境条件で試験を行うと共に、所定の試験項目についてすべての機能が正常に動作することを確認するように所定の試験パターンを決定し、それを実行する。所定の試験項目についての動作確認を効率よく行うため、試験パターンは複雑で、半導体装置の負荷も通常の動作時より重くなるのが一般的である。例えば、半導体装置内に独立して動作可能な部分がある場合には、それらを並列に動作させて試験を行うことにより、試験時間を短縮している。

そのため、試験パターンを実行した場合、半導体装置の負荷が通常の動作時より重くなり、電源供給回路において大きな電圧降下が発生し、通常動作では問題が発生しない場合でも、試験では不良になる場合が起こり得る。このような半導体装置は、通常動作では正常に動作するので、本来良品とすべきものであり、このような製品を不良品とすると、歩留まりが低下するという問題を生じる。

特開２００９−０７１０８９号公報 特開２００６−３５１６３３号公報 特開２００１−３３２６９９号公報 特開平９−０５５４３３号公報

上記のように、半導体装置における電源電圧の降下をシミュレーションし、その結果を設計にフィードバックし、また半導体装置内において電圧降下を検出して電源供給にフィードバックすることが行われている。しかし、これらは半導体装置が通常動作時に正常に動作するための方策であり、半導体装置の試験時特有の問題についてはほとんど考慮されていなかった。一般的には、半導体装置の試験装置における電源供給を強化して、半導体装置の電源端子に供給する電源電圧に降下が生じないようにするだけであった。

しかし、半導体装置の電源端子への電源供給を強化しただけでは、半導体装置内部で発生する電源電圧の降下を防止できないだけでなく、短時間の電源電圧の降下に対して何ら対処できない。半導体装置の動作は高速化しており、部分的な短時間の電源電圧の降下であっても正常に動作しなくなり、不良品と判定される場合が起こり得る。

実施形態によれば、試験時に半導体装置の負荷が通常の動作時より重くなる試験パターンを実行した場合にも正常に動作する半導体装置、およびそのような試験パターンでも試験可能な半導体の試験方法が実現される。

実施形態の第１の観点によれば、半導体装置は、素子部と、素子部に電源を供給する第１電源回路と、第２電源回路と、を有する。第２電源回路は、試験時に所定の試験パターンを実行した時に第１電源回路に発生する電圧降下を補うように、所定の試験パターンの進行状況に応じて第１電源回路の各部に試験用電源を供給する。第２電源回路は、試験用電源を供給する試験用電源供給網と、第１電源回路の各部と試験用電源供給網の各部を接続する複数のスイッチを有するスイッチ群と、メモリと、試験用電源供給制御部と、を有する。メモリは、所定の試験パターンを実行した時に第１電源回路に発生する電圧降下のシミュレーション結果に基づいて、電圧降下を補うように、スイッチ群の接続を制御する制御データを記憶する。試験用電源供給制御部は、試験時に、所定の試験パターンの実行に同期してメモリから読み出した制御データに基づいて、スイッチ群を制御する。

実施形態の第２の観点によれば、素子部と、素子部に電源を供給する通常電源回路と、試験用電源回路と、を有する半導体装置の試験方法が提供される。試験用電源回路は、試験時に通常電源回路に発生する電圧降下を補うように、通常電源回路の各部に試験用電源を供給するスイッチ群を有する。試験方法は、所定の試験パターンを実行した時に通常電源回路に発生する電圧降下のシミュレーションを行う。試験方法は、さらに、シミュレーション結果に基づいて、所定の試験パターンを実行した時に通常電源回路に発生する電圧降下を補うように、スイッチ群を制御する制御データを生成および記憶する。そして、試験方法は、所定の試験パターンの実行に同期してメモリから読み出した制御データに基づいて、スイッチ群を制御して、通常電源回路の各部に試験用電源を供給する。

上記の第１の観点によれば、動作試験時の過度の電源負荷に起因する試験不良を低減して、正確な動作試験が行える半導体装置が実現される。

上記の第２の観点によれば、動作試験時の試験パターンによる過度の電源負荷に起因する試験不良を低減して、真性不良を正確に見つけ出す動作試験が行え、製造工程における歩留まりが向上される。

図１は、半導体装置における素子部と電源供給回路の配置関係を示す図である。 図２は、半導体試験装置により半導体装置を試験する場合の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）が試験ボード部分の拡大断面図である。 図３は、第１実施形態の半導体装置の概略構成を示す図であり、（Ａ）が各部の配置を。（Ｂ）が通常電源回路と試験用電源回路を接続するスイッチの例を示す。 図４は、試験用電源回路の構成を示す図であり、（Ａ）は試験用電源回路の構成を、（Ｂ）はレギュレータ回路の構成を示す図である。 図５は、メモリに記憶する制御データの作成処理を示すフローチャートである。 図６は、第１実施形態において実行するシミュレーションの例を説明する図である。 図７は、各領域に供給する試験用電源の例を示す図である。 図８は、第１実施形態における試験の実行処理を示すフローチャートである。 図９は、試験用電源回路による試験用電源の供給を行わない場合と行う場合の通常電源回路における電圧変化を説明するタイムチャートであり、（Ａ）は試験用電源の供給を行わない場合を、（Ｂ）は試験用電源の供給を行う場合、を示す。 図１０は、第２実施形態の半導体装置の試験用電源回路の概略構成を示す平面図である。 図１１は、第２実施形態の試験用電源回路の概略構成を示す図であり、（Ａ）は全体構成を、（Ｂ）は詳細構成を示す。 図１２は、スイッチの構成例を示す図であり、（Ａ）は１組の複数本（ここでは３本）の試験用電源供給配線を同時に接続するか否かを切り替えるスイッチを、（Ｂ）は独立に接続するか否かを切り替えるスイッチを、示す。 図１３は、第２実施形態における試験の実行処理を示すフローチャートである。

半導体装置は、回路を形成する複数の素子を含む素子部と、素子部に電源を供給する電源供給回路と、を有する。
図１は、半導体装置における素子部と電源供給回路の配置関係を示す図である。
図１に示すように、半導体基板１上に、素子部２を含む層を形成し、さらにその上に電源供給回路３を含む層を形成する。図１では、素子部２および電源供給回路３はそれぞれ１層に形成するように示したが、実際にはそれぞれ複数の層にわたって形成するのが一般的である。

また、図示していないが、電源供給回路３を含む層の上には、外部との信号の入出力および外部からの電源の供給のための入出力端子を含む層が形成される。素子部、電源供給回路および入出力端子の間は、ビアを介して接続される。

素子部２は、回路動作に応じて、動作する素子、すなわち電源を消費する素子の分布が変化する。そのため、電源供給回路から素子部の各部への電源供給量も変化し、電源供給が不十分な箇所では電源電圧の降下が発生する。電源電圧が所定値以下に降下すると、素子が正常に動作することが保証されないため、電源供給回路は、素子部の各部に安定して電源を供給すること、言い換えれば、常時所定値以上の電圧の電源を供給するように設計されている。

半導体装置の製造工程では、半導体装置が電気的に正常に動作し、仕様を満たすかを検査する動作試験が行われる。半導体装置の動作試験では、仕様に応じて設定した環境条件で試験を行うと共に、所定の試験項目についてすべての機能が正常に動作することを確認するように所定の試験パターンを決定し、それを実行する。試験工程では、製造コストを低減するために、スループットの向上が求められている。そこで、所定の試験項目についての動作確認を効率よく行える試験パターンを決定するが、そのような試験パターンを実行した場合、半導体装置に、通常の動作時には発生しない試験時特有の大きな負荷が発生する場合がある。例えば、半導体装置内に独立して動作可能な部分がある場合、通常動作時には並行に動作しない部分を、試験時には並列に動作させて試験時間を短縮する。

このような試験パターンを実行した場合、半導体装置の負荷が通常の動作時より重くなり、電源供給回路において大きな電圧降下が発生し、通常動作では問題が発生しない場合でも、試験では不良になる場合が起こり得る。このような半導体装置は、通常動作では正常に動作するので真正不良ではなく、本来良品とすべきものであり、このような製品を不良品とすると、歩留まりが低下するという問題を生じる。

しかし、これまで試験時特有の半導体装置内での電源供給の問題については十分な対策はおこなわれておらず、半導体試験装置における電源供給を強化して、半導体装置の電源端子に供給する電源電圧に降下が生じないようにするだけであった。

図２は、半導体試験装置により半導体装置を試験する場合の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）が試験ボード部分の拡大断面図である。
図２の（Ａ）に示すように、試験ボード２１に搭載した試験対象の半導体装置(Device Under Test:DUT)１０を、テストヘッド２３に配置する。テスタ３０は、信号入出力部（Ｓ）３１と、電源供給部３２と、を有する。信号入出力部（Ｓ）３１は、半導体装置１０に供給する信号を出力し、半導体装置１０から出力される信号を受ける。電源供給部３２は、半導体装置１０に供給する電源を出力する。信号入出力部（Ｓ）３１および電源供給部３２は、ケーブル、テストヘッド２３および試験ボード２１を介して半導体装置１０の端子に電気的に接続される。

図２の（Ｂ）に示すように、半導体装置１０は、チップ１１がパッケージ１４に固定され、チップ１１の電極パッド１２とパッケージ１４の端子１５がボンディングワイヤ１３で接続されている。パッケージ１４は、下側の端子１６がソケット１７の電極１８に接触するように装着される。ソケット１７は、電極１８が試験ボード２１の電極２２に接触するように固定されている。試験ボード２１の電極２２は、テスタ３０の信号入出力部（Ｓ）３１および電源供給部３２に電気的に接続されている。試験は、試験対象の半導体装置１０をソケット１７に装着した後、テスタ３０から半導体装置１０に電源を供給し、所定の試験パターンにしたがって信号を印加し、それに応じて半導体装置１０から出力される信号を解析して、正常に動作するか判定する。試験終了後は、半導体装置１０をソケット１７から取り外す。

半導体試験装置には、試験ボード２１の電源供給用電極２２の電圧を検出してテスタ３０にフィードバックし、電圧降下を検出した場合には、電源供給部３２から供給する電源電圧を調整し、半導体装置１０に一定の電源電圧を供給するようにしたものもある。しかし、この方法では、半導体装置１０の内部で発生する電源電圧の降下に対応することはできない。

テスタ３０から試験対象の半導体装置１０までの電源経路および信号経路の距離は長く、十分なセンシング（検出）が困難である上、検出した電圧降下に対応して電源電圧を高くしても、半導体装置１０の端子での電源電圧が高くなるまでには遅延がある。

いずれにしろ、上記のように、試験対象の半導体装置１０は、試験の際にソケット１７に装着するため、テスタ３０で対処することができるのは、ソケット１７の端子（半導体装置１０の端子）における電源電圧の降下についてまでである。したがって、半導体装置１０の内部で発生する電源電圧の降下にテスタ３０で対処することはできない。

これまで、半導体装置を試験する場合には、半導体装置の端子に供給する電源電圧の低下を少なくすれば、後は半導体装置そのものの問題であるという認識であった。前述のように、半導体装置内で電源電圧の部分的な低下を検出してその部分への電源電圧を高める機構が提案されている。このような機構を組み込んだ半導体装置を試験する場合も同様であり、試験時には、半導体装置の端子に供給する電源電圧の低下を少なくし、後は上記の機構を含めて正常に動作するかは半導体装置の問題であるとされていた。

しかし、半導体装置の動作試験では、試験時間を短縮するため、通常動作ではあり得ない動作状況を発生させる試験パターンが実行される。そのため、そのような試験パターンを実行した場合、半導体装置の負荷が通常の動作時より重くなり、電源供給回路において大きな電圧降下が発生し、通常動作では不良にならない製品も、試験では不良になる場合が起こり得る。この場合、この半導体装置は試験不良品であるが、試験時間の長い通常動作と同じ動作を行う試験パターンを実行した場合には、正常に動作するものも存在する。このような半導体装置は、本来良品とすべきものである。言い換えれば、試験パターンによっては、真正不良品だけでなく、通常であれば正常に動作するが試験では不良になる試験不良品を含めて不良品と判断されることになる。これまでは、試験で不良品とされたものは、再度試験時間の長い通常動作と同じ動作を行う試験パターンを実行して、歩留まりを低下させないようにすることなどが行われていたが、試験工数が増加して製造コストが増加するという問題があった。

なお、半導体装置内で電源電圧の部分的な低下を検出してその部分への電源電圧を高める機構を搭載することにより、半導体装置内での電源電圧の降下にある程度対処することが可能であり、これは試験時も有効である。しかし、この機構では、部分的な電圧降下を検出した後その部分の電源電圧を高めるため、実際に電圧降下が解消するまでにある程度の時間を要する。半導体装置は、動作に応じて、特に試験パターンを実行している場合には、電圧降下の発生する箇所が高速に且つ頻繁に変化する。そのため、上記の機構により電源電圧が高められた時には、その箇所はすでに電源電圧が低下しておらず、他の箇所で電源電圧の降下が発生するといった場合が生じる。上記の機構は、このような電源電圧の降下箇所の変化に対応することが難しいという問題があった。

図３は、第１実施形態の半導体装置の概略構成を示す図であり、（Ａ）が各部の配置を。（Ｂ）が通常電源回路と試験用電源回路を接続するスイッチの例を示す。
図３の（Ａ）に示すように、第１実施形態の半導体装置１０は、半導体基板１と、半導体基板１上の層に形成された素子部２と、素子部２の上の層に形成した通常電源回路６と、試験用電源回路７と、を有する。図３の（Ａ）では、素子部２、通常電源回路６および試験用電源回路７は、それぞれ１層に形成するように示したが、実際にはそれぞれ複数の層にわたって形成するのが一般的である。また、試験用電源回路７を含む層の上には、外部との信号の入出力および外部からの電源の供給のための入出力端子を含む層が形成される。素子部２、通常電源回路６、試験用電源回路７および入出力端子の間は、ビアを介して接続される。

通常電源回路６は、図１の電源供給回路３と同様に、一般的な半導体装置内の電源供給回路と同様の構成を有するが、試験用電源回路７の接続スイッチに接続されることが異なる。試験用電源回路７は、試験用電源供給配線４１と、複数のスイッチ４２を有するスイッチ群と、を有する。試験用電源供給配線４１は、半導体基板１の全面に対応して設けられた試験用電源を供給する電源配線である。スイッチ群の複数のスイッチ４２は、試験用電源供給配線４１の各部に設けられ、通常電源回路６の各部の電源配線と、試験用電源供給配線４１の各部を接続する。

図３の（Ｂ）に示すように、試験用電源供給配線４１は、複数本（図では５本）を１組とする配線であり、半導体基板１の全面、すなわち通常電源回路６の全範囲に対応して張り巡らされている。各スイッチ４２は、試験用電源供給配線４１の配線本数に対応した個数の子スイッチを有する。各子スイッチは、後述する試験用電源供給制御部により接続状態が制御され、試験用電源供給配線４１の各配線と通常電源回路６の各部の電源配線４３とを接続するか否かを切り替える。

図４は、試験用電源回路７の構成を示す図であり、（Ａ）は試験用電源回路７の構成を、（Ｂ）はレギュレータ回路の構成を示す図である。

図４の（Ａ）に示すように、試験用電源回路７は、レギュレータ回路５１と、試験用電源供給網５２と、スイッチ群５３と、メモリ５４と、試験用電源供給制御部５５と、タイミング制御回路５６と、を有する。

図４の（Ｂ）に示すように、レギュレータ回路５１は、試験用電源５７から供給される試験用電源から、試験用電源電圧に＋０ｍＶ、＋１００ｍＶ、＋２００ｍＶ、＋３００ｍＶ、＋４００ｍＶの電圧の電源を生成する複数個（ここでは５個）の増幅回路を有する。なお、試験用電源５７は、半導体装置１０の外部から供給される電源を受ける端子でも、通常電源回路６に設けられた通常電源を供給する電源でもよい。また、試験用電源５７は、レギュレータ回路５１内に設けられ、通常電源回路６から供給される通常電源から試験用電源を生成する回路であってもよい。さらに、レギュレータ回路５１は、試験用電源回路７内に１個設けて、１個のレギュレータ回路５１から全範囲に供給しても、複数個設けて、各レギュレータ回路５１から全範囲に供給してもよい。

試験用電源供給網５２は、図３の（Ａ）の試験用電源供給配線４１と、図３の（Ａ）および（Ｂ）の複数の子スイッチを含むスイッチ群５３と、を有する。

メモリ５４は、試験対象の半導体装置１０において試験パターンを実行した時に通常電源回路６の各部で発生する電源電圧の降下を補うための制御データを記憶する。制御データは、半導体装置１０において試験パターンを実行した時に通常電源回路６の各部の電源電圧の変化をシミュレーションした結果に基づいて作成される。シミュレーション結果から試験パターンの進行に応じた各部で発生する電源電圧の降下量が判明する。制御データは、降下量分を試験用電源回路７からの試験用電源の供給で補うために、スイッチ群５３のいずれのスイッチを接続するかを制御するデータである。したがって、制御データは、スイッチ群５３の制御（接続）情報を、試験パターンの進行時間ごとに記載したデータである。

タイミング制御回路５６は、半導体装置１０のクロックＣＬＫに応じて試験パターンの進行状況を検出し、試験用電源供給制御部５５に出力する。試験用電源供給制御部５５は、タイミング制御回路５６から得た試験パターンの進行状況に応じてメモリ５４に記憶された制御データを読み出し、スイッチ群５３の接続を制御する。

図５は、メモリ５４に記憶する制御データの作成処理を示すフローチャートである。
ステップ１０１では、あらかじめ決められている試験用パターンを読み込む。
ステップ１０２では、電源供給に関する初期化を行う。例えば、最初のシミュレーションであれば、試験用電源回路７からの電源供給は行われず、すなわちスイッチ群５３のスイッチは接続状態になることは無いとする。

ステップ１０３では、単位時間分のシミュレーションを実行する。
ステップ１０４では、単位時間分のシミュレーションで発生する通常電源回路の電圧降下量を算出して記憶する。

ステップ１０５では、シミュレーションが終了したか、すなわち、試験用パターンの実行が最後まで行われたかを判定し、終了していなければステップ１０６に進み、終了したらステップ１０７に進む。
ステップ１０６では、進行時間を単位時間分増加させてステップ１０３に戻る。
ステップ１０３から１０６を繰り返すことにより、１つの試験用パターンを実行した場合の通常電源回路の電圧降下量のデータが得られる。

ステップ１０７では、上記のように取得したシミュレーションによる通常電源回路の電圧降下量のデータから、試験用電源回路７からの試験用電源の供給で補うために、スイッチ群５３のいずれのスイッチを接続するかの制御データを作成する。

ステップ１０７では、全試験パターンについてのシミュレーションが終了したかを判定し、終了していなければステップ１０１に戻り、終了していれば処理を終了する。

なお、上記のように作成した制御データに基づいて試験用電源回路７からの試験用電源の供給が行われるとして、上記のシミュレーションを行い、通常電源回路６の電圧降下量が所定の範囲内であることを確認することが望ましい。この場合、ステップ１０２の初期化において制御データの読み込みを行い、単位時間ごとのシミュレーションの実行時に、試験用電源回路７から制御データにしたがって試験用電源の供給が行われるものとしてシミュレーションを実行する。

シミュレーション処理については、広く普及しているシミュレーションソフトウエアを利用することにより行える。例えば、特許文献４等にも電源のシミュレーション手法が記載されている。

試験用電源回路７からの試験用電源の供給は、通常電源回路６を細分化した各部について行う必要はなく、ある程度異常の大きさの範囲について行えればよい。そのため、上記のシミュレーションは、試験用電源回路７から通常電源回路６に試験用電源を供給する単位、具体的にはスイッチ群５３の各スイッチ４２の分布に対応して行えばよい。

図６は、第１実施形態において実行するシミュレーションの例を説明する図である。図６の（Ａ）に示すように、この例では、通常電源回路６を４×４の１６領域Ｂ００、…、Ｂ３３に分割する。通常電源回路６の各領域に対応して１個のスイッチ４２が設けられ、通常電源回路６の電源配線４３は、試験用電源供給網５２の５本の配線に接続するか否か制御される。

ここで、図６の（Ｂ）のように、試験パターンで、Ｂ１０に入力し、Ｂ１１、Ｂ１２、Ｂ２２、Ｂ２３に至る信号パスが発生したとすると、この信号パスでオン・オフ動作する素子に電源電流が流れ、電力が消費される。これに応じて、Ｂ１０、Ｂ１１、Ｂ１２、Ｂ２２、Ｂ２３で電流消費に対応した電源電圧の降下が発生する。実際の試験パターンでは、このようなパスが並行して多数発生するので、それらを合わせれば、各領域で発生する電源電圧の降下量を算出できる。

図６の（Ｃ）に示すように、試験用電源供給網５２を、通常電源回路６の領域Ｂ００、…、Ｂ３３に対応してＡ００、…、Ａ３３（図示せず）に分割する。そして、図６の（Ｂ）のような信号パスによりＢ１０、Ｂ１１、Ｂ１２、Ｂ２２、Ｂ２３で発生する電源電圧の降下を補うように、Ａ１０、Ａ１１、Ａ１２、Ａ２２、Ａ２３から供給する試験用電源を決定する。

図７は、各領域に供給する試験用電源の例を示す図である。
図７に示すように、タイミングｘｘｘｘｘでは、領域Ｂ１０、Ｂ１１、Ｂ１２、Ｂ２２、Ｂ２３（対応するＡ１０、Ａ１１、Ａ１２、Ａ２２、Ａ２３）での電源電圧の降下量は、２００ｍＶ、１００ｍＶ、４００ｍＶ、０ｍＶ、５０ｍＶである。ここで、レギュレータ回路５１は、１．１Ｖ、１．２Ｖ、１．３Ｖ、１．４Ｖ、１．５Ｖ、１．６Ｖの６種類の電圧を生成して、試験用電源供給網５２の６本の電源配線に供給しているとする。上記の電圧降下量に基づいて、Ａ１０、Ａ１１、Ａ１２、Ａ２２、Ａ２３を、それぞれ１．４Ｖ、１．３Ｖ、１．６Ｖ、１．１Ｖ、１．２Ｖに接続する制御データが作成される。また、タイミングｘｘｘｘｘでは、Ａ１１の電圧降下量が増加し、Ａ１２の電圧効果量が減少するので、Ａ１０、Ａ１１、Ａ１２、Ａ２２、Ａ２３を、それぞれ１．４Ｖ、１．５Ｖ、１．３Ｖ、１．１Ｖ、１．２Ｖに接続する制御データが作成される。このように、制御データはタイミング時間に応じて刻々変化する。

以上のようにして制御データを作成した後、試験パターンにしたがって試験が実行される。
図８は、第１実施形態における試験の実行処理を示すフローチャートである。

ステップ２０１では、メモリ５４にシミュレーションに基づいて作成した制御データを読み込む。
ステップ２０２では、テスタにおいて試験パターンを単位時間分進行し、試験信号を生成するとともに、それに同期したメモリ５４からの制御データの読み出しを行う。

ステップ２０３では、試験用電源供給制御部５５が、読み出した制御データに基づいて、スイッチ群５３の制御を行う。

ステップ２０４では、テスタが試験信号を出力し、試験を実行する。この時、試験の実行により通常電源回路６において電源電圧の降下が発生するが、この電圧降下は、試験用電源回路７による試験用電源の供給により補われ、電圧降下は小さく、電源電圧の降下に起因する不良は発生しない。

ステップ２０５では、試験用電源供給制御部５５が、スイッチ群５３の制御を解除する。これにより通常電源回路６による電源供給のみが行われる状態になる。

ステップ２０６では、試験が終了したかを判定し、終了していなければステップ２０２に戻り、試験が終了するまで上記の動作を繰り返す。なお、試験が連続的に実行されるのであれば、ステップ２０５は省略可能である。
以上のようにして、試験が終了する。

図９は、試験用電源回路７による試験用電源の供給を行わない場合と行う場合の通常電源回路６における電圧変化を説明するタイムチャートであり、（Ａ）は試験用電源の供給を行わない場合を、（Ｂ）は試験用電源の供給を行う場合、を示す。

素子部２は、クロックＣＬＫに応じて動作し、各素子の出力するデータＤ０が変化する。ＣＬＫの変化エッジに対応した各素子の出力変化に応じて、各素子に電流が流れ、通常電源回路６の電源供給配線に電圧降下が発生する。出力が変化する素子が多数集中している領域では電圧降下量が大きく、出力が変化する素子が少ない領域では電圧降下量が小さい。図９の（Ａ）のＩＲは、電圧降下が発生する電源供給配線の部分の電圧変化を示す。この電圧降下の分布は、試験パターンを実行した場合をシミュレーションすることにより、正確に予測することができる。図９の（Ａ）では、試験用電源供給が行われないので、ＩＲは大きな電圧降下を示す。

図９の（Ｂ）では、通常電源回路６の電源供給配線において発生する電圧降下を補うように電圧試験用電源供給が行われるので、通常電源回路６の電源供給配線の電圧変化は、実線で示すように電圧降下を発生しない。

以上説明したように、高い試験効率を実現する試験パターンを実行すると、通常の動作では発生しない大きな電圧降下が通常電源回路において発生する。この場合、試験パターンは既知であるので、試験パターンを実行した場合の通常電源回路における電圧降下は、シミュレーションにより正確に予測可能である。第１実施形態の半導体装置は、試験パターンを実行した場合の電圧降下が予測可能であることに着目し、あらかじめ試験パターンを実行した場合に補うべき制御データをメモリに記憶しておく。そして、試験パターンを実行した場合には、試験パターンの進行に合わせて、試験用電源回路が制御データに基づいて通常電源回路の各部に電源を補うことにより、通常電源回路における電圧降下を防止する。

第１実施形態では、試験用電源回路７は、通常電源回路６の全面に複数の異なる電圧の試験用電源を供給できるように、複数本を１組とする電源供給線を配置した。１組の電源供給線の本数が増加すると、試験用電源回路７の規模が大きくなる。また、通常電源回路６の全面に試験用電源を供給するには、レギュレータ回路も大規模になり、上記のように供給する試験用電源の種類が増加すると、その分レギュレータ回路も大規模になる。レギュレータ回路は、複数種類の試験用電源のそれぞれを全面に供給するように設計されるが、実際に使用されるのは、一部の種類の試験用電源であり、使用する試験用電源の電流量も供給能力の一部である。言い換えれば、多くの無駄がある。

以上のような理由で、１組の電源供給線の本数を減少し、レギュレータ回路を小規模にすることが望ましい。次に説明する第２実施形態では、第１実施形態に比べて、１組の電源供給線の本数を減少させ、レギュレータ回路を小規模にする。

図１０は、第２実施形態の半導体装置１０の試験用電源回路７の概略構成を示す平面図である。第２実施形態の半導体装置１０は、図３の（Ａ）に示した全体構成を有し、試験用電源回路７の構成が異なる。

図１０に示すように、第２実施形態の半導体装置１０の試験用電源回路７は、４×４の領域７０に分割され、周辺の４箇所に４個のレギュレータ部６１Ａ〜６１Ｄが配置されている。各レギュレータ部からは１組の電源配線７１が各領域に伸び、電源配線７１の隣接する領域をつなぐ部分に中継スイッチ６９が設けられている。各領域の電源配線７１は、スイッチ７２を介して、下層の通常電源回路６の電源配線に接続される。スイッチ７２は、図３の（Ｂ）に示した第１実施形態のものと同じであるが、個数が少ない。

第２実施形態では、各領域で使用する試験用電源は、できるだけ近傍のレギュレータ部から供給する。しかし、近傍のレギュレータ部がその領域で使用する電圧の試験用電源を生成していない時には、そのような電圧の試験用電源を生成しているレギュレータ部から供給する。例えば、領域Ａ１２で＋２００ｍＶの試験用電源を使用する場合、右上のレギュレータ部６１Ｂが＋２００ｍＶの試験用電源を生成していれば、レギュレータ部６１Ｂが＋２００ｍＶの試験用電源を領域Ａ１２に供給する。一方、領域Ａ１２で＋４００ｍＶの試験用電源を使用する場合、右上のレギュレータ部６１Ｂが＋４００ｍＶの試験用電源を生成しておらず、左上のレギュレータ部６１Ａが＋４００ｍＶの試験用電源を生成していれば、レギュレータ部６１Ａから供給する。

中継スイッチ６９は、各レギュレータ部から各領域に試験用電源を供給する経路に応じて接続・非接続状態が制御される。例えば、レギュレータ部６１Ｂから領域Ａ１２に電源供給を行う場合には、中継スイッチ６９Ａと６９Ｂを接続状態にするか、中継スイッチ６９Ｃと６９Ｄを接続状態にする。また、領域Ａ０２、Ａ０３、Ａ１２およびＡ１３は、レギュレータ部６１Ｂから試験用電源が供給される場合には、中継スイッチ６９Ａ〜６９Ｄを全て接続状態にしてもよい。もし、レギュレータ部６１Ａがレギュレータ部６１Ｂと異なる試験用電源の種類を生成しており、領域Ａ０１にはレギュレータ部６１Ａから試験用電源が、領域Ａ０２にはレギュレータ部６１Ｂから試験用電源が、供給される場合がある。この場合には、中継スイッチ６９Ｅは非接続状態にする。言い換えれば、隣接する領域に供給される試験用電源の種類が異なる時には、中継スイッチは非接続状態にする。

図１１は、第２実施形態の試験用電源回路７の概略構成を示す図であり、（Ａ）は全体構成を、（Ｂ）は詳細構成を示す。

図１１の（Ａ）に示すように、第２実施形態の試験用電源回路７は、レギュレータ部６１と、試験用電源供給網６２と、を有する。レギュレータ部６１は、メモリ６４と、デコード回路６５と、レギュレータ回路６８と、を有する。図１０に示すように、第２実施形態では複数個（図１０では４個）のレギュレータ部６１Ａ〜６１Ｄが設けられており、各レギュレータ部は、図１１の（Ｂ）の構成を有する。

図１１の（Ｂ）に示すように、各レギュレータ部６１は、メモリ６４と、デコード回路６５と、タイミング制御回路６６と、ＤＡＣ(デジタルアナログ変換器:Digital-to-Analog Converter)６７と、レギュレータ回路６８と、を有する。なお、メモリ６４、デコード回路６５およびタイミング制御回路６６は、複数のレギュレータ部６１で共通に１組設けても良い。ＤＡＣ６７は、メモリ６４から出力される制御データに応じた電圧を発生する。例えば、通常電源回路が各部に１．１Ｖの電源を供給する場合、１．１Ｖ〜１．４Ｖを発生する。レギュレータ回路６８は、複数（ここでは３個）の増幅回路を有し、ＤＡＣ６７の出力する電圧と同じ電圧、＋１００ｍＶの電圧および＋２００ｍＶの電圧を生成する。例えば、ＤＡＣ６７が、１．３Ｖを出力する場合には、１．３Ｖ、１．４Ｖおよび１．５Ｖが出力されることになる。

試験用電源供給網６２は、３本を１組とする試験用電源供給配線７１と、領域ごとに設けられた複数のスイッチ７２と、図１０に示した中継スイッチ６９と、を有する。通常電源回路６の各領域７３の電源配線は、スイッチ７２により３本の試験用電源供給配線７１のいずれかと接続するか、いずれとも接続しないか制御される。

なお、レギュレータ回路６８の増幅回路の出力と、試験用電源供給配線７１との間に選択スイッチを設けて、増幅回路と試験用電源供給配線７１の接続を選択可能にしてもよい。この際、増幅回路の個数を試験用電源供給配線７１の１組の本数より多くしてもよい。これにより、各レギュレータ部６１から出力される試験用電源供給配線７１の１組の電圧を、任意に設定できるようになる。

図１２は、スイッチ６９の構成例を示す図であり、（Ａ）は１組の複数本（ここでは３本）の試験用電源供給配線７１を同時に接続するか否かを切り替えるスイッチを、（Ｂ）は独立に接続するか否かを切り替えるスイッチを、示す。言い換えれば、図１２の（Ｂ）のスイッチは、３個の１対１スイッチを有する。図１２の（Ｂ）のスイッチは、図１２の（Ａ）のスイッチに比べて接続の自由度が向上するが、その分接続制御信号を増加させる必要がある。

前述のように、第２実施形態では、各領域で使用する試験用電源は、できるだけ近傍のレギュレータ部から供給する。そのため、シミュレーションの結果に基づいて、各領域に供給する試験用電源の種類を決定する。その上で、各レギュレータ部の周辺の領域で必要とする試験用電源の種類が、２００ｍＶ以内であるか、言い換えれば１個のレギュレータ部から供給する試験用電源の範囲内であるか判定し、範囲内であればＤＡＣ６７の発生する電圧を決定する。例えば、近傍の領域で必要とする試験用電源の電圧が、１．２Ｖ、１．３Ｖおよび１．４Ｖであれば、ＤＡＣ７０が１．２Ｖを発生する制御データを生成する。さらに、各中継スイッチの接続を制御する制御データおよびスイッチ７２の制御データを生成する。これにより、各領域に所望の電圧の試験用電源が供給される。

もし、周辺の領域で必要とする試験用電源の種類が、１個のレギュレータ部から供給する試験用電源の範囲を超えている場合には、他のレギュレータ部から供給することを検討する。例えば、図１０で、領域Ａ０で１．６Ｖの試験用電源を使用し、レギュレータ部６１Ｂは、１．４Ｖ、１．５Ｖおよび１．６Ｖを出力するようにＤＡＣ７０の制御データを設定する。この時、領域Ａ０２およびＡ１２が１．３Ｖの試験用電源を使用する場合を考えると、領域Ａ０２およびＡ１２には、レギュレータ部６１Ｂから試験用電源を供給できないことになる。もし、他のレギュレータ部６１Ａ、６１Ｃおよび６１Ｄのいずれかが出力する３種類の試験用電源の電圧に１．３Ｖのものが含まれる時には、そこから供給するように中継スイッチを制御する。

なお、前述のように、レギュレータ回路６８の増幅回路の出力と、試験用電源供給配線７１との間に選択スイッチを設け、さらに増幅回路の個数を試験用電源供給配線７１の１組の本数より多くすれば、試験用電源の供給をより柔軟に行える。この場合、中継スイッチ６９は、独立して接続状態が制御できる図１２の（Ｂ）のものが望ましい。例えば、中心に近い領域でのみ１．６Ｖの試験用電源を使用とし、周辺の領域はすべて１．２Ｖ試験用電源を使用する場合を考える。この場合、いずれかのレギュレータ部が、選択スイッチを制御して１．２Ｖ、１．３Ｖおよび１．６Ｖの試験用電源を出力するようにし、１．６Ｖの試験用電源を中心に近い領域にのみ供給するように中継スイッチを制御する。

第２実施形態においても、制御データは半導体装置１０で試験パターンを実行した場合のシミュレーション結果に基づいて決定される。制御データは、各レギュレータ部のＤＡＣ６７の出力電圧を示すデータ、中継スイッチ６９の接続データおよびスイッチ７２の接続データを含み、試験パターンの進行に対応付けられる。また、上記のように、レギュレータ回路６８の増幅回路の出力と、試験用電源供給配線７１との間に選択スイッチを設ける場合には、制御データは、選択スイッチの接続データも含む。

図１３は、第２実施形態における試験の実行処理を示すフローチャートである。
図１３において、ステップ３０１から３０２および３０５から３０７は、図８の第１実施形態のステップ２０１から２０２および２０４から２０６に対応し、ステップ３０３および３０４のみが異なる。

ステップ３０３では、デコード回路６５が、読み出した制御データに基づいて、スイッチ群５３の制御を行うのに加えて、中継スイッチ６９の制御を行うことが第１実施形態と異なる。さらに、レギュレータ回路６８に選択スイッチが設けられている場合には、ステップ３０３でその制御も行う。

ステップ３０４では、デコード回路６５が、読み出した制御データに基づいて、ＤＡＣ６７の出力電圧を設定することが第１実施形態と異なる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１ 基板
２ 素子部
６ 第１（通常）電源回路
７ 第２（試験用）電源回路
５１ レギュレータ回路
５２ 試験用電源供給網
５３ スイッチ群
５４ メモリ
５５ 試験用電源供給制御部
５６ タイミング制御回路

Claims (6)

1. 素子部と、
   前記素子部に電源を供給する第１電源回路と、
   試験時に所定の試験パターンを実行した時に前記第１電源回路に発生する電圧降下を補うように、前記所定の試験パターンの進行状況に応じて前記第１電源回路の各部に試験用電源を供給する第２電源回路と、を備え、
   前記第２電源回路は、
   前記試験用電源を供給する試験用電源供給網と、
   前記第１電源回路の各部と、前記試験用電源供給網の各部を接続する複数のスイッチを有するスイッチ群と、
   前記所定の試験パターンを実行した時に前記第１電源回路に発生する電圧降下のシミュレーション結果に基づいて、前記電圧降下を補うように、前記スイッチ群の接続を制御する制御データを記憶するメモリと、
   試験時に、前記所定の試験パターンの実行に同期して前記メモリから読み出した前記制御データに基づいて、前記スイッチ群を制御する試験用電源供給制御部と、を備えることを特徴とする半導体装置。
2. 前記第２電源回路は、前記第１電源回路と異なる層に形成され、
   前記スイッチ群は、ビアを介して前記第１電源回路に接続される請求項１記載の半導体装置。
3. 前記試験用電源は、複数の異なる電圧値を有する複数の電源であり、
   前記試験用電源供給網は、前記試験用電源の複数の異なる電圧値に対応した複数組の配線を備え、
   前記試験用電源供給網の各部は、前記複数組のスイッチを介して、前記複数組の配線に接続される請求項１または２記載の半導体装置。
4. 前記第２電源回路は、前記試験用電源をそれぞれ生成する複数の試験用電源発生回路を備え、
   前記試験用電源発生回路は、前記メモリに記憶された前記制御データに応じたベース電圧を発生するＤＡＣと、
   前記ベース電圧に基づいて複数の所定電圧値の電圧電源を生成するレギュレータ回路と、を備える請求項３記載の半導体装置。
5. 前記試験用電源供給網は、前記スイッチ群の前記複数のスイッチに対応した複数の領域に分割され、
   前記第２電源回路は、前記試験用電源供給網の隣接する前記領域間に設けられた複数の接続スイッチを備え、
   試験用電源供給制御部は、隣接する領域に前記試験用電源を供給する時には対応する前記接続スイッチを接続状態に、隣接する領域に前記試験用電源を供給しない時には対応する前記接続スイッチを非接続状態に、なるように制御する請求項４記載の半導体装置。
6. 素子部と、前記素子部に電源を供給する第１電源回路と、試験時に前記第１電源回路に発生する電圧降下を補うように、前記第１電源回路の各部に試験用電源を供給するスイッチ群を有する第２電源回路と、を備える半導体装置の試験方法であって、
   所定の試験パターンを実行した時に前記第１電源回路に発生する電圧降下のシミュレーションを行い、
   前記シミュレーション結果に基づいて、前記所定の試験パターンを実行した時に前記第１電源回路に発生する電圧降下を補うように、前記スイッチ群を制御する制御データを生成および記憶し、
   前記所定の試験パターンの実行に同期して前記メモリから読み出した前記制御データに基づいて、前記スイッチ群を制御して、前記第１電源回路の各部に試験用電源を供給する、ことを特徴とする半導体装置の試験方法。

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