JP5958055B2 - Electro-optical device, driving method of electro-optical device, and electronic apparatus - Google Patents

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Description

本発明は、例えば半導体基板に画素回路を集積した電気光学装置、電気駆動装置の駆動方法および電子機器に関する。   The present invention relates to, for example, an electro-optical device in which a pixel circuit is integrated on a semiconductor substrate, a driving method of an electric driving device, and an electronic apparatus.

近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置では、ガラス基板に、走査線とデータ線とを配線するとともに、走査線とデータ線との交差に対応して画素回路を形成することが一般的である。この画素回路には、上記発光素子のほか、走査線の選択によってオンするスイッチングトランジスターや、保持電位に応じた電流を発光素子に流すための駆動トランジスターが含まれる。ガラス基板に画素回路が形成される関係上、スイッチングトランジスターや駆動トランジスターは、一般的には薄膜トランジスターで構成される。
一方、近年では、この種の電気光学装置をガラス基板ではなく、シリコン基板などの半導体基板に形成する技術が提案されている（例えば特許文献１、２参照）。 In recent years, various electro-optical devices using light emitting elements such as organic light emitting diode (hereinafter referred to as “OLED”) elements have been proposed. In this electro-optical device, a scanning line and a data line are generally wired on a glass substrate, and a pixel circuit is generally formed corresponding to the intersection of the scanning line and the data line. In addition to the light emitting element, the pixel circuit includes a switching transistor that is turned on by selection of a scanning line, and a driving transistor that allows a current corresponding to a holding potential to flow through the light emitting element. Since the pixel circuit is formed on the glass substrate, the switching transistor and the driving transistor are generally configured by a thin film transistor.
On the other hand, in recent years, a technique for forming this type of electro-optical device on a semiconductor substrate such as a silicon substrate instead of a glass substrate has been proposed (see, for example, Patent Documents 1 and 2).

米国特許出願公開第２００７／０２３６４４０号明細書US Patent Application Publication No. 2007/0236440 特開２００９−１５２１１３号公報JP 2009-152113 A

しかしながら、半導体基板に画素回路を形成する際には、ガラス基板に形成する場合と比較して種々の問題が発生する。
本発明のいくつかの態様の目的の一つは、 半導体基板に画素回路を形成する場合の諸問題を考慮した電気光学装置、電気光学装置の駆動方法および電子機器を提供することにある。 However, when forming a pixel circuit on a semiconductor substrate, various problems occur compared to the case of forming it on a glass substrate.
One of the objects of some embodiments of the present invention is to provide an electro-optical device, a driving method of the electro-optical device, and an electronic apparatus in consideration of various problems when a pixel circuit is formed on a semiconductor substrate.

上記目的を達成するために本発明の当該態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御する駆動トランジスターと、前記駆動トランジスターの前記ゲートノードと前記データ線との間に電気的に接続されるスイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給されることを特徴とする。
本態様によれば、半導体基板に、スイッチングトランジスターと駆動トランジスターとを含む画素回路を形成する際に、各トランジスターに求められる役割を重視して、基板電位が定められる。このため、基板電位を単にソース電位と一致させた構成と比較して、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。 In order to achieve the above object, the electro-optical device according to this aspect of the present invention is an electro-optical device in which a scanning line, a data line, and a pixel circuit are formed on a semiconductor substrate, and the pixel circuit is A light emitting element having a first electrode and a second electrode, and the current is electrically connected to the first electrode of the light emitting element during a period of supplying a current to the light emitting element, and the current depends on a potential of a gate node And a switching transistor electrically connected between the gate node of the driving transistor and the data line, and the switching transistor is supplied with a first substrate potential, The driving transistor is supplied with a second substrate potential different from the first substrate potential.
According to this aspect, when a pixel circuit including a switching transistor and a driving transistor is formed on a semiconductor substrate, the substrate potential is determined with emphasis on the role required for each transistor. For this reason, compared with a configuration in which the substrate potential is simply matched with the source potential, the influence of the leakage of the switching transistor and the like can be reduced.

上記態様において、前記スイッチングトランジスターがＮチャネル型トランジスターであるとき、前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも低い構成や、当該ソース電位が取り得る最小値よりも低い構成が好ましい。
一方、上記態様において、前記スイッチングトランジスターがＰチャネル型トランジスターであるとき、前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも高い構成や、当該ソース電位が取り得る最大値よりも高い構成が好ましい。 In the above aspect, when the switching transistor is an N-channel transistor, the first substrate potential is preferably lower than the source potential of the switching transistor or lower than the minimum value that the source potential can take.
On the other hand, in the above aspect, when the switching transistor is a P-channel transistor, the first substrate potential is higher than the source potential of the switching transistor or higher than the maximum value that the source potential can take. preferable.

本発明の別態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＮチャネル型駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＮチャネル型スイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、前記第１基板電位は、前記第２基板電位よりも低い電位であることを特徴とする。本態様によれば、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。   An electro-optical device according to another aspect of the present invention is an electro-optical device in which a scanning line, a data line, and a pixel circuit are formed on a semiconductor substrate, and the pixel circuit includes a first electrode and a second electrode. A light-emitting element having an electrode, and an N-channel type drive that is electrically connected to the first electrode of the light-emitting element and controls the current in accordance with a potential of a gate node during a period of supplying a current to the light-emitting element A transistor, and an N-channel switching transistor electrically connected between the gate node of the driving transistor and the data line, and a first substrate potential is supplied to the switching transistor, and the driving The transistor is supplied with a second substrate potential different from the first substrate potential, and the first substrate potential is lower than the second substrate potential. And wherein the door. According to this aspect, the influence of the leakage of the switching transistor or the like can be reduced.

また、別態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＰチャネル型駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＰチャネル型スイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、前記第１基板電位は、前記第２基板電位よりも高い電位であることを特徴とする。本態様によれば、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。   An electro-optical device according to another aspect is an electro-optical device in which a scanning line, a data line, and a pixel circuit are formed on a semiconductor substrate, and the pixel circuit includes a first electrode and a second electrode. A P-channel driving transistor that is electrically connected to the first electrode of the light-emitting element and controls the current in accordance with the potential of the gate node during a period of supplying current to the light-emitting element And a P-channel switching transistor electrically connected between the gate node of the driving transistor and the data line, and a first substrate potential is supplied to the switching transistor, and the driving transistor Is supplied with a second substrate potential different from the first substrate potential, and the first substrate potential is higher than the second substrate potential. The features. According to this aspect, the influence of the leakage of the switching transistor or the like can be reduced.

上記態様において前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、前記第２基板電位は、前記駆動トランジスターのソースノードと共通の電位である構成としても良い。
また、上記態様において、第１電位を給電する給電線をさらに備え、前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の前記第１電極に接続され、前記発光素子の前記第２電極には、前記第１電位とは異なる第２電位が供給され、前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、前記第１基板電位は、前記第２電位よりも低い電位である構成としても良い。
この構成において、前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、前記第２基板電位は、前記第１電位及び前記第２電位のいずれか一方と共通の電位としても良い。 In the above aspect, the light emitting element and the driving transistor may be connected in series between a first potential and a second potential, and the second substrate potential may be a potential common to the source node of the driving transistor. good.
Further, in the above aspect, the power supply device further includes a power supply line that supplies a first potential, and one of a source node and a drain node of the driving transistor is connected to the first electrode of the light emitting element, and A second potential different from the first potential is supplied to the second electrode, and one of the source node and the drain node of the driving transistor is connected to the feeder line, and the first substrate potential is A configuration in which the potential is lower than the second potential may be employed.
In this configuration, the light emitting element and the driving transistor are connected in series between a first potential and a second potential, and the second substrate potential is either the first potential or the second potential. A common potential may be used.

また、上記態様において、第１電位を給電する給電線をさらに備え、前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の第１電極に接続され、前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、前記駆動トランジスターには、前記第１電位と共通する第３基板電位が供給される構成としても良い。   In the above aspect, the power supply line further supplies a first potential, and one of the source node and the drain node of the drive transistor is connected to the first electrode of the light emitting element, and the source node of the drive transistor The other of the drain node and the drain node may be connected to the power supply line, and a third substrate potential common to the first potential may be supplied to the driving transistor.

上記態様において、前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであり、当該２以上のトランジスターには、ともに、前記第２基板電位が供給される構成としても良い。この構成によれば、電源電圧を高くしても、トランジスターの耐圧を高めなくて済む。   In the above aspect, the driving transistor may be a series connection of two or more transistors having a common gate connected thereto, and the two or more transistors may be supplied with the second substrate potential. . According to this configuration, even if the power supply voltage is increased, it is not necessary to increase the breakdown voltage of the transistor.

上記態様において、前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記データ線に接続され、前記スイッチングトランジスターのゲートノードは、前記走査線に接続される構成としても良い。
また、上記態様において、前記画素回路は、容量素子をさらに備え、前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記容量素子の一端及び前記駆動トランジスターのゲートノードに接続される構成としても良い。
この構成において、前記発光素子を流れる前記電流は、前記容量素子により保持された電圧に応じた電流である、または、前記駆動トランジスターのゲートとソース間の電圧に応じた電流であることが好ましい。 In the above aspect, any one of a source node and a drain node of the switching transistor may be connected to the data line, and a gate node of the switching transistor may be connected to the scanning line.
In the above aspect, the pixel circuit further includes a capacitor element, and one of the source node and the drain node of the switching transistor is connected to one end of the capacitor element and the gate node of the drive transistor. Also good.
In this configuration, it is preferable that the current flowing through the light emitting element is a current corresponding to a voltage held by the capacitor element or a current corresponding to a voltage between a gate and a source of the driving transistor.

上記態様において、前記スイッチングトランジスターは、前記走査線が選択されたときに前記駆動トランジスターの前記ゲートノードと前記データ線とを電気的に接続し、前記走査線を駆動する走査線駆動回路および前記データ線を駆動するデータ線駆動回路が、前記画素回路とともに前記半導体基板に形成された構成としても良い。この構成において、前記画素回路が設けられた表示部と、前記走査線駆動回路および前記データ線駆動回路が設けられた周辺回路との間に、分離用ウェルが形成されても良い。このように分離用ウェルを形成することによって周辺回路の動作が表示部に与える影響を小さく抑えることができる。
なお、本発明は、電気光学装置のほか、電気光学装置の駆動方法や、当該電気光学装置を有する電子機器として概念することも可能である。電子機器は、典型的には、ヘッドマウント・ディスプレイや電子ビューファイダーなどの表示装置が挙げられる。 In the above aspect, the switching transistor electrically connects the gate node of the driving transistor and the data line when the scanning line is selected, and the scanning line driving circuit that drives the scanning line and the data A data line driving circuit for driving a line may be formed on the semiconductor substrate together with the pixel circuit. In this configuration, a separation well may be formed between the display portion provided with the pixel circuit and the peripheral circuit provided with the scanning line driving circuit and the data line driving circuit. By forming the separation well in this manner, the influence of the operation of the peripheral circuit on the display portion can be suppressed to a small level.
In addition to the electro-optical device, the present invention can be conceptualized as a driving method of the electro-optical device or an electronic apparatus having the electro-optical device. The electronic apparatus typically includes a display device such as a head mounted display or an electronic viewfinder.

本発明の実施形態に係る電気光学装置を示す斜視図である。1 is a perspective view showing an electro-optical device according to an embodiment of the invention. 電気光学装置における各部の配置を示す平面図である。FIG. 4 is a plan view showing an arrangement of each part in the electro-optical device. 電気光学装置の電気的な構成を示すブロック図である。It is a block diagram which shows the electrical structure of an electro-optical apparatus. 電気光学装置におけるウェル領域を示す図である。It is a figure which shows the well area | region in an electro-optical apparatus. 電気光学装置における画素回路を示す図である。It is a figure which shows the pixel circuit in an electro-optical apparatus. 電気光学装置の動作を示す図である。It is a figure which shows operation | movement of an electro-optical apparatus. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の動作を示す図である。It is a figure which shows operation | movement of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 応用・変形例に係る電気光学装置の画素回路を示す図である。It is a figure which shows the pixel circuit of the electro-optical apparatus which concerns on an application and a modification. 実施形態等に係る電気光学装置を用いたＨＭＤを示す斜視図である。It is a perspective view which shows HMD using the electro-optical apparatus which concerns on embodiment etc. FIG. ＨＭＤの光学構成を示す図である。It is a figure which shows the optical structure of HMD.

以下、図面を参照して本発明を実施するための形態について説明する。
図１は、本発明の実施形態に係る電気光学装置１を示す斜視図である。
この図に示される電気光学装置１は、例えばヘッドマウント・ディスプレイ（ＨＭＤ）に適用されて画像を表示するマイクロ・ディスプレイ１０を含む。マイクロ・ディスプレイ１０は、シリコン基板に代表される半導体基板に複数の画素回路や、当該画素回路を駆動する周辺回路などが形成された有機ＥＬ装置であって、画素回路にはＯＬＥＤが含まれる。なお、本発明では半導体基板としてシリコン基板を例示しているが、その他の公知の材料からなる半導体基板も本発明に適用可能である。
マイクロ・ディスプレイ１０は、表示部で開口する枠状のケース１２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板１４の一端が接続されている。ＦＰＣ基板１４の他端には、複数の端子１６が設けられ、図示省略された回路モジュールに接続される。なお、端子１６に接続される回路モジュールは、マイクロ・ディスプレイ１０の電源回路および制御回路を兼ねており、ＦＰＣ基板１４を介して各種の電位を給電するほか、データ信号や制御信号などを供給する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
FIG. 1 is a perspective view showing an electro-optical device 1 according to an embodiment of the present invention.
The electro-optical device 1 shown in this figure includes a micro display 10 that is applied to, for example, a head mounted display (HMD) to display an image. The micro display 10 is an organic EL device in which a plurality of pixel circuits and peripheral circuits for driving the pixel circuits are formed on a semiconductor substrate typified by a silicon substrate. The pixel circuit includes an OLED. In the present invention, a silicon substrate is illustrated as a semiconductor substrate, but a semiconductor substrate made of other known materials is also applicable to the present invention.
The micro display 10 is housed in a frame-like case 12 that opens at a display portion, and one end of an FPC (Flexible Printed Circuits) substrate 14 is connected. A plurality of terminals 16 are provided at the other end of the FPC board 14 and are connected to a circuit module (not shown). The circuit module connected to the terminal 16 also serves as a power supply circuit and a control circuit for the micro display 10 and supplies various potentials via the FPC board 14 as well as a data signal and a control signal. .

図２は、マイクロ・ディスプレイ１０において各部の配置を示す平面図であり、図３は、マイクロ・ディスプレイ１０における電気的な構成を示すブロック図である。なお、図２においては、説明の便宜上、図１におけるケース１２を取り外した状態としている。
図２において、表示部１００は、平面視したときに例えば対角で１インチ以下であって、左右方向に横長の長方形の形状となっている。詳細について図３を参照して説明すると、表示部１００には、ｍ行の走査線１１２が図において左右方向に沿って設けられ、ｎ列のデータ線１１４が、上下方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。画素回路１１０は、ｍ行の走査線１１２とｎ列のデータ線１１４との各交差に対応して、マトリクス状に配列している。 FIG. 2 is a plan view showing the arrangement of each part in the micro display 10, and FIG. 3 is a block diagram showing an electrical configuration in the micro display 10. As shown in FIG. In FIG. 2, for convenience of explanation, the case 12 in FIG. 1 is removed.
In FIG. 2, the display unit 100 has a rectangular shape that is, for example, diagonally 1 inch or less in a plan view and horizontally long in the left-right direction. Details will be described with reference to FIG. 3. The display unit 100 is provided with m rows of scanning lines 112 along the horizontal direction in the drawing, and n columns of data lines 114 along the vertical direction. Each scanning line 112 is provided so as to be electrically insulated from each other. The pixel circuits 110 are arranged in a matrix corresponding to each intersection of the m rows of scanning lines 112 and the n columns of data lines 114.

ｍ、ｎは、いずれも自然数である。また、走査線１１２および画素回路１１０のマトリクスのうち、行を便宜的に区別するために、図３において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１１４および画素回路１１０のマトリクスの列を便宜的に区別するために、図３において左から順に１、２、３、…、（ｎ−１）、ｎ列と呼ぶ場合がある。
また、実際には、同一行の走査線１１２と互いに隣り合う３列のデータ線１１４との交差に対応した３つの画素回路１１０は、表示すべきカラー画像の１ドットを表現するものであり、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に相当する。換言すれば、本実施形態は、ＲＧＢの３つの画素回路１１０の発光素子による加法混色によって１ドットのカラーを表現する構成になっている。 m and n are both natural numbers. Further, in order to distinguish the rows of the matrix of the scanning lines 112 and the pixel circuits 110 for convenience, in FIG. 3, the rows may be referred to as 1, 2, 3,... (M−1), m rows in order from the top. is there. Similarly, in order to distinguish the columns of the matrix of the data lines 114 and the pixel circuits 110 for convenience, they may be referred to as 1, 2, 3,..., (N−1), n columns in order from the left in FIG.
In practice, the three pixel circuits 110 corresponding to the intersections of the scanning lines 112 in the same row and the three data lines 114 adjacent to each other represent one dot of the color image to be displayed. These correspond to R (red), G (green), and B (blue) pixels, respectively. In other words, the present embodiment is configured to represent a color of one dot by additive color mixing by the light emitting elements of the three pixel circuits 110 for RGB.

表示部１００の周辺には、画素回路１１０を駆動するための周辺回路が設けられる。周辺回路は、走査線駆動回路１４０とデータ線駆動回路１５０とであり、このうち、走査線駆動回路１４０が、表示部１００に対して左右の両隣にそれぞれ設けられる。詳細には図３に示されるように、２つの走査線駆動回路１４０は、ｍ行の走査線１１２の各々を両側からそれぞれ駆動する構成となっている。
走査線駆動回路１４０の各々は、上記回路モジュールから同じ制御信号Ｃtryが供給されて、１、２、３、…、（ｍ−１）、ｍ行目の走査線１１２にそれぞれ同じ走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)を供給する。
なお、この供給の際に、走査信号の遅延が問題にならないのであれば、走査線駆動回路１４０を片側１個だけの構成でも良い。 A peripheral circuit for driving the pixel circuit 110 is provided around the display unit 100. The peripheral circuits are a scanning line driving circuit 140 and a data line driving circuit 150, and among these, the scanning line driving circuit 140 is provided on both the left and right sides of the display unit 100. Specifically, as shown in FIG. 3, the two scanning line driving circuits 140 are configured to drive each of the m rows of scanning lines 112 from both sides.
Each of the scanning line driving circuits 140 is supplied with the same control signal Ctry from the circuit module, and the same scanning signal Gwr ( 1), Gwr (2), Gwr (3),..., Gwr (m-1), Gwr (m) are supplied.
Note that, in this supply, if the delay of the scanning signal does not become a problem, the configuration of only one scanning line driving circuit 140 may be used.

図２に示されるように、データ線駆動回路１５０は、ＦＰＣ基板１４の接続箇所と表示部１００との間に設けられる。図３に示されるように、データ線駆動回路１５０には、上記回路モジュールから映像信号Ｖd、制御信号Ｃtrxが供給される。データ線駆動回路１５０は、制御信号Ｃtrxにしたがって、映像信号Ｖdを、１、２、３、…、（ｎ−１）、ｎ列目のデータ線１１４に、データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)、…、Ｖd(n-1)、Ｖd(n)として供給する。
また、表示部１００には、電位Ｖ1〜Ｖ5が、上記回路モジュールからＦＰＣ基板１４を介して各画素回路１１０にわたって供給される。なお、この実施形態では、電位Ｖ1〜Ｖ5のうち、電位Ｖ1、Ｖ2、Ｖ4が供給される。 As shown in FIG. 2, the data line driving circuit 150 is provided between the connection portion of the FPC board 14 and the display unit 100. As shown in FIG. 3, the video signal Vd and the control signal Ctrx are supplied to the data line driving circuit 150 from the circuit module. In accordance with the control signal Ctrx, the data line drive circuit 150 applies the video signal Vd to the data lines 114 of 1, 2, 3,..., (N−1), the nth column, and the data signals Vd (1), Vd ( 2), Vd (3),..., Vd (n-1), Vd (n).
Further, the potential V1 to V5 is supplied to the display unit 100 from the circuit module through the FPC board 14 over the pixel circuits 110. In this embodiment, among the potentials V1 to V5, potentials V1, V2, and V4 are supplied.

画素回路１１０、走査線駆動回路１４０およびデータ線駆動回路１５０については、共通のシリコン基板に形成される。このうち、走査線駆動回路１４０が出力する走査信号Ｇwr(1)〜Ｇwr(m)は、ＨまたはＬレベルで規定される論理信号である。このため、走査線駆動回路１４０は、制御信号Ｃtryにしたがって動作するＣＭＯＳ論理回路の集合体となっている。また、データ線駆動回路１５０が出力するデータ信号Ｖd(1)〜Ｖd(n)はアナログ信号であるが、データ線駆動回路１５０は、上記回路モジュールから供給されるデータ信号Ｖdを、制御信号Ｃtrxにしたがって１〜ｎ列のデータ線１１４に順番に供給する構成となる。このため、データ線駆動回路１５０についてもＣＭＯＳ論理回路を有する。一方、画素回路１１０は、後述するように複数のトランジスターを有しており、本実施形態にあってはＰチャネル型とＮチャネル型とが混在している。
このため、シリコン基板で形成されるマイクロ・ディスプレイ１０には、次のようにウェル領域が形成されている。 The pixel circuit 110, the scanning line driving circuit 140, and the data line driving circuit 150 are formed on a common silicon substrate. Among these, the scanning signals Gwr (1) to Gwr (m) output from the scanning line driving circuit 140 are logic signals defined at the H or L level. Therefore, the scanning line driving circuit 140 is an assembly of CMOS logic circuits that operate according to the control signal Ctry. The data signals Vd (1) to Vd (n) output from the data line driving circuit 150 are analog signals. The data line driving circuit 150 uses the data signal Vd supplied from the circuit module as a control signal Ctrx. Accordingly, the data lines 114 are sequentially supplied to the 1 to n columns of data lines 114. Therefore, the data line driving circuit 150 also has a CMOS logic circuit. On the other hand, the pixel circuit 110 has a plurality of transistors as will be described later, and in this embodiment, a P-channel type and an N-channel type are mixed.
Therefore, a well region is formed in the micro display 10 formed of a silicon substrate as follows.

図４は、マイクロ・ディスプレイ１０におけるウェル領域の概略配置を示す図である。
シリコン基板として例えばＰ型が用いられる場合、次のようにＮ型のウェル領域（以下「Ｎウェル」と略称する）が形成される。
すなわち第１に、表示部１００が形成される予定の領域において、横方向に延在する帯状の開口部分を複数伴うようにＮウェルが形成される。第２に、走査線駆動回路１４０の予定領域において、表示部１００と同様な開口部分をほぼ同ピッチで複数伴うＮウェルが形成される。第３に、データ線駆動回路１５０の予定領域のうち、図４において上側、すなわち、表示部１００に対向する側にＮウェルが形成される。 FIG. 4 is a diagram showing a schematic arrangement of well regions in the micro display 10.
For example, when a P-type is used as the silicon substrate, an N-type well region (hereinafter abbreviated as “N-well”) is formed as follows.
That is, first, an N well is formed in a region where the display unit 100 is to be formed, with a plurality of strip-shaped opening portions extending in the lateral direction. Second, an N well having a plurality of openings similar to those of the display unit 100 at substantially the same pitch is formed in the planned region of the scanning line driving circuit 140. Third, an N well is formed on the upper side in FIG. 4, that is, on the side facing the display unit 100 in the planned region of the data line driving circuit 150.

このため、結果的には図に示されるように、表示部１００の領域と走査線駆動回路１４０の領域における開口部分には、それぞれＰ型のウェル領域（以下「Ｐウェル」と略称する）が残る。このため、表示部１００の領域と走査線駆動回路１４０の領域との縁辺部分では、Ｎウェルが枠状に配置する一方、縁辺部分の内側でＰウェルとＮウェルとが交互に配置する。また、表示部１００を囲む枠状のＮウェルは、周辺回路において表示部１００と対向するＮウェルとは、Ｐウェルによって分離した形となる。
ここで、表示部１００におけるＮウェルの幅Ｗn1と、走査線駆動回路１４０におけるＮウェルの幅Ｗn2とが互いに等しくなるように形成されている。同様に、表示部１００におけるＰウェルの幅Ｗp1と、走査線駆動回路１４０におけるＰウェルの幅Ｗp2とが互いに等しくなるように形成されても良い。 Therefore, as a result, as shown in the drawing, P-type well regions (hereinafter referred to as “P wells”) are respectively formed in the openings in the display unit 100 region and the scanning line driving circuit 140 region. Remains. Therefore, the N well is arranged in a frame shape at the edge portion between the display unit 100 region and the scanning line driving circuit 140 region, while the P well and the N well are alternately arranged inside the edge portion. The frame-shaped N well surrounding the display unit 100 is separated from the N well facing the display unit 100 in the peripheral circuit by the P well.
Here, the width Wn1 of the N well in the display unit 100 and the width Wn2 of the N well in the scanning line driving circuit 140 are formed to be equal to each other. Similarly, the P well width Wp1 in the display unit 100 and the P well width Wp2 in the scanning line driving circuit 140 may be equal to each other.

なお、図４においては、表示部１００および走査線駆動回路１４０の各領域においてＰウェルが７行配置しているが、本実施形態では、互いに隣接するＰウェルとＮウェルとが１行分に相当するので、実際には、画素回路１１０の行数であるｍ行配置することになる。
また、図において空白部分は、シリコン基板にＰ型を用いた場合にＰウェルになるが、本発明に関係しないので、空白として示している。 In FIG. 4, seven rows of P wells are arranged in each region of the display unit 100 and the scanning line driving circuit 140. However, in this embodiment, P wells and N wells adjacent to each other are arranged in one row. Therefore, in actuality, m rows which are the number of rows of the pixel circuit 110 are arranged.
In the figure, the blank portion becomes a P-well when a P-type silicon substrate is used, but is shown as blank because it is not related to the present invention.

図５は、画素回路１１０の回路図である。この図においては、ｉ行目及び当該ｉ行目に対し下側で隣り合う（ｉ＋１）行目の走査線１１２と、ｊ列目及び当該ｊ列目に対し右側で隣り合う（ｊ＋１）列目のデータ線１１４との交差に対応する２×２の計４画素分の画素回路１１０が示されている。ここで、ｉ、（ｉ＋１）は、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。同様に、ｊ、（ｊ＋１）は、画素回路１１０が配列する列を一般的に示す場合の記号であって、１以上ｎ以下の整数である。   FIG. 5 is a circuit diagram of the pixel circuit 110. In this figure, the (i + 1) th scanning line 112 adjacent to the i-th row and the i-th row on the lower side, and the (j + 1) -th column adjacent to the j-th column and the j-th column on the right side. A pixel circuit 110 for a total of 4 pixels of 2 × 2 corresponding to the intersection with the data line 114 is shown. Here, i and (i + 1) are symbols for generally indicating the rows in which the pixel circuits 110 are arranged, and are integers of 1 or more and m or less. Similarly, j and (j + 1) are symbols for generally indicating a column in which the pixel circuit 110 is arranged, and are integers of 1 or more and n or less.

図５に示されるように、各画素回路１１０は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）のトランジスター１２２と、ＰチャネルＭＯＳのトランジスター１２４、１２６と、容量素子１２８と、発光素子であるＯＬＥＤ１３０とを含む。各画素回路１１０については電気的にみれば互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明する。   As shown in FIG. 5, each pixel circuit 110 includes an N-channel MOS (Metal Oxide Semiconductor) transistor 122, P-channel MOS transistors 124 and 126, a capacitor element 128, and an OLED 130 that is a light emitting element. . Since each pixel circuit 110 has the same configuration when viewed electrically, the pixel circuit 110 will be described as being representatively located at i rows and j columns.

ｉ行ｊ列の画素回路１１０のトランジスター１２２は、スイッチングトランジスターとして機能するものであり、構造については特に図示しないが、シリコン基板のＰウェルに絶縁膜を介してゲートノードが形成されている。さらに、当該ゲートノードをマスクとしてイオンが打ち込まれて２つのＮ型拡散層が形成されるとともに、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。このような構造のトランジスター１２２において、ゲートノードはｉ行目の走査線１１２に接続される一方、そのドレインまたはソースノードの一方はｊ列目のデータ線１１４に接続され、そのドレインまたはソースノードの他方は容量素子１２８の一端と、トランジスター１２４、１２６の共通ゲートノードとにそれぞれ接続されている。また、トランジスター１２２のＰウェルには電位Ｖ4が給電線１１９を介して供給されている。このため、トランジスター１２２の基板電位（第１基板電位）は電位Ｖ4となっている。   The transistor 122 of the pixel circuit 110 in the i row and j column functions as a switching transistor, and although the structure is not particularly shown, a gate node is formed in the P well of the silicon substrate via an insulating film. Further, ions are implanted using the gate node as a mask to form two N-type diffusion layers, and the respective diffusion layers are drawn out to serve as a source node and a drain node. In the transistor 122 having such a structure, the gate node is connected to the scanning line 112 in the i-th row, and one of its drain or source node is connected to the data line 114 in the j-th column. The other is connected to one end of the capacitor 128 and the common gate node of the transistors 124 and 126. Further, the potential V 4 is supplied to the P well of the transistor 122 via the power supply line 119. Therefore, the substrate potential (first substrate potential) of the transistor 122 is the potential V4.

トランジスター１２４、１２６の各々にあっては、上記シリコン基板の共通Ｎウェル領域に絶縁膜を介して共通ゲートノードが形成されている。さらにトランジスター１２４、１２６に相当する領域の各々には、共通ゲートノードをマスクとしてイオンが打ち込まれて２つのＰ型拡散層が形成されるとともに、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。
このような構造のうち、トランジスター１２４のソースノードは、容量素子１２８の他端とともに、電源高位側の電位Ｖ1を給電する給電線１１６に接続され、そのドレインノードは、トランジスター１２６のソースノードに接続されている。トランジスター１２６のドレインノードは、ＯＬＥＤ１３０のアノードに接続されている。また、トランジスター１２４、１２６の共通Ｎウェル領域には電位Ｖ1が給電されている。このため、トランジスター１２４、１２６の基板電位（第２基板電位）は電位Ｖ1となっている。 In each of the transistors 124 and 126, a common gate node is formed in the common N well region of the silicon substrate via an insulating film. Further, in each of the regions corresponding to the transistors 124 and 126, ions are implanted using the common gate node as a mask to form two P-type diffusion layers, and the respective diffusion layers are drawn out to form source and drain nodes. It has become.
In such a structure, the source node of the transistor 124 is connected to the power supply line 116 that feeds the potential V 1 on the higher power supply side together with the other end of the capacitor 128, and the drain node is connected to the source node of the transistor 126. Has been. The drain node of the transistor 126 is connected to the anode of the OLED 130. Further, the potential V1 is supplied to the common N well region of the transistors 124 and 126. Therefore, the substrate potential (second substrate potential) of the transistors 124 and 126 is the potential V1.

このように直列に接続されたトランジスター１２４、１２６は、１つの駆動トランジスターとして機能する。詳細には、この駆動トランジスターは、トランジスター１２４、１２６の共通ゲートノードをゲートとし、トランジスター１２４のソースノードをソースとし、トランジスター１２６のドレインノードをドレインとして、容量素子１２８による保持電圧、すなわちゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流すことになる。   The transistors 124 and 126 connected in series in this way function as one drive transistor. Specifically, this driving transistor has a common gate node of the transistors 124 and 126 as a gate, a source node of the transistor 124 as a source, a drain node of the transistor 126 as a drain, and a holding voltage by the capacitive element 128, that is, gate-source. A current corresponding to the voltage between them is passed through the OLED 130.

ＯＬＥＤ１３０のアノードは、画素回路１１０毎に個別に設けられる画素電極（第１電極）である。一方、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたった共通電極１１７（第２電極）であり、電源の低位側の電位Ｖ2が給電されている。ＯＬＥＤ１３０は、シリコン基板において、互いに対向するアノードと透明性を有するカソードとで有機ＥＬ材料からなる発光層を挟持した素子であり、アノードからカソードに向かって流れる電流に応じた輝度にて発光する。   The anode of the OLED 130 is a pixel electrode (first electrode) provided individually for each pixel circuit 110. On the other hand, the cathode of the OLED 130 is a common electrode 117 (second electrode) that extends over all of the pixel circuits 110, and is supplied with the lower potential V2 of the power source. The OLED 130 is an element in which a light emitting layer made of an organic EL material is sandwiched between an anode facing each other and a cathode having transparency in a silicon substrate, and emits light with luminance according to a current flowing from the anode toward the cathode.

なお、図５において、Ｇwr(i)、Ｇwr(i+1)は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｖd(j)、Ｖd(j+1)は、それぞれｊ、（ｊ＋１）列目のデータ線１１４に供給されるデータ信号を示している。
また、便宜的に、ｉ行ｊ列の画素回路１１０においてトランジスター１２４、１２６の共通ゲートノードをｇ(i,j)と表記している。
一方、容量素子１２８については、トランジスター１２４、１２６のゲートノードに寄生する容量を用いることができる場合がある。 In FIG. 5, Gwr (i) and Gwr (i + 1) indicate scanning signals supplied to the scanning lines 112 in the i and (i + 1) th rows, respectively, and Vd (j) and Vd (j +1) indicate data signals supplied to the data lines 114 in the j and (j + 1) th columns, respectively.
For convenience, the common gate node of the transistors 124 and 126 in the pixel circuit 110 of i row and j column is denoted as g (i, j).
On the other hand, for the capacitor 128, a parasitic capacitance may be used at the gate nodes of the transistors 124 and 126 in some cases.

図６は、マイクロ・ディスプレイ１０の表示動作を示す図であり、走査信号およびデータ信号の波形の一例を示している。
この図に示されるように、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)は、走査線駆動回路１４０によって各フレームにわたって水平走査期間（Ｈ）毎に順次選択されて排他的にＨレベルとなる。なお、本説明において、フレームとは、１カット（コマ）分の画像をマイクロ・ディスプレイ１０に表示させるのに要する期間をいい、垂直走査周波数が６０Ｈｚであれば、その１周期分の１６．６７ミリ秒の期間をいう。また、走査線駆動回路１４０は、電源の高位側を電位Ｖddとし、低位側を電位Ｖssとしている。このため、走査信号Ｇwr(1)〜Ｇwr(m)においてＨレベルは電位Ｖddに相当し、Ｌレベルは電位Ｖssに相当する。 FIG. 6 is a diagram showing a display operation of the micro display 10, and shows an example of waveforms of the scanning signal and the data signal.
As shown in this figure, the scanning signals Gwr (1), Gwr (2), Gwr (3),..., Gwr (m−1), Gwr (m) are horizontally generated by the scanning line driving circuit 140 over each frame. The signals are sequentially selected for each scanning period (H) and exclusively become H level. In this description, a frame means a period required to display an image for one cut (frame) on the micro display 10, and if the vertical scanning frequency is 60 Hz, 16.67 for one cycle. A period of milliseconds. In the scanning line driving circuit 140, the high-order side of the power supply is set to the potential Vdd, and the low-order side is set to the potential Vss. Therefore, in the scanning signals Gwr (1) to Gwr (m), the H level corresponds to the potential Vdd, and the L level corresponds to the potential Vss.

さて、ｉ行目の走査線１１２が選択されて走査信号Ｇwr(i)がＬからＨレベルになったとき、ｊ列目のデータ線１１４には、ｉ行ｊ列の輝度の目標値に応じた電位、換言すれば、ＯＬＥＤ１３０に流すべき駆動電流に応じた電位のデータ信号Ｖd(j)がデータ線駆動回路１５０によって供給される。   When the i-th scanning line 112 is selected and the scanning signal Gwr (i) changes from L to H level, the j-th data line 114 has a luminance value corresponding to the i-th row and j-th column. In other words, the data signal Vd (j) having a potential corresponding to the driving current to be passed through the OLED 130 is supplied by the data line driving circuit 150.

ｉ行ｊ列の画素回路１１０において走査信号Ｇwr(i)がＨレベルになると、トランジスター１２２がオンするので、ゲートノードｇ(i,j)がｊ列目のデータ線１１４に電気的に接続された状態になる。このため、ゲートノードｇ(i,j)の電位は、図６において上矢印で示されるように、データ信号Ｖd(j)の電位になる。このとき、トランジスター１２４、１２６は、ゲートノードｇ(i,j)とソースノードとの電位の差、ゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流す。また、容量素子１２８は、トランジスター１２４、１２６におけるゲート・ソース間の電圧を保持する。   When the scanning signal Gwr (i) becomes H level in the pixel circuit 110 in the i row and j column, the transistor 122 is turned on, so that the gate node g (i, j) is electrically connected to the data line 114 in the j column. It becomes a state. Therefore, the potential of the gate node g (i, j) becomes the potential of the data signal Vd (j) as shown by the up arrow in FIG. At this time, the transistors 124 and 126 cause the OLED 130 to pass a current corresponding to the potential difference between the gate node g (i, j) and the source node and the voltage between the gate and the source. In addition, the capacitor 128 holds a gate-source voltage in the transistors 124 and 126.

ｉ行目の走査線１１２の選択が終了して走査信号Ｇwr(i)がＬレベルになったとき、トランジスター１２２がオンからオフに切り替わる。トランジスター１２２がオフに切り替わっても、当該トランジスター１２２がオンしていたときのトランジスター１２４、１２６のゲートノードの電位は、容量素子１２８によって保持されている。このため、トランジスター１２２がオフしても、トランジスター１２４、１２６は、容量素子１２８による保持電圧に応じた電流を、次回ｉ行目の走査線１１２が再び選択されるまで、ＯＬＥＤ１３０に流し続ける。このため、ｉ行ｊ列の画素回路１１０において、ＯＬＥＤ１３０は、ｉ行目が選択されたときのデータ信号Ｖd(j)の電位に応じた輝度で、１フレームに相当する期間にわたって発光し続けることになる。
ここでは、トランジスター１２４、１２６がＰチャネルであるので、データ信号Ｖd(j)の電位が低位になるにつれて、ＯＬＥＤ１３０に流れる電流が多くなる（輝度が明るくなる）。 When the selection of the i-th scanning line 112 is completed and the scanning signal Gwr (i) becomes L level, the transistor 122 is switched from on to off. Even when the transistor 122 is turned off, the potential of the gate nodes of the transistors 124 and 126 when the transistor 122 is on is held by the capacitor 128. For this reason, even if the transistor 122 is turned off, the transistors 124 and 126 continue to pass a current corresponding to the voltage held by the capacitor 128 to the OLED 130 until the next i-th scanning line 112 is selected again. For this reason, in the pixel circuit 110 in the i-th row and j-th column, the OLED 130 continues to emit light for a period corresponding to one frame at a luminance corresponding to the potential of the data signal Vd (j) when the i-th row is selected. become.
Here, since the transistors 124 and 126 are P-channels, as the potential of the data signal Vd (j) becomes lower, the current flowing through the OLED 130 increases (brightness increases).

なお、ｉ行目においては、ｊ列目以外の画素回路１１０においても、対応するデータ線１１４に供給されたデータ信号の電位に応じた輝度で発光する。また、ここではｉ行目の走査線１１２に対応する画素回路１１０で説明しているが、走査線１１２は、１、２、３、…、（ｍ−１）、ｍ行目という順番で選択される結果、画素回路１１０の各々は、それぞれ目標値に応じた輝度で発光することになる。このような動作は、フレーム毎に繰り返される。
また、図６においては、論理信号である走査信号の電位スケールよりも、データ信号Ｖd(j)、ゲートノードｇ(i,j)の電位スケールを便宜的に拡大している。 Note that, in the i-th row, the pixel circuits 110 other than the j-th column also emit light with luminance corresponding to the potential of the data signal supplied to the corresponding data line 114. Although the pixel circuit 110 corresponding to the scanning line 112 in the i-th row is described here, the scanning line 112 is selected in the order of 1, 2, 3,... (M−1), m-th row. As a result, each of the pixel circuits 110 emits light with a luminance corresponding to the target value. Such an operation is repeated for each frame.
In FIG. 6, the potential scale of the data signal Vd (j) and the gate node g (i, j) is expediently expanded rather than the potential scale of the scanning signal which is a logic signal.

ところで、画素回路１１０において、スイッチングトランジスターとして機能するトランジスター１２２と、駆動トランジスターとして機能するトランジスター１２４、１２６とに求められる役割は次のように相違する。詳細には、トランジスター１２２に対しては、オフ抵抗が高く、つまりオフリークが小さく、トランジスター１２４、１２６のゲート電位の変動量を少なくすることが求められるのに対し、トランジスター１２４、１２６では、ＯＬＥＤ１３０に流すべき電流を安定的に供給することが求められる。   By the way, in the pixel circuit 110, the roles required for the transistor 122 functioning as a switching transistor and the transistors 124 and 126 functioning as drive transistors are different as follows. Specifically, the transistor 122 has a high off-resistance, that is, a small off-leakage, and is required to reduce the amount of fluctuation in the gate potential of the transistors 124 and 126, whereas in the transistors 124 and 126, the OLED 130 It is required to supply a current to be supplied stably.

ＭＯＳトランジスターの基板電位は、通常ソース電位に一致するように構成される。
ただし、本実施形態においては、Ｎチャネルのトランジスター１２２のオフリークを小さくするために、トランジスター１２２の基板電位Ｖ4を、トランジスター１２２のソース電位が取り得る最小値の電位と同値か、やや低く設定している。ここでは、トランジスター１２２の基板電位Ｖ4を、電源の低位側の電位Ｖ2と同値、又は電位Ｖ2よりやや低く設定している。このため、電位Ｖ4を給電する給電線１１９が、電位Ｖ2に保たれた共通電極１１７とは別に設けられているのである。なお、基板電位を低くすると、閾値電圧が高くなってしまうが、本件では、トランジスター１２２に求められる役割を考慮して、オフリークを小さくすることを優先させている。また、Ｎチャネルのトランジスターにおいて基板電位をソース電位よりも高くすると、ＰウェルからＮ拡散層に向かって順方向にバイアスされるので、電流が流れて動作不良となる。 The substrate potential of the MOS transistor is usually configured to match the source potential.
However, in this embodiment, in order to reduce the off-leakage of the N-channel transistor 122, the substrate potential V4 of the transistor 122 is set equal to or slightly lower than the minimum potential that the source potential of the transistor 122 can take. Yes. Here, the substrate potential V4 of the transistor 122 is set to the same value as the lower potential V2 of the power source or slightly lower than the potential V2. For this reason, the power supply line 119 for supplying the potential V4 is provided separately from the common electrode 117 maintained at the potential V2. Note that when the substrate potential is lowered, the threshold voltage increases, but in this case, in consideration of the role required for the transistor 122, priority is given to reducing off-leakage. Further, when the substrate potential is made higher than the source potential in the N-channel transistor, it is biased in the forward direction from the P well toward the N diffusion layer, so that a current flows and malfunctions.

一方、Ｐチャネルのトランジスター１２４、１２６の基板電位を、ソースノードよりも高くすると、閾値電圧が高くなってしまうことの影響が無視できなくなり、逆に、ソースノードよりも低くすると、動作不良となってしまう。このため、Ｐチャネルのトランジスター１２４、１２６の基板電位についてはソースノードの電位Ｖ1に一致させている。   On the other hand, if the substrate potential of the P-channel transistors 124 and 126 is made higher than that of the source node, the influence of the threshold voltage becoming higher cannot be ignored. Conversely, if the substrate potential is made lower than that of the source node, operation failure occurs. End up. For this reason, the substrate potentials of the P-channel transistors 124 and 126 are made to coincide with the source node potential V1.

したがって、本実施形態においては、トランジスター１２２の基板電位、および、トランジスター１２４、１２６の基板電位は、それぞれに求められる役割に応じて適切に設定されるので、トランジスター１２２においてはリークを小さくすることができるとともに、トランジスター１２４、１２６によってＯＬＥＤ１３０に流すべき電流を安定的に供給することができる。   Therefore, in this embodiment, the substrate potential of the transistor 122 and the substrate potentials of the transistors 124 and 126 are appropriately set according to the roles required for each, so that leakage can be reduced in the transistor 122. In addition, the current to be supplied to the OLED 130 can be stably supplied by the transistors 124 and 126.

ところで、ＯＬＥＤ１３０をある程度の輝度で発光させるためには、電位Ｖ1、Ｖ2の差である電源電圧を高くする必要がある。一方、ＯＬＥＤ１３０に流す電流が少なくなるにつれて、ＯＬＥＤ１３０のアノードとカソード（電位Ｖ2）との間の電圧が徐々に低くなるので、その分、駆動トランジスターのソース・ドレイン間に印加される電圧が徐々に高くなる。最終的にはＯＬＥＤ１３０の輝度をゼロとする状態において、駆動トランジスターのソース・ドレイン間に印加される電圧が最大となる。
ここで、シリコン基板に形成されるトランジスターのソース・ドレイン間に印加可能な電圧（耐圧）を高めるには、トランジスターのサイズを大きくして電界密度を緩和する必要がある。しかしながら、表示部１００の小サイズ化や、表示の高精細化が要求される場合、必然的に形成されるトランジスターのサイズも小さくなるので、耐圧が低下する。このため、駆動トランジスターが１つである構成において、ＯＬＥＤ１３０を低輝度で発光させるときに、低下した耐圧を超えてしまって破壊に至る可能性があった。
すなわち、電源電圧を高くしてＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とは、従来ではトレードオフの関係にあった、といえる。 By the way, in order for the OLED 130 to emit light with a certain luminance, it is necessary to increase the power supply voltage which is the difference between the potentials V1 and V2. On the other hand, as the current flowing through the OLED 130 decreases, the voltage between the anode and the cathode (potential V2) of the OLED 130 gradually decreases, and accordingly, the voltage applied between the source and drain of the driving transistor gradually increases. Get higher. Finally, in a state where the luminance of the OLED 130 is zero, the voltage applied between the source and drain of the driving transistor becomes maximum.
Here, in order to increase the voltage (withstand voltage) that can be applied between the source and drain of the transistor formed on the silicon substrate, it is necessary to increase the size of the transistor to reduce the electric field density. However, when a reduction in the size of the display unit 100 or a high-definition display is required, the size of a transistor that is inevitably formed is also reduced, so that the breakdown voltage is reduced. For this reason, when the OLED 130 emits light with low luminance in a configuration with one drive transistor, the breakdown voltage may be exceeded and may be destroyed.
That is, it can be said that there has been a trade-off relationship between increasing the power supply voltage and causing the OLED 130 to emit light with high luminance and reducing the display size and increasing the display definition.

これに対して、本実施形態では、駆動トランジスターを２つのトランジスター１２４、１２６によって直列に接続した構成としている。この構成において、ＯＬＥＤ１３０に電流を流さないとき、トランジスター１２４、１２６がオフすることになるから、トランジスター１２４のドレインノードとトランジスター１２６のソースノードとは、フローティング（浮遊）状態になる。このため、トランジスター１２４、１２６のソース・ドレイン間に電圧が印加されない。また、ＯＬＥＤ１３０に流れる電流が少ないとき、トランジスター１２４のソースノードとトランジスター１２６のドレインノードとの間には、比較的高い電圧が印加されることになるが、トランジスター１２４、１２６の単体でみれば、分圧されるので、高い電圧が印加されることがない。
したがって、トランジスター１２４、１２６の耐圧を高める必要がない。
よって、本実施形態では、ＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とを両立させることが可能になる。
なお、ＯＬＥＤ１３０を高い輝度で発光させること、または、表示サイズの小型化・表示の高精細化のいずれかだけが要求される場合には、駆動トランジスターを１つのトランジスターで構成しても良いことになる。 On the other hand, in this embodiment, the driving transistor is configured to be connected in series by two transistors 124 and 126. In this configuration, when no current is passed through the OLED 130, the transistors 124 and 126 are turned off, so that the drain node of the transistor 124 and the source node of the transistor 126 are in a floating state. For this reason, no voltage is applied between the source and drain of the transistors 124 and 126. In addition, when the current flowing through the OLED 130 is small, a relatively high voltage is applied between the source node of the transistor 124 and the drain node of the transistor 126. Since the voltage is divided, a high voltage is not applied.
Therefore, it is not necessary to increase the breakdown voltage of the transistors 124 and 126.
Therefore, in the present embodiment, it is possible to make the OLED 130 emit light with high luminance and to reduce the display size and increase the definition of the display.
In the case where only one of the light emission of the OLED 130 with high luminance or the reduction in the display size and the increase in the definition of the display is required, the driving transistor may be configured by one transistor. Become.

また、実施形態では、表示部１００を囲む枠状のＮウェルは、周辺回路において表示部１００と対向するＮウェルとは、境界部分に位置するＰウェルによって分離している。このため、表示部１００におけるＮウェルと、当該Ｎウェルに囲まれるＰウェルとは、周辺回路である走査線駆動回路１４０およびデータ線駆動回路１５０の動作による干渉を受けにくい。すなわち、周辺回路は、クロックなどによって絶えず論理動作が進行しているので、ノイズの発生源であるが、境界部分に設けられたＰウェルによって、当該ノイズの影響が表示部１００に伝播しにくい構造となっている。
実施形態では、Ｎウェルの幅Ｗn1と幅Ｗn2とが互いに等しく、また、Ｐウェルの幅Ｗp1と幅Ｗp2とが互いに等しくなるように形成されているので、ウェル形成時のプロセスを簡易にすることができる。 In the embodiment, the frame-shaped N well surrounding the display unit 100 is separated from the N well facing the display unit 100 in the peripheral circuit by the P well located at the boundary portion. For this reason, the N well in the display unit 100 and the P well surrounded by the N well are not easily affected by the operations of the scanning line driving circuit 140 and the data line driving circuit 150 which are peripheral circuits. That is, the peripheral circuit is a source of noise because the logic operation is constantly progressed by the clock or the like, but the structure in which the influence of the noise is not easily propagated to the display unit 100 by the P-well provided at the boundary portion. It has become.
In the embodiment, the width Wn1 and the width Wn2 of the N well are equal to each other, and the width Wp1 and the width Wp2 of the P well are equal to each other, so that the process for forming the well is simplified. Can do.

＜応用・変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。 <Application and modification>
The present invention is not limited to the above-described embodiments, and various applications and modifications as described below are possible, for example. In addition, one or more arbitrarily selected aspects of application / deformation described below can be appropriately combined.

＜ウェル領域の配置＞
実施形態では、表示部１００のＰウェルおよびＮウェルを、特に図５に示されるように、行方向に沿って１行毎に形成したが、これに限られない。例えば列方向に沿って形成しても良い。
また１行毎ではなく、例えば図７に示されるように、互いに隣り合う奇数行と偶数行とで各ウェルを交互に共用するように形成しても良い。このように各ウェルを交互に共用すると、給電線１１６は、例えば互いに隣り合うｉ行と（ｉ＋１）行とで共用することができるほか、給電線１１９についても、（ｉ＋１）行と図示省略した（ｉ＋２）行とで共用することができる。このため、狭ピッチ化を図ることが容易になる。 <Well region arrangement>
In the embodiment, the P well and the N well of the display unit 100 are formed for each row in the row direction as shown in FIG. 5 in particular, but the present invention is not limited to this. For example, it may be formed along the column direction.
Further, instead of every row, for example, as shown in FIG. 7, the wells may be alternately shared by the odd and even rows adjacent to each other. When the wells are alternately shared in this way, the power supply line 116 can be shared by, for example, i rows and (i + 1) rows adjacent to each other, and the power supply line 119 is also omitted from the illustration as (i + 1) rows. It can be shared with (i + 2) rows. For this reason, it becomes easy to reduce the pitch.

＜トランジスターのチャネル型＞
実施形態では、スイッチングトランジスターとしてのトランジスター１２２をＮチャネルとし、駆動トランジスターとしてのトランジスター１２４、１２６をＰチャネルとしたが、本発明はこれに限られない。そこで以下では、スイッチングトランジスターと駆動トランジスターとのチャネルなどについての種々のバリエーションを説明する。 <Transistor channel type>
In the embodiment, the transistor 122 as a switching transistor is an N channel and the transistors 124 and 126 as driving transistors are P channels, but the present invention is not limited to this. Therefore, in the following, various variations regarding the channel of the switching transistor and the driving transistor will be described.

図８は、トランジスター１２２をＰチャネルにするとともに、駆動トランジスターとして１個のトランジスター１２５をＮチャネルにして、さらに、容量素子１２８の他端に電位Ｖ5を給電する構成としたものである。
駆動トランジスターをＮチャネル型とした場合、データ信号Ｖd(j)の電位が高位になるにつれて、ＯＬＥＤ１３０に流れる電流が多くなる（輝度が明るくなる）。このため、図８に示した構成において、Ｐチャネルのトランジスター１２２のオフリークを小さくするために、トランジスター１２２の基板電位Ｖ4を、トランジスター１２２のソース電位が取り得る最大値の電位よりもやや高い値に設定することが好ましい。ここでは、トランジスター１２２の基板電位Ｖ4を、電源高位側の電位Ｖ1よりもやや高い値に設定しても良い。
また、Ｎチャネルのトランジスター１２５の基板電位Ｖ3については、動作不良を抑える点の双方を考慮して、ソースノードの最低値である（Ｖ2＋Ｖoled_th)、すなわち、ＯＬＥＤ１３０の陰極電位Ｖ2に当該ＯＬＥＤ１３０の発光閾値電圧Ｖoled_thを加えた電位（Ｖ2＋Ｖoled_th)以下となるように設定することが好ましい。
なお、トランジスター１２２をＰチャネルとした場合、Ｌレベルでオンするので、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)については、図９に示されるように、水平走査期間（Ｈ）毎に順次選択されて排他的にＬレベルとなる。 FIG. 8 shows a configuration in which the transistor 122 is a P-channel, one transistor 125 is an N-channel as a driving transistor, and the potential V5 is supplied to the other end of the capacitor 128.
When the driving transistor is an N-channel type, the current flowing through the OLED 130 increases (the brightness increases) as the potential of the data signal Vd (j) becomes higher. Therefore, in the configuration shown in FIG. 8, in order to reduce the off-leakage of the P-channel transistor 122, the substrate potential V4 of the transistor 122 is set to a value slightly higher than the maximum potential that the source potential of the transistor 122 can take. It is preferable to set. Here, the substrate potential V4 of the transistor 122 may be set to a value slightly higher than the potential V1 on the higher power supply side.
The substrate potential V3 of the N-channel transistor 125 is the lowest value of the source node (V2 + Voled_th), that is, the light emission threshold value of the OLED 130 in consideration of the point of suppressing malfunctions, that is, the cathode potential V2 of the OLED 130. It is preferable that the voltage is set to be equal to or lower than the potential (V2 + Voled_th) plus the voltage Voled_th.
When the transistor 122 is a P channel, it is turned on at the L level, so that the scanning signals Gwr (1), Gwr (2), Gwr (3),..., Gwr (m-1), Gwr (m) As shown in FIG. 9, the signals are sequentially selected every horizontal scanning period (H) and become L level exclusively.

図１０は、図８におけるＮチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図８の構成と同様である。   FIG. 10 shows the N-channel transistor 125 in FIG. 8 connected in series with the same-channel transistors 124 and 126. The substrate potentials V3 and V4 are the same as in the configuration of FIG.

図１１は、図８における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図８の構成と同様である。   In FIG. 11, the other end of the capacitor 128 in FIG. 8 is connected to the source node of the transistor 125, and the power supply of the potential V5 is omitted. The substrate potentials V3 and V4 are the same as in the configuration of FIG.

図１２は、図８におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位として、電位Ｖ3の給電を省略したものである。   In FIG. 12, the substrate potential of the transistor 125 in FIG. 8 is used as the source potential of the transistor 125, and feeding of the potential V3 is omitted.

図１３は、図１１におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位としたもの、または、図１２における容量素子１２８の他端をトランジスター１２５のソースノードに接続したもの、である。換言すれば、図１３の構成は、図８の構成と比較して、電位Ｖ3、Ｖ5の給電を省略したものである。   FIG. 13 shows a case where the substrate potential of the transistor 125 in FIG. 11 is set as the source potential of the transistor 125 or the other end of the capacitor 128 in FIG. 12 is connected to the source node of the transistor 125. In other words, the configuration of FIG. 13 is obtained by omitting the feeding of the potentials V3 and V5 as compared to the configuration of FIG.

図１４は、トランジスター１２２、１２５をともにＰチャネルにしたものである。トランジスター１２２、１２５をＰチャネルにする構成では、シリコン基板の表示部１００にＮウェルだけを形成すれば良い。
トランジスター１２２をＰチャネルとするとき、当該トランジスター１２２の基板電位Ｖ4を、当該トランジスター１２２のソース電位が取り得る最大値の電位よりもやや高い値に設定することが好ましい点は、上述した通りである。ここで、一般的に画素回路１１０に含まれる各トランジスターは、同一の電圧範囲内で動作している。そのため、トランジスター１２２とトランジスター１２５とは同一の基板電位に設定できるので、トランジスター１２２の基板電位Ｖ4とトランジスター１２５の基板電位Ｖ3は同電位にできる。本実施形態では、トランジスター１２２はトランジスター１２５よりもオフリークを小さくする必要性から、基板電位Ｖ4は基板電位Ｖ3よりも高い値に設定される。また、トランジスター１２５をＰチャネルとするとき、当該トランジスター１２５の基板電位Ｖ3を、ソースノードの電位Ｖ1以上に設定しても良い。
また、トランジスター１２２の基板電位Ｖ4と、トランジスター１２５の基板電位Ｖ3とを共通としても良い。 In FIG. 14, both transistors 122 and 125 are P-channel. In the configuration in which the transistors 122 and 125 are P-channels, only the N well is formed in the display portion 100 of the silicon substrate.
As described above, when the transistor 122 is a P-channel, the substrate potential V4 of the transistor 122 is preferably set to a value slightly higher than the maximum potential that the source potential of the transistor 122 can take. . Here, each transistor included in the pixel circuit 110 generally operates within the same voltage range. Therefore, since the transistor 122 and the transistor 125 can be set to the same substrate potential, the substrate potential V4 of the transistor 122 and the substrate potential V3 of the transistor 125 can be set to the same potential. In this embodiment, the transistor 122 is set to a value higher than the substrate potential V3 because it is necessary to make the off-leakage smaller than that of the transistor 125. Further, when the transistor 125 is a P-channel, the substrate potential V3 of the transistor 125 may be set to be equal to or higher than the source node potential V1.
Further, the substrate potential V4 of the transistor 122 and the substrate potential V3 of the transistor 125 may be shared.

図１５は、図１４におけるＰチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図１４の構成と同様である。   FIG. 15 is a diagram in which the P-channel transistor 125 in FIG. 14 is serialized by the same-channel transistors 124 and 126. The substrate potentials V3 and V4 are the same as the configuration of FIG.

図１６は、図１４における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図１４の構成と同様である。   In FIG. 16, the other end of the capacitive element 128 in FIG. 14 is connected to the source node of the transistor 125, and the power supply of the potential V5 is omitted. The substrate potentials V3 and V4 are the same as the configuration of FIG.

図１７は、図１４におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位に接続された給電線１１６の電位Ｖ1として、電位Ｖ3の給電を省略したものである。   In FIG. 17, the substrate potential of the transistor 125 in FIG. 14 is set to the potential V1 of the feeder line 116 connected to the source potential of the transistor 125, and the feeding of the potential V3 is omitted.

図１８は、図１７における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ3に加えて電位Ｖ5の給電を省略したものである。   In FIG. 18, the other end of the capacitive element 128 in FIG. 17 is connected to the source node of the transistor 125, and the power supply of the potential V5 in addition to the potential V3 is omitted.

図１９は、トランジスター１２２、１２５をともにＮチャネルにしたものである。トランジスター１２２、１２５をＮチャネルにする構成において、例えばシリコン基板がＰ型である場合、当該シリコン板をそのままＰウェルとして用いることができる。Ｎチャネルのトランジスター１２２の基板電位Ｖ4については、上述したようにトランジスター１２２のソース電位と同値かやや低い値が好ましい。ここで、一般的に画素回路１１０に含まれる各トランジスターは、同一の電圧範囲内で動作している。そのため、トランジスター１２２とトランジスター１２５とは同一の基板電位に設定できるので、トランジスター１２２の基板電位Ｖ4とトランジスター１２５の基板電位Ｖ3は同電位にできる。本実施形態では、トランジスター１２２はトランジスター１２５よりもオフリークを小さくする必要性から、基板電位Ｖ4は基板電位Ｖ3よりも低い値に設定される。また、Ｎチャネルのトランジスター１２５の基板電位Ｖ3については、上述したように（Ｖ2＋Ｖoled_th)以下に設定しても良い。
また、トランジスター１２２の基板電位Ｖ4と、トランジスター１２５の基板電位Ｖ3とを共通としても良い。 In FIG. 19, the transistors 122 and 125 are both N-channel. In the configuration in which the transistors 122 and 125 are N-channel, for example, when the silicon substrate is P-type, the silicon plate can be used as it is as a P-well. The substrate potential V4 of the N-channel transistor 122 is preferably equal to or slightly lower than the source potential of the transistor 122 as described above. Here, each transistor included in the pixel circuit 110 generally operates within the same voltage range. Therefore, since the transistor 122 and the transistor 125 can be set to the same substrate potential, the substrate potential V4 of the transistor 122 and the substrate potential V3 of the transistor 125 can be set to the same potential. In this embodiment, the transistor 122 is set to a value lower than the substrate potential V3 because it is necessary to make the off-leakage smaller than that of the transistor 125. Further, the substrate potential V3 of the N-channel transistor 125 may be set to (V2 + Voled_th) or less as described above.
Further, the substrate potential V4 of the transistor 122 and the substrate potential V3 of the transistor 125 may be shared.

図２０は、図１９におけるＮチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図１９の構成と同様である。   FIG. 20 is a diagram in which the N-channel transistor 125 in FIG. 19 is serialized by the transistors 124 and 126 of the same channel. The substrate potentials V3 and V4 are the same as those in FIG.

図２１は、図１９における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図１９の構成と同様である。   FIG. 21 is obtained by connecting the other end of the capacitor 128 in FIG. 19 to the source node of the transistor 125 and omitting the supply of the potential V5. The substrate potentials V3 and V4 are the same as those in FIG.

図２２は、図１９におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位として、電位Ｖ3の給電を省略したものである。   In FIG. 22, the substrate potential of the transistor 125 in FIG. 19 is used as the source potential of the transistor 125, and the supply of the potential V3 is omitted.

図２３は、図２１におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位としたもの、または、図２２における容量素子１２８の他端をトランジスター１２５のソースノードに接続したもの、である。換言すれば、図２３の構成は、図１９の構成と比較して、電位Ｖ3、Ｖ5の給電を省略したものである。   FIG. 23 shows a case where the substrate potential of the transistor 125 in FIG. 21 is set as the source potential of the transistor 125 or the other end of the capacitor 128 in FIG. 22 is connected to the source node of the transistor 125. In other words, the configuration of FIG. 23 is obtained by omitting the feeding of the potentials V3 and V5 as compared to the configuration of FIG.

＜その他＞
実施形態にあっては、トランジスター１２４、１２６の基板電位を、給電線１１６によって給電する構成としたが、別途設けた給電線によって給電する構成としても良い。
また、発光素子は、ＯＬＥＤ以外の素子であっても良い。例えば、無機発光ダイオードやＬＥＤ（Light Emitting Diode）であっても良い。また、駆動トランジスターを直列接続する場合には、３個以上であっても良い。 <Others>
In the embodiment, the substrate potential of the transistors 124 and 126 is supplied by the power supply line 116, but may be supplied by a separately provided power supply line.
Further, the light emitting element may be an element other than the OLED. For example, an inorganic light emitting diode or LED (Light Emitting Diode) may be used. When the driving transistors are connected in series, three or more driving transistors may be used.

＜電子機器＞
次に、実施形態に係るマイクロ・ディスプレイ１０を適用したヘッドマウント・ディスプレイについて説明する。 <Electronic equipment>
Next, a head mounted display to which the micro display 10 according to the embodiment is applied will be described.

図２４は、ヘッドマウント・ディスプレイの外観を示す図であり、図２５は、その光学的な構成を示す図である。
まず、図２４に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１や、ブリッジ３２、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図２５に示されるように、ブリッジ３２近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用のマイクロ・ディスプレイ１０Ｌと右眼用のマイクロ・ディスプレイ１０Ｒとが設けられる。
マイクロ・ディスプレイ１０Ｌの画像表示面は、図２５において左側となるように配置している。これによってマイクロ・ディスプレイ１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、マイクロ・ディスプレイ１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
マイクロ・ディスプレイ１０Ｒの画像表示面は、マイクロ・ディスプレイ１０Ｌとは反対の右側となるように配置している。これによってマイクロ・ディスプレイ１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、マイクロ・ディスプレイ１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。 FIG. 24 is a diagram showing the appearance of the head-mounted display, and FIG. 25 is a diagram showing its optical configuration.
First, as shown in FIG. 24, the head mounted display 300 has a temple 31, a bridge 32, and lenses 301L and 301R in the same manner as general glasses. Further, as shown in FIG. 25, the head mounted display 300 has a micro display 10L for the left eye and a right eye in the vicinity of the bridge 32 and on the back side (lower side in the drawing) of the lenses 301L and 301R. A micro display 10R is provided.
The image display surface of the micro display 10L is arranged on the left side in FIG. Thereby, the display image by the micro display 10L is emitted in the direction of 9 o'clock in the drawing through the optical lens 302L. The half mirror 303L reflects the image displayed by the micro display 10L in the 6 o'clock direction, and transmits light incident from the 12 o'clock direction.
The image display surface of the micro display 10R is arranged on the right side opposite to the micro display 10L. Thereby, the display image by the micro display 10R is emitted in the direction of 3 o'clock in the drawing through the optical lens 302R. The half mirror 303R reflects the image displayed by the micro display 10R in the 6 o'clock direction, and transmits light incident from the 12 o'clock direction.

この構成において、ヘッドマウント・ディスプレイ３００の装着者は、マイクロ・ディスプレイ１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で見ることができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼映像のうち、左眼用映像をマイクロ・ディスプレイ１０Ｌに表示させ、右眼用映像をマイクロ・ディスプレイ１０Ｒに表示させると、装着者に対し、表示された映像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。 In this configuration, the wearer of the head-mounted display 300 can see the display image by the micro displays 10L and 10R in a see-through state superimposed on the outside.
Further, in the head mounted display 300, when the left eye image is displayed on the micro display 10L and the right eye image is displayed on the micro display 10R among the binocular images accompanied by parallax, The displayed video can be perceived as if it had a depth or a stereoscopic effect (3D display).

なお、マイクロ・ディスプレイ１０については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラや、レンズ交換式のデジタルカメラなどにおける電子式ビューファインダーとしても適用可能である。   In addition to the head mounted display 300, the micro display 10 can be applied as an electronic viewfinder in a video camera, an interchangeable lens digital camera, or the like.

１…電気光学装置、１０…マイクロ・ディスプレイ、１００…表示部、１１０…画素回路、１１２…走査線、１１４…データ線、１１６、１１９…給電線、１１７…共通電極、１２２、１２４、１２５、１２６…トランジスター、１２８…容量素子、１３０…ＯＬＥＤ、１４０…走査線駆動回路、１５０…データ線駆動回路、３００…ヘッドマウント・ディスプレイ。 DESCRIPTION OF SYMBOLS 1 ... Electro-optical device, 10 ... Micro display, 100 ... Display part, 110 ... Pixel circuit, 112 ... Scan line, 114 ... Data line, 116, 119 ... Feed line, 117 ... Common electrode, 122, 124, 125, 126 ... transistor 128 ... capacitor element 130 ... OLED 140 ... scanning line driving circuit 150 ... data line driving circuit 300 ... head mounted display

Claims (17)

半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御する駆動トランジスターと、
前記駆動トランジスターの前記ゲートノードと前記データ線との間に電気的に接続されるスイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記スイッチングトランジスターは、Ｎチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも低い
ことを特徴とする電気光学装置。 An electro-optical device in which scanning lines, data lines, and pixel circuits are formed on a semiconductor substrate,
The pixel circuit includes:
A light emitting device having a first electrode and a second electrode;
A driving transistor that is electrically connected to the first electrode of the light emitting element during a period of supplying a current to the light emitting element and controls the current according to a potential of a gate node;
A switching transistor electrically connected between the gate node of the driving transistor and the data line;
Have
A first substrate potential is supplied to the switching transistor,
The driving transistor is supplied with a second substrate potential different from the first substrate potential ,
The switching transistor is an N-channel transistor,
The electro-optical device, wherein the first substrate potential is lower than a source potential of the switching transistor . 前記第１基板電位は、当該スイッチングトランジスターのソース電位が取り得る最小値よりも低い
ことを特徴とする請求項１に記載の電気光学装置。 Before Symbol first substrate potential, electro-optical device according to claim 1, wherein the lower than the minimum source potential of the switching transistor can take. 半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御する駆動トランジスターと、
前記駆動トランジスターの前記ゲートノードと前記データ線との間に電気的に接続されるスイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記スイッチングトランジスターは、Ｐチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも高い
ことを特徴とする電気光学装置。 An electro-optical device in which scanning lines, data lines, and pixel circuits are formed on a semiconductor substrate,
The pixel circuit includes:
A light emitting device having a first electrode and a second electrode;
A driving transistor that is electrically connected to the first electrode of the light emitting element during a period of supplying a current to the light emitting element and controls the current according to a potential of a gate node;
A switching transistor electrically connected between the gate node of the driving transistor and the data line;
Have
A first substrate potential is supplied to the switching transistor,
The driving transistor is supplied with a second substrate potential different from the first substrate potential,
The switching transistor is a P-channel transistor,
The electro-optical device, wherein the first substrate potential is higher than a source potential of the switching transistor. 前記第１基板電位は、当該スイッチングトランジスターのソース電位が取り得る最大値よりも高い
ことを特徴とする請求項３に記載の電気光学装置。 Before Symbol first substrate potential, electro-optical device according to claim 3, wherein the higher than the maximum value of the source potential of the switching transistor can take. 半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＮチャネル型駆動トランジスターと、
前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＮチャネル型スイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記第１基板電位は、前記第２基板電位よりも低い電位である
ことを特徴とする電気光学装置。 An electro-optical device in which scanning lines, data lines, and pixel circuits are formed on a semiconductor substrate,
The pixel circuit includes:
A light emitting device having a first electrode and a second electrode;
An N-channel driving transistor that is electrically connected to the first electrode of the light emitting element and controls the current according to a potential of a gate node during a period of supplying a current to the light emitting element;
An N-channel switching transistor electrically connected between the gate node of the driving transistor and the data line;
Have
A first substrate potential is supplied to the switching transistor,
The driving transistor is supplied with a second substrate potential different from the first substrate potential,
The electro-optical device, wherein the first substrate potential is lower than the second substrate potential. 半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＰチャネル型駆動トランジスターと、
前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＰチャネル型スイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記第１基板電位は、前記第２基板電位よりも高い電位である
ことを特徴とする電気光学装置。 An electro-optical device in which scanning lines, data lines, and pixel circuits are formed on a semiconductor substrate,
The pixel circuit includes:
A light emitting device having a first electrode and a second electrode;
A P-channel driving transistor that is electrically connected to the first electrode of the light-emitting element during a period for supplying a current to the light-emitting element and controls the current according to a potential of a gate node;
A P-channel switching transistor electrically connected between the gate node of the driving transistor and the data line;
Have
A first substrate potential is supplied to the switching transistor,
The driving transistor is supplied with a second substrate potential different from the first substrate potential,
The electro-optical device, wherein the first substrate potential is higher than the second substrate potential. 前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、
前記第２基板電位は、前記駆動トランジスターのソースノードと共通の電位である
ことを特徴とする請求項５または６に記載の電気光学装置。 The light emitting element and the driving transistor are connected in series between a first potential and a second potential,
The second substrate potential is electro-optical device according to claim 5 or 6, characterized in that a common potential as the source node of the drive transistor. 第１電位を給電する給電線をさらに備え、
前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の第１電極に接続され、
前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、
前記駆動トランジスターには、前記第１電位と共通する第３基板電位が供給される
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の電気光学装置。 A power supply line for supplying the first potential;
One of the source node and the drain node of the driving transistor is connected to the first electrode of the light emitting element,
One of the source node and the drain node of the driving transistor is connected to the power supply line,
Wherein the driving transistor, the electro-optical device according to any one of claims 1 to 4 third substrate potential common to the first potential, characterized in that it is supplied. 前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであり、
当該２以上のトランジスターには、ともに、前記第２基板電位が供給される
ことを特徴とする請求項１乃至請求項８のいずれか１項に記載の電気光学装置。 The driving transistor is a series connection of two or more transistors having gates connected in common,
The electro-optical device according to any one of claims 1 to 8 , wherein the second substrate potential is supplied to both of the two or more transistors. 前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記データ線に接続され、
前記スイッチングトランジスターのゲートノードは、前記走査線に接続される
ことを特徴とする請求項１乃至請求項９のいずれか１項に記載の電気光学装置。 One of a source node and a drain node of the switching transistor is connected to the data line,
The gate node of the switching transistors, electro-optical device according to any one of claims 1 to 9, characterized in that it is connected to the scan line. 前記画素回路は、容量素子をさらに備え、
前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記容量素子の一端及び前記駆動トランジスターのゲートノードに接続される
ことを特徴とする請求項１乃至請求項１０のいずれか１項に記載の電気光学装置。 The pixel circuit further includes a capacitive element,
One of the source node and the drain node of the switching transistors, according to any one of claims 1 to 10, characterized in that it is connected to the gate node of the one end and the driving transistor of the capacitor element Electro-optic device. 前記発光素子を流れる前記電流は、前記容量素子により保持された電圧に応じた電流である
ことを特徴とする請求項１１に記載の電気光学装置。 The electro-optical device according to claim 11 , wherein the current flowing through the light emitting element is a current corresponding to a voltage held by the capacitive element. 前記発光素子を流れる前記電流は、前記駆動トランジスターのゲートとソース間の電圧に応じた電流である
ことを特徴とする請求項１乃至請求項１２のいずれか１項に記載の電気光学装置。 The electro-optical device according to any one of claims 1 to 12 , wherein the current flowing through the light emitting element is a current corresponding to a voltage between a gate and a source of the driving transistor. 前記スイッチングトランジスターは、前記走査線が選択されたときに前記駆動トランジスターの前記ゲートノードと前記データ線とを電気的に接続し、
前記走査線を駆動する走査線駆動回路および前記データ線を駆動するデータ線駆動回路が、前記画素回路とともに前記半導体基板に形成された
ことを特徴とする請求項１乃至請求項１３のいずれか１項に記載の電気光学装置。 The switching transistor electrically connects the gate node of the driving transistor and the data line when the scanning line is selected,
Any of claims 1 to 13 wherein the scanning line driving circuit and the data line driving circuit for driving the data lines to drive the scan lines, characterized in that together with the pixel circuits formed in the semiconductor substrate 1 The electro-optical device according to Item. 前記画素回路が設けられた表示部と、前記走査線駆動回路および前記データ線駆動回路が設けられた周辺回路との間に、分離用ウェルが形成された
ことを特徴とする請求項１４に記載の電気光学装置。 Said display unit pixel circuit is provided, between the peripheral circuit the scanning line driving circuit and the data line driving circuit is provided, according to claim 14, characterized in that the isolation well is formed Electro-optic device. 半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子の前記第１電極に接続されるとともに、前記発光素子を流れる電流を制御する駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に接続されるスイッチングトランジスターと、を有する電気光学装置の駆動方法であって、
前記スイッチングトランジスターの基板電位として、第１基板電位を供給し、
前記駆動トランジスターの基板電位として、前記第１基板電位とは異なる第２基板電位が供給し、
前記スイッチングトランジスターは、Ｎチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも低い
ことを特徴とする電気光学装置の駆動方法。 An electro-optical device in which scanning lines, data lines, and pixel circuits are formed on a semiconductor substrate,
The pixel circuit includes a light emitting element having a first electrode and a second electrode, a driving transistor connected to the first electrode of the light emitting element and controlling a current flowing through the light emitting element, and a gate of the driving transistor. A switching transistor connected between a node and the data line, and a driving method of an electro-optical device,
As a substrate potential of the switching transistor, a first substrate potential is supplied,
As the substrate potential of the driving transistor, a second substrate potential different from the first substrate potential is supplied ,
The switching transistor is an N-channel transistor,
The electro-optical device driving method, wherein the first substrate potential is lower than a source potential of the switching transistor . 請求項１乃至請求項１６のいずれか１項に記載の電気光学装置を備える
ことを特徴とする電子機器。
An electronic apparatus comprising the electro-optical device according to any one of claims 1 to 16 .
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6179116B2 (en) * 2013-02-07 2017-08-16 セイコーエプソン株式会社 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6475424B2 (en) * 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 Semiconductor device
JP2015187672A (en) * 2014-03-27 2015-10-29 ソニー株式会社 Display device, driving method of display device and electronic apparatus
US9521723B2 (en) * 2014-06-11 2016-12-13 Stmicroelectronics International N.V. Integrated device comprising a matrix of OLED active pixels with improved dynamic range
DE102015104102A1 (en) * 2015-03-19 2016-09-22 Sig Technology Ag Mandrel wheel for the production of packaging
FR3044467B1 (en) * 2015-11-26 2018-08-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives LIGHT DALLE AND METHOD FOR MANUFACTURING SUCH LIGHT SLAB
CN105702210B (en) * 2016-04-25 2018-03-27 上海天马微电子有限公司 Organic light-emitting pixel driving circuit and driving method thereof
CN106504704A (en) * 2016-10-28 2017-03-15 京东方科技集团股份有限公司 Pixel-driving circuit, driving method, display base plate and display device
CN107170407A (en) 2017-07-17 2017-09-15 京东方科技集团股份有限公司 Pixel unit circuit, image element circuit, driving method and display device
US20190371244A1 (en) * 2018-05-30 2019-12-05 Viewtrix Technology Co., Ltd. Pixel circuits for light emitting elements
KR102426708B1 (en) 2018-09-07 2022-07-29 삼성디스플레이 주식회사 Display apparatus
CN109448636B (en) * 2018-12-29 2020-09-04 昆山国显光电有限公司 Pixel driving circuit, display device and driving method of pixel driving circuit
EP3966624A4 (en) 2019-05-10 2023-01-11 Twenty Twenty Therapeutics LLC Natural physio-optical user interface for intraocular microdisplay
CN114203793A (en) * 2019-11-29 2022-03-18 武汉天马微电子有限公司 Display panel and display device
CN110992895B (en) * 2019-12-25 2021-07-02 昆山国显光电有限公司 Pixel driving circuit and display panel
CN111968576B (en) 2020-08-21 2022-01-07 上海视涯技术有限公司 Organic light-emitting display panel and driving method
JP2024012727A (en) * 2020-12-09 2024-01-31 ソニーセミコンダクタソリューションズ株式会社 Pixel circuit, display device, and drive method
CN112634818B (en) * 2020-12-23 2022-07-29 京东方科技集团股份有限公司 Pixel driving circuit, driving method and display device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2714993B2 (en) * 1989-12-15 1998-02-16 セイコーエプソン株式会社 Liquid crystal display
EP0589478B1 (en) 1992-09-25 1999-11-17 Sony Corporation Liquid crystal display device
JP3343160B2 (en) 1992-09-25 2002-11-11 ソニー株式会社 Liquid crystal display
KR100888004B1 (en) * 1999-07-14 2009-03-09 소니 가부시끼 가이샤 Current drive circuit and display comprising the same, pixel circuit, and drive method
JP2002198536A (en) * 2000-12-22 2002-07-12 Yoshifumi Ando Silicon substrate, soi substrate, and mos low-power and high-speed circuit for tft
KR100832613B1 (en) 2003-05-07 2008-05-27 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 El display
TW200500979A (en) * 2003-05-20 2005-01-01 Adv Lcd Tech Dev Ct Co Ltd Light emission type display apparatus
JP2005208589A (en) 2003-12-08 2005-08-04 Toshiba Matsushita Display Technology Co Ltd El display device
JP2005234242A (en) 2004-02-19 2005-09-02 Toshiba Matsushita Display Technology Co Ltd Method for driving el display device
US7224205B2 (en) * 2004-07-07 2007-05-29 Semi Solutions, Llc Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors
JP4747565B2 (en) 2004-11-30 2011-08-17 ソニー株式会社 Pixel circuit and driving method thereof
JP2007122814A (en) 2005-10-28 2007-05-17 Oki Electric Ind Co Ltd Semiconductor integrated circuit and leak current reduction method
US20070236440A1 (en) 2006-04-06 2007-10-11 Emagin Corporation OLED active matrix cell designed for optimal uniformity
JP4799255B2 (en) * 2006-04-17 2011-10-26 パナソニック株式会社 Semiconductor integrated circuit
TWI442368B (en) 2006-10-26 2014-06-21 Semiconductor Energy Lab Electronic device, display device, and semiconductor device and method for driving the same
JP2008134625A (en) 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd Semiconductor device, display device and electronic apparatus
JP2009152113A (en) 2007-12-21 2009-07-09 Rohm Co Ltd Organic el element
TWI345377B (en) * 2008-01-28 2011-07-11 Faraday Tech Corp Schmitt trigger as level detection circuit
JP2010266490A (en) 2009-05-12 2010-11-25 Sony Corp Display apparatus
JP2011112723A (en) * 2009-11-24 2011-06-09 Sony Corp Display device, method of driving the same and electronic equipment
CN101996580A (en) 2010-11-10 2011-03-30 南开大学 Silicon-based active organic light emitting diode (OLED) display pixel circuit
CN102074192A (en) * 2010-12-29 2011-05-25 广东中显科技有限公司 Driving circuit for display
JP2012242772A (en) * 2011-05-24 2012-12-10 Sony Corp Display device, driving method for display device, and electronic apparatus

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