JP2008134625A - Semiconductor device, display device and electronic apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To suppress variations of a current value caused by variations in the threshold voltage of a transistor, and to provide a display device with little deviation from luminance specified by a video signal. <P>SOLUTION: The device has a pixel having a transistor which controls a current value to be supplied to a load, a first storage capacitor, a second storage capacitor, and first to fourth switches. After the threshold voltage of the transistor is held in the second storage capacitor, a potential corresponding to the video signal is input to the pixel. Voltage obtained by adding a potential in which the potential corresponding to the video signal and the first storage capacitor are capacitively divided to the threshold voltage in this manner, so that variations of a current value caused by variations in the threshold voltage of the transistor can be suppressed. Thus, a desired current can be supplied to the load such as a light emitting element. Moreover, a display device with little deviation from the luminance specified by the video signal can be provided. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り、信号によって輝度が変化する表示素子で形成された画素や、その画素を駆動させる信号線駆動回路や走査線駆動回路を含む表示装置に関する。また、その駆動方法に関する。さらには、その表示装置を表示部に有する電子機器に関する。   The present invention relates to a semiconductor device provided with a function of controlling a current supplied to a load with a transistor, and includes a pixel formed of a display element whose luminance changes according to a signal, a signal line driving circuit for driving the pixel, and a scanning line driving. The present invention relates to a display device including a circuit. Further, the present invention relates to the driving method. Furthermore, the present invention relates to an electronic device having the display device in a display portion.

近年、画素をエレクトロルミネッセンス(EL:Electro Luminescence)などの発光素子を用いた自発光型の表示装置、いわゆる発光装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード(OLED(Organic Light Emitting Diode))やEL素子が注目を集めており、ELディスプレイなどに用いられるようになってきている。これらの発光素子は自ら発光するため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要である。また、応答速度が速い等の利点がある。なお、発光素子の輝度は、そこを流れる電流値によって制御されるものが多い。   2. Description of the Related Art In recent years, a self-luminous display device using a light emitting element such as an electroluminescence (EL) pixel, that is, a so-called light emitting device has attracted attention. Organic light emitting diodes (OLEDs) and EL elements are attracting attention as light emitting elements used in such self-luminous display devices, and have been used for EL displays and the like. Yes. Since these light emitting elements emit light by themselves, the visibility of pixels is higher than that of a liquid crystal display, and a backlight is unnecessary. In addition, there are advantages such as a high response speed. Note that the luminance of the light emitting element is often controlled by the value of current flowing therethrough.

また、発光素子の発光を制御するトランジスタが画素ごとに設けられたアクティブマトリクス型表示装置の開発が進められている。アクティブマトリクス型表示装置は、パッシブマトリクス型表示装置では困難な高精細な表示や大画面表示を可能とするだけでなく、パッシブマトリクス型表示装置より低い消費電力で動作するため実用化が期待されている。   In addition, an active matrix display device in which a transistor for controlling light emission of a light emitting element is provided for each pixel is being developed. Active matrix display devices not only enable high-definition display and large-screen display, which are difficult with passive matrix display devices, but also operate with lower power consumption than passive matrix display devices. Yes.

従来のアクティブマトリクス型表示装置の画素構成を図62に示す(特許文献1)。図62に示した画素は、薄膜トランジスタ(Thin Film Transistor:TFT)11、TFT12、容量素子13、発光素子14を有し、信号線15及び走査線16に接続されている。なお、TFT12のソース電極もしくはドレイン電極のいずれか一方及び容量素子13の一方の電極には電源電位Vddが供給され、発光素子14の対向電極にはグランド電位が供給されている。   FIG. 62 shows a pixel configuration of a conventional active matrix display device (Patent Document 1). The pixel shown in FIG. 62 includes a thin film transistor (TFT) 11, a TFT 12, a capacitor element 13, and a light emitting element 14, and is connected to a signal line 15 and a scanning line 16. Note that a power supply potential Vdd is supplied to one of the source electrode or the drain electrode of the TFT 12 and one electrode of the capacitor 13, and a ground potential is supplied to the counter electrode of the light emitting element 14.

このとき、発光素子に供給する電流値を制御するTFT12、即ち駆動用TFTの半導体層にアモルファスシリコンを用いた場合、劣化等によりしきい値電圧(Vth)に変動が生じる。この場合、異なる画素に信号線15から同じ電位を印加したにもかかわらず、発光素子14に流れる電流は画素ごとに異なり、表示される輝度が画素によって不均一となる。なお、駆動用TFTの半導体層にポリシリコンを用いた場合においても、トランジスタの特性が劣化したり、ばらついたりする。   At this time, when amorphous silicon is used for the TFT 12 that controls the current value supplied to the light emitting element, that is, the semiconductor layer of the driving TFT, the threshold voltage (Vth) varies due to deterioration or the like. In this case, even though the same potential is applied to the different pixels from the signal line 15, the current flowing through the light emitting element 14 is different for each pixel, and the displayed luminance is nonuniform among the pixels. Note that even when polysilicon is used for the semiconductor layer of the driving TFT, the characteristics of the transistor deteriorate or vary.

この問題を改善すべく、特許文献2において図63の画素を用いた動作方法が提案されている。図63に示した画素は、トランジスタ21、発光素子24に供給する電流値を制御する駆動用トランジスタ22、容量素子23、発光素子24を有し、画素は信号線25、走査線26に接続されている。なお、駆動用トランジスタ22はNMOSトランジスタであり、駆動用トランジスタ22のソース電極もしくはドレイン電極のいずれか一方にはグランド電位が供給され、発光素子24の対向電極にはVcaが供給される。   In order to improve this problem, Patent Document 2 proposes an operation method using the pixel of FIG. The pixel shown in FIG. 63 includes a transistor 21, a driving transistor 22 that controls a current value supplied to the light emitting element 24, a capacitor 23, and a light emitting element 24. The pixel is connected to the signal line 25 and the scanning line 26. ing. Note that the driving transistor 22 is an NMOS transistor, and a ground potential is supplied to either the source electrode or the drain electrode of the driving transistor 22, and Vca is supplied to the counter electrode of the light emitting element 24.

この画素の動作におけるタイミングチャートを図64に示す。図64において、1フレーム期間は、初期化期間31、しきい値電圧(Vth)書き込み期間32、データ書き込み期間33及び発光期間34に分割される。なお、1フレーム期間とは1画面分の画像を表示する期間に相当し、初期化期間、しきい値電圧(Vth)書き込み期間及びデータ書き込み期間をまとめてアドレス期間と呼ぶ。   A timing chart in the operation of this pixel is shown in FIG. In FIG. 64, one frame period is divided into an initialization period 31, a threshold voltage (Vth) writing period 32, a data writing period 33, and a light emitting period 34. Note that one frame period corresponds to a period during which an image for one screen is displayed, and the initialization period, the threshold voltage (Vth) writing period, and the data writing period are collectively referred to as an address period.

まず、しきい値電圧書き込み期間32において、駆動用トランジスタ22のしきい値電圧が容量素子に書き込まれる。その後、データ書き込み期間33において、画素の輝度を示すデータ電圧(Vdata)が容量素子に書き込まれ、Vdata+Vthが容量素子に蓄積される。そして、発光期間において駆動用トランジスタ22はオンとなり、Vcaを変化させることでデータ電圧によって指定された輝度で発光素子24が発光する。このような動作により、駆動用トランジスタのしきい値電圧の変動による輝度のばらつきを低減している。   First, in the threshold voltage writing period 32, the threshold voltage of the driving transistor 22 is written into the capacitor. Thereafter, in the data writing period 33, a data voltage (Vdata) indicating the luminance of the pixel is written into the capacitor, and Vdata + Vth is accumulated in the capacitor. In the light emission period, the driving transistor 22 is turned on, and the light emitting element 24 emits light with the luminance specified by the data voltage by changing Vca. By such an operation, variation in luminance due to variation in threshold voltage of the driving transistor is reduced.

特許文献3においても、駆動用TFTのしきい値電圧にデータ電位を加えた電圧がゲート・ソース間電圧となり、TFTのしきい値電圧が変動した場合であっても流れる電流は変化しないことが開示されている。   Also in Patent Document 3, the voltage obtained by adding the data potential to the threshold voltage of the driving TFT becomes the gate-source voltage, and the flowing current does not change even when the threshold voltage of the TFT fluctuates. It is disclosed.

上述のように表示装置では、駆動用TFTのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することが求められていた。
特開平8−234683号公報 特開2004−295131号公報 特開2004−280059号公報
As described above, the display device is required to suppress the variation in the current value caused by the variation in the threshold voltage of the driving TFT.
JP-A-8-234683 JP 2004-295131 A JP 2004-280059 A

特許文献2及び3に記載されている動作方法はいずれの場合においても、Vcaの電位を1フレーム期間当たりに数度と変化させることで上述した初期化、しきい値電圧の書き込み、発光を行っていた。これらの画素において、Vcaが供給されている発光素子の一方の電極、即ち対向電極は画素領域全体に形成されているため、初期化及びしきい値電圧の書き込み以外にデータの書き込み動作を行っている画素がたとえ一つでもあると発光素子を発光させることができない。よって、図65に示すように、1フレーム期間における発光期間の割合(即ち、デューティー比)が小さくなってしまう。   In any case, the operation methods described in Patent Documents 2 and 3 perform the above-described initialization, threshold voltage writing, and light emission by changing the potential of Vca to several degrees per frame period. It was. In these pixels, one electrode of the light emitting element to which Vca is supplied, that is, the counter electrode is formed in the entire pixel region. Therefore, in addition to initialization and threshold voltage writing, data writing operation is performed. If even one pixel is present, the light emitting element cannot emit light. Therefore, as shown in FIG. 65, the ratio of the light emission period in one frame period (that is, the duty ratio) becomes small.

デューティー比が低いと発光素子や駆動用トランジスタに流す電流値を大きくする必要があるため、発光素子にかかる電圧が大きくなり消費電力が大きくなる。また、発光素子や駆動用トランジスタが劣化しやすくなるため、画面の焼きつきが生じたり、劣化前と同等の輝度を得るにはさらに大きな電力を要することになる。   When the duty ratio is low, it is necessary to increase a current value flowing through the light emitting element and the driving transistor, so that a voltage applied to the light emitting element increases and power consumption increases. In addition, since the light emitting element and the driving transistor are likely to be deteriorated, screen burn-in occurs, and more electric power is required to obtain the same luminance as that before deterioration.

また、対向電極は全画素接続されているため、発光素子は容量の大きい素子として機能する。よって、対向電極の電位を変えるためには、高い消費電力が必要となる。   In addition, since the counter electrode is connected to all pixels, the light-emitting element functions as an element having a large capacitance. Therefore, high power consumption is required to change the potential of the counter electrode.

上記問題を鑑み、本発明は、消費電力が低く、明るい表示装置を提供することを課題とする。また、データ電位によって指定された輝度からのずれが少ない画素構成、半導体装置、及び表示装置を得ることを課題とする。なお、発光素子を有する表示装置のみが対象となるわけではなく、本発明はトランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することを課題とする。   In view of the above problems, an object of the present invention is to provide a bright display device with low power consumption. It is another object of the present invention to obtain a pixel structure, a semiconductor device, and a display device with little deviation from the luminance specified by the data potential. Note that the present invention is not limited to a display device including a light-emitting element, and an object of the present invention is to suppress variation in current value caused by variation in threshold voltage of a transistor.

本発明の一は、負荷に供給する電流値を制御するトランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチ乃至第4のスイッチとを含む画素を有し、前記第2の保持容量に前記トランジスタのしきい値電圧を保持させた後、ビデオ信号に応じた電位を前記画素に入力する。このようにして、前記第2の保持容量に、前記しきい値電圧に前記ビデオ信号に応じた電位のうちの前記第1の保持容量と容量分割された電位が加算された電圧を保持させることで、トランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制する。よって、発光素子をはじめとする負荷に所望の電流を供給することができる。また、ビデオ信号によって指定された輝度からのずれが少ない表示装置を提供することが可能となる。   One embodiment of the present invention includes a pixel including a transistor that controls a current value supplied to a load, a first storage capacitor, a second storage capacitor, and first to fourth switches, After the threshold voltage of the transistor is held in the second storage capacitor, a potential corresponding to the video signal is input to the pixel. In this manner, the second holding capacitor holds the voltage obtained by adding the first holding capacitor and the divided potential among the potentials corresponding to the video signal to the threshold voltage. Thus, variation in current value due to variation in threshold voltage of the transistor is suppressed. Therefore, a desired current can be supplied to a load such as a light emitting element. In addition, it is possible to provide a display device with little deviation from the luminance specified by the video signal.

本発明の一は、トランジスタと、保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのゲート電極は、前記保持容量及び前記第4のスイッチを介して第2の配線に電気的に接続され、前記トランジスタのゲート電極は、前記保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続されている半導体装置である。   One embodiment of the present invention includes a transistor, a storage capacitor, a first switch, a second switch, a third switch, and a fourth switch, and one of a source electrode and a drain electrode of the transistor Is electrically connected to the pixel electrode, the other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch, and the other of the source electrode and the drain electrode of the transistor Is electrically connected to the gate electrode of the transistor through the third switch, and the gate electrode of the transistor is electrically connected to the second wiring through the storage capacitor and the fourth switch. The gate electrode of the transistor is a semiconductor device electrically connected to a third wiring through the storage capacitor and the first switch.

本発明の一は、トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第4のスイッチを介して第2の配線と電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線と電気的に接続されている半導体装置である。   One of the present invention includes a transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a fourth switch, One of the source electrode and the drain electrode of the transistor is electrically connected to the pixel electrode, and one of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring via the second switch, and the other of the source electrode and the drain electrode of the transistor is connected to the third switch. Electrically connected to the gate electrode of the transistor, and the gate electrode of the transistor is connected to the first storage capacitor and the fourth switch through the fourth switch. A wiring electrically connected, the gate electrode of the transistor is the third wiring and the semiconductor device are electrically connected via the first storage capacitor and the first switch.

本発明の一は、トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、第5のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は第5のスイッチを介して第4の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第4のスイッチを介して第2の配線に電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続されている半導体装置である。   According to one aspect of the present invention, a transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, a fourth switch, One of the source electrode and the drain electrode of the transistor is electrically connected to the pixel electrode, and one of the source electrode and the drain electrode of the transistor is connected to the gate of the transistor through the second storage capacitor. Electrically connected to an electrode, one of a source electrode and a drain electrode of the transistor is electrically connected to a fourth wiring through a fifth switch, and the other of the source electrode and the drain electrode of the transistor is connected to the first electrode And the other of the source electrode and the drain electrode of the transistor is connected to the transistor via the third switch. The transistor gate electrode is electrically connected to the second wiring through the first storage capacitor and the fourth switch, and the transistor gate electrode is electrically connected to the gate electrode of the transistor. , A semiconductor device electrically connected to a third wiring through the first storage capacitor and the first switch.

上記構成において、前記第2の配線は第1のスイッチを制御する配線と同一であることを特徴としても良い。また、前記第2の配線は前行もしくは次行の第1のスイッチ乃至第4のスイッチを制御する走査線のいずれかであっても良い。   In the above structure, the second wiring may be the same as the wiring that controls the first switch. Further, the second wiring may be any one of scanning lines for controlling the first switch to the fourth switch in the previous row or the next row.

本発明の一は、トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第4のスイッチを介して前記第1の配線と電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線と電気的に接続されている半導体装置である。   One of the present invention includes a transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a fourth switch, One of the source electrode and the drain electrode of the transistor is electrically connected to the pixel electrode, and one of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring via the second switch, and the other of the source electrode and the drain electrode of the transistor is connected to the third switch. Electrically connected to the gate electrode of the transistor, and the gate electrode of the transistor is connected to the front via the first storage capacitor and the fourth switch. A first wiring electrically connected, the gate electrode of the transistor is the third wiring and the semiconductor device are electrically connected via the first storage capacitor and the first switch.

本発明の一は、トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、整流素子とを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記整流素子を介して第2の配線に電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続されている半導体装置である。   One embodiment of the present invention includes a transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a rectifier element, and the transistor One of the source electrode and the drain electrode is electrically connected to the pixel electrode, and one of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor, The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch, and the other of the source electrode and the drain electrode of the transistor is connected to the first wiring through the third switch. A gate electrode of the transistor is electrically connected to the second wiring through the first storage capacitor and the rectifier element. Is connected, the gate electrode of the transistor is a semiconductor device which is electrically connected to the third wiring through the first storage capacitor and the first switch.

本発明の一は、トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続され、前記第4のスイッチは前記第1の保持容量と並列に電気的に接続され、なおかつ前記第1のスイッチを介して前記第3の配線に電気的に接続されている半導体装置である。   One of the present invention includes a transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a fourth switch, One of the source electrode and the drain electrode of the transistor is electrically connected to the pixel electrode, and one of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring via the second switch, and the other of the source electrode and the drain electrode of the transistor is connected to the third switch. Electrically connected to the gate electrode of the transistor, and the gate electrode of the transistor is connected to the first storage capacitor and the first switch through the first switch. The fourth switch is electrically connected in parallel with the first storage capacitor, and is electrically connected to the third wiring via the first switch. It is a semiconductor device.

前記トランジスタは、Nチャネル型トランジスタであってもよい。また、前記トランジスタの半導体層は、非晶質半導体膜からなることを特徴としてもよい。さらに、前記トランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。   The transistor may be an N-channel transistor. The semiconductor layer of the transistor may be formed of an amorphous semiconductor film. Furthermore, the semiconductor layer of the transistor may be made of amorphous silicon.

また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよい。   The semiconductor layer of the transistor may be formed of a crystalline semiconductor film.

上記発明において、前記第1の配線の電位は、前記画素電極の電位に前記トランジスタのしきい値電圧を加算した値より高いことを特徴しても良い。   In the above invention, the potential of the first wiring may be higher than a value obtained by adding the threshold voltage of the transistor to the potential of the pixel electrode.

また、前記トランジスタは、Pチャネル型トランジスタであってもよい。その場合、上記発明において、前記第1の配線の電位は、前記画素電極の電位から前記トランジスタのしきい値電圧を減算した値より低いことを特徴としても良い。   The transistor may be a P-channel transistor. In that case, in the above invention, the potential of the first wiring may be lower than a value obtained by subtracting the threshold voltage of the transistor from the potential of the pixel electrode.

本発明の一は、第1の保持容量と、ソース電極及びドレイン電極の一方が負荷に電気的に接続され、ソース電極及びドレイン電極の他方が第1の配線に電気的に接続され、ゲート電極が前記第1の保持容量を介して第2の配線と電気的に接続されるトランジスタと、前記トランジスタのゲートソース間電圧を保持する第2の保持容量と、前記第1の保持容量に第1の電圧を、前記第2の保持容量に第2の電圧を保持させる手段と、前記第2の保持容量の第2の電圧を前記トランジスタのしきい値電圧まで放電させる手段と、前記第2の配線からビデオ信号に応じた電位を前記第1の保持容量に入力することにより前記トランジスタに設定された電流を前記負荷に供給する手段とを有することを特徴とする半導体装置である。   According to one embodiment of the present invention, a first storage capacitor, one of a source electrode and a drain electrode is electrically connected to a load, the other of the source electrode and the drain electrode is electrically connected to a first wiring, and a gate electrode Includes a transistor electrically connected to a second wiring through the first storage capacitor, a second storage capacitor that holds a gate-source voltage of the transistor, and a first storage capacitor Means for holding the second voltage in the second storage capacitor, means for discharging the second voltage of the second storage capacitor to the threshold voltage of the transistor, And a means for supplying a current set to the transistor to the load by inputting a potential corresponding to a video signal from a wiring to the first storage capacitor.

前記トランジスタは、Nチャネル型トランジスタであってもよい。また、前記トランジスタの半導体層は、非晶質半導体膜からなることを特徴としてもよい。さらに、前記トランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。   The transistor may be an N-channel transistor. The semiconductor layer of the transistor may be formed of an amorphous semiconductor film. Furthermore, the semiconductor layer of the transistor may be made of amorphous silicon.

また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよい。   The semiconductor layer of the transistor may be formed of a crystalline semiconductor film.

また、前記トランジスタは、Pチャネル型トランジスタであってもよい。   The transistor may be a P-channel transistor.

また、本発明の一は、上記に記載した半導体装置を有する表示装置である。また、前記表示装置を有する電子機器である。   Another embodiment of the present invention is a display device including the above-described semiconductor device. Further, the electronic apparatus includes the display device.

なお、明細書に示すスイッチは、様々な形態のものを用いることができる。例としては、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されない。例えば、スイッチとして、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、サイリスタなどを用いることが出来る。また、これらを組み合わせた論理回路をスイッチとして用いることも可能である。   Note that a variety of switches can be used as a switch shown in the specification. Examples include electrical switches and mechanical switches. That is, it is only necessary to be able to control the current flow, and is not limited to a specific one. For example, as a switch, a transistor (for example, bipolar transistor, MOS transistor, etc.), a diode (for example, PN diode, PIN diode, Schottky diode, MIM (Metal Insulator Metal) diode, MIS (Metal Insulator Semiconductor) diode, diode-connected Transistor), a thyristor, or the like can be used. It is also possible to use a logic circuit combining these as a switch.

スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、LDD領域を有するトランジスタやマルチゲート構造を有するトランジスタ等がある。また、スイッチとして動作させるトランジスタのソース電極の電位が、低電位側電源(Vss、GND、0Vなど)に近い状態で動作する場合はNチャネル型を、反対にソース電極の電位が高電位側電源(Vddなど)に近い状態で動作する場合はPチャネル型のトランジスタを用いることが望ましい。このように動作させることで、ゲートソース間電圧の絶対値を大きくできるため、スイッチとしての動作がより容易になる。また、ソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなることを防止することができる。   In the case where a transistor is used as a switch, the transistor operates as a mere switch, and thus the polarity (conductivity type) of the transistor is not particularly limited. However, it is desirable to use a transistor having a polarity with a smaller off-state current. As a transistor with low off-state current, a transistor having an LDD region, a transistor having a multi-gate structure, and the like can be given. In addition, when the transistor operates as a switch with the source electrode potential close to a low potential power source (Vss, GND, 0 V, etc.), the N channel type is used, and conversely, the source electrode potential is a high potential power source. When operating in a state close to (Vdd or the like), it is desirable to use a P-channel transistor. By operating in this way, the absolute value of the gate-source voltage can be increased, so that the operation as a switch becomes easier. In addition, since the source follower operation is rarely performed, it is possible to prevent the output voltage from becoming small.

なお、Nチャネル型トランジスタとPチャネル型トランジスタの両方を用いて、CMOS型のスイッチをスイッチとして用いてもよい。CMOS型のスイッチにすると、様々な入力電圧に対し出力電圧を制御しやすいため、適切な動作を行うことができる。さらに、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることができるため、消費電力を低減することも可能である。   Note that a CMOS switch may be used as a switch by using both an N-channel transistor and a P-channel transistor. When a CMOS type switch is used, the output voltage can be easily controlled with respect to various input voltages, so that an appropriate operation can be performed. Furthermore, since the voltage amplitude value of the signal for turning on / off the switch can be reduced, power consumption can be reduced.

なお、スイッチとしてトランジスタを用いる場合、ソース電極及びドレイン電極の一方がスイッチの入力端子として、ソース電極及びドレイン電極の他方が出力端子として、ゲート電極がスイッチの導通を制御する端子として機能する。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。そのため、スイッチとしてトランジスタよりダイオードを用いた方が、端子を制御するための配線が不要なため、配線数を少なくすることができる。   Note that in the case where a transistor is used as the switch, one of the source electrode and the drain electrode functions as an input terminal of the switch, the other of the source electrode and the drain electrode functions as an output terminal, and the gate electrode functions as a terminal that controls conduction of the switch. On the other hand, when a diode is used as the switch, the switch may not have a terminal for controlling conduction. Therefore, when a diode is used as a switch rather than a transistor, a wiring for controlling the terminal is unnecessary, and the number of wirings can be reduced.

なお、本発明において接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係、例えば図または文章に示された接続関係に加え、その間に電気的な接続を可能とする他の素子(例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど)が配置されていてもよい。もちろん、間に他の素子を介さずに配置されていてもよく、電気的に接続されているとは直接的に接続されている場合を含むものとする。   In the present invention, being connected is synonymous with being electrically connected. Therefore, in the configuration disclosed by the present invention, in addition to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, other elements that enable electrical connection therebetween (for example, a switch, a transistor, or a capacitor element) Or an inductor, a resistance element, a diode, or the like) may be disposed. Of course, it may be arranged without interposing other elements in between, and being electrically connected includes the case of being directly connected.

なお、負荷はエレクトロルミネセンス素子に代表される発光素子に限定されず、電流が流れることにより明るさ、色調、偏光などが変化する表示媒体を適用することができる。その他、所望の電流を負荷に供給することができれば良いため、負荷には例えば電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、デジタルマイクロミラーデバイス(DMD)など磁気的作用によりコントラストが変化する表示媒体なども適用することができる。また、電子放出素子にカーボンナノチューブを利用することも可能である。なお、EL素子を用いた表示装置としてはELディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ(FED)やSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Disply)などが挙げられる。また、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイや反射型液晶ディスプレイが、電子インクを用いた表示装置としては電子ペーパーがある。 Note that the load is not limited to a light-emitting element typified by an electroluminescent element, and a display medium whose brightness, color tone, polarization, and the like change with the passage of current can be used. In addition, since it is sufficient that a desired current can be supplied to the load, the load includes, for example, an electron-emitting device, a liquid crystal device, electronic ink, an electrophoretic device, a grating light valve (GLV), a plasma display (PDP), and a digital micromirror. A display medium whose contrast is changed by a magnetic action such as a device (DMD) can also be applied. It is also possible to use carbon nanotubes for the electron-emitting device. Note that a display device using an EL element is an EL display, and a display device using an electron-emitting device is a field emission display (FED), an SED type flat display (SED: Surface-conduction Electro-emitter Display), or the like. It is done. A display device using a liquid crystal element includes a liquid crystal display, a transmissive liquid crystal display, a transflective liquid crystal display, and a reflective liquid crystal display, and a display device using electronic ink includes electronic paper.

なお、トランジスタとは、ゲート電極と、ドレイン領域と、ソース領域とを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等によって変わるため、ソース領域またはドレイン領域の範囲を正確に限定することが困難である。そこで、トランジスタの接続関係を説明する際には、ドレイン領域とソース領域の2端子についてはこれらの領域に接続された電極の一方を第1の電極、他方を第2の電極と表記し、説明に用いる。   Note that a transistor is an element having at least three terminals including a gate electrode, a drain region, and a source region, and has a channel formation region between the drain region and the source region. Here, since the source region and the drain region vary depending on the structure and operating conditions of the transistor, it is difficult to accurately limit the range of the source region or the drain region. Therefore, in describing the connection relationship of the transistors, for the two terminals of the drain region and the source region, one of the electrodes connected to these regions is referred to as a first electrode and the other is referred to as a second electrode. Used for.

なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよく、エミッタとコレクタのいずれか一方が第1の電極、他方が第2の電極に相当する。   Note that the transistor may be an element having at least three terminals including a base, an emitter, and a collector, and one of the emitter and the collector corresponds to the first electrode and the other corresponds to the second electrode.

本発明において、トランジスタは、様々な形態のトランジスタを適用させることができ、種類に特に限定はない。例えば、非晶質シリコン、多結晶シリコン、微結晶(マイクロクリスタル、セミアモルファスとも言う)シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ(TFT)などを用いることができる。TFTを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減や製造装置の大型化を図ることができる。製造装置の大型化が可能となることで、大型基板上に製造でき、同時に多くの個数の表示装置を製造できる。よって、さらに低コストで製造することが可能となる。また、製造温度が低いため、耐熱性の弱い基板を用いることもでき、例えばガラス基板等の透光性を有する基板上にトランジスタを製造できる。   In the present invention, various types of transistors can be applied to the transistor, and the type is not particularly limited. For example, a thin film transistor (TFT) including a non-single-crystal semiconductor film typified by amorphous silicon, polycrystalline silicon, microcrystalline (also referred to as semi-amorphous) silicon, or the like can be used. When using TFT, there are various advantages. For example, since manufacturing can be performed at a lower temperature than that of single crystal silicon, manufacturing cost can be reduced and a manufacturing apparatus can be increased in size. Since the manufacturing apparatus can be increased in size, it can be manufactured on a large substrate, and a large number of display devices can be manufactured at the same time. Therefore, it becomes possible to manufacture at a lower cost. Further, since the manufacturing temperature is low, a substrate with low heat resistance can be used, and a transistor can be manufactured over a light-transmitting substrate such as a glass substrate.

なお、多結晶シリコンを製造する際、触媒(ニッケルなど)を用いることにより結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その結果、ゲートドライバ回路(走査線駆動回路)やソースドライバ回路(信号線駆動回路)、信号処理回路(信号生成回路、ガンマ補正回路、DA変換回路など)を基板上に一体形成することが可能となる。なお、必ずしも触媒を用いる必要はない。   Note that in the case of manufacturing polycrystalline silicon, the use of a catalyst (such as nickel) can further improve crystallinity and manufacture a transistor with good electrical characteristics. As a result, a gate driver circuit (scanning line driving circuit), a source driver circuit (signal line driving circuit), and a signal processing circuit (signal generation circuit, gamma correction circuit, DA conversion circuit, etc.) can be integrally formed on the substrate. It becomes. It is not always necessary to use a catalyst.

また、微結晶シリコンを用いた際にも、ゲートドライバ回路(走査線駆動回路)やソースドライバ回路の一部(アナログスイッチなど)を基板上に一体形成することが出来る。   Even when microcrystalline silicon is used, a part of a gate driver circuit (scanning line driver circuit) or a source driver circuit (such as an analog switch) can be formed over the substrate.

また、半導体基板やSOI基板などを用いてトランジスタを形成することが出来る。その場合、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどをトランジスタとして用いることが出来る。これらにより、特性、サイズや形状などのバラツキが少なく、電流供給能力が高いトランジスタを製造することができる。よって、回路の低消費電力化、回路の高集積化等を図ることができる。   In addition, a transistor can be formed using a semiconductor substrate, an SOI substrate, or the like. In that case, a MOS transistor, a junction transistor, a bipolar transistor, or the like can be used as the transistor. Accordingly, a transistor with little variation in characteristics, size, shape, and the like and high current supply capability can be manufactured. Thus, low power consumption of the circuit, high integration of the circuit, and the like can be achieved.

また、ZnO、a−InGaZnO、SiGe、GaAs、IZO、ITO、SnOなどの化合物半導体または酸化物半導体を有するトランジスタや、さらにこれらの化合物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くでき、例えば室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成することができる。なお、これらの化合物半導体または酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透明電極として用いることができる。さらに、これらをトランジスタと同時に成膜又は形成できるため、コストを低減することができる。   In addition, a transistor having a compound semiconductor or oxide semiconductor such as ZnO, a-InGaZnO, SiGe, GaAs, IZO, ITO, or SnO, or a thin film transistor in which these compound semiconductor or oxide semiconductor is thinned can be used. . Thus, the manufacturing temperature can be lowered, and for example, the transistor can be manufactured at room temperature. As a result, the transistor can be formed directly on a substrate having low heat resistance, such as a plastic substrate or a film substrate. Note that these compound semiconductors or oxide semiconductors can be used not only for a channel portion of a transistor but also for other purposes. For example, these compound semiconductors or oxide semiconductors can be used as resistance elements, pixel electrodes, and transparent electrodes. Further, since these can be formed or formed simultaneously with the transistor, cost can be reduced.

また、インクジェットや印刷法を用いて形成したトランジスタなども用いることができる。これにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。また、マスク(レチクル)を用いずに製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。さらに、レジストを用いる必要がないため、工程数が削減され、製造コストを低減することができる。また、必要な部分にのみ成膜するため、全面に成膜した後にエッチングする場合に比べ材料が無駄にならず低コストで作製することが可能となる。   In addition, a transistor formed using an inkjet method or a printing method can also be used. Thus, it can be manufactured at room temperature, manufactured at a low vacuum, or manufactured on a large substrate. Further, since the transistor can be manufactured without using a mask (reticle), the layout of the transistor can be easily changed. Furthermore, since it is not necessary to use a resist, the number of steps can be reduced, and the manufacturing cost can be reduced. In addition, since the film is formed only on a necessary portion, the material is not wasted compared to a case where etching is performed after the film is formed on the entire surface, and it can be manufactured at a low cost.

また、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。このようなトランジスタはフレキシブルな基板にも設けることが可能であるため、衝撃耐性に優れている。これらに限らず、その他様々なトランジスタを用いることができる。   In addition, a transistor including an organic semiconductor or a carbon nanotube can be used. Since such a transistor can be provided over a flexible substrate, it has excellent impact resistance. In addition to these, various other transistors can be used.

なお、トランジスタが形成されている基板の種類においても、様々なものを用いることができ、特定のものに限定されることはない。トランジスタが形成される基板としては、例えば、単結晶基板、SOI基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。また、ある基板でトランジスタを形成し、その後、他の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板としては、単結晶基板、SOI基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。これらの基板を用いることにより、より特性の高いトランジスタの形成、耐熱性の向上や軽量化を図ることができる。   Note that various types of substrates over which transistors are formed can be used and are not limited to specific types. As a substrate on which a transistor is formed, for example, a single crystal substrate, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a paper substrate, a cellophane substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber (silk, cotton, hemp) ), Synthetic fibers (including nylon, polyurethane, polyester) or recycled fibers (including acetate, cupra, rayon, recycled polyester), rubber substrates, stainless steel substrates, substrates with stainless steel foil, etc. it can. Alternatively, a transistor may be formed over a certain substrate, and then the transistor may be transferred to another substrate, and the transistor may be disposed over another substrate. The substrate to which the transistor is transferred is a single crystal substrate, SOI substrate, glass substrate, quartz substrate, plastic substrate, paper substrate, cellophane substrate, stone substrate, wood substrate, cloth substrate (natural fiber (silk, cotton, hemp) , Using synthetic fibers (nylon, polyurethane, polyester) or recycled fibers (including acetate, cupra, rayon, recycled polyester), leather substrates, rubber substrates, stainless steel substrates, substrates with stainless steel foil, etc. be able to. By using these substrates, formation of transistors with higher characteristics, improvement in heat resistance, and weight reduction can be achieved.

なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート電極が2個以上のマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構成となる。このようなマルチゲート構造により、オフ電流の低減及びトランジスタの耐圧向上によりトランジスタの信頼性をより優れたものとすることができる。また、マルチゲート構造により、飽和領域で動作する際、ドレイン・ソース間電圧が変化してもドレイン・ソース間電流があまり変化せず、傾きがフラットな電圧−電流特性を得ることができる。傾きがフラットな電圧−電流特性を利用すると、理想的な電流源回路や、非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性の良い差動回路やカレントミラー回路を実現することが出来る。また、チャネル領域の上下にゲート電極が配置されている構造でもよい。チャネル領域の上下にゲート電極を配置することにより、実効的なチャネル領域が増えるため、電流量の増加や空乏層ができやすくなることによるS値の低減を図ることができる。なお、チャネル領域の上下にゲート電極が配置した場合、複数のトランジスタが並列に接続されたような構成となる。   Note that the structure of the transistor can take a variety of forms and is not limited to a specific structure. For example, a multi-gate structure having two or more gate electrodes may be used. When the multi-gate structure is employed, the channel regions are connected in series, so that a plurality of transistors are connected in series. With such a multi-gate structure, the reliability of the transistor can be further improved by reducing off-state current and improving the withstand voltage of the transistor. In addition, when operating in a saturation region, the multi-gate structure can obtain a voltage-current characteristic with a flat slope because the drain-source current does not change much even if the drain-source voltage changes. By using voltage-current characteristics with a flat slope, an ideal current source circuit and an active load having a very high resistance value can be realized. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized. Alternatively, a structure in which gate electrodes are arranged above and below the channel region may be employed. By disposing the gate electrodes above and below the channel region, the effective channel region increases, so that it is possible to reduce the S value by increasing the amount of current and easily forming a depletion layer. Note that in the case where gate electrodes are provided above and below the channel region, a structure in which a plurality of transistors are connected in parallel is provided.

また、チャネル領域の上にゲート電極が配置されている構造でもよいし、チャネル領域の下にゲート電極が配置されている構造でもよい。あるいは、正スタガ構造または逆スタガ構造でもよい。また、チャネル領域が複数の領域に分かれていたり、チャネル領域が並列もしくは直列に接続されていてもよい。さらに、チャネル領域(もしくはその一部)にソース電極やドレイン電極が重なっていてもよい。このようにチャネル領域(もしくはその一部)にソース電極やドレイン電極が重なる構造とすることにより、チャネル領域の一部に電荷がたまり、動作が不安定となることを防ぐことができる。また、LDD領域を設けても良い。LDD領域を設けることにより、オフ電流の低減及びトランジスタの耐圧向上によりトランジスタの信頼性をより優れたものとすることができる。あるいは、LDD領域を設けることにより、飽和領域で動作する際、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず傾きがフラットな電圧−電流特性を得ることができる。   Further, a structure in which a gate electrode is disposed over a channel region may be employed, or a structure in which a gate electrode is disposed under a channel region may be employed. Alternatively, a normal stagger structure or a reverse stagger structure may be used. Further, the channel region may be divided into a plurality of regions, or the channel regions may be connected in parallel or in series. Further, a source electrode or a drain electrode may overlap with the channel region (or a part thereof). In this manner, with the structure where the source electrode and the drain electrode overlap with the channel region (or part of it), it is possible to prevent electric charges from being accumulated in part of the channel region and unstable operation. Further, an LDD region may be provided. By providing the LDD region, the reliability of the transistor can be further improved by reducing off-state current and improving the withstand voltage of the transistor. Alternatively, by providing the LDD region, even when the drain-source voltage changes, the drain-source current does not change so much and the voltage-current characteristic with a flat slope can be obtained when operating in the saturation region. .

なお、上述したように、本発明におけるトランジスタは、様々なタイプのトランジスタを用いることができ、さらに様々な基板上に形成させることができる。したがって、所定の機能を実現させるために必要な回路の全てが、同一の基板に形成されていてもよい。例えば、所定の機能を実現させるために必要な回路の全てがガラス基板、プラスチック基板、単結晶基板、またはSOI基板上に形成されていてもよい。このように所定の機能を実現させるために必要な回路の全てが同じ基板上に形成することで、部品点数の削減によるコストの低減や回路部品との接続点数の低減による信頼性の向上を図ることができる。一方、所定の機能を実現させるために必要な回路の一部をある基板に、所定の機能を実現させるために必要な回路の別の一部を他の基板に形成してもよい。つまり、所定の機能を実現させるために必要な回路の全てが同じ基板上に形成する必要はない。   Note that as described above, various types of transistors can be used as the transistor in the present invention, and the transistor can be formed over various substrates. Therefore, all of the circuits necessary for realizing a predetermined function may be formed on the same substrate. For example, all the circuits necessary for realizing a predetermined function may be formed over a glass substrate, a plastic substrate, a single crystal substrate, or an SOI substrate. By forming all the circuits necessary for realizing a predetermined function on the same substrate in this way, the cost can be reduced by reducing the number of components and the reliability can be improved by reducing the number of connection points with circuit components. be able to. On the other hand, a part of a circuit necessary for realizing a predetermined function may be formed on one substrate, and another part of a circuit necessary for realizing the predetermined function may be formed on another substrate. That is, it is not necessary to form all the circuits necessary for realizing a predetermined function on the same substrate.

例えば、所定の機能を実現させるために必要な回路の一部をガラス基板上に、別の一部を単結晶基板上に形成し、このように単結晶基板上のトランジスタで構成されたICチップをCOG(Chip On Glass)でガラス基板に接続してガラス基板上に配置してもよい。あるいは、そのICチップをTAB(Tape Automated Bonding)やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数の削減によるコストの低減や回路部品との接続点数の低減による信頼性の向上を図ることができる。また、駆動電圧が高い部分や駆動周波数が高い部分の回路は消費電力が大きいため、このような部分の回路は他の回路と同じ基板に形成せず、例えば単結晶基板上に形成したICチップを用いることで消費電力の増加を防ぐことができる。   For example, a part of a circuit necessary for realizing a predetermined function is formed on a glass substrate and another part is formed on a single crystal substrate, and thus an IC chip constituted by transistors on the single crystal substrate. May be connected to the glass substrate by COG (Chip On Glass) and placed on the glass substrate. Alternatively, the IC chip may be connected to the glass substrate using TAB (Tape Automated Bonding) or a printed board. As described above, since a part of the circuit is formed on the same substrate, the cost can be reduced by reducing the number of components and the reliability can be improved by reducing the number of connection points with circuit components. In addition, since a circuit in a portion where the drive voltage is high or a portion where the drive frequency is high consumes a large amount of power, such a portion of the circuit is not formed on the same substrate as other circuits. For example, an IC chip formed on a single crystal substrate By using, increase in power consumption can be prevented.

なお、本明細書において、一画素とは明るさを制御できる要素一つ分を示すものとする。一例としては、一画素は一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、R(赤)G(緑)B(青)の色要素からなるカラー表示装置の場合には、画像の最小単位は、Rの画素とGの画素とBの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、三色以上を用いても良いし、RGB以外の色を用いても良い。例えば、RGBW(Wは白)やRGBに、例えばイエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加したものなどがある。また、RGBの中の少なくとも一色に類似した色を、RGBに追加してもよい。例えば、R、G、B1、B2としてもよい。B1とB2は、いずれも青色であるが、周波数が多少異なっている。同様に、R1、R2、G、BやR、G1、G2、Bとしてもよい。このような色要素を用いることにより、より実物に近い表示を行うことができる。また、このような色要素を用いることにより、消費電力を低減することが出来る。また、別の例としては、1つの色要素について複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素としてもよい。一例として、面積階調を行う場合または副画素(サブ画素)を有している場合が挙げあられる。このような場合、一つの色要素につき明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素としてもよく、この場合一つの色要素は複数の画素で構成されることとなる。また、明るさを制御する領域が1つの色要素の中に複数あっても、それらをまとめて、1つの色要素を1画素としてもよい。なお、その場合には一つの色要素で一つの画素を構成することとなる。また、1つの色要素について、複数の領域を用いて明るさを制御する場合、画素によって表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき複数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。つまり、1つの色要素について複数ある領域が有する画素電極の電位を各々異なるものとすることで液晶分子に加わる電圧を異らせ、視野角を向上することもできる。 Note that in this specification, one pixel represents one element whose brightness can be controlled. As an example, one pixel represents one color element, and brightness is expressed by one color element. Therefore, at that time, in the case of a color display device composed of R (red), G (green), and B (blue) color elements, the minimum unit of an image is an R pixel, a G pixel, and a B pixel. It is assumed to be composed of three pixels. Note that the color elements are not limited to three colors, and three or more colors may be used, or colors other than RGB may be used. For example, there are RGBW (W is white) or RGB in which one or more colors such as yellow, cyan, magenta, emerald green, vermilion are added. Further, a color similar to at least one of RGB may be added to RGB. For example, R, G, B1, and B2 may be used. B1 and B2 are both blue, but have slightly different frequencies. Similarly, R1, R2, G, B or R, G1, G2, B may be used. By using such color elements, it is possible to perform display closer to the real thing. Further, by using such color elements, power consumption can be reduced. As another example, when brightness is controlled using a plurality of areas for one color element, one area may be used as one pixel. As an example, there are a case where area gradation is performed or a case where sub-pixels (sub-pixels) are provided. In such a case, there are a plurality of areas for controlling the brightness for one color element, and the gradation is expressed as a whole, but one area for controlling the brightness may be one pixel, In this case, one color element is composed of a plurality of pixels. Further, even when there are a plurality of areas for controlling the brightness in one color element, they may be combined into one pixel. In that case, one color element constitutes one pixel. Further, when brightness is controlled using a plurality of areas for one color element, the size of the area contributing to display may be different depending on pixels. In addition, in a plurality of brightness control areas for one color element, a signal supplied to each may be slightly different to widen the viewing angle. That is, by changing the potentials of the pixel electrodes in a plurality of regions for one color element, the voltage applied to the liquid crystal molecules can be varied, and the viewing angle can be improved.

なお、本明細書において、半導体装置とは半導体素子(トランジスタやダイオードなど)を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、基板上に負荷を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけではなく、それにフレキシブルプリントサーキット(FPC)やプリント配線基盤(PWB)が取り付けられたものも含む。   Note that in this specification, a semiconductor device refers to a device having a circuit including a semiconductor element (such as a transistor or a diode). In addition, any device that can function by utilizing semiconductor characteristics may be used. The display device is not only a display panel body in which a plurality of pixels including a load and a peripheral drive circuit for driving these pixels are formed on a substrate, but also a flexible printed circuit (FPC) and a printed wiring board (PWB). ) Is also included.

なお、本発明において、ある物の上に形成されている、あるいは〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり間に別のものが挟まっている場合も含むものとする。従って例えば、層Aの上に(もしくは層A上に)層Bが形成されているという場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に別の層(例えば層Cや層Dなど)が形成されており、その上に層Bが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って、例えば層Aの上方に層Bが形成されている、という場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に別の層(例えば層Cや層Dなど)が形成されおり、その上に層Bが形成されている場合とを含むものとする。なお、〜の下、もしくは〜の下方に、という記載の場合についても、同様に直接接している場合と、接していない場合とを含むこととする。   In addition, in this invention, it is formed on a certain thing, or is formed on the top. It is not limited to being in direct contact. This includes cases where they are not in direct contact, that is, when another object is sandwiched between them. Therefore, for example, when the layer B is formed on the layer A (or on the layer A), the case where the layer B is formed in direct contact with the layer A is different from the case where the layer B is formed on the layer A. And the case where the layer B is formed on the layer (for example, the layer C or the layer D). The same applies to the description of “above”, and it is not limited to being in direct contact with a certain object, and includes a case where another object is sandwiched therebetween. Therefore, for example, when the layer B is formed above the layer A, when the layer B is formed directly on the layer A, another layer (for example, the layer C) is formed on the layer A. And the layer D) are formed, and the layer B is formed thereon. In addition, the case where it is described below or below-includes the case where it is directly in contact and the case where it is not in contact.

本発明により、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することができる。そのため、発光素子をはじめとする負荷に所望の電流を供給することができる。特に、負荷として発光素子を用いる場合、輝度のばらつきが少なく1フレーム期間における発光期間の割合が高い表示装置を提供することができる。   According to the present invention, variation in current value due to variation in threshold voltage of transistors can be suppressed. Therefore, a desired current can be supplied to a load such as a light emitting element. In particular, when a light-emitting element is used as a load, a display device in which luminance variation is small and the ratio of the light-emitting period in one frame period is high can be provided.

以下、本発明の一態様について説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。   Hereinafter, one embodiment of the present invention will be described. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of the embodiment. Note that in the structures of the present invention described below, the same reference numerals are used in common in different drawings.

(実施の形態1)
本発明の画素の基本構成について、図1を用いて説明する。図1に示す画素は、トランジスタ110、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、第4のスイッチ114、第1の容量素子115、第2の容量素子116、発光素子117を有する。なお、画素は、信号線118、第1の走査線119、第2の走査線120、第3の走査線121、電源線122及び電位供給線123に接続されている。本実施の形態において、トランジスタ110はNチャネル型トランジスタとし、そのゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったとき、導通状態になるものとする。また、発光素子117の画素電極は陽極、対向電極124は陰極として機能する。なお、トランジスタのゲート・ソース間電圧はVgs、ドレイン・ソース間電圧はVds、しきい値電圧はVth、第1の容量素子115及び第2の容量素子116に蓄積された電圧はそれぞれVc1、Vc2と記し、電源線122、電位供給線123及び信号線118を、それぞれ第1の配線、第2の配線、第3の配線とも呼ぶ。また、第1の走査線119、第2の走査線120及び第3の走査線121を、それぞれ第4の配線、第5の配線、第6の配線と呼んでも良い。
(Embodiment 1)
The basic configuration of the pixel of the present invention will be described with reference to FIG. 1 includes a transistor 110, a first switch 111, a second switch 112, a third switch 113, a fourth switch 114, a first capacitor 115, a second capacitor 116, and a light-emitting element. 117. Note that the pixel is connected to the signal line 118, the first scanning line 119, the second scanning line 120, the third scanning line 121, the power supply line 122, and the potential supply line 123. In this embodiment, the transistor 110 is an N-channel transistor and is turned on when its gate-source voltage (Vgs) exceeds a threshold voltage (Vth). In addition, the pixel electrode of the light emitting element 117 functions as an anode, and the counter electrode 124 functions as a cathode. Note that the gate-source voltage of the transistor is Vgs, the drain-source voltage is Vds, the threshold voltage is Vth, and the voltages accumulated in the first capacitor element 115 and the second capacitor element 116 are Vc1 and Vc2, respectively. The power supply line 122, the potential supply line 123, and the signal line 118 are also referred to as a first wiring, a second wiring, and a third wiring, respectively. In addition, the first scanning line 119, the second scanning line 120, and the third scanning line 121 may be referred to as a fourth wiring, a fifth wiring, and a sixth wiring, respectively.

トランジスタ110の第1の電極(ソース電極及びドレイン電極の一方)は、発光素子117の画素電極に接続され、第2の電極(ソース電極及びドレイン電極の他方)は第2のスイッチ112を介して電源線122に接続され、ゲート電極は第3のスイッチ113及び第2のスイッチ112を介して電源線122と接続されている。なお、第3のスイッチ113は、トランジスタ110のゲート電極と第2のスイッチ112との間に接続されている。   The first electrode (one of the source electrode and the drain electrode) of the transistor 110 is connected to the pixel electrode of the light-emitting element 117, and the second electrode (the other of the source electrode and the drain electrode) is connected via the second switch 112. The gate electrode is connected to the power supply line 122 through the third switch 113 and the second switch 112. Note that the third switch 113 is connected between the gate electrode of the transistor 110 and the second switch 112.

また、トランジスタ110のゲート電極と第3のスイッチ113との接続箇所をノード130とすると、ノード130は第1の容量素子115及び第1のスイッチ111を介して信号線118と接続されている。つまり、第1の容量素子115の第1の電極が第1のスイッチ111を介して信号線118に、第2の電極がトランジスタ110のゲート電極に接続されている。また、第1の容量素子115の第1の電極は第4のスイッチ114を介して電位供給線123とも接続されている。ノード130は、さらに第2の容量素子116を介してトランジスタ110の第1の電極とも接続されている。つまり、第2の容量素子116の第1の電極がトランジスタ110のゲート電極と、第2の電極がトランジスタ110の第1の電極に接続されている。これら容量素子は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、場合によっては図55に示すようにトランジスタ110のゲート容量を用いて第2の容量素子116を省略することも可能である。これらの電圧を保持する手段を保持容量と言う。また、ノード130と、第1の容量素子115の第2の電極と第2の容量素子116の第1の電極とが接続されている配線との接続箇所をノード131、トランジスタ110の第1の電極と、第2の容量素子116の第2の電極と発光素子117の画素電極とが接続されている配線との接続箇所をノード132、及びトランジスタ110の第2の電極と、第2のスイッチ112と第3のスイッチ113とが接続されている配線との接続箇所をノード133とする。   Further, when a connection portion between the gate electrode of the transistor 110 and the third switch 113 is a node 130, the node 130 is connected to the signal line 118 through the first capacitor 115 and the first switch 111. That is, the first electrode of the first capacitor 115 is connected to the signal line 118 through the first switch 111, and the second electrode is connected to the gate electrode of the transistor 110. The first electrode of the first capacitor 115 is also connected to the potential supply line 123 through the fourth switch 114. The node 130 is further connected to the first electrode of the transistor 110 through the second capacitor 116. That is, the first electrode of the second capacitor 116 is connected to the gate electrode of the transistor 110, and the second electrode is connected to the first electrode of the transistor 110. These capacitor elements may be formed by sandwiching an insulating film between wirings, semiconductor layers, and electrodes. In some cases, the second capacitor element 116 is omitted by using the gate capacitor of the transistor 110 as shown in FIG. It is also possible to do. A means for holding these voltages is called a holding capacitor. Further, a connection portion between the node 130 and a wiring connecting the second electrode of the first capacitor 115 and the first electrode of the second capacitor 116 is the node 131, and the first of the transistor 110 is connected. The node 132, the second electrode of the transistor 110, and the second switch are connected to the electrode and the wiring to which the second electrode of the second capacitor 116 and the pixel electrode of the light emitting element 117 are connected. A connection point between the line 112 and the wiring to which the third switch 113 is connected is a node 133.

なお、第1の走査線119、第2の走査線120、第3の走査線121に信号を入力することにより、それぞれ第1のスイッチ111、第2のスイッチ112、第3のスイッチ113及び第4のスイッチ114のオンオフが制御される。   Note that by inputting a signal to the first scan line 119, the second scan line 120, and the third scan line 121, the first switch 111, the second switch 112, the third switch 113, and the third scan line 121, respectively. The on / off state of the fourth switch 114 is controlled.

信号線118には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに応じた電位が入力される。   A signal according to the gradation of a pixel corresponding to a video signal, that is, a potential corresponding to luminance data is input to the signal line 118.

次に、図1で示した画素の動作について図2のタイミングチャート及び図3を用いて説明する。なお、図2において1画面分の画像を表示する期間に相当する1フレーム期間は、初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間に分割される。また、初期化期間、しきい値電圧書き込み期間、データ書き込み期間をまとめてアドレス期間と呼ぶ。1フレーム期間は特に限定はないが、画像をみる人がちらつき(フリッカ)を感じないように少なくとも1/60秒以下とすることが好ましい。   Next, the operation of the pixel shown in FIG. 1 will be described with reference to the timing chart of FIG. 2 and FIG. In FIG. 2, one frame period corresponding to a period for displaying an image for one screen is divided into an initialization period, a threshold voltage writing period, a data writing period, and a light emission period. The initialization period, threshold voltage writing period, and data writing period are collectively referred to as an address period. There is no particular limitation on the period of one frame, but it is preferable to set it to at least 1/60 second or less so that a person viewing the image does not feel flicker.

なお、発光素子117の対向電極124にはV1の電位(V1:任意の数)が入力される。また、発光素子117が発光するために少なくとも必要とする電位差をVELとすると、電源線122にはV1+VEL+Vth+α(α:任意の正の数)の電位が入力される。つまり、電源線122はV1+VEL+Vth+α以上の電位であれば良い。電位供給線123の電位は特に限定されないが、画素が形成されたパネルに入力する電位の範囲内であることが好ましい。こうすることで、電源を別途作製する必要がなくなる。なお、ここでは電位供給線123の電位をV2とする。 Note that a potential V1 (V1: any number) is input to the counter electrode 124 of the light-emitting element 117. Further, if at least a potential difference necessary for the light emitting element 117 to emit light is V EL , a potential of V1 + V EL + Vth + α (α: an arbitrary positive number) is input to the power supply line 122. That is, the power supply line 122 may have a potential equal to or higher than V1 + V EL + Vth + α. The potential of the potential supply line 123 is not particularly limited, but is preferably within the range of the potential input to the panel in which the pixels are formed. This eliminates the need for a separate power source. Note that here, the potential of the potential supply line 123 is V2.

まず、図2(A)及び図3(A)に示すように初期化期間では、第1のスイッチ111をオフとし、第2のスイッチ112、第3のスイッチ113及び第4のスイッチ114をオンとする。このとき、トランジスタ110は導通状態であり、第1の容量素子115にはV1+VEL+Vth+α−V2が、第2の容量素子116にはVth+αが保持される。なお、初期化期間では、第1の容量素子115には所定の電圧が、第2の容量素子116には少なくともVthより高い電圧が保持されれば良い。 First, as shown in FIGS. 2A and 3A, in the initialization period, the first switch 111 is turned off, and the second switch 112, the third switch 113, and the fourth switch 114 are turned on. And At this time, the transistor 110 is in a conductive state, V1 + V EL + Vth + α−V2 is held in the first capacitor 115, and Vth + α is held in the second capacitor 116. Note that in the initialization period, the first capacitor 115 may hold a predetermined voltage, and the second capacitor 116 may hold at least a voltage higher than Vth.

図2(B)及び図3(B)に示すしきい値電圧書き込み期間では、第2のスイッチ112をオフとする。そのため、トランジスタ110の第1の電極即ちソース電極の電位は次第に上昇し、トランジスタ110のゲート・ソース間電圧Vgsがしきい値電圧(Vth)となったところでトランジスタ110は非導通状態となる。よって、第2の容量素子116に保持される電圧Vc2はおおむねVthとなる。   In the threshold voltage writing period shown in FIGS. 2B and 3B, the second switch 112 is turned off. Therefore, the potential of the first electrode or the source electrode of the transistor 110 gradually increases, and the transistor 110 is turned off when the gate-source voltage Vgs of the transistor 110 reaches the threshold voltage (Vth). Therefore, the voltage Vc2 held in the second capacitor element 116 is approximately Vth.

その後の図2(C)及び図3(C)に示すデータ書き込み期間においては、第3のスイッチ113及び第4のスイッチ114をオフとした後、第1のスイッチ111をオンとし、信号線118より輝度データに応じた電位(V2+Vdata)を入力する。このときに、第2の容量素子116に保持される電圧Vc2は、第1の容量素子115、第2の容量素子116及び発光素子117の静電容量をそれぞれC1、C2、C3とするとC3>>C1、C2より式(1)のように表すことができる。

Figure 2008134625
In the subsequent data writing period shown in FIGS. 2C and 3C, after the third switch 113 and the fourth switch 114 are turned off, the first switch 111 is turned on and the signal line 118 is turned on. A potential (V2 + Vdata) corresponding to the luminance data is input. At this time, the voltage Vc2 held in the second capacitor 116 is C3> when the capacitances of the first capacitor 115, the second capacitor 116, and the light emitting element 117 are C1, C2, and C3, respectively. > From C1 and C2, it can be expressed as in formula (1).
Figure 2008134625

なお、C1とC2は信号線118より供給する電位を決定する際に必要であるが、これらの関係は特に限定されない。なお、C1>C2の場合には、輝度変化に伴うVdataの振幅を少なくすることが可能であるため消費電力を低減することができる。一方、C2>C1の場合には、周囲のスイッチのオン、オフやオフ電流によるVc2の変化を抑制することができる。これらの相反する効果よりC1とC2は等しく、第1の容量素子115と第2の容量素子116の大きさは同じであることが好ましい。   Note that C1 and C2 are necessary when determining the potential supplied from the signal line 118, but their relationship is not particularly limited. Note that in the case of C1> C2, the power consumption can be reduced because the amplitude of Vdata accompanying the change in luminance can be reduced. On the other hand, when C2> C1, it is possible to suppress changes in Vc2 due to on / off of surrounding switches and off-current. From these contradictory effects, it is preferable that C1 and C2 are equal, and the first capacitor element 115 and the second capacitor element 116 have the same size.

なお、次の発光期間において発光素子117を非発光としたい場合には、Vdata≦0の電位を入力すれば良い。   Note that if the light emitting element 117 does not emit light in the next light emission period, a potential of Vdata ≦ 0 may be input.

次に、図2(D)及び図3(D)に示す発光期間では、第1のスイッチ111をオフとした後、第2のスイッチ112をオンとする。このとき、トランジスタ110のゲート・ソース間電圧はVgs=Vth+Vdata×(C1/(C1+C2))であり、輝度データに応じた電流がトランジスタ110及び発光素子117に流れ、発光素子117が発光する。もちろん、信号線118より入力される輝度データに応じた電位は、トランジスタ110のゲート・ソース間電圧がVgs=Vth+Vdata×(C1/(C1+C2))となることを考慮してVdataを決定する。   Next, in the light emission period illustrated in FIGS. 2D and 3D, after the first switch 111 is turned off, the second switch 112 is turned on. At this time, the gate-source voltage of the transistor 110 is Vgs = Vth + Vdata × (C1 / (C1 + C2)), a current corresponding to the luminance data flows to the transistor 110 and the light-emitting element 117, and the light-emitting element 117 emits light. Of course, the potential corresponding to the luminance data input from the signal line 118 is determined in consideration of the fact that the gate-source voltage of the transistor 110 is Vgs = Vth + Vdata × (C1 / (C1 + C2)).

なお、発光素子117に流れる電流Iは、トランジスタ110を飽和領域で動作させた場合、式(2)で表される。

Figure 2008134625
Note that the current I flowing through the light-emitting element 117 is expressed by Expression (2) when the transistor 110 is operated in the saturation region.
Figure 2008134625

また、トランジスタ110を線形領域で動作させた場合、発光素子117に流れる電流Iは式(3)で表される。

Figure 2008134625
Further, when the transistor 110 is operated in a linear region, the current I flowing through the light emitting element 117 is expressed by Expression (3).
Figure 2008134625

ここで、Wはトランジスタ110のチャネル幅、Lはチャネル長、μは移動度、Coxは蓄積容量を指す。   Here, W is the channel width of the transistor 110, L is the channel length, μ is the mobility, and Cox is the storage capacitance.

式(2)及び式(3)より、トランジスタ110の動作領域が飽和領域、線形領域のいずれの場合においても、発光素子117に流れる電流は、トランジスタ110のしきい値電圧(Vth)に依存しない。よって、トランジスタ110のしきい値電圧のばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流を発光素子117に供給することができる。   From equations (2) and (3), the current flowing through the light-emitting element 117 does not depend on the threshold voltage (Vth) of the transistor 110 when the operation region of the transistor 110 is either the saturation region or the linear region. . Accordingly, variation in current value due to variation in threshold voltage of the transistor 110 can be suppressed, and current corresponding to luminance data can be supplied to the light-emitting element 117.

以上のことから、トランジスタ110のしきい値電圧のばらつきに起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能となる。   From the above, variation in luminance due to variation in threshold voltage of the transistor 110 can be suppressed. In addition, since the counter electrode is operated at a constant potential, power consumption can be reduced.

さらに、トランジスタ110を飽和領域で動作させた場合においては、発光素子117の劣化による輝度のばらつきも抑制できる。なお、発光素子の劣化は、その電流電圧特性が劣化前に比べ平行にシフトした場合に限られない。例えば、特性の傾きや特性が曲線で表される際にはその微分値が劣化前と比べ異なる場合も含まれる。発光素子117が劣化すると、発光素子117のVELは増大し、トランジスタ110の第1の電極、即ちソース電極の電位は上昇する。このとき、トランジスタ110のソース電極は第2の容量素子116の第2の電極に、トランジスタ110のゲート電極は第2の容量素子116の第1の電極に接続されており、なおかつゲート電極側は浮遊状態となっている。そのため、ソース電位の上昇に伴い、同じ電位だけトランジスタ110のゲート電位も上昇する。よって、トランジスタ110のVgsは変化しないため、たとえ発光素子が劣化してもトランジスタ110及び発光素子117に流れる電流に影響しない。なお、式(2)においても発光素子に流れる電流Iはソース電位やドレイン電位に依存しないことがわかる。 Further, when the transistor 110 is operated in a saturation region, luminance variation due to deterioration of the light-emitting element 117 can be suppressed. Note that the deterioration of the light emitting element is not limited to the case where the current-voltage characteristics are shifted in parallel as compared to before the deterioration. For example, when the slope or characteristic of a characteristic is represented by a curve, the differential value is different from that before deterioration. When the light-emitting element 117 is deteriorated, V EL of the light-emitting element 117 is increased, and the potential of the first electrode of the transistor 110, that is, the source electrode is increased. At this time, the source electrode of the transistor 110 is connected to the second electrode of the second capacitor 116, the gate electrode of the transistor 110 is connected to the first electrode of the second capacitor 116, and the gate electrode side is It is floating. Therefore, as the source potential increases, the gate potential of the transistor 110 also increases by the same potential. Therefore, since Vgs of the transistor 110 does not change, even if the light emitting element is deteriorated, the current flowing through the transistor 110 and the light emitting element 117 is not affected. Note that also in Equation (2), the current I flowing through the light-emitting element does not depend on the source potential or the drain potential.

よって、トランジスタ110を飽和領域で動作させた場合においては、トランジスタ110のしきい値電圧のばらつき及び発光素子117の劣化に起因したトランジスタ110に流れる電流のばらつきを抑制することができる。   Thus, when the transistor 110 is operated in the saturation region, variation in threshold voltage of the transistor 110 and variation in current flowing in the transistor 110 due to deterioration of the light-emitting element 117 can be suppressed.

なお、トランジスタ110を飽和領域で動作させた場合、チャネル長Lが短いほど、降伏現象によりドレイン電圧を著しく増大させると電流が大量に流れやすい。   Note that when the transistor 110 is operated in the saturation region, as the channel length L is shorter, a large amount of current tends to flow when the drain voltage is significantly increased by a breakdown phenomenon.

また、ドレイン電圧をピンチオフ電圧より増大させるとピンチオフ点がソース側に移動し、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が増大する。この現象をチャネル長変調と呼ぶ。なお、ピンチオフ点とはチャネルが消滅していきゲート下においてチャネルの厚さが0となる境界箇所であり、ピンチオフ電圧とはピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル長Lが短いほど起こり易い。例えば、チャネル長変調による電圧−電流特性のモデル図を図4に示す。なお、図4において、トランジスタのチャネル長Lは(a)>(b)>(c)である。   When the drain voltage is increased above the pinch-off voltage, the pinch-off point moves to the source side, and the effective channel length that functions as a substantial channel decreases. As a result, the current value increases. This phenomenon is called channel length modulation. Note that the pinch-off point is a boundary where the channel disappears and the channel thickness becomes 0 under the gate, and the pinch-off voltage indicates a voltage when the pinch-off point becomes the drain end. This phenomenon is more likely to occur as the channel length L is shorter. For example, a model diagram of voltage-current characteristics by channel length modulation is shown in FIG. In FIG. 4, the channel length L of the transistor is (a)> (b)> (c).

以上のことから、トランジスタ110を飽和領域で動作させる場合、ドレイン・ソース間電圧Vdsに対する電流Iはより一定に近い方が好ましい。よって、トランジスタ110のチャネル長Lは長い方がより好ましい。たとえば、トランジスタのチャネル長Lはチャネル幅Wより大きい方が好ましい。また、チャネル長Lは10μm以上50μm以下、より望ましくは15μm以上40μm以下が好ましい。ただし、チャネル長L及びチャネル幅Wはこれに限定されない。   From the above, when the transistor 110 is operated in the saturation region, the current I with respect to the drain-source voltage Vds is preferably closer to a constant value. Therefore, the channel length L of the transistor 110 is preferably longer. For example, the channel length L of the transistor is preferably larger than the channel width W. The channel length L is preferably 10 μm or more and 50 μm or less, more preferably 15 μm or more and 40 μm or less. However, the channel length L and the channel width W are not limited to this.

以上のようにトランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができるため、本発明においてそのトランジスタによって制御された電流の供給先は特に限定されない。そのため、図1に示した発光素子117は、代表的にはEL素子(有機EL素子、無機EL素子又は有機物及び無機物を含むEL素子)を適用することができる。また、発光素子117に換えて、電子放出素子、液晶素子、電子インクなどを適用することもできる。図5に発光素子117にEL素子517を用いた例を示す。なお、図5は画素電極511から対向電極124に電流が流れている様子を示している。   As described above, since variation in current value due to variation in threshold voltage of a transistor can be suppressed, the supply destination of current controlled by the transistor is not particularly limited in the present invention. Therefore, as the light-emitting element 117 illustrated in FIG. 1, an EL element (an organic EL element, an inorganic EL element, or an EL element including an organic substance and an inorganic substance) can be typically used. Further, instead of the light-emitting element 117, an electron-emitting element, a liquid crystal element, electronic ink, or the like can be used. FIG. 5 illustrates an example in which the EL element 517 is used as the light-emitting element 117. FIG. 5 shows a state in which current flows from the pixel electrode 511 to the counter electrode 124.

また、トランジスタ110は発光素子117に供給する電流を制御する機能を有していれば良いため、特にトランジスタの種類は限定されず様々なものを用いることができる。例えば、結晶性半導体膜を用いた薄膜トランジスタ(TFT)、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ZnOやa−InGaZnOなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタをトランジスタ110に適用することができる。   In addition, the transistor 110 only needs to have a function of controlling current supplied to the light-emitting element 117; therefore, there are no particular limitations on the type of transistor, and a variety of transistors can be used. For example, a thin film transistor (TFT) using a crystalline semiconductor film, a thin film transistor using a non-single crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a transistor formed using a semiconductor substrate or an SOI substrate, MOS A transistor using a type transistor, a junction type transistor, a bipolar transistor, a transistor using a compound semiconductor such as ZnO or a-InGaZnO, a transistor using an organic semiconductor or a carbon nanotube, or another transistor can be applied to the transistor 110.

第1のスイッチ111は輝度データに応じた電位、即ちビデオ信号を信号線118より画素に入力するタイミングを選択し、主に第1の容量素子115に保持される電圧、及び第2の容量素子116に保持される電圧即ちトランジスタ110のゲート・ソース間電圧を変化させるものである。また、第2のスイッチ112はトランジスタ110の第2の電極に所定の電位を供給するタイミングを選択するものである。なお、場合によっては第1の容量素子115の第2の電極及び第2の容量素子116の第1の電極にも前記所定の電位を供給する。第3のスイッチ113は、トランジスタ110のゲート電極と第2の電極との接続を制御するものであり、第4のスイッチ114は各フレーム期間毎に第1の容量素子115に所定の電圧を保持させるタイミングを選択し、第1の容量素子115の第1の電極に所定の電位を供給するか否かを制御するものである。そのため、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、第4のスイッチ114は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。なお、第1のスイッチ111、第2のスイッチ112及び第4のスイッチ114は、上記タイミングで信号もしくは電位を画素に与えることができれば特に必要はない。また、第3のスイッチ113においても上記機能を実現できれば特に必要はない。   The first switch 111 selects a potential corresponding to luminance data, that is, a timing at which a video signal is input to the pixel from the signal line 118, and mainly the voltage held in the first capacitor 115 and the second capacitor The voltage held at 116, that is, the gate-source voltage of the transistor 110 is changed. The second switch 112 selects the timing for supplying a predetermined potential to the second electrode of the transistor 110. Note that in some cases, the predetermined potential is also supplied to the second electrode of the first capacitor 115 and the first electrode of the second capacitor 116. The third switch 113 controls the connection between the gate electrode and the second electrode of the transistor 110, and the fourth switch 114 holds a predetermined voltage in the first capacitor 115 every frame period. The timing at which the first capacitor element 115 is selected and whether or not a predetermined potential is supplied to the first electrode of the first capacitor 115 is controlled. Therefore, the first switch 111, the second switch 112, the third switch 113, and the fourth switch 114 are not particularly limited as long as they have the above functions. For example, a transistor or a diode may be used, or a logic circuit combining them may be used. Note that the first switch 111, the second switch 112, and the fourth switch 114 are not particularly required as long as a signal or a potential can be supplied to the pixel at the above timing. The third switch 113 is not particularly required as long as the above function can be realized.

例えば、初期化期間及びしきい値電圧書き込み期間において第1の容量素子115に所定の電圧を保持させることができ、さらに画素の階調に従った信号をデータ書き込み期間に画素に入力することができる場合には、画素内に第1のスイッチ111及び第4のスイッチ114を設けなくても良い。さらに、画素に初期期間及び発光期間においてV1+VEL+Vth+α(α>0)を供給することが可能であれば図43に示すように第2のスイッチ112を特に設けなくても良い。図43に示す画素は、トランジスタ110、第1の容量素子115、第3のスイッチ113、画素電極4300を有する。そして、トランジスタ110の第1の電極(ソース電極及びドレイン電極の一方)は画素電極4300に接続され、ゲート電極は第3のスイッチ113を介してトランジスタ110の第2の電極と接続されている。また、トランジスタ110のゲート電極は第1の容量素子115の第2の電極とも接続されている。なお、第1の容量素子115の第1の電極には階調に従った信号、即ち輝度データに応じた電位(即ち、V2+Vdata)及び第1の容量素子115に所定の電圧を保持させるための任意の電位(即ち、V2)が所定の期間に供給される。なお、トランジスタ110のゲート容量4310を保持容量として利用しているため、図1における第2の容量素子116を特に設ける必要なない。このような画素においても、図2に示すタイミングチャートと同様にそれぞれの電極に所望の電位を供給することで、トランジスタ110のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、画素電極4300に所望の電流を供給することができる。もちろん、図1における第2の容量素子116においてもトランジスタ110のゲート容量を利用し、省略することも可能である。 For example, a predetermined voltage can be held in the first capacitor 115 in the initialization period and the threshold voltage writing period, and a signal in accordance with the gradation of the pixel can be input to the pixel in the data writing period. If possible, the first switch 111 and the fourth switch 114 are not necessarily provided in the pixel. Further, as long as V1 + V EL + Vth + α (α> 0) can be supplied to the pixel in the initial period and the light emission period, the second switch 112 is not necessarily provided as illustrated in FIG. The pixel illustrated in FIG. 43 includes a transistor 110, a first capacitor 115, a third switch 113, and a pixel electrode 4300. A first electrode (one of a source electrode and a drain electrode) of the transistor 110 is connected to the pixel electrode 4300, and a gate electrode is connected to the second electrode of the transistor 110 through the third switch 113. The gate electrode of the transistor 110 is also connected to the second electrode of the first capacitor 115. Note that the first electrode of the first capacitor 115 has a signal in accordance with the gradation, that is, a potential corresponding to the luminance data (that is, V2 + Vdata) and the first capacitor 115 for holding a predetermined voltage. An arbitrary potential (that is, V2) is supplied for a predetermined period. Note that since the gate capacitor 4310 of the transistor 110 is used as a storage capacitor, the second capacitor 116 in FIG. 1 is not particularly necessary. In such a pixel as well, by supplying a desired potential to each electrode as in the timing chart shown in FIG. 2, variation in current value due to variation in threshold voltage of the transistor 110 can be suppressed. it can. Accordingly, a desired current can be supplied to the pixel electrode 4300. Needless to say, the gate capacitor of the transistor 110 can also be used for the second capacitor 116 in FIG. 1 and can be omitted.

次に、図6に第1のスイッチ111、第2のスイッチ112、第3のスイッチ113及び第4のスイッチ114にNチャネル型のトランジスタを適用した場合について示す。なお、図1の構成と共通するところは、共通の符号を用いてその説明を省略する。   Next, FIG. 6 illustrates the case where N-channel transistors are used for the first switch 111, the second switch 112, the third switch 113, and the fourth switch 114. Note that portions common to the configuration in FIG. 1 are denoted by common reference numerals and description thereof is omitted.

第1のスイッチングトランジスタ611が図1における第1のスイッチ111に相当し、第2のスイッチングトランジスタ612が第2のスイッチ112に相当し、第3のスイッチングトランジスタ613が第3のスイッチ113に相当し、第4のスイッチングトランジスタ614が第4のスイッチ114に相当する。なお、トランジスタ110のチャネル長は、第1のスイッチングトランジスタ611、第2のスイッチングトランジスタ612、第3のスイッチングトランジスタ613及び第4のスイッチングトランジスタ614のいずれのトランジスタのチャネル長より長い方が好ましい。   The first switching transistor 611 corresponds to the first switch 111 in FIG. 1, the second switching transistor 612 corresponds to the second switch 112, and the third switching transistor 613 corresponds to the third switch 113. The fourth switching transistor 614 corresponds to the fourth switch 114. Note that the channel length of the transistor 110 is preferably longer than the channel length of any of the first switching transistor 611, the second switching transistor 612, the third switching transistor 613, and the fourth switching transistor 614.

第1のスイッチングトランジスタ611はゲート電極が第1の走査線119に、第1の電極が信号線118に、第2の電極が第1の容量素子115の第1の電極に接続されている。   The first switching transistor 611 has a gate electrode connected to the first scanning line 119, a first electrode connected to the signal line 118, and a second electrode connected to the first electrode of the first capacitor 115.

また、第2のスイッチングトランジスタ612はゲート電極が第2の走査線120に接続され、第1の電極がノード133に接続され、第2の電極が電源線122に接続されている。   The second switching transistor 612 has a gate electrode connected to the second scanning line 120, a first electrode connected to the node 133, and a second electrode connected to the power supply line 122.

第3のスイッチングトランジスタ613はゲート電極が第3の走査線121に接続され、第1の電極がノード130に接続され、第2の電極がノード133に接続されている。   The third switching transistor 613 has a gate electrode connected to the third scanning line 121, a first electrode connected to the node 130, and a second electrode connected to the node 133.

また、第4のスイッチングトランジスタ614はゲート電極が第3の走査線121に接続され、第1の電極が第1の容量素子115の第1の電極に接続され、第2の電極が電位供給線123に接続されている。   The fourth switching transistor 614 has a gate electrode connected to the third scanning line 121, a first electrode connected to the first electrode of the first capacitor 115, and a second electrode connected to the potential supply line. 123.

各々のスイッチングトランジスタは、それぞれの走査線に入力される信号がHレベルのときにオンとなり、入力される信号がLレベルのときにオフとなる。   Each switching transistor is turned on when the signal input to each scanning line is at the H level, and is turned off when the input signal is at the L level.

図6に示した画素のレイアウトの一形態を上面図を用いて図44に示す。なお、トランジスタや容量素子、発光素子等の構成については後述の実施形態で説明するため、ここではレイアウトについてのみ説明する。また、図44に示すトランジスタ110及び第1のスイッチングトランジスタ611乃至第4のスイッチングトランジスタ614には、半導体層の下にゲート電極が位置するボトムゲート型のトランジスタを用いている。   One mode of the pixel layout shown in FIG. 6 is shown in FIG. 44 using a top view. Note that the structure of a transistor, a capacitor, a light-emitting element, and the like will be described in an embodiment described later, and thus only the layout will be described here. As the transistor 110 and the first switching transistor 611 to the fourth switching transistor 614 illustrated in FIG. 44, bottom-gate transistors in which a gate electrode is located below a semiconductor layer are used.

図44に示す導電層4410は、第1の走査線119と第1のスイッチングトランジスタ611のゲート電極として機能する部分を含み、導電層4411は信号線118と第1のスイッチングトランジスタ611の第1の電極として機能する部分を含む。また、導電層4412は、第1のスイッチングトランジスタ611の第2の電極と、第1の容量素子115の第1の電極と、第4のスイッチングトランジスタ614の第1の電極として機能する部分を含む。導電層4413は、第1の容量素子115の第2の電極と、第2の容量素子116の第1の電極と、トランジスタ110のゲート電極として機能する部分を含む。なお、この導電層4413は、配線4414を介して第3のスイッチングトランジスタ613の第1の電極として機能する部分を含む導電層4415と接続されている。導電層4416は、第2の容量素子116の第2の電極と、トランジスタ110の第1の電極として機能する部分を含み、コンタクトを介して発光素子の画素電極4455と接続されている。また、導電層4417は、トランジスタ110の第2の電極と、第3のスイッチングトランジスタ613の第2の電極と、第2のスイッチングトランジスタ612の第1の電極として機能する部分を含み、導電層4418は、電源線122と、第2のスイッチングトランジスタ612の第2の電極として機能する部分を含む。導電層4419は、第2の走査線120と、第2のスイッチングトランジスタ612のゲート電極として機能する部分を含む。導電層4420は、第3のスイッチングトランジスタ613のゲート電極と、第4のスイッチングトランジスタ614のゲート電極として機能する部分を含み、配線4421を介して第3の走査線121と接続されている。また、第4のスイッチングトランジスタ614の第2の電極として機能する部分を含む導電層4422は、配線4423を介して電位供給線123と接続されている。   A conductive layer 4410 illustrated in FIG. 44 includes a portion which functions as the first scan line 119 and the gate electrode of the first switching transistor 611, and the conductive layer 4411 includes the signal line 118 and the first switching transistor 611. A portion that functions as an electrode is included. The conductive layer 4412 includes a portion functioning as the second electrode of the first switching transistor 611, the first electrode of the first capacitor 115, and the first electrode of the fourth switching transistor 614. . The conductive layer 4413 includes a second electrode of the first capacitor 115, a first electrode of the second capacitor 116, and a portion functioning as the gate electrode of the transistor 110. Note that this conductive layer 4413 is connected to a conductive layer 4415 including a portion functioning as the first electrode of the third switching transistor 613 through a wiring 4414. The conductive layer 4416 includes a second electrode of the second capacitor 116 and a portion functioning as the first electrode of the transistor 110, and is connected to the pixel electrode 4455 of the light-emitting element through a contact. The conductive layer 4417 includes a portion functioning as the second electrode of the transistor 110, the second electrode of the third switching transistor 613, and the first electrode of the second switching transistor 612, and the conductive layer 4418. Includes a power source line 122 and a portion functioning as a second electrode of the second switching transistor 612. The conductive layer 4419 includes the second scan line 120 and a portion functioning as the gate electrode of the second switching transistor 612. The conductive layer 4420 includes a portion functioning as the gate electrode of the third switching transistor 613 and the gate electrode of the fourth switching transistor 614, and is connected to the third scan line 121 through the wiring 4421. In addition, the conductive layer 4422 including a portion functioning as the second electrode of the fourth switching transistor 614 is connected to the potential supply line 123 through the wiring 4423.

なお、各々の導電層のうち第1のスイッチングトランジスタ611のゲート電極、第1の電極及び第2の電極として機能する部分は、それぞれを含む導電層と半導体層4431とが重なって形成されている部分であり、第2のスイッチングトランジスタ612のゲート電極、第1の電極及び第2の電極として機能する部分は、それぞれを含む導電層と半導体層4432とが重なって形成されている部分である。また、各々の導電層のうち第3のスイッチングトランジスタ613のゲート電極、第1の電極及び第2の電極として機能する部分は、それぞれを含む導電層と半導体層4433と重なって形成されている部分であり、第4のスイッチングトランジスタ614のゲート電極、第1の電極及び第2の電極として機能する部分は、それぞれを含む導電層と半導体層4434とが重なって形成されている部分である。同様に、トランジスタ110においても、ゲート電極、第1の電極及び第2の電極として機能する部分は、それぞれを含む導電層と半導体層4430と重なって形成されている導電層部分である。なお、第1の容量素子115は、導電層4412と導電層4413とが重なっている部分に、第2の容量素子116は導電層4413と導電層4416とが重なっている部分に形成されている。   Note that portions of the conductive layers that function as the gate electrode, the first electrode, and the second electrode of the first switching transistor 611 are formed so that the conductive layer including each of them overlaps with the semiconductor layer 4431. The portion which functions as the gate electrode, the first electrode, and the second electrode of the second switching transistor 612 is a portion where the conductive layer including each of them and the semiconductor layer 4432 are overlapped. In addition, a portion of each conductive layer that functions as the gate electrode, the first electrode, and the second electrode of the third switching transistor 613 is formed so as to overlap with the conductive layer including the semiconductor layer 4433. The portions functioning as the gate electrode, the first electrode, and the second electrode of the fourth switching transistor 614 are portions where a conductive layer including each overlaps with the semiconductor layer 4434. Similarly, in the transistor 110, the portions functioning as the gate electrode, the first electrode, and the second electrode are conductive layer portions formed so as to overlap with the conductive layer including each of them and the semiconductor layer 4430. Note that the first capacitor 115 is formed in a portion where the conductive layer 4412 and the conductive layer 4413 overlap, and the second capacitor 116 is formed in a portion where the conductive layer 4413 and the conductive layer 4416 overlap. .

なお、導電層4410、導電層4413、導電層4419、導電層4420、第3の走査線121及び電位供給線123は、同一材料で同じ層を用いて作製することができる。半導体層4430、半導体層4431、半導体層4432、半導体層4433及び半導体層4434や、導電層4411、導電層4412、導電層4415、導電層4416、導電層4417、導電層4418及び導電層4422は、それぞれ同一材料で同じ層を用いて作製することができる。また、画素電極4455と同一材料で同じ層を用いて、配線4414、配線4421、配線4423を作製することができる。   Note that the conductive layer 4410, the conductive layer 4413, the conductive layer 4419, the conductive layer 4420, the third scan line 121, and the potential supply line 123 can be formed using the same material and the same layer. The semiconductor layer 4430, the semiconductor layer 4431, the semiconductor layer 4432, the semiconductor layer 4433, and the semiconductor layer 4434, the conductive layer 4411, the conductive layer 4412, the conductive layer 4415, the conductive layer 4416, the conductive layer 4417, the conductive layer 4418, and the conductive layer 4422 are Each can be manufactured using the same material and the same layer. The wiring 4414, the wiring 4421, and the wiring 4423 can be manufactured using the same material and the same layer as the pixel electrode 4455.

図44に示すように、第1のスイッチングトランジスタ611を除く各々のトランジスタにおいてソース電極及びドレイン電極の一方が他方の電極を包み囲むような構造とすることで、チャネル幅をかせぐことができる。よって、画素を構成するトランジスタの半導体層に結晶性半導体層より移動度の低い非晶質半導体層を用いた際には特に有効である。もちろん、第1のスイッチングトランジスタ611においても、ソース電極及びドレイン電極の一方が他方の電極を包み囲むような構造としても良い。   As shown in FIG. 44, the channel width can be increased by employing a structure in which one of the source electrode and the drain electrode surrounds the other electrode in each transistor except the first switching transistor 611. Therefore, it is particularly effective when an amorphous semiconductor layer having lower mobility than the crystalline semiconductor layer is used for the semiconductor layer of the transistor included in the pixel. Needless to say, the first switching transistor 611 may have a structure in which one of the source electrode and the drain electrode surrounds the other electrode.

次に、図6に示した画素の図44とは異なるレイアウトの一形態を上面図を用いて図45に示す。なお、図45に示すトランジスタ110及び第1のスイッチングトランジスタ611乃至第4のスイッチングトランジスタ614には、半導体層上にゲート電極が位置する順スタガ型等のトップゲート型トランジスタを用いている。   Next, one form of a layout different from that of FIG. 44 of the pixel shown in FIG. 6 is shown in FIG. 45 using a top view. Note that as the transistor 110 and the first switching transistor 611 to the fourth switching transistor 614 illustrated in FIG. 45, a top-gate transistor such as a forward stagger type in which a gate electrode is located over a semiconductor layer is used.

図45において、導電層4510は、第1の走査線119と第1のスイッチングトランジスタ611のゲート電極として機能する部分を含み、導電層4511は信号線118と第1のスイッチングトランジスタ611の第1の電極として機能する部分を含む。半導体膜4520は、第1のスイッチングトランジスタ611の半導体層及び第2の電極として機能する部分、第4のスイッチングトランジスタ614の第1の電極及び半導体層として機能する部分、第1の容量素子115の第1の電極として機能する部分を含む。なお、半導体膜4520は配線4512を介して電位供給線123と接続されており、配線4512は第4のスイッチングトランジスタ614の第2の電極として機能する。また、導電層4513は、第1の容量素子115の第2の電極と、第2の容量素子116の第1の電極とトランジスタ110のゲート電極として機能する部分を含む。なお、導電層4513は第3のスイッチングトランジスタ613の第1の電極として機能する配線4514を介して半導体膜4521と接続されている。この半導体膜4521は、第3のスイッチングトランジスタ613の半導体層及び第2の電極として機能する部分、第2のスイッチングトランジスタ612の第1の電極及び半導体層として機能する部分、トランジスタ110の第1の電極、半導体及び第2の電極として機能する部分、さらには第2の容量素子116の第2の電極として機能する部分を含む。導電層4515は、第2の走査線120と、第2のスイッチングトランジスタ612のゲート電極として機能する部分を含む。導電層4516は、電源線122と、第2のスイッチングトランジスタ612の第2の電極として機能する部分を含む。導電層4517は、第3のスイッチングトランジスタ613のゲート電極として機能する部分、及び第4のスイッチングトランジスタ614のゲート電極として機能する部分を含み、配線4518を介して第3の走査線121と接続されている。なお、発光素子の画素電極4545は配線4519を介して半導体膜4521と接続されている。   In FIG. 45, the conductive layer 4510 includes a portion functioning as the gate electrode of the first scan line 119 and the first switching transistor 611, and the conductive layer 4511 includes the signal line 118 and the first switching transistor 611. A portion that functions as an electrode is included. The semiconductor film 4520 includes a portion functioning as the semiconductor layer and the second electrode of the first switching transistor 611, a portion functioning as the first electrode and the semiconductor layer of the fourth switching transistor 614, and the first capacitor element 115. A portion functioning as the first electrode is included. Note that the semiconductor film 4520 is connected to the potential supply line 123 through a wiring 4512, and the wiring 4512 functions as a second electrode of the fourth switching transistor 614. The conductive layer 4513 includes a portion functioning as the second electrode of the first capacitor 115, the first electrode of the second capacitor 116, and the gate electrode of the transistor 110. Note that the conductive layer 4513 is connected to the semiconductor film 4521 through a wiring 4514 functioning as the first electrode of the third switching transistor 613. The semiconductor film 4521 includes a portion that functions as the semiconductor layer and the second electrode of the third switching transistor 613, a portion that functions as the first electrode and the semiconductor layer of the second switching transistor 612, and the first portion of the transistor 110. A portion that functions as an electrode, a semiconductor, and a second electrode, and a portion that functions as a second electrode of the second capacitor 116 are included. The conductive layer 4515 includes a portion functioning as the second scan line 120 and the gate electrode of the second switching transistor 612. The conductive layer 4516 includes a power source line 122 and a portion functioning as the second electrode of the second switching transistor 612. The conductive layer 4517 includes a portion functioning as the gate electrode of the third switching transistor 613 and a portion functioning as the gate electrode of the fourth switching transistor 614, and is connected to the third scan line 121 through the wiring 4518. ing. Note that the pixel electrode 4545 of the light-emitting element is connected to the semiconductor film 4521 through a wiring 4519.

なお、第1の容量素子115は、半導体膜4520と導電層4513とが重なっている部分に、第2の容量素子116は半導体膜4521と導電層4513とが重なっている部分に形成されている。   Note that the first capacitor 115 is formed in a portion where the semiconductor film 4520 and the conductive layer 4513 overlap, and the second capacitor 116 is formed in a portion where the semiconductor film 4521 and the conductive layer 4513 overlap. .

また、導電層4510、導電層4513、導電層4515、導電層4517、第3の走査線121及び電位供給線123は、同一材料で同じ層を用いて作製することができる。半導体膜4520、半導体膜4521も同一材料で同じ層を用いて作製することができる。また、導電層4511と同一材料で同じ層を用いて、配線4512、配線4514、導電層4516、配線4518を作製することができる。   The conductive layer 4510, the conductive layer 4513, the conductive layer 4515, the conductive layer 4517, the third scan line 121, and the potential supply line 123 can be formed using the same material and the same layer. The semiconductor film 4520 and the semiconductor film 4521 can be formed using the same material and the same layer. The wiring 4512, the wiring 4514, the conductive layer 4516, and the wiring 4518 can be manufactured using the same material and the same layer as the conductive layer 4511.

なお、画素のレイアウトは上記に限定されるものではない。   Note that the pixel layout is not limited to the above.

図6の画素構成においても、図1と同様の動作方法によりトランジスタ110のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子117に供給することができ、輝度のばらつきを抑制することが可能となる。また、トランジスタ110を飽和領域で動作させた場合においては、発光素子117の劣化に起因した輝度のばらつきも抑制することができる。   Also in the pixel configuration in FIG. 6, variation in current value due to variation in threshold voltage of the transistor 110 can be suppressed by the same operation method as in FIG. Therefore, a current corresponding to the luminance data can be supplied to the light emitting element 117, and variation in luminance can be suppressed. In addition, when the transistor 110 is operated in the saturation region, variation in luminance due to deterioration of the light-emitting element 117 can be suppressed.

また、Nチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層に非晶質半導体、セミアモルファス半導体などを用いることができる。例えば、非晶質半導体としてアモルファスシリコン(a−Si:H)が挙げられる。これらの半導体を用いることにより、さらに製造工程の簡略化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。   In addition, since a pixel can be formed using only N-channel transistors, the manufacturing process can be simplified. In addition, an amorphous semiconductor, a semi-amorphous semiconductor, or the like can be used for a semiconductor layer of a transistor included in the pixel. For example, amorphous silicon (a-Si: H) can be given as an amorphous semiconductor. By using these semiconductors, the manufacturing process can be further simplified. Therefore, the manufacturing cost can be reduced and the yield can be improved.

なお、第1のスイッチングトランジスタ611、第2のスイッチングトランジスタ612、第3のスイッチングトランジスタ613及び第4のスイッチングトランジスタ614は、単なるスイッチとして動作させるため、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、LDD領域を設けているものやマルチゲート構造にしているものなどがある。また、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。   Note that the first switching transistor 611, the second switching transistor 612, the third switching transistor 613, and the fourth switching transistor 614 are operated as simple switches; therefore, the polarity (conductivity type) of the transistors is not particularly limited. However, it is preferable to use a transistor with low off-state current. As a transistor with low off-state current, there are a transistor provided with an LDD region and a transistor having a multi-gate structure. Further, a CMOS switch may be used by using both an N channel type and a P channel type.

また、図1と同様の動作を行うものであれば、スイッチの接続は様々な構成をとることができ、図1に限定されない。図1の画素構成の動作を説明した図3からわかるように、本発明では初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間は、それぞれ図53(A)乃至(D)に示す実線のように導通がとれていれば良い。よって、これを満たすようにスイッチ等を配置し動作させうる構成であれば良い。   In addition, as long as the operation similar to that in FIG. 1 is performed, connection of the switches can take various configurations, and is not limited to FIG. As can be seen from FIG. 3 describing the operation of the pixel configuration of FIG. 1, in the present invention, the initialization period, the threshold voltage writing period, the data writing period, and the light emitting period are shown in FIGS. 53A to 53D, respectively. What is necessary is just to have conduction as shown by the solid line. Therefore, any configuration may be used as long as a switch or the like can be arranged and operated so as to satisfy this.

また、初期化期間では、第1の容量素子115に所定の電圧が、第2の容量素子116には少なくともトランジスタ110のしきい値電圧Vthより高い電圧が保持されれば良いため、図54に示すようにノード132は第5のスイッチ5405を介して電位供給線5401と接続されていても良い。この第5のスイッチ5405は初期化期間のみオンするものとし、図54では第5のスイッチ5405のオン、オフを制御する走査線は図示していない。なお、電位供給線5401の電位は、V1+VELより低い電位であれば良い。より好ましくは、V1以下の電位であり、このような電位とすることで発光素子117に逆方向のバイアス電圧が印加できるため、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる。よって、発光素子の寿命を延ばすことができる。 Further, in the initialization period, the first capacitor 115 needs to hold a predetermined voltage and the second capacitor 116 needs to hold at least a voltage higher than the threshold voltage Vth of the transistor 110. As shown, the node 132 may be connected to the potential supply line 5401 through the fifth switch 5405. The fifth switch 5405 is turned on only during the initialization period. In FIG. 54, a scanning line for controlling on / off of the fifth switch 5405 is not shown. The potential of the potential supply line 5401 may be any lower than V1 + V EL potential. More preferably, the potential is equal to or lower than V1, and by setting such a potential, a reverse bias voltage can be applied to the light emitting element 117, so that a short-circuit portion in the light emitting element is insulated or deterioration of the light emitting element is suppressed. be able to. Therefore, the lifetime of the light emitting element can be extended.

続いて、上述した本発明の画素を有する表示装置について図7を用いて説明する。   Next, a display device having the above-described pixel of the present invention will be described with reference to FIG.

表示装置は、信号線駆動回路711、走査線駆動回路712及び画素部713を有し、画素部713は、信号線駆動回路711から列方向に伸張して配置された複数の信号線S1〜Sm及び電源線P1_1〜Pm_1、走査線駆動回路712から行方向に伸張して配置された複数の第1の走査線G1_1〜Gn_1、第2の走査線G1_2〜Gn_2、第3の走査線G1_3〜Gn_3及び電位供給線P1_2〜Pn_2、並びに信号線S1〜Smに対応してマトリクス状に配置された複数の画素714を有する。そして、各画素714は、信号線Sj(信号線S1〜Smのうちいずれか一)、電源線Pj_1、第1の走査線Gi_1(走査線G1_1〜Gn_1のうちいずれか一)、第2の走査線Gi_2、第3の走査線Gi_3及び電位供給線Pi_2と接続されている。   The display device includes a signal line driver circuit 711, a scan line driver circuit 712, and a pixel portion 713. The pixel portion 713 extends from the signal line driver circuit 711 in the column direction and is arranged in a plurality of signal lines S1 to Sm. And a plurality of first scanning lines G1_1 to Gn_1, second scanning lines G1_2 to Gn_2, and third scanning lines G1_3 to Gn_3 arranged extending in the row direction from the scanning line driving circuit 712. And a plurality of pixels 714 arranged in a matrix corresponding to the potential supply lines P1_2 to Pn_2 and the signal lines S1 to Sm. Each pixel 714 includes a signal line Sj (any one of the signal lines S1 to Sm), a power supply line Pj_1, a first scanning line Gi_1 (any one of the scanning lines G1_1 to Gn_1), a second scanning. The line Gi_2, the third scanning line Gi_3, and the potential supply line Pi_2 are connected.

なお、信号線Sj、電源線Pj_1、第1の走査線Gi_1、第2の走査線Gi_2、第3の走査線Gi_3、電位供給線Pi_2は、それぞれ図1の信号線118、電源線122、第1の走査線119、第2の走査線120、第3の走査線121、電位供給線123に相当する。   Note that the signal line Sj, the power supply line Pj_1, the first scanning line Gi_1, the second scanning line Gi_2, the third scanning line Gi_3, and the potential supply line Pi_2 are the signal line 118, the power supply line 122, and the first scanning line in FIG. This corresponds to one scanning line 119, second scanning line 120, third scanning line 121, and potential supply line 123.

走査線駆動回路712から出力される信号により、動作させる画素の行を選択すると共に同行に属するそれぞれの画素に対し同時に図2に示した動作を行う。なお、図2のデータ書き込み期間においては、選択された行の画素に信号線駆動回路711から出力されたビデオ信号を書き込む。このとき、それぞれの画素の輝度データに応じた電位が各信号線S1〜Smに入力される。   A row of pixels to be operated is selected by a signal output from the scan line driver circuit 712, and the operation shown in FIG. 2 is simultaneously performed on each pixel belonging to the same row. Note that in the data writing period in FIG. 2, the video signal output from the signal line driver circuit 711 is written to the pixel in the selected row. At this time, a potential corresponding to the luminance data of each pixel is input to each of the signal lines S1 to Sm.

図8に示すように、例えばi行目のデータ書き込み期間を終えるとi+1行目に属する画素へ信号の書き込みを行う。なお、図8には、各行におけるデータ書き込み期間を表すためにこれを忠実に表すことができる図2の第1のスイッチ111の動作を抜粋し記載している。そして、i行目においてデータ書き込み期間を終えた画素は、発光期間に移り、その画素へ書き込まれた信号にしたがって発光する。   As shown in FIG. 8, for example, when the data writing period of the i-th row is completed, the signal is written to the pixel belonging to the i + 1-th row. In FIG. 8, the operation of the first switch 111 in FIG. 2 that can faithfully represent the data writing period in each row is extracted and described. Then, the pixel that has completed the data writing period in the i-th row moves to the light emission period, and emits light according to the signal written to the pixel.

よって、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   Therefore, if even the data writing period in each row does not overlap, the initialization start time can be set freely for each row. In addition, since each pixel can emit light except its own address period, the ratio of the light emission period in one frame period (that is, the duty ratio) can be very large, and can be almost 100%. . Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、トランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性を向上させることができる。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor can be written to the capacitor more accurately. Therefore, reliability as a display device can be improved.

なお、図7に示した表示装置の構成は一例であって本発明はこれに限定されない。例えば、電位供給線P1_2〜Pn_2は第1の走査線G1_1〜Gn_1と平行に配置されている必要はなく、信号線S1〜Smと平行に配置されていても良い。また、電源線P1_1〜Pm_1においても信号線S1〜Smと平行に配置されている必要はなく、第1の走査線G1_1〜Gn_1と平行に配置されていても良い。   Note that the configuration of the display device illustrated in FIG. 7 is an example, and the present invention is not limited to this. For example, the potential supply lines P1_2 to Pn_2 do not have to be arranged in parallel with the first scanning lines G1_1 to Gn_1, and may be arranged in parallel to the signal lines S1 to Sm. Further, the power supply lines P1_1 to Pm_1 do not need to be arranged in parallel with the signal lines S1 to Sm, and may be arranged in parallel to the first scanning lines G1_1 to Gn_1.

本実施形態では第3のスイッチ113及び第4のスイッチ114のオンオフは同一の走査線、即ち第3の走査線121を用いて制御している場合について示したが、それぞれ異なる走査線を用いて図2のタイミングチャートに従って各々のスイッチを制御しても良い。   In the present embodiment, the case where the third switch 113 and the fourth switch 114 are controlled to be turned on and off using the same scanning line, that is, the third scanning line 121 is described. However, different scanning lines are used. Each switch may be controlled according to the timing chart of FIG.

なお、しきい値電圧のばらつきには、画素間における各トランジスタのしきい値電圧の違いのほか、1つのトランジスタに注目した場合において経時的なしきい値電圧の変化も含むものとする。さらに、各トランジスタのしきい値電圧の違いは、トランジスタの作製時におけるトランジスタ特性の違いによるものも含まれるものとする。なお、ここでいうトランジスタは発光素子等の負荷に電流を供給する機能を有するトランジスタを指す。   Note that the variation in threshold voltage includes a change in threshold voltage over time when attention is paid to one transistor in addition to a difference in threshold voltage of each transistor between pixels. Further, the difference in threshold voltage of each transistor includes a difference in transistor characteristics at the time of manufacturing the transistor. Note that the transistor here refers to a transistor having a function of supplying current to a load such as a light emitting element.

(実施の形態2)
本実施形態では、実施の形態1とは異なる構成の画素を図9に示す。なお、実施の形態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
(Embodiment 2)
In this embodiment mode, a pixel having a different structure from that in Embodiment Mode 1 is shown in FIG. Note that components similar to those in Embodiment 1 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

図9(A)に示す画素は、トランジスタ110、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、整流素子914、第1の容量素子115、第2の容量素子116、発光素子117を有する。なお、画素は、信号線118、第1の走査線119、第2の走査線120、第3の走査線921、第4の走査線922及び電源線122に接続されている。図9(A)に示した画素は、図1における第4のスイッチ114に整流素子914を用いた構成となっており、第1の容量素子115の第1の電極は、整流素子914を介して第4の走査線922と接続されている。つまり、整流素子914は第1の容量素子115の第1の電極から第4の走査線922に電流が流れるように接続されている。もちろん、実施の形態1に示したように第1のスイッチ111、第2のスイッチ112及び第4のスイッチ114は、トランジスタ等を用いてもよい。また、整流素子914には、図9(B)に示すショットキー・バリア型951、PIN型952、PN型953などのダイオードの他、ダイオード接続されているトランジスタ954、955等を用いることができる。ただし、トランジスタ954及びトランジスタ955は、電流を流す方向によってトランジスタの極性を適宜選択する必要がある。   The pixel illustrated in FIG. 9A includes a transistor 110, a first switch 111, a second switch 112, a third switch 113, a rectifier element 914, a first capacitor element 115, a second capacitor element 116, and light emission. An element 117 is included. Note that the pixel is connected to the signal line 118, the first scan line 119, the second scan line 120, the third scan line 921, the fourth scan line 922, and the power supply line 122. The pixel illustrated in FIG. 9A has a structure in which the rectifier element 914 is used for the fourth switch 114 in FIG. 1, and the first electrode of the first capacitor 115 is interposed through the rectifier element 914. Are connected to the fourth scanning line 922. That is, the rectifier element 914 is connected so that current flows from the first electrode of the first capacitor 115 to the fourth scanning line 922. Needless to say, as described in Embodiment 1, the first switch 111, the second switch 112, and the fourth switch 114 may be transistors. For the rectifier element 914, a diode-connected transistor 954, 955, or the like can be used in addition to the Schottky barrier type 951, the PIN type 952, and the PN type 953 shown in FIG. 9B. . Note that the polarity of the transistors 954 and 955 needs to be selected as appropriate depending on the direction in which current flows.

整流素子914は、第4の走査線922にHレベルの信号が入力されたときには電流が流れず、Lレベルの信号が入力されたときには整流素子914に電流が流れる。よって、図9の画素を図1に示した画素と同様に動作させる際には、初期化期間及びしきい値電圧書き込み期間において第4の走査線922にLレベルの信号を入力し、それ以外の期間においてはHレベルの信号を入力する。Lレベルの信号は整流素子914にただ電流が流れるだけではなく、実施の形態1と同様、画素に入力する輝度データに応じた電位を(V2+Vdata)とすると第2の容量素子116の第1の電極の電位をV2にまで下げる必要があるため、V2から整流素子914の順方向におけるしきい値電圧を引いた電位であることとする。ただし、V2は任意の値であり、発光期間において発光素子117を非発光としたい場合にはVdata=0の電位を入力すれば良い。また、Hレベルの信号は、上述したように整流素子914に電流が流れなければ良いため、V2から整流素子914の順方向におけるしきい値電圧を減算した値より大きければ良い。   In the rectifying element 914, no current flows when an H level signal is input to the fourth scanning line 922, and an electric current flows in the rectifying element 914 when an L level signal is input. Therefore, when the pixel in FIG. 9 is operated in the same manner as the pixel illustrated in FIG. 1, an L level signal is input to the fourth scanning line 922 in the initialization period and the threshold voltage writing period. During this period, an H level signal is input. The L level signal is not only a current that flows through the rectifier element 914, but, similarly to the first embodiment, if the potential corresponding to the luminance data input to the pixel is (V2 + Vdata), the first capacitance of the second capacitor element 116. Since the potential of the electrode needs to be lowered to V2, it is assumed that the potential is obtained by subtracting the threshold voltage in the forward direction of the rectifying element 914 from V2. However, V2 is an arbitrary value, and when it is desired to make the light emitting element 117 not emit light during the light emission period, a potential of Vdata = 0 may be input. Further, since the H level signal does not have to flow through the rectifying element 914 as described above, it should be larger than the value obtained by subtracting the threshold voltage in the forward direction of the rectifying element 914 from V2.

上記事項を考慮し、図9の画素構成においても図1と同様に動作させることによりトランジスタ110のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子117に供給することができ、輝度のばらつきを抑制することが可能となる。また、トランジスタ110を飽和領域で動作させた場合においては、発光素子117の劣化に起因した輝度のばらつきも抑制することができる。   In consideration of the above matters, the pixel configuration in FIG. 9 can also be operated in the same manner as in FIG. 1, whereby variation in current value due to variation in threshold voltage of the transistor 110 can be suppressed. Therefore, a current corresponding to the luminance data can be supplied to the light emitting element 117, and variation in luminance can be suppressed. In addition, when the transistor 110 is operated in the saturation region, variation in luminance due to deterioration of the light-emitting element 117 can be suppressed.

また、本実施形態に示した画素を図7の表示装置に適用することができる。実施の形態1と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   Further, the pixel shown in this embodiment mode can be applied to the display device in FIG. As in the first embodiment, the initialization start time can be set freely for each row as long as even the data writing periods in each row do not overlap. Further, since each pixel can emit light except its own address period, the ratio of the light emission period in one frame period (that is, the duty ratio) can be very large, and can be almost 100%. Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor that controls the value of the current flowing through the light-emitting element can be written into the capacitor more accurately. Therefore, the reliability as a display device is improved.

本実施形態は、上述した図1以外にもその他の実施の形態に示した画素構成とも自由に組み合わせることができる。即ち、整流素子914は、他の実施形態に示した画素にも適用することが可能である。   This embodiment mode can be freely combined with the pixel structures shown in the other embodiment modes in addition to the above-described FIG. That is, the rectifying element 914 can be applied to the pixels described in other embodiments.

(実施の形態3)
本実施形態では、実施の形態1及び2とは異なる構成の画素を図10及び11に示す。具体的には、図1に示した電位供給線123を他の配線で代用する構成の画素について述べる。なお、第1の容量素子115の第1の電極に任意の電位を供給できれば良いためこのような構成をとり得ることができる。実施の形態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
(Embodiment 3)
In this embodiment, a pixel having a different structure from those in Embodiments 1 and 2 is shown in FIGS. Specifically, a pixel having a structure in which the potential supply line 123 illustrated in FIG. 1 is replaced with another wiring will be described. Note that this structure can be obtained because an arbitrary potential may be supplied to the first electrode of the first capacitor 115. Components similar to those in Embodiment 1 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

図10(A)に示す画素はトランジスタ110、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、第4のスイッチ114、第1の容量素子115、第2の容量素子116、発光素子117を有する。なお、画素は、信号線118、第1の走査線119、第2の走査線120、第3の走査線121及び電源線122に接続されている。   A pixel illustrated in FIG. 10A includes a transistor 110, a first switch 111, a second switch 112, a third switch 113, a fourth switch 114, a first capacitor 115, a second capacitor 116, A light emitting element 117 is included. Note that the pixel is connected to the signal line 118, the first scanning line 119, the second scanning line 120, the third scanning line 121, and the power supply line 122.

実施の形態1に示した図1の画素では第1の容量素子115の第1の電極は第4のスイッチ114を介して電位供給線123に接続していたのに対し、図10(A)では電源線122に接続することができる。これは、電位供給線123に限らず、初期化期間及びしきい値電圧書き込み期間において第1の容量素子115に所定の電圧が保持されるように第1の電極に電位を供給できれば良いからである。そのため、電位供給線のかわりに電源線122を用いることができる。このように、第1の容量素子115の第1の電極に電位を供給する配線を電源線122で代用することで配線数を減らすことが可能となり、開口率を向上させることができる。   In the pixel in FIG. 1 described in Embodiment 1, the first electrode of the first capacitor 115 is connected to the potential supply line 123 through the fourth switch 114, whereas FIG. Then, it can be connected to the power line 122. This is because the potential is not limited to the potential supply line 123, as long as a potential can be supplied to the first electrode so that a predetermined voltage is held in the first capacitor 115 in the initialization period and the threshold voltage writing period. is there. Therefore, the power supply line 122 can be used instead of the potential supply line. In this manner, the number of wirings can be reduced by replacing the power supply line 122 with a wiring that supplies a potential to the first electrode of the first capacitor 115, and the aperture ratio can be improved.

また、図10(B)に示すように第4のスイッチ114を第1の容量素子115と並列に接続しても良い。つまり、第1の容量素子115の第1の電極は第4のスイッチ114を介してノード131に接続しても良い。このような構成においても、初期化期間及びしきい値電圧書き込み期間において第1の容量素子115に所定の電圧が保持されるように第1の電極に電位を供給することができる。   Alternatively, the fourth switch 114 may be connected in parallel with the first capacitor 115 as illustrated in FIG. That is, the first electrode of the first capacitor 115 may be connected to the node 131 through the fourth switch 114. Even in such a structure, a potential can be supplied to the first electrode so that a predetermined voltage is held in the first capacitor 115 in the initialization period and the threshold voltage writing period.

また、図11の画素に示すように第1の容量素子115の第1の電極を発光素子117の対向電極124もしくは対向電極124に所定の電位を供給している配線に第4のスイッチ114を介して接続しても良い。即ち、図1における電位供給線123から供給される電位の代わりに対向電極124に供給される所定の電位を用いても良い。以上のようにして、配線数を減らすことが可能となり、開口率を向上させることができる。   Further, as shown in the pixel of FIG. 11, the fourth switch 114 is connected to the first electrode of the first capacitor element 115 as the counter electrode 124 of the light emitting element 117 or the wiring supplying a predetermined potential to the counter electrode 124. You may connect via. That is, a predetermined potential supplied to the counter electrode 124 may be used instead of the potential supplied from the potential supply line 123 in FIG. As described above, the number of wirings can be reduced, and the aperture ratio can be improved.

また、第1の容量素子115の第1の電極と発光素子117の対向電極124とを接続する配線を、対向電極124と接続するだけではなく、対向電極124に接しかつ並列に延伸させることで対向電極における補助配線として利用しても良い。もちろん、補助配線は一画素内のみにとどまらず、隣接する画素や画素領域全体に渡っていても良い。このような補助配線により対向電極124の低抵抗化を図ることができる。そのため、対向電極を薄膜化した際には抵抗値の増加を防ぐことができる。特に、対向電極に透明電極を用いた場合において効果的である。また、対向電極の抵抗値が高くなった場合に、電圧降下による対向電極の不均一な面内電位分布によって生じる発光素子117の輝度のばらつきを抑制することができる。よって、さらに信頼性を向上させることができる。   In addition, the wiring connecting the first electrode of the first capacitor 115 and the counter electrode 124 of the light emitting element 117 is not only connected to the counter electrode 124 but also extends in parallel with the counter electrode 124. You may use as auxiliary wiring in a counter electrode. Of course, the auxiliary wiring is not limited to one pixel, but may extend to adjacent pixels or the entire pixel region. The resistance of the counter electrode 124 can be reduced by such an auxiliary wiring. Therefore, when the counter electrode is thinned, an increase in resistance value can be prevented. This is particularly effective when a transparent electrode is used as the counter electrode. In addition, when the resistance value of the counter electrode increases, variation in luminance of the light-emitting element 117 caused by non-uniform in-plane potential distribution of the counter electrode due to voltage drop can be suppressed. Therefore, reliability can be further improved.

また、図10及び図11に示した画素構成においても、実施の形態1と同様の動作をさせることにより、トランジスタ110のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子117に供給することができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能である。なお、トランジスタ110の動作領域は特に限定されないが、飽和領域で動作させた場合には、発光素子117の劣化に起因したトランジスタ110に流れる電流のばらつきにおいても抑制することができる。   10 and 11 also, by performing the same operation as that in Embodiment 1, variation in current value due to variation in threshold voltage of the transistor 110 can be suppressed. . Therefore, a current corresponding to the luminance data can be supplied to the light emitting element 117, and variation in luminance can be suppressed. In addition, since the counter electrode is operated at a constant potential, power consumption can be reduced. Note that there is no particular limitation on the operation region of the transistor 110, but when the transistor 110 is operated in the saturation region, variation in current flowing in the transistor 110 due to deterioration of the light-emitting element 117 can be suppressed.

なお、図1における電位供給線は、初期化期間及びしきい値電圧書き込み期間において第1の容量素子115の第1の電極に任意の電位を供給し、第1の容量素子115に所定の電圧が保持されれば良い。よって、電位供給線を代用する配線は上記に限定されず、初期化期間及びしきい値電圧書き込み期間に電位が変化しない配線であれば良い。例えば、図12に示すように第1の走査線119や、第3の走査線121を用いることも可能である。ただし、第3の走査線121を用いる場合には、第4のスイッチ114は実施の形態2で示した整流素子として機能する場合があることに留意し、スイッチの種類を選択する必要がある。   Note that the potential supply line in FIG. 1 supplies an arbitrary potential to the first electrode of the first capacitor 115 in the initialization period and the threshold voltage writing period, so that a predetermined voltage is applied to the first capacitor 115. Should be retained. Therefore, the wiring that substitutes the potential supply line is not limited to the above, and any wiring that does not change its potential in the initialization period and the threshold voltage writing period may be used. For example, a first scanning line 119 or a third scanning line 121 can be used as shown in FIG. However, in the case where the third scanning line 121 is used, it is necessary to select a switch type in consideration of the fact that the fourth switch 114 may function as the rectifying element described in Embodiment 2.

さらに、本実施形態で示した画素を図7の表示装置に適用することができる。実施の形態1と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   Further, the pixel shown in this embodiment mode can be applied to the display device in FIG. As in the first embodiment, the initialization start time can be set freely for each row as long as even the data writing periods in each row do not overlap. Further, since each pixel can emit light except its own address period, the ratio of the light emission period in one frame period (that is, the duty ratio) can be very large, and can be almost 100%. Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor that controls the value of the current flowing through the light-emitting element can be written into the capacitor more accurately. Therefore, the reliability as a display device is improved.

上記に限らず、本実施の形態は、他の実施形態に示した画素構成とも自由に組み合わせることができる。   In addition to the above, this embodiment mode can be freely combined with the pixel structures shown in other embodiment modes.

(実施の形態4)
本実施形態では、実施の形態1乃至3とは異なる構成の画素を図13乃至図16に示す。なお、実施の形態3においては一画素に注目して述べたが、各画素に接続された配線を画素間で共有して用いることにより配線数を減らすことも可能である。この場合、正常に動作をするのであれば様々な配線を共有することができる。例えば、隣の画素と配線を共有することが可能であり、その方法の一例について本実施形態で述べる。なお、実施の形態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
(Embodiment 4)
In this embodiment mode, pixels having different structures from those in Embodiment Modes 1 to 3 are shown in FIGS. Note that in the third embodiment, attention is paid to one pixel, but the number of wirings can be reduced by sharing the wirings connected to each pixel among the pixels. In this case, various wirings can be shared if they operate normally. For example, it is possible to share a wiring with an adjacent pixel, and an example of the method will be described in this embodiment. Note that components similar to those in Embodiment 1 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

図13に示す画素1300はトランジスタ110、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、第4のスイッチ114、第1の容量素子115、第2の容量素子116、発光素子117を有する。なお、画素は、信号線118、第1の走査線119、第2の走査線120、第3の走査線121及び前列の電源線1322に接続されている。   A pixel 1300 illustrated in FIG. 13 includes a transistor 110, a first switch 111, a second switch 112, a third switch 113, a fourth switch 114, a first capacitor 115, a second capacitor 116, and a light-emitting element. 117. Note that the pixel is connected to the signal line 118, the first scanning line 119, the second scanning line 120, the third scanning line 121, and the power supply line 1322 in the previous column.

実施の形態1に示した図1の画素では第1の容量素子115の第1の電極は第4のスイッチ114を介して電位供給線123に接続されていたのに対し、図13では前列の電源線1322に接続することができる。これは、電位供給線123に限らず、初期化期間及びしきい値電圧書き込み期間において第1の容量素子115に所定の電圧が保持されるように第1の容量素子115の第1の電極に電位を供給できれば良いからである。そのため、電位供給線のかわりに前列の電源線1322を用いることができる。このように、画素1300は前列の画素と配線を共有することで配線数を減らすことが可能となり、開口率を向上させることができる。   In the pixel in FIG. 1 described in Embodiment Mode 1, the first electrode of the first capacitor 115 is connected to the potential supply line 123 through the fourth switch 114, whereas in FIG. A power supply line 1322 can be connected. This is not limited to the potential supply line 123 but is applied to the first electrode of the first capacitor 115 so that a predetermined voltage is held in the first capacitor 115 in the initialization period and the threshold voltage writing period. This is because it is sufficient if a potential can be supplied. Therefore, the power supply line 1322 in the previous row can be used instead of the potential supply line. As described above, the pixel 1300 can reduce the number of wirings by sharing the wiring with the pixels in the previous column, and can improve the aperture ratio.

なお、図13に示した画素構成においても、実施の形態1と同様の動作をさせることにより、トランジスタ110のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子117に供給することができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能である。なお、トランジスタ110の動作領域は特に限定されないが、飽和領域で動作させた場合には、発光素子117の劣化に起因したトランジスタ110に流れる電流のばらつきにおいても抑制することができる。   Note that also in the pixel structure illustrated in FIG. 13, by performing the same operation as that in Embodiment 1, variation in current value due to variation in threshold voltage of the transistor 110 can be suppressed. Therefore, a current corresponding to the luminance data can be supplied to the light emitting element 117, and variation in luminance can be suppressed. In addition, since the counter electrode is operated at a constant potential, power consumption can be reduced. Note that there is no particular limitation on the operation region of the transistor 110, but when the transistor 110 is operated in the saturation region, variation in current flowing in the transistor 110 due to deterioration of the light-emitting element 117 can be suppressed.

また、図14の画素1400に示すように図1の電位供給線123を次行の第1の走査線1419と共有しても良い。画素1400においても、実施の形態1と同様の動作をさせることができる。ただし、画素1400が属する行の初期化期間及びしきい値電圧書き込み期間は配線を共有した行のデータ書き込み期間と重ならないように動作させる必要がある。   Further, as shown in the pixel 1400 in FIG. 14, the potential supply line 123 in FIG. 1 may be shared with the first scanning line 1419 in the next row. The pixel 1400 can also perform the same operation as that in Embodiment 1. However, it is necessary to operate so that the initialization period and the threshold voltage writing period of the row to which the pixel 1400 belongs do not overlap with the data writing period of the row sharing the wiring.

また、図15の画素1500に示すように図1の電位供給線123を次行の第2の走査線1520と共有しても良い。画素1500においても、実施の形態1と同様の動作をさせることができる。ただし、画素1500が属する行の初期化期間及びしきい値電圧書き込み期間は配線を共有した行のしきい値電圧書き込み期間及びデータ書き込み期間と重なるように動作させるか、全くこれらと重ならないように動作させる必要がある。つまり、第1の容量素子115の第1の電極に供給する電位を第2のスイッチ112をオンもしくはオフさせる信号のいずれか一方を用いることとする。   Further, as shown in the pixel 1500 in FIG. 15, the potential supply line 123 in FIG. 1 may be shared with the second scanning line 1520 in the next row. The pixel 1500 can also operate in the same manner as in the first embodiment. However, the initialization period and the threshold voltage writing period of the row to which the pixel 1500 belongs are operated so as to overlap with the threshold voltage writing period and the data writing period of the row sharing the wiring, or not at all. Need to work. In other words, one of signals for turning on or off the second switch 112 is used as the potential supplied to the first electrode of the first capacitor 115.

また、上記の他、図1の電位供給線123を図16に示すように前行の第3の走査線1621と共有しても良い。ただし、画素1600が属する行の初期化期間及びしきい値電圧書き込み期間は配線を共有した行のしきい値電圧書き込み期間及びデータ書き込み期間と重ならないように動作させる必要がある。   In addition to the above, the potential supply line 123 in FIG. 1 may be shared with the third scanning line 1621 in the previous row as shown in FIG. However, it is necessary to operate so that the initialization period and the threshold voltage writing period of the row to which the pixel 1600 belongs do not overlap with the threshold voltage writing period and the data writing period of the row sharing the wiring.

なお、本実施形態では図1の電位供給線123が前列の電源線、または次行もしくは前行の走査線と共有する場合について示したが、初期化期間及びしきい値電圧書き込み期間において第1の容量素子115に所定の電圧が保持されるように第1の電極に電位を供給することが可能な配線であればそれ以外でも良い。   Note that although the case where the potential supply line 123 in FIG. 1 is shared with the power supply line of the previous column or the scanning line of the next row or the previous row has been described in this embodiment mode, Any wiring that can supply a potential to the first electrode so that a predetermined voltage is held in the capacitor 115 may be used.

さらに、本実施形態で示した画素を図7の表示装置に適用することができる。なお、表示装置において、図13乃至図16に記載した画素ごとの動作の制約及び各行におけるデータ書き込み期間が重複しない範囲内で、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   Further, the pixel shown in this embodiment mode can be applied to the display device in FIG. Note that in the display device, the initialization start time can be freely set for each row within a range where the operation restrictions for each pixel described in FIGS. 13 to 16 and the data writing period in each row do not overlap. In addition, since each pixel can emit light except its own address period, the ratio of the light emission period in one frame period (that is, the duty ratio) can be very large, and can be almost 100%. . Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor that controls the value of the current flowing through the light-emitting element can be written into the capacitor more accurately. Therefore, the reliability as a display device is improved.

上記に限らず、本実施の形態は、他の実施形態に示した画素構成とも自由に組み合わせることができる。   In addition to the above, this embodiment mode can be freely combined with the pixel structures shown in other embodiment modes.

(実施の形態5)
本実施形態では、実施の形態1とは異なる構成の画素について図29に示す。なお、実施の形態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
(Embodiment 5)
In this embodiment mode, a pixel having a structure different from that in Embodiment Mode 1 is shown in FIG. Note that components similar to those in Embodiment 1 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.

図29に示す画素は、トランジスタ2910、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、第4のスイッチ114、第1の容量素子115、第2の容量素子116、発光素子117を有する。なお、画素は、信号線118、第1の走査線119、第2の走査線120、第3の走査線121、電源線122、及び電位供給線123に接続されている。   29 includes a transistor 2910, a first switch 111, a second switch 112, a third switch 113, a fourth switch 114, a first capacitor 115, a second capacitor 116, and a light-emitting element. 117. Note that the pixel is connected to the signal line 118, the first scan line 119, the second scan line 120, the third scan line 121, the power supply line 122, and the potential supply line 123.

本実施形態におけるトランジスタ2910は、トランジスタを2つ直列に接続したマルチゲート型トランジスタであり、実施の形態1のトランジスタ110と同じ位置に設けられている。ただし、直列に接続されるトランジスタの数は特に限定されない。   The transistor 2910 in this embodiment is a multi-gate transistor in which two transistors are connected in series, and is provided at the same position as the transistor 110 in Embodiment 1. However, the number of transistors connected in series is not particularly limited.

図1の画素と同様に図29に示した画素を動作させることにより、トランジスタ2910のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子117に供給することができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能である。なお、トランジスタ2910の動作領域は特に限定されないが、飽和領域で動作させた場合には、発光素子117の劣化に起因したトランジスタ2910に流れる電流のばらつきにおいても抑制することができる。   By operating the pixel shown in FIG. 29 similarly to the pixel in FIG. 1, variation in current value due to variation in threshold voltage of the transistor 2910 can be suppressed. Therefore, a current corresponding to the luminance data can be supplied to the light emitting element 117, and variation in luminance can be suppressed. In addition, since the counter electrode is operated at a constant potential, power consumption can be reduced. Note that the operation region of the transistor 2910 is not particularly limited; however, when the transistor 2910 is operated in the saturation region, variation in current flowing in the transistor 2910 due to deterioration of the light-emitting element 117 can be suppressed.

本実施形態におけるトランジスタ2910のチャネル長Lは、直列に接続された2つのトランジスタのチャネル幅が等しい場合、各トランジスタのチャネル長の合計として作用する。よって、飽和領域においてドレイン・ソース間電圧Vdsにかかわらず、より一定に近い電流値を得られやすい。特に、トランジスタ2910は長いチャネル長Lを有するトランジスタの作製が困難な場合に有効である。なお、2つのトランジスタの接続部は抵抗として機能する。   In this embodiment, the channel length L of the transistor 2910 acts as the sum of the channel lengths of the transistors when the channel widths of two transistors connected in series are equal. Therefore, it is easy to obtain a current value closer to a constant value regardless of the drain-source voltage Vds in the saturation region. In particular, the transistor 2910 is effective when it is difficult to manufacture a transistor having a long channel length L. Note that the connection portion of the two transistors functions as a resistor.

なお、トランジスタ2910は発光素子117に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用いた薄膜トランジスタ(TFT)、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ZnOやa−InGaZnOなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。   Note that the transistor 2910 only needs to have a function of controlling a current value supplied to the light-emitting element 117, and the type of the transistor is not particularly limited. Therefore, a thin film transistor (TFT) using a crystalline semiconductor film, a thin film transistor using a non-single crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a transistor formed using a semiconductor substrate or an SOI substrate, MOS Type transistors, junction transistors, bipolar transistors, transistors using compound semiconductors such as ZnO and a-InGaZnO, transistors using organic semiconductors and carbon nanotubes, and other transistors can be used.

また、図29に示した画素は、図1に示した画素と同様、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、第4のスイッチ114はトランジスタ等を用いることができる。   29, similarly to the pixel shown in FIG. 1, the first switch 111, the second switch 112, the third switch 113, and the fourth switch 114 can use transistors or the like. .

さらに、図7の表示装置に本実施形態で示した画素を適用することができる。実施の形態1と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   Further, the pixel shown in this embodiment mode can be applied to the display device in FIG. As in the first embodiment, the initialization start time can be set freely for each row as long as even the data writing periods in each row do not overlap. In addition, since each pixel can emit light except its own address period, the ratio of the light emission period in one frame period (that is, the duty ratio) can be very large, and can be almost 100%. . Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor that controls the value of the current flowing through the light-emitting element can be written into the capacitor more accurately. Therefore, the reliability as a display device is improved.

なお、トランジスタ2910は直列に接続されたトランジスタに限らず、図30のトランジスタ3010に示すような並列にトランジスタが接続された構成であっても良い。トランジスタ3010によって、より大きな電流を発光素子117に供給することができる。また、並列に接続した2つのトランジスタによってトランジスタの特性が平均化されるため、トランジスタ3010を構成するトランジスタ本来の特性ばらつきをより小さくすることができる。よって、ばらつきが小さいとトランジスタのしきい値電圧のばらつきに起因する電流値のばらつきをより抑制しやすくすることができる。   Note that the transistor 2910 is not limited to a transistor connected in series, and may have a structure in which transistors are connected in parallel as illustrated in a transistor 3010 in FIG. A larger current can be supplied to the light-emitting element 117 by the transistor 3010. Further, since the transistor characteristics are averaged by the two transistors connected in parallel, the original characteristic variation of the transistors constituting the transistor 3010 can be further reduced. Therefore, if the variation is small, it is possible to more easily suppress the variation in the current value caused by the variation in the threshold voltage of the transistor.

また、トランジスタ3010に示した並列に接続されたトランジスタの各々をさらに図29に示したトランジスタ2910のように直列に接続しても良い。   Further, each of the transistors connected in parallel shown in the transistor 3010 may be further connected in series like a transistor 2910 shown in FIG.

上記に限らず、本実施の形態は、他の実施形態に示した画素構成とも自由に組み合わせることができる。つまり、トランジスタ2910もしくはトランジスタ3010は、他の実施の形態に示した画素構成にも適用することが可能である。   In addition to the above, this embodiment mode can be freely combined with the pixel structures shown in other embodiment modes. That is, the transistor 2910 or the transistor 3010 can be applied to the pixel structures described in other embodiments.

(実施の形態6)
本実施形態では、本発明の画素において発光素子に供給する電流値を制御するトランジスタを期間毎に切り替えることにより、トランジスタの経時的な劣化を平均化する画素構成について図31を用いて説明する。
(Embodiment 6)
In this embodiment mode, a pixel configuration in which deterioration over time of a transistor is averaged by switching a transistor for controlling a current value supplied to a light emitting element for each period in the pixel of the present invention will be described with reference to FIG.

図31に示す画素は、第1のトランジスタ3101、第2のトランジスタ3102、第1のスイッチ3111、第2のスイッチ3112、第3のスイッチ3113、第4のスイッチ3114、第5のスイッチ3103、第6のスイッチ3104、第1の容量素子3115、第2の容量素子3116、発光素子3117を有する。なお、画素は、信号線3118、第1の走査線3119、第2の走査線3120、第3の走査線3121、電源線3122、及び電位供給線3123に接続されている。さらに図31には図示していないが、第5のスイッチ3103及び第6のスイッチ3104のオン、オフを制御する第4及び第5の走査線にも接続されている。本実施形態において、第1のトランジスタ3101及び第2のトランジスタ3102はNチャネル型トランジスタとし、それぞれのトランジスタはゲート・ソース間電圧(Vgs)がしきい値電圧を上回ったとき、導通状態になるものとする。また、発光素子3117の画素電極は陽極、対向電極3124は陰極とする。なお、トランジスタのゲート・ソース間電圧はVgs、第1の容量素子3115及び第2の容量素子3116に蓄積された電圧はそれぞれVc1、Vc2と記す。また、第1のトランジスタ3101のしきい値電圧をVth1、第2のトランジスタ3102のしきい値電圧をVth2と記し、電源線3122、電位供給線3123及び信号線3118を、それぞれ第1の配線、第2の配線、第3の配線とも呼ぶ。   31 includes a first transistor 3101, a second transistor 3102, a first switch 3111, a second switch 3112, a third switch 3113, a fourth switch 3114, a fifth switch 3103, 6 switch 3104, first capacitor element 3115, second capacitor element 3116, and light emitting element 3117. Note that the pixel is connected to a signal line 3118, a first scan line 3119, a second scan line 3120, a third scan line 3121, a power supply line 3122, and a potential supply line 3123. Further, although not shown in FIG. 31, the fifth switch 3103 and the sixth switch 3104 are also connected to fourth and fifth scanning lines for controlling on / off of the fifth switch 3103 and the sixth switch 3104. In this embodiment, the first transistor 3101 and the second transistor 3102 are N-channel transistors, and each transistor becomes conductive when the gate-source voltage (Vgs) exceeds the threshold voltage. And The pixel electrode of the light-emitting element 3117 is an anode, and the counter electrode 3124 is a cathode. Note that a gate-source voltage of the transistor is denoted as Vgs, and voltages stored in the first capacitor element 3115 and the second capacitor element 3116 are denoted as Vc1 and Vc2, respectively. The threshold voltage of the first transistor 3101 is denoted as Vth1, the threshold voltage of the second transistor 3102 is denoted as Vth2, and the power supply line 3122, the potential supply line 3123, and the signal line 3118 are connected to the first wiring, It is also called a second wiring or a third wiring.

第1のトランジスタ3101の第1の電極(ソース電極及びドレイン電極の一方)は、第5のスイッチ3103を介して発光素子3117の画素電極に接続され、第2の電極(ソース電極及びドレイン電極の他方)は第2のスイッチ3112を介して電源線3122に接続されている。また、第1のトランジスタ3101のゲート電極も第3のスイッチ3113及び第2のスイッチ3112を介して電源線3122と接続されている。なお、第3のスイッチ3113は、第1のトランジスタ3101のゲート電極と第2のスイッチ3112との間に接続されており、第1のトランジスタ3101の第2の電極と、第2のスイッチ3112と第3のスイッチ3113とが接続されている配線との接続箇所をノード3133とする。   A first electrode (one of a source electrode and a drain electrode) of the first transistor 3101 is connected to a pixel electrode of the light-emitting element 3117 through a fifth switch 3103, and a second electrode (a source electrode and a drain electrode) The other is connected to the power supply line 3122 via the second switch 3112. The gate electrode of the first transistor 3101 is also connected to the power supply line 3122 through the third switch 3113 and the second switch 3112. Note that the third switch 3113 is connected between the gate electrode of the first transistor 3101 and the second switch 3112, and the second electrode of the first transistor 3101, the second switch 3112, A connection point with the wiring to which the third switch 3113 is connected is a node 3133.

第2のトランジスタ3102の第1の電極(ソース電極及びドレイン電極の一方)は、第6のスイッチ3104を介して発光素子3117の画素電極に接続され、第2の電極(ソース電極及びドレイン電極の他方)は第1のトランジスタ3101の第2の電極と接続されている。なお、第1のトランジスタ3101の第2の電極と第2のトランジスタ3102の第2の電極との接続箇所をノード3132とすると、ノード3132はノード3133と接続されている。また、第2のトランジスタ3102のゲート電極は第3のスイッチ3113を介してノード3133に接続されている。なお、第1のトランジスタ3101のゲート電極と第2のトランジスタ3102のゲート電極とは接続されている。   The first electrode (one of the source electrode and the drain electrode) of the second transistor 3102 is connected to the pixel electrode of the light-emitting element 3117 through the sixth switch 3104, and the second electrode (the source electrode and the drain electrode) The other is connected to the second electrode of the first transistor 3101. Note that when a connection portion between the second electrode of the first transistor 3101 and the second electrode of the second transistor 3102 is a node 3132, the node 3132 is connected to the node 3133. The gate electrode of the second transistor 3102 is connected to the node 3133 through the third switch 3113. Note that the gate electrode of the first transistor 3101 and the gate electrode of the second transistor 3102 are connected.

また、第1のトランジスタ3101及び第2のトランジスタ3102のゲート電極と、第3のスイッチ3113との接続箇所をノード3130とすると、ノード3130は第1の容量素子3115及び第1のスイッチ3111を介して信号線3118と接続されている。つまり、第1の容量素子3115の第1の電極が第1のスイッチ3111を介して信号線3118に、第2の電極が第1のトランジスタ3101及び第2のトランジスタ3102のゲート電極に接続されている。また、第1の容量素子3115の第1の電極は第4のスイッチ3114を介して電位供給線3123とも接続されている。ノード3130は、さらに第2の容量素子3116を介して発光素子3117の画素電極とも接続されている。つまり、第2の容量素子3116の第1の電極が第1のトランジスタ3101及び第2のトランジスタ3102のゲート電極と、第2の電極が第5のスイッチ3103もしくは第6のスイッチ3104を介して第1のトランジスタ3101及び第2のトランジスタ3102の第1の電極に接続されている。これら容量素子は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、場合によっては第1のトランジスタ3101及び第2のトランジスタ3102のゲート容量を用いて第2の容量素子3116を省略することも可能である。   Further, when a connection position between the gate electrodes of the first transistor 3101 and the second transistor 3102 and the third switch 3113 is a node 3130, the node 3130 is connected to the first capacitor 3115 and the first switch 3111. Are connected to the signal line 3118. In other words, the first electrode of the first capacitor 3115 is connected to the signal line 3118 via the first switch 3111 and the second electrode is connected to the gate electrodes of the first transistor 3101 and the second transistor 3102. Yes. The first electrode of the first capacitor 3115 is also connected to the potential supply line 3123 through the fourth switch 3114. The node 3130 is further connected to the pixel electrode of the light emitting element 3117 through the second capacitor 3116. That is, the first electrode of the second capacitor 3116 is the gate electrode of the first transistor 3101 and the second transistor 3102, and the second electrode is the fifth switch 3103 or the sixth switch 3104 through the sixth switch 3104. The first transistor 3101 and the second transistor 3102 are connected to first electrodes. These capacitor elements may be formed by sandwiching an insulating film between wirings, semiconductor layers, and electrodes. In some cases, the second capacitor element may be formed using the gate capacitors of the first transistor 3101 and the second transistor 3102. It is also possible to omit 3116.

なお、第1の走査線3119、第2の走査線3120、第3の走査線3121に信号を入力することにより、それぞれ第1のスイッチ3111、第2のスイッチ3112、第3のスイッチ3113及び第4のスイッチ3114のオンオフが制御される。上述したように、図31においては第5のスイッチ3103及び第6のスイッチ3104のオンオフを制御する走査線は省略している。   Note that by inputting a signal to the first scan line 3119, the second scan line 3120, and the third scan line 3121, the first switch 3111, the second switch 3112, the third switch 3113, and the third scan line 3121, respectively. The on / off state of the fourth switch 3114 is controlled. As described above, in FIG. 31, the scanning lines for controlling on / off of the fifth switch 3103 and the sixth switch 3104 are omitted.

信号線3118には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに応じた電位が入力される。   A signal in accordance with the gradation of a pixel corresponding to a video signal, that is, a potential corresponding to luminance data is input to the signal line 3118.

次に、図31で示した画素の動作について図32のタイミングチャートを用いて説明する。なお、図32において1画面分の画像を表示する期間に相当する1フレーム期間は、初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間に分割される。   Next, the operation of the pixel shown in FIG. 31 will be described with reference to the timing chart of FIG. In FIG. 32, one frame period corresponding to a period for displaying an image for one screen is divided into an initialization period, a threshold voltage writing period, a data writing period, and a light emission period.

なお、発光素子3117の対向電極3124にはV1の電位(V1:任意の数)が入力される。また、発光素子3117が発光するために少なくとも必要とする電位差をVELとすると、電源線3122にはV1+VEL+Vth+α(α:任意の正の数)の電位が入力される。つまり、電源線3122はV1+VEL+Vth+α以上の電位であれば良い。なお、VthはVth1もしくはVth2の大きい方の値とする。電位供給線3123の電位は特に限定されないが、画素が形成されたパネルに入力する電位の範囲内であることが好ましい。こうすることで、電源を別途作製する必要がなくなる。なお、ここでは電位供給線3123の電位をV2とおく。 Note that a potential V1 (V1: any number) is input to the counter electrode 3124 of the light-emitting element 3117. Further, if at least a potential difference necessary for the light emitting element 3117 to emit light is V EL , a potential of V1 + V EL + Vth + α (α: an arbitrary positive number) is input to the power supply line 3122. That is, the power supply line 3122 may have a potential equal to or higher than V1 + V EL + Vth + α. Note that Vth is the larger value of Vth1 or Vth2. The potential of the potential supply line 3123 is not particularly limited, but is preferably within the range of potentials input to the panel in which the pixels are formed. This eliminates the need for a separate power source. Note that here, the potential of the potential supply line 3123 is set to V2.

まず、図32(A)に示すように初期化期間では、第1のスイッチ3111及び第6のスイッチ3104をオフとし、第2のスイッチ3112、第3のスイッチ3113、第4のスイッチ3114及び第5のスイッチ3103をオンとする。このとき、第1のトランジスタ3101は導通状態であり、第1の容量素子3115にはV1+VEL+Vth+α−V2が、第2の容量素子3116にはVth+αが保持される。なお、この初期化期間では、第1の容量素子3115には所定の電圧が、第2の容量素子3116には少なくともVth1より高い電圧が保持されれば良い。 First, as illustrated in FIG. 32A, in the initialization period, the first switch 3111 and the sixth switch 3104 are turned off, and the second switch 3112, the third switch 3113, the fourth switch 3114, 5 switch 3103 is turned on. At this time, the first transistor 3101 is in a conductive state, and the first capacitor 3115 holds V1 + V EL + Vth + α−V2 and the second capacitor 3116 holds Vth + α. Note that in this initialization period, the first capacitor 3115 may hold a predetermined voltage, and the second capacitor 3116 may hold at least a voltage higher than Vth1.

図32(B)に示すしきい値電圧書き込み期間では、第2のスイッチ3112をオフとする。そのため、第1のトランジスタ3101の第1の電極即ちソース電極の電位は次第に上昇し、第1のトランジスタ3101のゲート・ソース間電圧Vgsがしきい値電圧(Vth1)となったところで第1のトランジスタ3101は非導通状態となる。よって、第2の容量素子3116に保持される電圧Vc2はおおむねVth1となる。   In the threshold voltage writing period illustrated in FIG. 32B, the second switch 3112 is turned off. Therefore, the potential of the first electrode, that is, the source electrode of the first transistor 3101 gradually increases, and when the gate-source voltage Vgs of the first transistor 3101 reaches the threshold voltage (Vth1), the first transistor 3101 becomes non-conductive. Therefore, the voltage Vc2 held in the second capacitor element 3116 is approximately Vth1.

その後の図32(C)に示すデータ書き込み期間においては、第3のスイッチ3113及び第4のスイッチ3114をオフとした後、第1のスイッチ3111をオンとし、信号線3118より輝度データに応じた電位(V2+Vdata)を入力する。このときに、第2の容量素子3116に保持される電圧Vc2は、第1の容量素子3115、第2の容量素子3116及び発光素子3117の静電容量をそれぞれC1、C2、C3とするとC3>>C1、C2よりVth1+Vdata×(C1/(C1+C2))となる。   In the subsequent data writing period shown in FIG. 32C, the third switch 3113 and the fourth switch 3114 are turned off, the first switch 3111 is turned on, and luminance data is obtained from the signal line 3118. A potential (V2 + Vdata) is input. At this time, the voltage Vc2 held in the second capacitor element 3116 is C3> when the capacitances of the first capacitor element 3115, the second capacitor element 3116, and the light emitting element 3117 are C1, C2, and C3, respectively. > From C1 and C2, Vth1 + Vdata × (C1 / (C1 + C2)).

なお、C1とC2は信号線3118より供給する電位を決定する際に必要であるが、これらの関係は特に限定されない。なお、C1>C2の場合には、輝度変化に伴うVdataの振幅を少なくすることが可能であるため消費電力を低減することができる。一方、C2>C1の場合には、周囲のスイッチのオン、オフやオフ電流によるVc2の変化を抑制することができる。これらの相反する効果よりC1とC2は等しく、第1の容量素子3115と第2の容量素子3116の大きさは同じであることが好ましい。   Note that C1 and C2 are necessary when determining the potential supplied from the signal line 3118, but their relationship is not particularly limited. Note that in the case of C1> C2, the power consumption can be reduced because the amplitude of Vdata accompanying the change in luminance can be reduced. On the other hand, when C2> C1, it is possible to suppress changes in Vc2 due to on / off of surrounding switches and off-current. From these contradictory effects, it is preferable that C1 and C2 are equal and the first capacitor element 3115 and the second capacitor element 3116 have the same size.

なお、次の発光期間において発光素子3117を非発光としたい場合には、Vdata≦0の電位を入力すれば良い。   Note that in the case where the light emitting element 3117 does not emit light in the next light emission period, a potential of Vdata ≦ 0 may be input.

次に、図32(D)に示す発光期間では、第1のスイッチ3111をオフとした後、第2のスイッチ3112をオンとする。このとき、第1のトランジスタ3101のゲート・ソース間電圧VgsはVth1+Vdata×(C1/(C1+C2))となり、輝度データに応じた電流が第1のトランジスタ3101及び発光素子3117に流れ、発光素子3117が発光する。   Next, in the light emission period shown in FIG. 32D, the first switch 3111 is turned off and then the second switch 3112 is turned on. At this time, the gate-source voltage Vgs of the first transistor 3101 is Vth1 + Vdata × (C1 / (C1 + C2)), and current corresponding to the luminance data flows to the first transistor 3101 and the light-emitting element 3117. Emits light.

このような動作により、発光素子3117に流れる電流は、第1のトランジスタ3101の動作領域が飽和領域、線形領域のいずれの場合においても、第1のトランジスタ3101のしきい値電圧(Vth1)に依存しない。   With such an operation, the current flowing through the light-emitting element 3117 depends on the threshold voltage (Vth1) of the first transistor 3101 regardless of whether the operation region of the first transistor 3101 is the saturation region or the linear region. do not do.

さらに、図32(E)に示す次の1フレーム期間における初期化期間では、第5のスイッチ3103をオフとし、第3のスイッチ3113、第4のスイッチ3114及び第6のスイッチ3104をオンとする。第2のトランジスタ3102は導通状態となり、第1の容量素子3115にはV1+VEL+Vth+α−V2が、第2の容量素子3116にはVth+αが保持される。なお、この初期化期間では、第1の容量素子3115には所定の電圧が、第2の容量素子3116には少なくともVth2より高い電圧が保持されれば良い。 Further, in the initialization period in the next one frame period illustrated in FIG. 32E, the fifth switch 3103 is turned off, and the third switch 3113, the fourth switch 3114, and the sixth switch 3104 are turned on. . The second transistor 3102 is turned on, and V1 + V EL + Vth + α−V2 is held in the first capacitor 3115, and Vth + α is held in the second capacitor 3116. Note that in this initialization period, the first capacitor 3115 may hold a predetermined voltage, and the second capacitor 3116 may hold at least a voltage higher than Vth2.

次に、図32(F)に示すしきい値電圧書き込み期間では、第2のスイッチ3112をオフとする。そのため、第2のトランジスタ3102の第1の電極即ちソース電極の電位は次第に上昇し、第2のトランジスタ3102のゲート・ソース間電圧Vgsがしきい値電圧(Vth2)となったところで第2のトランジスタ3102は非導通状態となる。よって、第2の容量素子3116に保持される電圧Vc2はおおむねVth2となる。   Next, in the threshold voltage writing period illustrated in FIG. 32F, the second switch 3112 is turned off. Therefore, the potential of the first electrode, that is, the source electrode of the second transistor 3102 gradually increases, and the second transistor 3102 when the gate-source voltage Vgs of the second transistor 3102 reaches the threshold voltage (Vth2). 3102 becomes non-conductive. Therefore, the voltage Vc2 held in the second capacitor element 3116 is approximately Vth2.

その後の図32(G)に示すデータ書き込み期間においては、第3のスイッチ3113及び第4のスイッチ3114をオフとした後、第1のスイッチ3111をオンとし、信号線3118より輝度データに応じた電位(V2+Vdata)を入力する。このときに、第2の容量素子116に保持される電圧Vc2は、Vth2+Vdata×(C1/(C1+C2))となる。   In the subsequent data writing period shown in FIG. 32G, the third switch 3113 and the fourth switch 3114 are turned off, the first switch 3111 is turned on, and luminance data is supplied from the signal line 3118. A potential (V2 + Vdata) is input. At this time, the voltage Vc2 held in the second capacitor 116 is Vth2 + Vdata × (C1 / (C1 + C2)).

次に、図32(H)に示す発光期間では、第1のスイッチ3111をオフとした後、第2のスイッチ3112をオンとする。このとき、第2のトランジスタ3102のゲート・ソース間電圧VgsはVth2+Vdata×(C1/(C1+C2))となり、輝度データに応じた電流が第2のトランジスタ3102及び発光素子3117に流れ、発光素子3117が発光する。   Next, in the light emission period illustrated in FIG. 32H, the first switch 3111 is turned off and then the second switch 3112 is turned on. At this time, the gate-source voltage Vgs of the second transistor 3102 is Vth2 + Vdata × (C1 / (C1 + C2)), and a current corresponding to the luminance data flows to the second transistor 3102 and the light-emitting element 3117. Emits light.

また、第2のトランジスタ3102の動作領域が飽和領域、線形領域のいずれの場合においても、発光素子3117に流れる電流はしきい値電圧(Vth2)に依存しない。   In addition, in the case where the operation region of the second transistor 3102 is either the saturation region or the linear region, the current flowing through the light-emitting element 3117 does not depend on the threshold voltage (Vth2).

よって、第1のトランジスタ3101、第2のトランジスタ3102のいずれのトランジスタを用いて発光素子に供給する電流を制御してもトランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子3117に供給することができる。なお、第1のトランジスタ3101、第2のトランジスタ3102を切り替えて用いることにより、一つのトランジスタに加わる負荷を軽くすることでトランジスタの経時的なしきい値電圧の変化を小さいものとすることができる。   Therefore, even when the current supplied to the light-emitting element is controlled using any of the first transistor 3101 and the second transistor 3102, variation in current value due to variation in threshold voltage of the transistor is suppressed, A current value corresponding to the luminance data can be supplied to the light emitting element 3117. Note that when the first transistor 3101 and the second transistor 3102 are switched and used, a change in threshold voltage of the transistor with time can be reduced by reducing a load applied to one transistor.

以上のことから、第1のトランジスタ3101、第2のトランジスタ3102のしきい値電圧に起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定とするため消費電力を低くすることが可能である。   From the above, variation in luminance due to the threshold voltages of the first transistor 3101 and the second transistor 3102 can be suppressed. In addition, since the potential of the counter electrode is kept constant, power consumption can be reduced.

さらに、第1のトランジスタ3101、第2のトランジスタ3102を飽和領域で動作させた場合においては、発光素子3117の劣化による各々のトランジスタに流れる電流のばらつきも抑制することができる。   Further, in the case where the first transistor 3101 and the second transistor 3102 are operated in a saturation region, variation in current flowing through each transistor due to deterioration of the light-emitting element 3117 can be suppressed.

なお、第1のトランジスタ3101、第2のトランジスタ3102を飽和領域で動作させた場合、これらトランジスタのチャネル長Lは長い方がより好ましい。   Note that in the case where the first transistor 3101 and the second transistor 3102 are operated in the saturation region, it is preferable that the channel length L of these transistors be long.

また、本発明ではトランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することができるため、そのトランジスタによって制御された電流の供給先は特に限定されない。そのため、図31に示した発光素子3117は、代表的にはEL素子(有機EL素子、無機EL素子又は有機物及び無機物を含むEL素子)を適用することができる。また、発光素子3117に換えて、電子放出素子、液晶素子、電子インクなどを適用することもできる。   Further, in the present invention, variation in current value caused by variation in threshold voltage of a transistor can be suppressed, and therefore, a supply destination of current controlled by the transistor is not particularly limited. Therefore, as the light-emitting element 3117 illustrated in FIG. 31, an EL element (an organic EL element, an inorganic EL element, or an EL element including an organic substance and an inorganic substance) can be typically used. Further, instead of the light-emitting element 3117, an electron-emitting element, a liquid crystal element, electronic ink, or the like can be used.

また、第1のトランジスタ3101、第2のトランジスタ3102は発光素子3117に供給する電流値を制御する機能を有していれば良いため、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用いた薄膜トランジスタ(TFT)、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ZnOやa−InGaZnOなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。   The first transistor 3101 and the second transistor 3102 are only required to have a function of controlling a current value supplied to the light-emitting element 3117; Therefore, a thin film transistor (TFT) using a crystalline semiconductor film, a thin film transistor using a non-single crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a transistor formed using a semiconductor substrate or an SOI substrate, MOS Type transistors, junction transistors, bipolar transistors, transistors using compound semiconductors such as ZnO and a-InGaZnO, transistors using organic semiconductors and carbon nanotubes, and other transistors can be used.

第1のスイッチ3111は輝度データに応じた電位、即ち信号を信号線3118より画素に入力するタイミングを選択し、主に第1の容量素子3115に保持される電圧、及び第2の容量素子3116に保持される電圧即ち第1のトランジスタ3101もしくは第2のトランジスタ3102のゲート・ソース間電圧を変化させるものである。また、第2のスイッチ3112は第1のトランジスタ3101もしくは第2のトランジスタ3102の第2の電極に所定の電位を供給するタイミングを選択するものである。なお、場合によっては第1の容量素子3115の第2の電極及び第2の容量素子3116の第1の電極にも前記所定の電位を供給する。第3のスイッチ3113は第1のトランジスタ3101もしくは第2のトランジスタ3102のゲート電極と各々のトランジスタの第2の電極との接続を制御するものであり、第4のスイッチ3114は各フレーム期間毎に第1の容量素子3115に所定の電圧を保持させるタイミングを選択し、第1の容量素子3115の第1の電極に所定の電位を供給するか否かを制御するものである。そのため、第1のスイッチ3111、第2のスイッチ3112、第3のスイッチ3113、第4のスイッチ3114は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。なお、第1のスイッチ3111、第2のスイッチ3112及び第4のスイッチ3114は、上記タイミングで信号もしくは電位を画素に与えることができれば特に必要はない。また、第3のスイッチ3113においても上記機能を実現できれば特に必要はない。   The first switch 3111 selects a potential corresponding to luminance data, that is, a timing at which a signal is input to the pixel from the signal line 3118, and mainly includes a voltage held in the first capacitor 3115 and a second capacitor 3116. , That is, the voltage between the gate and source of the first transistor 3101 or the second transistor 3102 is changed. The second switch 3112 selects timing for supplying a predetermined potential to the first transistor 3101 or the second electrode of the second transistor 3102. Note that the predetermined potential is also supplied to the second electrode of the first capacitor 3115 and the first electrode of the second capacitor 3116 depending on circumstances. The third switch 3113 controls connection between the gate electrode of the first transistor 3101 or the second transistor 3102 and the second electrode of each transistor, and the fourth switch 3114 is set for each frame period. The timing at which the first capacitor element 3115 holds a predetermined voltage is selected and whether or not a predetermined potential is supplied to the first electrode of the first capacitor element 3115 is controlled. Therefore, the first switch 3111, the second switch 3112, the third switch 3113, and the fourth switch 3114 are not particularly limited as long as they have the above functions. For example, a transistor or a diode may be used, or a logic circuit combining them may be used. Note that the first switch 3111, the second switch 3112, and the fourth switch 3114 are not particularly required as long as a signal or a potential can be supplied to the pixel at the above timing. The third switch 3113 is not particularly required as long as the above function can be realized.

例えば、第1のスイッチ3111、第2のスイッチ3112、第3のスイッチ3113、第4のスイッチ3114、第5のスイッチ3103、第6のスイッチ3104にNチャネル型のトランジスタを用いた場合、画素をNチャネル型のトランジスタのみで構成することができるため、製造工程の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層に非晶質半導体やセミアモルファス半導体などを用いることができる。例えば、非晶質半導体としてアモルファスシリコン(a−Si:H)が挙げられる。これらの半導体を用いることにより、さらに製造工程の簡略化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。   For example, in the case where N-channel transistors are used for the first switch 3111, the second switch 3112, the third switch 3113, the fourth switch 3114, the fifth switch 3103, and the sixth switch 3104, the pixel Since the transistor can be formed using only N-channel transistors, the manufacturing process can be simplified. In addition, an amorphous semiconductor, a semi-amorphous semiconductor, or the like can be used for a semiconductor layer of a transistor included in the pixel. For example, amorphous silicon (a-Si: H) can be given as an amorphous semiconductor. By using these semiconductors, the manufacturing process can be further simplified. Therefore, the manufacturing cost can be reduced and the yield can be improved.

なお、第1のスイッチ3111、第2のスイッチ3112、第3のスイッチ3113、第4のスイッチ3114、第5のスイッチ3103、第6のスイッチ3104にトランジスタを用いた場合、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましい。   Note that when transistors are used for the first switch 3111, the second switch 3112, the third switch 3113, the fourth switch 3114, the fifth switch 3103, and the sixth switch 3104, the polarity of the transistor (conductivity type) ) Is not particularly limited. However, it is preferable to use a transistor with low off-state current.

また、第1のトランジスタ3101及び第5のスイッチ3103と第2のトランジスタ3102及び第6のスイッチ3104は、図37に示すようにそれぞれ入れ替わっていても良い。つまり、第1のトランジスタ3101及び第2のトランジスタ3102の第1の電極は第2の容量素子3116を介して第1のトランジスタ3101及び第2のトランジスタ3102のゲート電極に接続されている。また、第1のトランジスタ3101の第2の電極は第5のスイッチ3103を介してノード3132と接続され、第2のトランジスタ3102の第2の電極は第6のスイッチ3104を介してノード3132と接続されている。   In addition, the first transistor 3101 and the fifth switch 3103 and the second transistor 3102 and the sixth switch 3104 may be interchanged as shown in FIG. In other words, the first electrodes of the first transistor 3101 and the second transistor 3102 are connected to the gate electrodes of the first transistor 3101 and the second transistor 3102 through the second capacitor 3116. The second electrode of the first transistor 3101 is connected to the node 3132 through the fifth switch 3103, and the second electrode of the second transistor 3102 is connected to the node 3132 through the sixth switch 3104. Has been.

また、図31及び図37ではトランジスタとスイッチをセットにして、つまり第1のトランジスタ3101と第5のスイッチ3103、第2のトランジスタ3102と第6のスイッチ3104をセットにして並列数が2の場合について記載したが、並列に配置する数は特に限定されない。   In FIGS. 31 and 37, when the number of parallels is 2 with a set of transistors and switches, that is, the first transistor 3101 and the fifth switch 3103, and the second transistor 3102 and the sixth switch 3104 as a set. However, the number arranged in parallel is not particularly limited.

また、図7の表示装置に本実施形態で示した画素を適用することで、実施の形態1と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   In addition, by applying the pixels shown in this embodiment to the display device in FIG. 7, the initialization start time can be set freely in each row as long as the data writing period in each row does not overlap as in the first embodiment. Can do. Further, since each pixel can emit light except its own address period, the ratio of the light emission period in one frame period (that is, the duty ratio) can be very large, and can be almost 100%. Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor that controls the value of the current flowing through the light-emitting element can be written into the capacitor more accurately. Therefore, the reliability as a display device is improved.

なお、本実施形態においても、実施の形態3で示したように電位供給線3123を同一画素内の配線で代用したり、実施の形態4のように他の行の配線と共有しても良い。また、第1のトランジスタ3101及び第2のトランジスタ3102のそれぞれに、トランジスタが直列に接続されたマルチゲート型トランジスタや並列に配置されたトランジスタを用いても良い。これらに限らず、本実施の形態は、実施の形態1乃至5に示した画素構成に適用することが可能である。   Note that also in this embodiment mode, the potential supply line 3123 may be substituted with a wiring in the same pixel as shown in Embodiment Mode 3, or may be shared with wiring in other rows as in Embodiment Mode 4. . Alternatively, each of the first transistor 3101 and the second transistor 3102 may be a multi-gate transistor in which transistors are connected in series or a transistor arranged in parallel. The present embodiment is not limited to this, and can be applied to the pixel structures described in Embodiments 1 to 5.

(実施の形態7)
本実施形態では、実施の形態1とは異なる構成の画素を示す。実施の形態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。なお、これらは実施の形態1と同様に動作させるものとする。
(Embodiment 7)
In this embodiment, a pixel having a structure different from that in Embodiment 1 is shown. Components similar to those in Embodiment 1 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted. These operations are the same as in the first embodiment.

本実施形態では、発光素子117に強制的に電流が流れないようにする画素構成について説明する。つまり、非発光状態を強制的に作ることにより、残像が見えにくく、動画特性に優れた表示装置を得ることを目的とする。   In the present embodiment, a pixel configuration in which current is not forced to flow through the light emitting element 117 will be described. That is, it is an object of the present invention to obtain a display device that is difficult to see an afterimage and has excellent moving image characteristics by forcibly creating a non-light emitting state.

このような画素構成の一つを図38に示す。図38に示す画素は、トランジスタ110、第1のスイッチ111、第2のスイッチ112、第3のスイッチ113、第4のスイッチ114、第1の容量素子115、第2の容量素子116、発光素子117の他に第5のスイッチ3801を有する。なお、画素は、信号線118、第1の走査線119、第2の走査線120、第3の走査線121、電源線122、及び電位供給線123の他、第4の走査線3802にも接続されている。   One such pixel configuration is shown in FIG. 38 includes a transistor 110, a first switch 111, a second switch 112, a third switch 113, a fourth switch 114, a first capacitor 115, a second capacitor 116, and a light-emitting element. In addition to 117, a fifth switch 3801 is provided. Note that the pixel includes the signal line 118, the first scanning line 119, the second scanning line 120, the third scanning line 121, the power supply line 122, the potential supply line 123, and the fourth scanning line 3802. It is connected.

図38において、第5のスイッチ3801は、第2の容量素子116と並列に接続されている。そのため、第5のスイッチ3801がオンになるとトランジスタ110のゲート電極と第1の電極間が短絡することになる。よって、第2の容量素子116に保持されていたトランジスタ110のゲートソース間電圧を0Vにすることができるため、トランジスタ110はオフとなり、発光素子117を非発光とすることができる。なお、第5のスイッチ3801におけるオンオフの制御は、第4の走査線3802に入力される信号によって画素一行ずつ走査する。   In FIG. 38, the fifth switch 3801 is connected in parallel with the second capacitor 116. Therefore, when the fifth switch 3801 is turned on, the gate electrode and the first electrode of the transistor 110 are short-circuited. Accordingly, the gate-source voltage of the transistor 110 held in the second capacitor 116 can be 0 V, so that the transistor 110 is turned off and the light-emitting element 117 can emit no light. Note that on / off control of the fifth switch 3801 is performed by scanning each pixel row by a signal input to the fourth scan line 3802.

このような動作により、画素に書き込まれた信号を消去する。よって、次の初期化期間まで強制的に非発光の状態となる消去期間を設けることができる。つまり、黒表示が挿入されることになる。よって、残像が見えにくくなり、動画特性の向上を図ることができる。   By such an operation, the signal written in the pixel is erased. Therefore, it is possible to provide an erasing period in which light emission is forcibly stopped until the next initialization period. That is, a black display is inserted. Therefore, it is difficult to see the afterimage, and the moving image characteristics can be improved.

ところで、表示装置の階調を表現する駆動方式には、アナログ階調方式とデジタル階調方式がある。アナログ階調方式には、発光素子の発光強度をアナログ制御する方式と発光素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては発光素子の発光強度をアナログ制御する方式がよく用いられている。一方、デジタル階調方式はデジタル制御で発光素子をオンオフさせ、階調を表現している。デジタル階調方式の場合、デジタル信号で処理できるためノイズに強いというメリットがあるが、発光・非発光の2状態しかないため、このままでは2階調しか表現できない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている。多階調化のための手法としては、画素の発光面積に重みをつけてその選択により階調表示を行う面積階調方式と、発光時間に重みをつけてその選択により階調表示を行う時間階調方式とがある。   Incidentally, there are an analog gray scale method and a digital gray scale method as drive methods for expressing the gray scale of the display device. The analog gradation method includes a method of analog control of the light emission intensity of the light emitting element and a method of analog control of the light emission time of the light emitting element. In the analog gradation method, a method of analog control of the light emission intensity of the light emitting element is often used. On the other hand, in the digital gradation method, gradation is expressed by turning on and off the light emitting element by digital control. In the digital gradation method, since it can be processed with a digital signal, there is a merit of being resistant to noise. However, since there are only two states of light emission and non-light emission, only two gradations can be expressed as it is. In view of this, multi-gradation is being achieved by combining different methods. As a method for multi-gradation, there are an area gradation method in which gradation display is performed by weighting the light emitting area of the pixel and selection is performed, and a time in which gradation display is performed by weighting the light emission time and selected. There is a gradation method.

このデジタル階調方式と時間階調方式とを組み合わせた場合、図39に示すように1フレーム期間を複数のサブフレーム期間(SFn)に分割する。各サブフレーム期間は、初期化期間、しきい値電圧書き込み期間及びデータ書き込み期間を有するアドレス期間(Ta)と、発光期間(Ts)とを有する。なお、サブフレーム期間は表示ビット数nに応じた数を1フレーム期間に設ける。また、各サブフレーム期間における発光期間の長さの比を2(n−1):2(n−2):・・・:2:1とし、各発光期間で発光素子の発光、もしくは非発光を選択し、発光素子が発光している1フレーム期間中の合計時間の差を利用して階調表現を行う。1フレーム期間において、発光している合計時間が長ければ輝度が高く、短ければ輝度が低くなる。なお、図39においては4ビット階調の例を示しており、1フレーム期間は4つのサブフレーム期間に分割され、発光期間の組み合わせによって、2=16階調を表現できる。なお、発光期間の長さの比は、特に2のべき乗の比としなくても、階調表現は可能である。また、あるサブフレーム期間をさらに分割していても良い。 When the digital gradation method and the time gradation method are combined, one frame period is divided into a plurality of subframe periods (SFn) as shown in FIG. Each subframe period includes an address period (Ta) having an initialization period, a threshold voltage writing period, and a data writing period, and a light emission period (Ts). Note that a number corresponding to the number n of display bits is provided in one frame period in the subframe period. In addition, the ratio of the lengths of the light emitting periods in each subframe period is set to 2 (n-1) : 2 (n-2) :...: 2: 1, and the light emitting element emits light or does not emit light in each light emitting period. Is selected, and gradation expression is performed using a difference in total time during one frame period in which the light emitting element emits light. In one frame period, the luminance is high if the total emission time is long, and the luminance is low if it is short. Note that FIG. 39 shows an example of 4-bit gradation, and one frame period is divided into four subframe periods, and 2 4 = 16 gradations can be expressed by a combination of light emission periods. Note that gradation expression is possible even if the ratio of the lengths of the light emission periods is not particularly a power-of-two ratio. Further, a certain subframe period may be further divided.

なお、上記のように時間階調方式を用いて多階調化を図る場合、下位ビットの発光期間の長さは短いため、発光期間の終了後直ちに次のサブフレーム期間のデータ書き込み動作を開始しようとすると、前のサブフレーム期間のデータ書き込み動作と重複してしまい、正常な動作ができなくなる。そのため、サブフレーム期間内に上記のような消去期間を設けることで、全行に要するデータ書き込み期間より短い発光も表現することができる。即ち、発光期間を自由に設定することができる。   Note that when multi-gradation is performed using the time gray scale method as described above, since the light emission period of the lower bits is short, the data writing operation for the next subframe period starts immediately after the light emission period ends. Attempting to do so overlaps the data write operation in the previous subframe period, and normal operation cannot be performed. Therefore, by providing such an erasing period in the subframe period, light emission shorter than the data writing period required for all rows can be expressed. That is, the light emission period can be set freely.

本発明は、アナログ階調方式において特に有効であることはもちろん、デジタル階調方式と時間階調方式とを組み合わせた方式においても、発光期間を自由に設定することができるため、消去期間を設けることは有効である。   The present invention is not only particularly effective in the analog gradation method, but also in the method combining the digital gradation method and the time gradation method, the light emission period can be freely set, so an erasing period is provided. It is effective.

また、電源線122からトランジスタ110を介して発光素子117の画素電極までの間の電流の経路を断つことで、消去期間を設けても良い。例えば、電源線122からトランジスタ110を介して発光素子117の画素電極までの間の電流経路に新たにスイッチを設け、一行ずつ画素を走査してそのスイッチをオフにすることにより消去期間を設けることができる。   Further, an erasing period may be provided by cutting off a current path from the power supply line 122 to the pixel electrode of the light emitting element 117 through the transistor 110. For example, a new switch is provided in the current path from the power supply line 122 to the pixel electrode of the light emitting element 117 via the transistor 110, and the erase period is provided by scanning the pixels row by row and turning off the switch. Can do.

このような構成の一つを図40に示す。図40の構成は、図1の画素構成に加え、第5のスイッチ4001がトランジスタ110の第1の電極とノード132との間に接続されている。そして、第5のスイッチ4001のオンオフは、第4の走査線4002に入力される信号によって制御される。この第5のスイッチ4001をオフにすることにより、消去期間を設けることが可能である。   One such configuration is shown in FIG. In the configuration in FIG. 40, in addition to the pixel configuration in FIG. 1, a fifth switch 4001 is connected between the first electrode of the transistor 110 and the node 132. Then, on / off of the fifth switch 4001 is controlled by a signal input to the fourth scan line 4002. By turning off the fifth switch 4001, an erasing period can be provided.

また、トランジスタ110の第2の電極とノード133との間や、図41に示すように発光素子117の画素電極とノード132との間に第5のスイッチを接続して消去期間を設けても良い。   Alternatively, an erasing period may be provided by connecting a fifth switch between the second electrode of the transistor 110 and the node 133 or between the pixel electrode of the light-emitting element 117 and the node 132 as illustrated in FIG. good.

もちろん、図1における画素において第2のスイッチ112をオフとし電源線122から発光素子117への電流経路を断つことで、新たなスイッチを設けずに消去期間を設けても良い。   Needless to say, the second switch 112 is turned off in the pixel in FIG. 1 and the current path from the power supply line 122 to the light-emitting element 117 is cut, so that an erasing period may be provided without providing a new switch.

また、トランジスタ110のゲート電極の電位を変化させることで強制的に消去期間を設けることもできる。   Further, an erasing period can be forcibly provided by changing the potential of the gate electrode of the transistor 110.

このような構成の一つを図42に示す。図42の構成は、図1の画素構成に加え整流素子4201を有し、その整流素子4201を介してトランジスタ110のゲート電極と第4の走査線4202とが接続されている。なお、トランジスタ110がNチャネル型トランジスタであるとすると、整流素子4201はトランジスタ110のゲート電極から第4の走査線4202に電流が流れるように接続されている。第4の走査線4202はトランジスタ110を強制的にオフにするときのみLレベルの信号が入力され、それ以外はHレベルの信号を入力される。第4の走査線4202がHレベルのときには整流素子4201には電流が流れず、Lレベルになるとトランジスタ110のゲート電極から第4の走査線4202へ電流が流れる。このように第4の走査線4202へ電流を流すことにより、トランジスタ110のゲート・ソース間電圧をしきい値電圧(Vth)以下にし、トランジスタ110を強制的にオフにする。なお、Lレベルの電位は、トランジスタ110のゲート電極の電位がLレベルの電位に整流素子4201の順方向におけるしきい値電圧を加算した電位以下にならないことを考慮し、決定しなければならない。   One such configuration is shown in FIG. The structure in FIG. 42 includes a rectifier element 4201 in addition to the pixel structure in FIG. 1, and the gate electrode of the transistor 110 and the fourth scanning line 4202 are connected through the rectifier element 4201. Note that when the transistor 110 is an N-channel transistor, the rectifier element 4201 is connected so that current flows from the gate electrode of the transistor 110 to the fourth scan line 4202. The fourth scanning line 4202 receives an L level signal only when the transistor 110 is forcibly turned off, and receives an H level signal otherwise. When the fourth scanning line 4202 is at the H level, no current flows through the rectifier element 4201. When the fourth scanning line 4202 is at the L level, a current flows from the gate electrode of the transistor 110 to the fourth scanning line 4202. In this manner, by passing a current through the fourth scan line 4202, the gate-source voltage of the transistor 110 is reduced to a threshold voltage (Vth) or less, and the transistor 110 is forcibly turned off. Note that the L-level potential must be determined in consideration of the fact that the potential of the gate electrode of the transistor 110 does not become lower than the potential obtained by adding the threshold voltage in the forward direction of the rectifying element 4201 to the L-level potential.

なお、整流素子4201には、図9(B)に示したショットキー・バリア型、PIN型、PN型のダイオードの他、ダイオード接続されているトランジスタ等を用いることができる。   Note that as the rectifying element 4201, a diode-connected transistor or the like can be used in addition to the Schottky barrier type, PIN type, or PN type diode shown in FIG. 9B.

なお、画素構成は強制的に非発光とする手段を有していれば、黒表示の挿入により残像を見えにくくすることができるため上記の構成に特に限定されない。   Note that the pixel configuration is not particularly limited to the above configuration because it can make an afterimage difficult to see by insertion of black display as long as it has means for forcibly turning off light emission.

本実施形態に示した消去期間を設けるためのスイッチ等は、上述した図1の画素構成に限らずその他の実施の形態に示した画素構成にも適用することが可能である。   The switch or the like for providing an erasing period shown in this embodiment mode can be applied not only to the pixel configuration in FIG. 1 described above but also to the pixel configurations shown in other embodiments.

また、このようなスイッチを設けなくても初期化期間を長く設定することで、初期化期間は消去期間を兼ねることができる。よって、実施の形態1乃至6に記載した画素を動作する際、残像が見えにくくするために黒表示させたい期間を初期化期間の長さと設定することで、動画特性の向上を図ることもできる。なお、上述したように第2のスイッチをオフすることで消去期間を設けることも可能である。また、発光期間において電源線122の電位を対向電極124の電位と同一にすることにより黒表示を挿入しても良い。   Further, by setting a long initialization period without providing such a switch, the initialization period can also serve as an erasing period. Therefore, when the pixels described in Embodiments 1 to 6 are operated, the moving image characteristics can be improved by setting the period of black display in order to make the afterimage difficult to see, as the length of the initialization period. . Note that an erasing period can be provided by turning off the second switch as described above. Further, black display may be inserted by making the potential of the power supply line 122 the same as the potential of the counter electrode 124 in the light emission period.

なお、本実施形態で示した画素は、実施の形態1において示した表示装置に適用することができる。以上のことから、輝度のばらつきが少なく、かつ動画特性に優れた表示装置を得ることができる。   Note that the pixel described in this embodiment can be applied to the display device described in Embodiment 1. From the above, it is possible to obtain a display device with little variation in luminance and excellent moving image characteristics.

(実施の形態8)
本実施形態では、発光素子に供給する電流値を制御するトランジスタにPチャネル型トランジスタを適用した場合について図46を用いて説明する。
(Embodiment 8)
In this embodiment, the case where a P-channel transistor is applied to a transistor for controlling a current value supplied to a light emitting element will be described with reference to FIG.

図46に示す画素は、トランジスタ4610、第1のスイッチ4611、第2のスイッチ4612、第3のスイッチ4613、第4のスイッチ4614、第1の容量素子4615、第2の容量素子4616、発光素子4617を有する。画素は、信号線4618、第1の走査線4619、第2の走査線4620、第3の走査線4621、電源線4622、及び電位供給線4623に接続されている。本実施の形態において、トランジスタ4610はPチャネル型トランジスタとし、そのゲート・ソース間電圧の絶対値(|Vgs|)がしきい値電圧(|Vth|)を上回ったとき(つまり、VgsがVthを下回ったとき)、導通状態になるものとする。また、発光素子4617の画素電極は陰極、対向電極4624は陽極として機能する。なお、トランジスタのゲート・ソース間電圧の絶対値を|Vgs|、しきい値電圧の絶対値を|Vth|、第1の容量素子4615及び第2の容量素子4616に蓄積された電圧をそれぞれVc1、Vc2と記す。また、電源線4622、電位供給線4623及び信号線4618を、それぞれ第1の配線、第2の配線、第3の配線とも呼ぶ。さらに、第1の走査線4619、第2の走査線4620及び第3の走査線4621を、それぞれ第4の配線、第5の配線、第6の配線と呼んでも良い。   46 includes a transistor 4610, a first switch 4611, a second switch 4612, a third switch 4613, a fourth switch 4614, a first capacitor element 4615, a second capacitor element 4616, and a light-emitting element. 4617. The pixel is connected to a signal line 4618, a first scan line 4619, a second scan line 4620, a third scan line 4621, a power supply line 4622, and a potential supply line 4623. In this embodiment, the transistor 4610 is a P-channel transistor, and the absolute value (| Vgs |) of the gate-source voltage exceeds the threshold voltage (| Vth |) (that is, Vgs exceeds Vth). When it falls below). In addition, the pixel electrode of the light-emitting element 4617 functions as a cathode, and the counter electrode 4624 functions as an anode. Note that the absolute value of the gate-source voltage of the transistor is | Vgs |, the absolute value of the threshold voltage is | Vth |, and the voltages accumulated in the first capacitor element 4615 and the second capacitor element 4616 are Vc1. , Vc2. The power supply line 4622, the potential supply line 4623, and the signal line 4618 are also referred to as a first wiring, a second wiring, and a third wiring, respectively. Further, the first scan line 4619, the second scan line 4620, and the third scan line 4621 may be referred to as a fourth wiring, a fifth wiring, and a sixth wiring, respectively.

トランジスタ4610の第1の電極(ソース電極及びドレイン電極の一方)は、発光素子4617の画素電極に接続され、第2の電極(ソース電極及びドレイン電極の他方)は第2のスイッチ4612を介して電源線4622に接続され、ゲート電極は第3のスイッチ4613及び第2のスイッチ4612を介して電源線4622と接続されている。なお、第3のスイッチ4613は、トランジスタ4610のゲート電極と第2のスイッチ4612との間に接続されている。   A first electrode (one of a source electrode and a drain electrode) of the transistor 4610 is connected to the pixel electrode of the light-emitting element 4617, and a second electrode (the other of the source electrode and the drain electrode) is connected to the pixel 4617 through a second switch 4612. The gate electrode is connected to the power supply line 4622 through the third switch 4613 and the second switch 4612. Note that the third switch 4613 is connected between the gate electrode of the transistor 4610 and the second switch 4612.

また、トランジスタ4610のゲート電極と第3のスイッチ4613との接続箇所をノード4630とすると、ノード4630は第1の容量素子4615及び第1のスイッチ4611を介して信号線4618と接続されている。つまり、第1の容量素子4615の第1の電極が第1のスイッチ4611を介して信号線4618に、第2の電極がトランジスタ4610のゲート電極に接続されている。また、第1の容量素子4615の第1の電極は第4のスイッチ4614を介して電位供給線4623とも接続されている。ノード4630は、さらに第2の容量素子4616を介してトランジスタ4610の第1の電極とも接続されている。つまり、第2の容量素子4616の第1の電極がトランジスタ4610のゲート電極と、第2の電極がトランジスタ4610の第1の電極に接続されている。これら容量素子は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、場合によってはトランジスタ4610のゲート容量を用いて第2の容量素子4616を省略することも可能である。   Further, when a connection position between the gate electrode of the transistor 4610 and the third switch 4613 is a node 4630, the node 4630 is connected to the signal line 4618 through the first capacitor element 4615 and the first switch 4611. In other words, the first electrode of the first capacitor 4615 is connected to the signal line 4618 through the first switch 4611, and the second electrode is connected to the gate electrode of the transistor 4610. The first electrode of the first capacitor element 4615 is also connected to the potential supply line 4623 through the fourth switch 4614. The node 4630 is further connected to the first electrode of the transistor 4610 through the second capacitor 4616. In other words, the first electrode of the second capacitor 4616 is connected to the gate electrode of the transistor 4610 and the second electrode is connected to the first electrode of the transistor 4610. These capacitor elements may be formed by sandwiching an insulating film with a wiring, a semiconductor layer, or an electrode. In some cases, the gate capacitor of the transistor 4610 may be used and the second capacitor element 4616 may be omitted. .

なお、第1の走査線4619、第2の走査線4620、第3の走査線4621に信号を入力することにより、それぞれ第1のスイッチ4611、第2のスイッチ4612、第3のスイッチ4613及び第4のスイッチ4614のオンオフが制御される。   Note that by inputting a signal to the first scan line 4619, the second scan line 4620, and the third scan line 4621, the first switch 4611, the second switch 4612, the third switch 4613, and the third scan line 4621, respectively. The on / off state of the fourth switch 4614 is controlled.

信号線4618には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに応じた電位が入力される。   A signal in accordance with the gradation of a pixel corresponding to a video signal, that is, a potential corresponding to luminance data is input to the signal line 4618.

次に、図46で示した画素の動作について図47のタイミングチャート及び図48を用いて説明する。なお、図47において1画面分の画像を表示する期間に相当する1フレーム期間は、初期化期間、しきい値電圧書き込み期間、データ書き込み期間及び発光期間に分割される。また、初期化期間、しきい値電圧書き込み期間、データ書き込み期間をまとめてアドレス期間と呼ぶ。1フレーム期間は特に限定はないが、画像をみる人がちらつき(フリッカ)を感じないように少なくとも1/60秒以下とすることが好ましい。   Next, the operation of the pixel shown in FIG. 46 will be described with reference to the timing chart of FIG. 47 and FIG. In FIG. 47, one frame period corresponding to a period for displaying an image for one screen is divided into an initialization period, a threshold voltage writing period, a data writing period, and a light emission period. The initialization period, threshold voltage writing period, and data writing period are collectively referred to as an address period. There is no particular limitation on the period of one frame, but it is preferable to set it to at least 1/60 second or less so that a person viewing the image does not feel flicker.

なお、発光素子4617の対向電極4624にはV1の電位(V1:任意の数)が入力される。また、発光素子4617が発光するために少なくとも必要とする電位差をVELとすると、電源線4622にはV1−VEL−|Vth|−α(α:任意の正の数)の電位が入力される。つまり、電源線4622はV1−VEL−|Vth|−α以下の電位であれば良い。電位供給線4623の電位は特に限定されないが、画素が形成されたパネルに入力する電位の範囲内であることが好ましい。こうすることで、電源を別途作製する必要がなくなる。なお、ここでは電位供給線4623の電位をV2とおく。 Note that a potential V1 (V1: any number) is input to the counter electrode 4624 of the light-emitting element 4617. Further, when a potential difference at least necessary for the light-emitting element 4617 to emit light is V EL , a potential of V1−V EL − | Vth | −α (α: any positive number) is input to the power supply line 4622. The In other words, the power supply line 4622 may have a potential equal to or lower than V1−V EL − | Vth | −α. There is no particular limitation on the potential of the potential supply line 4623, but it is preferably within the range of potentials input to the panel in which the pixels are formed. This eliminates the need for a separate power source. Note that here, the potential of the potential supply line 4623 is set to V2.

まず、図47(A)及び図48(A)に示すように初期化期間では、第1のスイッチ4611をオフとし、第2のスイッチ4612、第3のスイッチ4613及び第4のスイッチ4614をオンとする。このとき、トランジスタ4610は導通状態であり、第1の容量素子4615にはV1−VEL−|Vth|−α−V2が、第2の容量素子4616には|Vth|+αが保持される。なお、初期化期間では、第1の容量素子4615には所定の電圧が、第2の容量素子4616には少なくとも|Vth|より高い絶対値の電圧が保持されれば良い。 First, as shown in FIGS. 47A and 48A, in the initialization period, the first switch 4611 is turned off, and the second switch 4612, the third switch 4613, and the fourth switch 4614 are turned on. And At this time, the transistor 4610 is in a conductive state, and V1-V EL − | Vth | −α−V2 is held in the first capacitor element 4615, and | Vth | + α is held in the second capacitor element 4616. Note that in the initialization period, the first capacitor element 4615 may hold a predetermined voltage, and the second capacitor element 4616 may hold a voltage having an absolute value higher than at least | Vth |.

図47(B)及び図48(B)に示すしきい値電圧書き込み期間では、第2のスイッチ4612をオフとする。そのため、トランジスタ4610のゲート電極は次第に上昇し、トランジスタ4610のゲート・ソース間電圧Vgsがしきい値電圧|Vth|となったところでトランジスタ4610は非導通状態となる。よって、第2の容量素子4616に保持される電圧Vc2はおおむね|Vth|となる。   In the threshold voltage writing period shown in FIGS. 47B and 48B, the second switch 4612 is turned off. Therefore, the gate electrode of the transistor 4610 gradually rises, and the transistor 4610 is turned off when the gate-source voltage Vgs of the transistor 4610 reaches the threshold voltage | Vth |. Therefore, the voltage Vc2 held in the second capacitor element 4616 is approximately | Vth |.

その後の図2(C)及び図3(C)に示すデータ書き込み期間においては、第3のスイッチ4613及び第4のスイッチ4614をオフとした後、第1のスイッチ4611をオンとし、信号線4618より輝度データに応じた電位(V2−Vdata)を入力する。このときに、第2の容量素子4616に保持される電圧Vc2は、第1の容量素子4615、第2の容量素子4616及び発光素子4617の静電容量をそれぞれC1、C2、C3とするとC3>>C1、C2より式(4)のように表すことができる。

Figure 2008134625
In the subsequent data writing period shown in FIGS. 2C and 3C, after the third switch 4613 and the fourth switch 4614 are turned off, the first switch 4611 is turned on and the signal line 4618 is turned on. A potential (V2-Vdata) corresponding to the luminance data is input. At this time, the voltage Vc2 held in the second capacitor element 4616 is C3> when the capacitances of the first capacitor element 4615, the second capacitor element 4616, and the light emitting element 4617 are C1, C2, and C3, respectively. > From C1 and C2, it can be expressed as in equation (4).
Figure 2008134625

なお、C1とC2は信号線4618より供給する電位を決定する際に必要であるが、これらの関係は特に限定されない。なお、C1>C2の場合には、輝度変化に伴うVdataの振幅を少なくすることが可能であるため消費電力を低減することができる。一方、C2>C1の場合には、周囲のスイッチのオン、オフやオフ電流によるVc2の変化を抑制することができる。これらの相反する効果よりC1とC2は等しく、第1の容量素子4615と第2の容量素子4616の大きさは同じであることが好ましい。   Note that C1 and C2 are necessary when determining the potential supplied from the signal line 4618, but their relationship is not particularly limited. Note that in the case of C1> C2, the power consumption can be reduced because the amplitude of Vdata accompanying the change in luminance can be reduced. On the other hand, when C2> C1, it is possible to suppress changes in Vc2 due to on / off of surrounding switches and off-current. From these contradictory effects, it is preferable that C1 and C2 are equal, and the first capacitor element 4615 and the second capacitor element 4616 have the same size.

なお、次の発光期間において発光素子4617を非発光としたい場合には、Vdata≦0の電位を入力すれば良い。   Note that when the light-emitting element 4617 does not emit light in the next light-emitting period, a potential of Vdata ≦ 0 may be input.

次に、図47(D)及び図48(D)に示す発光期間では、第1のスイッチ4611をオフとした後、第2のスイッチ4612をオンとする。このとき、トランジスタ4610のゲート・ソース間電圧はVgs=−|Vth|−Vdata×(C1/(C1+C2))であり、輝度データに応じた電流がトランジスタ4610及び発光素子4617に流れ、発光素子4617が発光する。もちろん、信号線4618より入力される輝度データに応じた電位は、トランジスタ4610のゲート・ソース間電圧がVgs=−|Vth|−Vdata×(C1/(C1+C2))となることを考慮してVdataを決定する必要がある。   Next, in the light emission period shown in FIGS. 47D and 48D, the first switch 4611 is turned off and then the second switch 4612 is turned on. At this time, the gate-source voltage of the transistor 4610 is Vgs = − | Vth | −Vdata × (C1 / (C1 + C2)), and a current corresponding to the luminance data flows to the transistor 4610 and the light-emitting element 4617. Emits light. Of course, the potential corresponding to the luminance data input from the signal line 4618 is Vdata considering that the gate-source voltage of the transistor 4610 is Vgs = − | Vth | −Vdata × (C1 / (C1 + C2)). Need to be determined.

なお、発光素子4617に流れる電流Iは、トランジスタ4610を飽和領域で動作させた場合、式(5)で表される。

Figure 2008134625
Note that the current I flowing through the light-emitting element 4617 is expressed by Expression (5) when the transistor 4610 is operated in the saturation region.
Figure 2008134625

トランジスタ4610はPチャネル型のトランジスタであるため、Vth<0である。よって、式(5)は式(6)に変形できる。

Figure 2008134625
Since the transistor 4610 is a P-channel transistor, Vth <0. Therefore, equation (5) can be transformed into equation (6).
Figure 2008134625

また、トランジスタ4610を線形領域で動作させた場合、発光素子に流れる電流Iは式(7)で表される。

Figure 2008134625
In addition, when the transistor 4610 is operated in a linear region, a current I that flows through the light-emitting element is represented by Expression (7).
Figure 2008134625

Vth<0より、式(7)は式(8)に変形できる。

Figure 2008134625
From Vth <0, equation (7) can be transformed into equation (8).
Figure 2008134625

ここで、Wはトランジスタ4610のチャネル幅、Lはチャネル長、μは移動度、Coxは蓄積容量を指す。   Here, W is the channel width of the transistor 4610, L is the channel length, μ is the mobility, and Cox is the storage capacitance.

式(6)及び式(8)より、トランジスタ4610の動作領域が飽和領域、線形領域のいずれの場合においても、発光素子4617に流れる電流はトランジスタ4610のしきい値電圧(Vth)に依存しない。よって、トランジスタ4610のしきい値電圧のばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流を発光素子4617に供給することができる。   From the equations (6) and (8), the current flowing through the light-emitting element 4617 does not depend on the threshold voltage (Vth) of the transistor 4610 when the operation region of the transistor 4610 is either the saturation region or the linear region. Accordingly, variation in current value due to variation in threshold voltage of the transistor 4610 can be suppressed, and current corresponding to luminance data can be supplied to the light-emitting element 4617.

以上のことから、トランジスタ4610のしきい値電圧のばらつきに起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能となる。   From the above, variation in luminance due to variation in threshold voltage of the transistor 4610 can be suppressed. In addition, since the counter electrode is operated at a constant potential, power consumption can be reduced.

さらに、トランジスタ4610を飽和領域で動作させた場合においては、発光素子4617の劣化による輝度のばらつきも抑制できる。発光素子4617が劣化すると、発光素子4617のVELは増大し、トランジスタ4610の第1の電極、即ちソース電極の電位は減少する。このとき、トランジスタ4610のソース電極は第2の容量素子4616の第2の電極に、トランジスタ4610のゲート電極は第2の容量素子4616の第1の電極に接続されており、なおかつゲート電極側は浮遊状態となっている。そのため、ソース電位の減少に伴い、同じ電位だけトランジスタ4610のゲート電位も減少する。よって、トランジスタ4610のVgsは変化しないため、たとえ発光素子が劣化してもトランジスタ4610及び発光素子4617に流れる電流に影響しない。なお、式(6)においても発光素子に流れる電流Iはソース電位やドレイン電位に依存しないことがわかる。 Further, when the transistor 4610 is operated in the saturation region, variation in luminance due to deterioration of the light-emitting element 4617 can be suppressed. When the light-emitting element 4617 deteriorates, V EL of the light-emitting element 4617 increases, and the potential of the first electrode of the transistor 4610, that is, the source electrode decreases. At this time, the source electrode of the transistor 4610 is connected to the second electrode of the second capacitor element 4616, the gate electrode of the transistor 4610 is connected to the first electrode of the second capacitor element 4616, and the gate electrode side is It is floating. Therefore, as the source potential decreases, the gate potential of the transistor 4610 also decreases by the same potential. Accordingly, since Vgs of the transistor 4610 does not change, even if the light-emitting element is deteriorated, current flowing in the transistor 4610 and the light-emitting element 4617 is not affected. Note that also in Equation (6), the current I flowing through the light-emitting element does not depend on the source potential or the drain potential.

よって、トランジスタ4610を飽和領域で動作させた場合においては、トランジスタ4610のしきい値電圧のばらつき及び発光素子4617の劣化に起因したトランジスタ4610に流れる電流のばらつきを抑制することができる。   Thus, when the transistor 4610 is operated in the saturation region, variation in threshold voltage of the transistor 4610 and variation in current flowing to the transistor 4610 due to deterioration of the light-emitting element 4617 can be suppressed.

なお、トランジスタ4610を飽和領域で動作させた場合、降伏現象やチャネル長変調による電流量の増加を抑制するために、トランジスタ4610のチャネル長Lは長い方がより好ましい。   Note that in the case where the transistor 4610 is operated in the saturation region, it is preferable that the channel length L of the transistor 4610 be long in order to suppress increase in current amount due to breakdown phenomenon or channel length modulation.

以上のようにトランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができるため、本発明においてそのトランジスタによって制御された電流の供給先は特に限定されない。そのため、図46に示した発光素子4617は、代表的にはEL素子(有機EL素子、無機EL素子又は有機物及び無機物を含むEL素子)を適用することができる。また、発光素子4617に換えて、電子放出素子、液晶素子、電子インクなどを適用することもできる。図49に発光素子4617にEL素子4917を用いた例を示す。なお、図49は対向電極4624から画素電極4911に電流が流れている様子を示している。   As described above, since variation in current value due to variation in threshold voltage of a transistor can be suppressed, the supply destination of current controlled by the transistor is not particularly limited in the present invention. Therefore, as the light-emitting element 4617 illustrated in FIG. 46, an EL element (an organic EL element, an inorganic EL element, or an EL element including an organic substance and an inorganic substance) can be typically used. Further, instead of the light-emitting element 4617, an electron-emitting element, a liquid crystal element, electronic ink, or the like can be used. FIG. 49 shows an example in which an EL element 4917 is used as the light-emitting element 4617. FIG. 49 shows a state in which current flows from the counter electrode 4624 to the pixel electrode 4911.

また、トランジスタ4610は発光素子4617に供給する電流値を制御する機能を有していれば良いため、その種類は特に限定されず様々なものを用いることができる。例えば、結晶性半導体膜を用いた薄膜トランジスタ(TFT)、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ZnOやa−InGaZnOなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタをトランジスタ4610に適用することができる。   Further, since the transistor 4610 only needs to have a function of controlling a current value supplied to the light-emitting element 4617, the type thereof is not particularly limited, and various types can be used. For example, a thin film transistor (TFT) using a crystalline semiconductor film, a thin film transistor using a non-single crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a transistor formed using a semiconductor substrate or an SOI substrate, MOS The transistor 4610 can be a type transistor, a junction transistor, a bipolar transistor, a transistor using a compound semiconductor such as ZnO or a-InGaZnO, a transistor using an organic semiconductor or a carbon nanotube, or the like.

第1のスイッチ4611は輝度データに応じた電位、即ち信号を信号線4618より画素に入力するタイミングを選択し、主に第1の容量素子4615に保持される電圧、及び第2の容量素子4616に保持される電圧即ちトランジスタ4610のゲート・ソース間電圧を変化させるものである。また、第2のスイッチ4612はトランジスタ4610の第2の電極に所定の電位を供給するタイミングを選択するものである。なお、場合によっては第1の容量素子4615の第2の電極及び第2の容量素子4616の第1の電極にも前記所定の電位を供給する。第3のスイッチ4613はトランジスタ4610のゲート電極と第2の電極との接続を制御するものであり、第4のスイッチ4614は各フレーム期間毎に第1の容量素子4615に所定の電圧を保持させるタイミングを選択し、第1の容量素子4615の第1の電極に所定の電位を供給するか否かを制御するものである。そのため、第1のスイッチ4611、第2のスイッチ4612、第3のスイッチ4613、第4のスイッチ4614は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わせた論理回路でもよい。なお、第1のスイッチ4611、第2のスイッチ4612及び第4のスイッチ4614は、上記タイミングで信号もしくは電位を画素に与えることができれば特に必要はない。また、第3のスイッチ4613においても上記機能を実現できれば特に必要はない。   The first switch 4611 selects a potential corresponding to luminance data, that is, a timing at which a signal is input to the pixel from the signal line 4618, and mainly includes a voltage held in the first capacitor 4615 and a second capacitor 4616. , That is, the voltage between the gate and the source of the transistor 4610 is changed. The second switch 4612 selects timing for supplying a predetermined potential to the second electrode of the transistor 4610. Note that in some cases, the predetermined potential is supplied to the second electrode of the first capacitor element 4615 and the first electrode of the second capacitor element 4616. The third switch 4613 controls connection between the gate electrode and the second electrode of the transistor 4610. The fourth switch 4614 causes the first capacitor element 4615 to hold a predetermined voltage every frame period. The timing is selected and whether or not a predetermined potential is supplied to the first electrode of the first capacitor element 4615 is controlled. Therefore, the first switch 4611, the second switch 4612, the third switch 4613, and the fourth switch 4614 are not particularly limited as long as they have the above functions. For example, a transistor or a diode may be used, or a logic circuit combining them may be used. Note that the first switch 4611, the second switch 4612, and the fourth switch 4614 are not particularly required as long as a signal or a potential can be supplied to the pixel at the above timing. Further, the third switch 4613 is not particularly required as long as the above function can be realized.

なお、トランジスタを用いた場合、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、LDD領域を設けているものやマルチゲート構造にしているものなどがある。また、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。   Note that when a transistor is used, the polarity (conductivity type) of the transistor is not particularly limited. However, it is preferable to use a transistor with low off-state current. As a transistor with low off-state current, there are a transistor provided with an LDD region and a transistor having a multi-gate structure. Further, a CMOS switch may be used by using both an N channel type and a P channel type.

たとえば、第1のスイッチ4611、第2のスイッチ4612、第3のスイッチ4613、第4のスイッチ4614にPチャネル型のトランジスタを適用した場合、それぞれのスイッチのオンオフを制御する走査線にはオンさせたいときにはLレベルの信号が、オフさせたいときにはHレベルの信号が入力される。この場合、Pチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。   For example, when a p-channel transistor is used for the first switch 4611, the second switch 4612, the third switch 4613, and the fourth switch 4614, the scan line that controls on / off of each switch is turned on. An L level signal is input when desired, and an H level signal is input when desired. In this case, since a pixel can be formed using only P-channel transistors, the manufacturing process can be simplified.

さらに、図7の表示装置に本実施形態で示した画素を適用することでき、実施の形態1と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   Further, the pixels shown in this embodiment can be applied to the display device of FIG. 7, and, as in the first embodiment, if the data writing period in each row does not overlap, the initialization start time can be freely set in each row. Can do. Further, since each pixel can emit light except its own address period, the ratio of the light emission period in one frame period (that is, the duty ratio) can be very large, and can be almost 100%. Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor that controls the value of the current flowing through the light-emitting element can be written into the capacitor more accurately. Therefore, the reliability as a display device is improved.

なお、本実施形態は、その他の実施の形態に示した画素構成とも自由に組み合わせることができる。例えば、実施の形態2と同様に、第4のスイッチ4614に整流素子を用いても良いし、実施の形態3及び4のように電位供給線4623を他の配線で代用しても良い。また、トランジスタ4610を実施の形態5及び6で示したトランジスタの構成とすることもできる。その他、実施の形態7に示した構成及び動作を適用することも可能である。これらに限らず、本実施形態に記載したトランジスタ4610は、他の実施の形態に示した画素にも適用することが可能である。   Note that this embodiment mode can be freely combined with the pixel structures shown in the other embodiment modes. For example, a rectifier element may be used for the fourth switch 4614 as in the second embodiment, or the potential supply line 4623 may be replaced with another wiring as in the third and fourth embodiments. The transistor 4610 can have the structure of the transistor described in any of Embodiments 5 and 6. In addition, the configuration and operation described in Embodiment 7 can be applied. The transistor 4610 described in this embodiment is not limited to these, and can be applied to the pixels described in the other embodiments.

ただし、発光素子に流れる電流を制御するトランジスタの極性によって、整流素子に流れる電流の向きを異ならせる必要がある。例えば、消去期間を設けるために整流素子を用いた場合について図50を用いて説明する。   However, the direction of the current flowing through the rectifying element needs to be varied depending on the polarity of the transistor that controls the current flowing through the light emitting element. For example, the case where a rectifying element is used to provide an erasing period will be described with reference to FIG.

トランジスタ4610がPチャネル型トランジスタである場合には、整流素子5001は第4の走査線5002からノード4630に電流が流れるように接続されている。第4の走査線5002はトランジスタ4610を強制的にオフにするときのみHレベルの信号が入力され、それ以外はLレベルの信号を入力される。第4の走査線5002がLレベルのときには、整流素子5001には電流が流れず、Hレベルになると第4の走査線5002からノード4630へ電流が流れる。このようにノード4630へ電流を流すことでトランジスタ4610のゲート電位を上昇させ、トランジスタ4610のゲート・ソース間電圧をしきい値電圧(|Vth|)以下にしてトランジスタ4610を強制的にオフにする。このような動作により、黒表示が挿入され残像が見えにくくなり、動画特性を向上させることができる。   In the case where the transistor 4610 is a P-channel transistor, the rectifier element 5001 is connected so that current flows from the fourth scan line 5002 to the node 4630. The fourth scanning line 5002 receives an H level signal only when the transistor 4610 is forcibly turned off, and receives an L level signal otherwise. When the fourth scan line 5002 is at the L level, no current flows through the rectifier element 5001, and when it is at the H level, a current flows from the fourth scan line 5002 to the node 4630. In this manner, the current flows to the node 4630, whereby the gate potential of the transistor 4610 is increased, the gate-source voltage of the transistor 4610 is set to be equal to or lower than the threshold voltage (| Vth |), and the transistor 4610 is forcibly turned off. . By such an operation, a black display is inserted and an afterimage becomes difficult to see, and the moving image characteristics can be improved.

(実施の形態9)
本実施形態では、本発明の画素の部分断面図の一形態について図17を用いて説明する。なお、本実施形態における部分断面図に示されているトランジスタは、発光素子に供給する電流値を制御する機能を有するトランジスタである。
(Embodiment 9)
In this embodiment, one embodiment of a partial cross-sectional view of a pixel of the present invention is described with reference to FIG. Note that the transistor illustrated in the partial cross-sectional view in this embodiment is a transistor having a function of controlling a current value supplied to the light-emitting element.

まず、絶縁表面を有する基板1711上に下地膜1712を形成する。絶縁表面を有する基板1711としては、ガラス基板、石英基板、プラスチック基板(ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等)、セラミックス基板等の絶縁性基板の他、金属基板(タンタル、タングステン、モリブデン等)や半導体基板等の表面に絶縁膜を形成したものも用いることができる。ただし、少なくともプロセス中に発生する熱に耐えうる基板を使用する必要がある。   First, the base film 1712 is formed over the substrate 1711 having an insulating surface. As the substrate 1711 having an insulating surface, a glass substrate, a quartz substrate, a plastic substrate (polyimide, acrylic, polyethylene terephthalate, polycarbonate, polyarylate, polyethersulfone, etc.), an insulating substrate such as a ceramic substrate, a metal substrate (tantalum) In addition, an insulating film formed on the surface of a semiconductor substrate or the like can also be used. However, it is necessary to use a substrate that can withstand at least the heat generated during the process.

下地膜1712としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜(SiO)等の絶縁膜を用い、これら絶縁膜を単層又は2以上の複数層で形成する。なお、下地膜1712は、スパッタ法、CVD法等を用いて形成すればよい。本実施形態では下地膜1712を単層としているが、もちろん2以上の複数層でも構わない。 As the base film 1712, an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (SiO x N y ) is used, and these insulating films are formed as a single layer or two or more layers. Note that the base film 1712 may be formed by a sputtering method, a CVD method, or the like. In this embodiment, the base film 1712 is a single layer, but of course, two or more layers may be used.

次に、下地膜1712上にトランジスタ1713を形成する。トランジスタ1713は、少なくとも半導体層1714と、半導体層1714上に形成されたゲート絶縁膜1715と、半導体層1714上にゲート絶縁膜1715を介して形成されたゲート電極1716から構成されており、半導体層1714は、ソース領域及びドレイン領域を有する。   Next, a transistor 1713 is formed over the base film 1712. The transistor 1713 includes at least a semiconductor layer 1714, a gate insulating film 1715 formed over the semiconductor layer 1714, and a gate electrode 1716 formed over the semiconductor layer 1714 with the gate insulating film 1715 interposed therebetween. 1714 has a source region and a drain region.

半導体層1714は、アモルファスシリコン(a−Si:H)の他、シリコン、シリコン・ゲルマニウム(SiGe)等を主成分とする非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体、非晶質半導体中に0.5nm〜20nmの結晶粒を観察することができる微結晶半導体や、ポリシリコン(p−Si:H)等の結晶性半導体膜を用いることができる。なお、0.5nm〜20nmの結晶粒を観察することができる微結晶状態はいわゆるマイクロクリスタルと呼ばれている。例えば、半導体層1714に非晶質半導体膜を用いる場合には、スパッタ法、CVD法等を用いて形成すれば良く、結晶性半導体膜を用いる場合には、例えば非晶質半導体膜を形成した後さらに結晶化すれば良い。また、必要があればトランジスタのしきい値電圧を制御するために上記主成分の他に、微量の不純物元素(リン、ヒ素、ボロン等)が含まれていても良い。   The semiconductor layer 1714 includes an amorphous semiconductor (a-Si: H), an amorphous semiconductor mainly containing silicon, silicon germanium (SiGe), or the like, and a semi-amorphous semiconductor in which an amorphous state and a crystalline state are mixed. A microcrystalline semiconductor capable of observing crystal grains of 0.5 nm to 20 nm in an amorphous semiconductor or a crystalline semiconductor film such as polysilicon (p-Si: H) can be used. Note that a microcrystalline state in which crystal grains of 0.5 nm to 20 nm can be observed is called a so-called microcrystal. For example, when an amorphous semiconductor film is used for the semiconductor layer 1714, it may be formed by sputtering, CVD, or the like. When a crystalline semiconductor film is used, for example, an amorphous semiconductor film is formed. Further crystallization may be performed later. If necessary, a small amount of impurity elements (phosphorus, arsenic, boron, etc.) may be included in addition to the main component in order to control the threshold voltage of the transistor.

次に、半導体層1714を覆ってゲート絶縁膜1715を形成する。ゲート絶縁膜1715には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いて単層または複数の膜を積層させて形成する。なお、成膜方法には、CVD法、スパッタ法等を用いることができる。   Next, a gate insulating film 1715 is formed so as to cover the semiconductor layer 1714. The gate insulating film 1715 is formed by stacking a single layer or a plurality of films using, for example, silicon oxide, silicon nitride, silicon nitride oxide, or the like. Note that a CVD method, a sputtering method, or the like can be used as a film formation method.

続いて、半導体層1714の上方にゲート絶縁膜1715を介してそれぞれゲート電極1716を形成する。ゲート電極1716は単層で形成してもよいし、複数の金属膜を積層して形成してもよい。なお、ゲート電極は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。例えば、第1の導電層として窒化タンタルを用い、第2の導電層としてタングステン(W)を用いた、第1の導電膜と第2の導電膜からなるゲート電極としてもよい。   Subsequently, a gate electrode 1716 is formed over the semiconductor layer 1714 with a gate insulating film 1715 interposed therebetween. The gate electrode 1716 may be formed as a single layer or a stack of a plurality of metal films. The gate electrode was selected from tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), niobium (Nb), and the like. It can be formed of an element or an alloy material or a compound material containing these elements as main components. For example, tantalum nitride may be used as the first conductive layer and tungsten (W) may be used as the second conductive layer, and the gate electrode may be formed of a first conductive film and a second conductive film.

次に、ゲート電極1716またはレジストを形成し所望の形状にしたものをマスクとして用い、半導体層1714にn型またはp型の導電性を付与する不純物を選択的に添加する。このようにして、半導体層1714に、チャネル形成領域および不純物領域(ソース領域、ドレイン領域、GOLD領域、LDD領域を含む)が形成される。また、添加される不純物元素の導電型によりNチャネル型トランジスタ、またはPチャネル型トランジスタとを区別して作製することができる。   Next, an impurity imparting n-type or p-type conductivity is selectively added to the semiconductor layer 1714 using the gate electrode 1716 or a resist formed in a desired shape as a mask. In this manner, a channel formation region and an impurity region (including a source region, a drain region, a GOLD region, and an LDD region) are formed in the semiconductor layer 1714. In addition, an n-channel transistor or a p-channel transistor can be distinguished from each other depending on the conductivity type of the added impurity element.

なお、図17は、LDD領域1720を自己整合的に作製するために、ゲート電極1716を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール1717を形成する。その後、半導体層1714に導電性を付与する不純物を添加することにより、ソース領域1718、ドレイン領域1719及びLDD領域1720を形成することができる。そのため、LDD領域1720はサイドウォール1717の下部に位置する。なお、サイドウォール1717は、LDD領域1720を自己整合的に形成するために設けるのであって、必ずしも設けなくてもよい。なお、導電性を付与する不純物としてはリン、ヒ素、ボロン等が用いられる。   In FIG. 17, in order to manufacture the LDD region 1720 in a self-aligned manner, a silicon compound such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed so as to cover the gate electrode 1716, and then etched back. Thus, a sidewall 1717 is formed. After that, an impurity imparting conductivity is added to the semiconductor layer 1714, whereby the source region 1718, the drain region 1719, and the LDD region 1720 can be formed. Therefore, the LDD region 1720 is located below the sidewall 1717. Note that the sidewall 1717 is provided in order to form the LDD region 1720 in a self-aligning manner, and is not necessarily provided. Note that phosphorus, arsenic, boron, or the like is used as the impurity imparting conductivity.

次に、ゲート電極1716を覆って、第1の層間絶縁膜1730として第1の絶縁膜1721、第2の絶縁膜1722を積層し形成する。第1の絶縁膜1721、第2の絶縁膜1722としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜(SiO)等の無機絶縁膜、もしくは低誘電率の有機樹脂膜(感光性や非感光性の有機樹脂膜)を用いることができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される材料であり、置換基としては、有機基(例えばアルキル基、芳香族炭化水素)が用いられる。また、置換基にフルオロ基を含んでいても良い。 Next, a first insulating film 1721 and a second insulating film 1722 are stacked and formed as the first interlayer insulating film 1730 so as to cover the gate electrode 1716. As the first insulating film 1721 and the second insulating film 1722, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (SiO x N y ), or an organic resin film having a low dielectric constant (photosensitive) Or non-photosensitive organic resin film) can be used. Alternatively, a film containing siloxane may be used. Note that siloxane is a material having a skeleton structure formed of a bond of silicon (Si) and oxygen (O), and an organic group (for example, an alkyl group or aromatic hydrocarbon) is used as a substituent. Further, the substituent may contain a fluoro group.

なお、第1の絶縁膜1721、第2の絶縁膜1722に同一材料の絶縁膜を用いても良い。本実施形態では第1の層間絶縁膜1730を2層の積層構造としたが、1層としても良いし、3層以上の積層構造としても良い。   Note that an insulating film of the same material may be used for the first insulating film 1721 and the second insulating film 1722. In this embodiment, the first interlayer insulating film 1730 has a two-layer structure, but may have a single layer structure or a three-layer structure or more.

なお、第1の絶縁膜1721、第2の絶縁膜1722は、スパッタ法、CVD法、スピンコーティング法等を用いて形成すればよく、有機樹脂膜やシロキサンを含む膜を用いる場合には塗布法を用いて形成すればよい。   Note that the first insulating film 1721 and the second insulating film 1722 may be formed by a sputtering method, a CVD method, a spin coating method, or the like. When an organic resin film or a film containing siloxane is used, a coating method is used. What is necessary is just to form using.

その後、第1の層間絶縁膜1730上にソース電極及びドレイン電極1723を形成する。なお、ソース電極及びドレイン電極1723は、それぞれコンタクトホールを介してソース領域1718、ドレイン領域1719に接続されている。   Thereafter, a source electrode and a drain electrode 1723 are formed over the first interlayer insulating film 1730. Note that the source electrode and the drain electrode 1723 are connected to a source region 1718 and a drain region 1719 through contact holes, respectively.

なお、ソース電極及びドレイン電極1723は、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、イリジウム(Ir)、ロジウム(Rh)、タングステン(W)、アルミニウム(Al)、タンタル(Ta)、モリブデン(Mo)、カドミウム(Cd)、亜鉛(Zn)、鉄(Fe)、チタン(Ti)、珪素(Si)、ゲルマニウム(Ge)、ジルコニウム(Zr)、バリウム(Ba)、ネオジム(Nd)等の金属又はその合金、若しくはその金属窒化物、又はこれらの積層膜を用いることができる。   Note that the source and drain electrodes 1723 are formed of silver (Ag), gold (Au), copper (Cu), nickel (Ni), platinum (Pt), palladium (Pd), iridium (Ir), rhodium (Rh), Tungsten (W), aluminum (Al), tantalum (Ta), molybdenum (Mo), cadmium (Cd), zinc (Zn), iron (Fe), titanium (Ti), silicon (Si), germanium (Ge), A metal such as zirconium (Zr), barium (Ba), neodymium (Nd) or an alloy thereof, a metal nitride thereof, or a stacked film thereof can be used.

次に、ソース電極及びドレイン電極1723を覆って第2の層間絶縁膜1731を形成する。第2の層間絶縁膜1731としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。   Next, a second interlayer insulating film 1731 is formed so as to cover the source and drain electrodes 1723. As the second interlayer insulating film 1731, an inorganic insulating film, a resin film, or a stacked layer thereof can be used. As the inorganic insulating film, a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or a film in which these are stacked can be used. As the resin film, polyimide, polyamide, acrylic, polyimide amide, epoxy, or the like can be used.

第2の層間絶縁膜1731上には画素電極1724を形成する。次に、画素電極1724の端部を覆うように絶縁物1725を形成する。絶縁物1725は、後に形成される発光物質を含む層1726の成膜を良好なものとするため、絶縁物1725の上端部または下端部が曲率を有する曲面となるように形成することが好ましい。例えば、絶縁物1725の材料としてポジ型の感光性アクリルを用いた場合、絶縁物1725の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。また、絶縁物1725として、感光性の光によってエッチャントに不溶解性となるネガ型、あるいは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。さらには、絶縁物1725の材料として有機物に限らず酸化珪素、酸窒化珪素等の無機物も用いることできる。   A pixel electrode 1724 is formed over the second interlayer insulating film 1731. Next, an insulator 1725 is formed so as to cover an end portion of the pixel electrode 1724. The insulator 1725 is preferably formed so that the upper end portion or the lower end portion of the insulator 1725 has a curved surface in order to improve the formation of the layer 1726 containing a light-emitting substance to be formed later. For example, in the case where positive photosensitive acrylic is used as a material for the insulator 1725, it is preferable that only the upper end portion of the insulator 1725 has a curved surface with a curvature radius (0.2 μm to 3 μm). As the insulator 1725, either a negative type that becomes insoluble in an etchant by photosensitive light or a positive type that becomes soluble in an etchant by light can be used. Furthermore, the material of the insulator 1725 is not limited to an organic material, and an inorganic material such as silicon oxide or silicon oxynitride can also be used.

次に、画素電極1724及び絶縁物1725上に発光物質を含む層1726及び対向電極1727を形成する。   Next, a layer 1726 containing a light-emitting substance and a counter electrode 1727 are formed over the pixel electrode 1724 and the insulator 1725.

なお、画素電極1724と対向電極1727とにより発光物質を含む層1726が挟まれた領域では発光素子1728が形成されている。   Note that a light-emitting element 1728 is formed in a region where the layer 1726 containing a light-emitting substance is sandwiched between the pixel electrode 1724 and the counter electrode 1727.

次に、発光素子1728の詳細について図18を用いて説明する。なお、図17における画素電極1724及び対向電極1727は、それぞれ図18の画素電極1801、対向電極1802に相当する。また、図18(a)においては、画素電極を陽極、対向電極を陰極とする。   Next, details of the light-emitting element 1728 will be described with reference to FIGS. Note that the pixel electrode 1724 and the counter electrode 1727 in FIG. 17 correspond to the pixel electrode 1801 and the counter electrode 1802 in FIG. 18, respectively. In FIG. 18A, the pixel electrode is an anode and the counter electrode is a cathode.

図18(a)に示すように、画素電極1801と対向電極1802との間には、発光層1813の他、正孔注入層1811、正孔輸送層1812、電子輸送層1814、電子注入層1815等も設けられている。これらの層は、画素電極1801の電位が対向電極1802の電位よりも高くなるように電圧を印加したときに、画素電極1801側から正孔が注入され対向電極1802側から電子が注入されるように積層されている。   As shown in FIG. 18A, between the pixel electrode 1801 and the counter electrode 1802, in addition to the light emitting layer 1813, a hole injection layer 1811, a hole transport layer 1812, an electron transport layer 1814, and an electron injection layer 1815. Etc. are also provided. In these layers, holes are injected from the pixel electrode 1801 side and electrons are injected from the counter electrode 1802 side when a voltage is applied so that the potential of the pixel electrode 1801 is higher than the potential of the counter electrode 1802. Are stacked.

このような発光素子において、画素電極1801から注入された正孔と、対向電極1802から注入された電子とは、発光層1813において再結合し、発光物質を励起状態にする。そして、励起状態の発光物質が基底状態に戻るときに発光する。なお、発光物質とは、ルミネセンス(エレクトロルミネセンス)が得られる物質であれば良い。   In such a light-emitting element, holes injected from the pixel electrode 1801 and electrons injected from the counter electrode 1802 are recombined in the light-emitting layer 1813 so that the light-emitting substance is excited. Then, light is emitted when the excited light-emitting substance returns to the ground state. Note that the light-emitting substance may be any substance that can obtain luminescence (electroluminescence).

発光層1813を形成する物質について特に限定はなく、発光物質のみから形成された層であっても良いが、濃度消光を生じる場合には発光物質が有するエネルギーギャップよりも大きいエネルギーギャップを有する物質(ホスト)からなる層中に発光物質が分散するように混合された層であることが好ましい。これによって、発光物質の濃度消光を防ぐことができる。なお、エネルギーギャップとは最低空分子軌道(LUMO:Lowest Unoccupied Molecular Orbital)準位と最高被占分子軌道(HOMO:Highest Occupied Molecular Orbital)準位とのエネルギー差をいう。   There is no particular limitation on the substance forming the light-emitting layer 1813, and a layer formed using only the light-emitting substance may be used. However, when concentration quenching occurs, a substance having an energy gap larger than that of the light-emitting substance ( A layer in which a light emitting substance is dispersed in a layer made of a host is preferable. Thereby, concentration quenching of the luminescent material can be prevented. Note that the energy gap is an energy difference between the lowest unoccupied molecular orbital (LUMO) level and the highest occupied molecular orbital (HOMO) level.

また、発光物質についても特に限定はなく、所望の発光波長の発光をし得る物質を用いればよい。例えば、赤色系の発光を得たいときには、4−ジシアノメチレン−2−イソプロピル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCJTI)、4−ジシアノメチレン−2−メチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCJT)、4−ジシアノメチレン−2−tert−ブチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCJTB)やペリフランテン、2,5−ジシアノ−1,4−ビス[2−(10−メトキシ−1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]ベンゼン等、600nmから680nmに発光スペクトルのピークを有する発光を呈する物質を用いることができる。また、緑色系の発光を得たいときは、N,N’−ジメチルキナクリドン(略称:DMQd)、クマリン6やクマリン545T、トリス(8−キノリノラト)アルミニウム(略称:Alq)、N,N’−ジフェニルキナクリドン(略称:DPQd)等、500nmから550nmに発光スペクトルのピークを有する発光を呈する物質を用いることができる。また、青色系の発光を得たいときは、9,10−ビス(2−ナフチル)−tert−ブチルアントラセン(略称:t−BuDNA)、9,9’−ビアントリル、9,10−ジフェニルアントラセン(略称:DPA)や9,10−ビス(2−ナフチル)アントラセン(略称:DNA)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−ガリウム(BGaq)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(BAlq)等、420nmから500nmに発光スペクトルのピークを有する発光を呈する物質を用いることができる。   There is no particular limitation on the light-emitting substance, and a substance that can emit light with a desired emission wavelength may be used. For example, to obtain red light emission, 4-dicyanomethylene-2-isopropyl-6- [2- (1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] -4H-pyran ( Abbreviation: DCJTI), 4-dicyanomethylene-2-methyl-6- [2- (1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] -4H-pyran (abbreviation: DCJT), 4 -Dicyanomethylene-2-tert-butyl-6- [2- (1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] -4H-pyran (abbreviation: DCJTB), periflanthene, 2,5 -Dicyano-1,4-bis [2- (10-methoxy-1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] benzene, etc., emission spectrum from 600 nm to 680 nm It can be used and a substance which exhibits emission with a peak. When green light emission is desired, N, N′-dimethylquinacridone (abbreviation: DMQd), coumarin 6 or coumarin 545T, tris (8-quinolinolato) aluminum (abbreviation: Alq), N, N′-diphenyl A substance exhibiting light emission having a peak of an emission spectrum from 500 nm to 550 nm, such as quinacridone (abbreviation: DPQd), can be used. When blue light emission is desired, 9,10-bis (2-naphthyl) -tert-butylanthracene (abbreviation: t-BuDNA), 9,9′-bianthryl, 9,10-diphenylanthracene (abbreviation) : DPA), 9,10-bis (2-naphthyl) anthracene (abbreviation: DNA), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-gallium (BGaq), bis (2-methyl-8) -Quinolinolato) -4-phenylphenolato-aluminum (BAlq) or the like can be used a substance that emits light having an emission spectrum peak from 420 nm to 500 nm.

発光物質を分散状態にするために用いる物質についても特に限定はなく、例えば、9,10−ジ(2−ナフチル)−2−tert−ブチルアントラセン(略称:t−BuDNA)等のアントラセン誘導体、または4,4’−ビス(N−カルバゾリル)ビフェニル(略称:CBP)等のカルバゾール誘導体の他、ビス[2−(2−ヒドロキシフェニル)ピリジナト]亜鉛(略称:Znpp)、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:ZnBOX)等の金属錯体等を用いることができる。 There is no particular limitation on a substance used for dispersing the light-emitting substance, for example, an anthracene derivative such as 9,10-di (2-naphthyl) -2-tert-butylanthracene (abbreviation: t-BuDNA), or In addition to carbazole derivatives such as 4,4′-bis (N-carbazolyl) biphenyl (abbreviation: CBP), bis [2- (2-hydroxyphenyl) pyridinato] zinc (abbreviation: Znpp 2 ), bis [2- (2 Metal complexes such as -hydroxyphenyl) benzoxazolate] zinc (abbreviation: ZnBOX) can be used.

画素電極1801を形成する陽極材料は特に限定はされないが、仕事関数の大きい(仕事関数4.0eV以上)金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。このような陽極材料の具体例としては、金属材料の酸化物として、インジウム錫酸化物(略称:ITO)、酸化珪素を含有するITO(略称:ITSO)、酸化インジウムに2〜20[wt%]の酸化亜鉛(ZnO)を混合したターゲットを用いて形成されるインジウム亜鉛酸化物(略称:IZO)の他、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、または金属材料の窒化物(例えば、窒化チタン)等を挙げることができる。   The anode material for forming the pixel electrode 1801 is not particularly limited, but it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a high work function (work function of 4.0 eV or more). Specific examples of such an anode material include indium tin oxide (abbreviation: ITO), ITO containing silicon oxide (abbreviation: ITSO), and indium oxide 2 to 20 wt% as an oxide of a metal material. In addition to indium zinc oxide (abbreviation: IZO) formed using a target mixed with zinc oxide (ZnO), gold (Au), platinum (Pt), nickel (Ni), tungsten (W), chromium ( Examples thereof include Cr), molybdenum (Mo), iron (Fe), cobalt (Co), copper (Cu), palladium (Pd), or a nitride of a metal material (for example, titanium nitride).

一方、対向電極1802を形成する物質としては、仕事関数の小さい(仕事関数3.8eV以下)金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることができる。このような陰極材料の具体例としては、周期表の1族または2族に属する元素、すなわちリチウム(Li)やセシウム(Cs)等のアルカリ金属またはマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、及びこれらを含む合金(Mg:Ag、Al:Li)が挙げられる。また、対向電極1802と発光層1813との間に、電子注入性に優れた層を当該対向電極と積層して設けることにより、仕事関数の大小に関わらず、Al、Ag、ITOや酸化珪素を含有するITO等の画素電極1801の材料として挙げた材料も含めた様々な導電性材料を対向電極1802として用いることができる。また、後述する電子注入層1815に、特に電子を注入する機能に優れた材料を用いることにより同様の効果を得ることができる。   On the other hand, as a material for forming the counter electrode 1802, a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function (work function of 3.8 eV or less) can be used. Specific examples of such a cathode material include elements belonging to Group 1 or Group 2 of the periodic table, that is, alkali metals such as lithium (Li) and cesium (Cs), magnesium (Mg), calcium (Ca), strontium ( Alkaline earth metals such as Sr) and alloys containing them (Mg: Ag, Al: Li). In addition, by providing a layer having excellent electron-injecting properties between the counter electrode 1802 and the light-emitting layer 1813 so as to be stacked with the counter electrode, Al, Ag, ITO, or silicon oxide can be used regardless of the work function. Various conductive materials including the materials mentioned as the material of the pixel electrode 1801 such as ITO can be used as the counter electrode 1802. Further, the same effect can be obtained by using a material having an excellent function of injecting electrons for the electron injection layer 1815 described later.

なお、発光した光を外部に取り出すために、画素電極1801と対向電極1802のいずれか一方または両方がITO等の透明電極、または可視光が透過出来るような数〜数十nmの厚さで形成された電極であることが好ましい。   Note that in order to extract emitted light to the outside, one or both of the pixel electrode 1801 and the counter electrode 1802 are formed with a transparent electrode such as ITO, or with a thickness of several to several tens of nm so that visible light can be transmitted. It is preferable that the electrode is made.

画素電極1801と発光層1813との間には、図18(a)に示すように正孔輸送層1812を有する。正孔輸送層とは、画素電極1801から注入された正孔を発光層1813へ輸送する機能を有する層である。このように、正孔輸送層1812を設け、画素電極1801と発光層1813とを離すことによって、発光が金属に起因して消光することを防ぐことができる。   A hole transport layer 1812 is provided between the pixel electrode 1801 and the light emitting layer 1813 as shown in FIG. The hole transport layer is a layer having a function of transporting holes injected from the pixel electrode 1801 to the light emitting layer 1813. In this manner, by providing the hole transport layer 1812 and separating the pixel electrode 1801 and the light-emitting layer 1813, it is possible to prevent the light emission from being quenched due to the metal.

なお、正孔輸送層1812には、正孔輸送性の高い物質を用いて形成することが好ましく、特に1×10−6cm/Vs以上の正孔移動度を有する物質を用いて形成することが好ましい。なお、正孔輸送性の高い物質とは、電子よりも正孔の移動度が高い物質をいう。正孔輸送層1812を形成するのに用いることができる物質の具体例としては、4,4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:NPB)、4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略称:TPD)、4,4’,4’’−トリス(N,N−ジフェニルアミノ)トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン(略称:MTDATA)、4,4’−ビス{N−[4−(N,N−ジ−m−トリルアミノ)フェニル]−N−フェニルアミノ}ビフェニル(略称:DNTPD)、1,3,5−トリス[N,N−ジ(m−トリル)アミノ]ベンゼン(略称:m−MTDAB)、4,4’,4’’−トリス(N−カルバゾリル)トリフェニルアミン(略称:TCTA)、フタロシアニン(略称:HPc)、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)等が挙げられる。また、正孔輸送層1812は、以上に述べた物質から成る層を二以上組み合わせて形成した多層構造の層であってもよい。 Note that the hole-transport layer 1812 is preferably formed using a substance having a high hole-transport property, and particularly, a substance having a hole mobility of 1 × 10 −6 cm 2 / Vs or higher. It is preferable. Note that a substance having a high hole-transport property refers to a substance having a higher hole mobility than electrons. Specific examples of a substance that can be used for forming the hole-transport layer 1812 include 4,4′-bis [N- (1-naphthyl) -N-phenylamino] biphenyl (abbreviation: NPB), 4, 4′-bis [N- (3-methylphenyl) -N-phenylamino] biphenyl (abbreviation: TPD), 4,4 ′, 4 ″ -tris (N, N-diphenylamino) triphenylamine (abbreviation: TDATA), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenylamino] triphenylamine (abbreviation: MTDATA), 4,4′-bis {N- [4- ( N, N-di-m-tolylamino) phenyl] -N-phenylamino} biphenyl (abbreviation: DNTPD), 1,3,5-tris [N, N-di (m-tolyl) amino] benzene (abbreviation: m -MTDAB), 4, 4 ', 4 " Tris (N- carbazolyl) triphenylamine (abbreviation: TCTA), phthalocyanine (abbreviation: H 2 Pc), copper phthalocyanine (abbreviation: CuPc), or vanadyl phthalocyanine (abbreviation: VOPc), and the like. Further, the hole transport layer 1812 may be a layer having a multilayer structure formed by combining two or more layers made of the above-described substances.

また、対向電極1802と発光層1813との間には、図18(a)に示すように電子輸送層1814を有していてもよい。ここで、電子輸送層とは、対向電極1802から注入された電子を発光層1813へ輸送する機能を有する層である。このように、電子輸送層1814を設け、対向電極1802と発光層1813とを離すことによって、発光が電極材料の金属に起因して消光することを防ぐことができる。   Further, an electron transport layer 1814 may be provided between the counter electrode 1802 and the light emitting layer 1813 as shown in FIG. Here, the electron transporting layer is a layer having a function of transporting electrons injected from the counter electrode 1802 to the light emitting layer 1813. In this manner, by providing the electron transport layer 1814 and separating the counter electrode 1802 and the light emitting layer 1813, it is possible to prevent light emission from being quenched due to the metal of the electrode material.

電子輸送層1814について特に限定はなく、トリス(8−キノリノラト)アルミニウム(略称:Alq)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(略称:BAlq)など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等によって形成されたものを用いることができる。この他、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(略称:Zn(BOX))、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(略称:Zn(BTZ))などのオキサゾール系、チアゾール系配位子を有する金属錯体等によって形成されたものであってもよい。また、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)や、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)等を用いて形成されたものであってもよい。電子輸送層1814は、以上に記載したような正孔の移動度よりも電子の移動度が高い物質を用いて形成することが好ましい。また、電子輸送層1814は、10−6cm/Vs以上の電子移動度を有する物質を用いて形成することがより好ましい。なお、電子輸送層1814は、以上に述べた物質から成る層を二以上組み合わせて形成した多層構造であってもよい。 The electron-transport layer 1814 is not particularly limited, and tris (8-quinolinolato) aluminum (abbreviation: Alq), tris (4-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), bis (10-hydroxybenzo [h] -Quinolinato) beryllium (abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (abbreviation: BAlq), and the like, formed by a metal complex having a quinoline skeleton or a benzoquinoline skeleton Can be used. In addition, bis [2- (2-hydroxyphenyl) -benzoxazolate] zinc (abbreviation: Zn (BOX) 2 ), bis [2- (2-hydroxyphenyl) -benzothiazolate] zinc (abbreviation: Zn (BTZ) ) 2 ) and the like may be formed by a metal complex having an oxazole-based or thiazole-based ligand. In addition, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (abbreviation: PBD), 1,3-bis [5- (p-tert- Butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (abbreviation: OXD-7), 3- (4-tert-butylphenyl) -4-phenyl-5- (4-biphenylyl)- 1,2,4-triazole (abbreviation: TAZ), 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -1,2,4-triazole (abbreviation) : P-EtTAZ), bathophenanthroline (abbreviation: BPhen), bathocuproin (abbreviation: BCP), or the like. The electron transport layer 1814 is preferably formed using a substance having higher electron mobility than the hole mobility described above. The electron transport layer 1814 is more preferably formed using a substance having an electron mobility of 10 −6 cm 2 / Vs or higher. Note that the electron-transport layer 1814 may have a multilayer structure formed by combining two or more layers formed of the substances described above.

さらに、画素電極1801と正孔輸送層1812との間には、図18(a)に示すように、正孔注入層1811を有していてもよい。ここで、正孔注入層とは、陽極として機能する電極から正孔輸送層1812へ正孔の注入を促す機能を有する層である。   Further, a hole injection layer 1811 may be provided between the pixel electrode 1801 and the hole transport layer 1812 as shown in FIG. Here, the hole injection layer is a layer having a function of promoting injection of holes from the electrode functioning as an anode into the hole transport layer 1812.

正孔注入層1811について特に限定はなく、モリブデン酸化物やバナジウム酸化物、ルテニウム酸化物、タングステン酸化物、マンガン酸化物等の金属酸化物によって形成されたものを用いることができる。この他、フタロシアニン(略称:HPc)や銅フタロシアニン(CuPc)等のフタロシアニン系の化合物、4,4−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル(略称:DNTPD)等の芳香族アミン系の化合物、或いはポリ(エチレンジオキシチオフェン)/ポリ(スチレンスルホン酸)水溶液(PEDOT/PSS)等の高分子等によっても正孔注入層1811を形成することができる。 There is no particular limitation on the hole-injecting layer 1811, and a layer formed of a metal oxide such as molybdenum oxide, vanadium oxide, ruthenium oxide, tungsten oxide, or manganese oxide can be used. In addition, phthalocyanine compounds such as phthalocyanine (abbreviation: H 2 Pc) and copper phthalocyanine (CuPc), 4,4-bis (N- (4- (N, N-di-m-tolylamino) phenyl) -N -Hole injection by aromatic amine compounds such as phenylamino) biphenyl (abbreviation: DNTPD) or polymers such as poly (ethylenedioxythiophene) / poly (styrenesulfonic acid) aqueous solution (PEDOT / PSS) A layer 1811 can be formed.

また、前記金属酸化物と、正孔輸送性の高い物質とを混合したものを、画素電極1801と正孔輸送層1812との間に設けても良い。このような層は、厚膜化しても駆動電圧の上昇を伴わないため、層の膜厚を調整することでマイクロキャビティ効果や光の干渉効果を利用した光学設計を行うことができる。そのため、色純度に優れ、視野角に依存する色変化などが小さい高品質な発光素子を作製することができる。また、画素電極1801の表面に成膜時に発生する凹凸や電極表面に残った微少な残渣の影響で画素電極1801と対向電極1802がショートすることを防ぐ膜厚を選ぶことができる。   In addition, a mixture of the metal oxide and a substance having a high hole-transport property may be provided between the pixel electrode 1801 and the hole-transport layer 1812. Such a layer does not increase the driving voltage even when it is thickened, so that the optical design utilizing the microcavity effect and the light interference effect can be performed by adjusting the film thickness of the layer. Therefore, a high-quality light-emitting element with excellent color purity and a small color change depending on the viewing angle can be manufactured. In addition, a film thickness that prevents the pixel electrode 1801 and the counter electrode 1802 from being short-circuited by the influence of unevenness generated during the film formation on the surface of the pixel electrode 1801 or a minute residue remaining on the electrode surface can be selected.

また、対向電極1802と電子輸送層1814との間には、図18(a)に示すように、電子注入層1815を有していてもよい。ここで、電子注入層とは、陰極として機能する電極から電子輸送層1814へ電子の注入を促す機能を有する層である。なお、電子輸送層を特に設けない場合は、陰極として機能する電極と発光層との間に電子注入層を設け、発光層への電子の注入を補助してもよい。   Further, an electron injection layer 1815 may be provided between the counter electrode 1802 and the electron transport layer 1814 as shown in FIG. Here, the electron injection layer is a layer having a function of promoting injection of electrons from the electrode functioning as a cathode into the electron transport layer 1814. Note that in the case where the electron transport layer is not particularly provided, an electron injection layer may be provided between the electrode functioning as a cathode and the light emitting layer to assist the injection of electrons into the light emitting layer.

電子注入層1815について特に限定はなく、フッ化リチウム(LiF)、フッ化セシウム(CsF)、フッ化カルシウム(CaF)等のようなアルカリ金属又はアルカリ土類金属の化合物を用いて形成されたものを用いることができる。この他、Alqまたは4,4−ビス(5−メチルベンズオキサゾル−2−イル)スチルベン(BzOs)等のように電子輸送性の高い物質と、マグネシウムまたはリチウム等のようにアルカリ金属又はアルカリ土類金属とを混合したものも、電子注入層1815として用いることができる。 The electron injection layer 1815 is not particularly limited, and is formed using an alkali metal or alkaline earth metal compound such as lithium fluoride (LiF), cesium fluoride (CsF), calcium fluoride (CaF 2 ), or the like. Things can be used. In addition, a substance having a high electron transport property such as Alq or 4,4-bis (5-methylbenzoxazol-2-yl) stilbene (BzOs), and an alkali metal or alkaline earth such as magnesium or lithium. A material mixed with a similar metal can also be used as the electron injection layer 1815.

なお、正孔注入層1811、正孔輸送層1812、発光層1813、電子輸送層1814、電子注入層1815は、それぞれ、蒸着法、インクジェット法、または塗布法等、いずれの方法で形成しても構わない。また、画素電極1801または対向電極1802についても、スパッタ法または蒸着法等、いずれの方法を用いて形成しても構わない。   Note that the hole injection layer 1811, the hole transport layer 1812, the light-emitting layer 1813, the electron transport layer 1814, and the electron injection layer 1815 can be formed by any method such as an evaporation method, an inkjet method, or a coating method, respectively. I do not care. Further, the pixel electrode 1801 or the counter electrode 1802 may be formed by any method such as a sputtering method or an evaporation method.

また、発光素子の層構造は、図18(a)に記載したものに限定されず、図18(b)に示すように陰極として機能する電極から順に作製してもよい。つまり、画素電極1801を陰極とし、画素電極1801上に電子注入層1815、電子輸送層1814、発光層1813、正孔輸送層1812、正孔注入層1811、対向電極1802の順で積層しても良い。なお、対向電極1802は陽極として機能する。   In addition, the layer structure of the light-emitting element is not limited to that illustrated in FIG. 18A, and may be sequentially formed from an electrode functioning as a cathode as illustrated in FIG. In other words, the pixel electrode 1801 is used as a cathode, and an electron injection layer 1815, an electron transport layer 1814, a light emitting layer 1813, a hole transport layer 1812, a hole injection layer 1811, and a counter electrode 1802 are stacked in this order on the pixel electrode 1801. good. Note that the counter electrode 1802 functions as an anode.

なお、発光素子は、発光層が一層のものについて記載したが、複数の発光層を有するものであってもよい。複数の発光層を設け、それぞれの発光層からの発光を混合することで、白色光を得ることができる。たとえば2層の発光層を有する発光素子の場合、第1の発光層と第2の発光層との間には、間隔層や、正孔を発生する層及び電子を発生する層を設けることが好ましい。このような構成により、外部に射出したそれぞれの発光は、視覚的に混合され、白色光として視認される。よって、白色光を得ることができる。   Note that although the light-emitting element has a single light-emitting layer, it may have a plurality of light-emitting layers. White light can be obtained by providing a plurality of light emitting layers and mixing light emitted from the respective light emitting layers. For example, in the case of a light-emitting element having two light-emitting layers, an interval layer, a layer that generates holes, and a layer that generates electrons may be provided between the first light-emitting layer and the second light-emitting layer. preferable. With such a configuration, each light emitted to the outside is visually mixed and visually recognized as white light. Therefore, white light can be obtained.

また、発光は、図17において画素電極1724または対向電極1727のいずれか一方または両方を通って外部に取り出される。従って、画素電極1724または対向電極1727のいずれか一方または両方は、透光性を有する物質で成る。   Light emission is extracted to the outside through one or both of the pixel electrode 1724 and the counter electrode 1727 in FIG. Accordingly, one or both of the pixel electrode 1724 and the counter electrode 1727 are formed using a light-transmitting substance.

対向電極1727のみが透光性を有する物質からなる場合、図19(a)に示すように発光は対向電極1727を通って基板と逆側から取り出される。また、画素電極1724のみが透光性を有する物質からなる場合、図19(b)に示すように発光は画素電極1724を通って基板側から取り出される。画素電極1724および対向電極1727がいずれも透光性を有する物質からなるものである場合、図19(c)に示すように発光は画素電極1724および対向電極1727を通って、基板側および基板と逆側の両方から取り出される。   When only the counter electrode 1727 is made of a light-transmitting substance, light emission is extracted from the opposite side of the substrate through the counter electrode 1727 as shown in FIG. In the case where only the pixel electrode 1724 is made of a light-transmitting substance, light emission is extracted from the substrate side through the pixel electrode 1724 as shown in FIG. In the case where both the pixel electrode 1724 and the counter electrode 1727 are made of a light-transmitting substance, light emission passes through the pixel electrode 1724 and the counter electrode 1727 as shown in FIG. Taken from both sides.

配線や電極は、上述した材料に限らず、アルミニウム(Al)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、ネオジム(Nd)、クロム(Cr)、ニッケル(Ni)、白金(Pt)、金(Au)、銀(Ag)、銅(Cu)、マグネシウム(Mg)、スカンジウム(Sc)、コバルト(Co)、亜鉛(Zn)、ニオブ(Nb)、シリコン(Si)、リン(P)、ボロン(B)、ヒ素(As)、ガリウム(Ga)、インジウム(In)、錫(Sn)等の群から選ばれた一つ又は複数の元素、もしくは前記群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料(例えば、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化珪素を含有するITO(ITSO)、酸化亜鉛(ZnO)、アルミネオジム(Al−Nd)、マグネシウム銀(Mg−Ag)など)、もしくはこれらの化合物を組み合わせた物質等を用いて形成することができる。また、これらの元素とシリコンの化合物(シリサイド)(例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど)や窒素の化合物(例えば、窒化チタン、窒化タンタル、窒化モリブデン等)を用いて形成しても良い。なお、シリコン(Si)には、n型不純物(リンなど)やp型不純物(ボロンなど)が多く含まれていても良い。これらの不純物を含むことで導電率が向上し、配線や電極として利用しやすくなる。なお、シリコンには、単結晶、多結晶(ポリシリコン)、非晶質(アモルファスシリコン)のいずれを用いてもよい。単結晶シリコンや多結晶シリコンを用いた際には抵抗を小さくすることができ、非晶質シリコンでは簡単な製造工程で作製することができる。   The wiring and electrodes are not limited to the materials described above, but are aluminum (Al), tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), neodymium (Nd), chromium (Cr), nickel (Ni ), Platinum (Pt), gold (Au), silver (Ag), copper (Cu), magnesium (Mg), scandium (Sc), cobalt (Co), zinc (Zn), niobium (Nb), silicon (Si) ), Phosphorus (P), boron (B), arsenic (As), gallium (Ga), indium (In), tin (Sn) or the like, or selected from the above group Compound or alloy material containing one or more elements as components (for example, indium tin oxide (ITO), indium zinc oxide (IZO), ITO containing silicon oxide (ITSO), zinc oxide (Zn ), Aluminum neodymium (Al-Nd), magnesium silver (Mg-Ag), etc.), or it can be formed using a combination material such these compounds. Alternatively, a compound of these elements and silicon (silicide) (eg, aluminum silicon, molybdenum silicon, nickel silicide, or the like) or a compound of nitrogen (eg, titanium nitride, tantalum nitride, molybdenum nitride, or the like) may be used. . Note that silicon (Si) may contain a large amount of n-type impurities (such as phosphorus) and p-type impurities (such as boron). By containing these impurities, the conductivity is improved, and it becomes easy to use as a wiring or an electrode. Note that any of single crystal, polycrystalline (polysilicon), and amorphous (amorphous silicon) may be used for silicon. When single crystal silicon or polycrystalline silicon is used, the resistance can be reduced, and amorphous silicon can be manufactured by a simple manufacturing process.

アルミニウムや銀を用いた際には、導電率が高いため信号遅延を低減することが可能である。また、エッチングが容易であるため、パターニングしやすく微細加工を行うことができる。また、銅においても、導電率が高いため信号遅延を低減することができる。モリブデンは、ITO、IZOなどの酸化物半導体やシリコンと接触しても、材質不良を起こす等の問題を生じることなく製造することができる。また、パターニングやエッチングを行いやすく、耐熱性にも優れているため望ましい。チタンにおいても、ITO、IZOなどの酸化物半導体やシリコンと接触しても材質不良を起こす等の問題を生じることなく製造でき、かつ優れた耐熱性を有するため望ましい。また、タングステンやネオジムは、優れた耐熱性を有するため望ましい。なお、ネオジムはアルミニウムとの合金にすると耐熱性が向上し、アルミニウムのヒロックを抑制することができる。シリコンは、トランジスタが有する半導体層と同時に形成することが可能であり、高い耐熱性を有する。また、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化珪素を含有するITO(ITSO)、酸化亜鉛(ZnO)、シリコン(Si)は透光性を有するため、光を透過させるような部分に用いる際には特に望ましく、これらは例えば画素電極や共通電極として用いることができる。   When aluminum or silver is used, signal delay can be reduced because of high conductivity. Further, since etching is easy, patterning is easy and fine processing can be performed. Also in copper, since the conductivity is high, signal delay can be reduced. Molybdenum can be produced without causing problems such as material defects even when it comes into contact with an oxide semiconductor such as ITO or IZO or silicon. Further, it is desirable because it is easy to perform patterning and etching and has excellent heat resistance. Titanium is also desirable because it can be manufactured without causing problems such as defective materials even when it comes into contact with oxide semiconductors such as ITO and IZO and silicon, and has excellent heat resistance. Tungsten and neodymium are desirable because they have excellent heat resistance. When neodymium is alloyed with aluminum, the heat resistance is improved and hillocks of aluminum can be suppressed. Silicon can be formed at the same time as a semiconductor layer included in a transistor and has high heat resistance. Indium tin oxide (ITO), indium zinc oxide (IZO), ITO containing silicon oxide (ITSO), zinc oxide (ZnO), and silicon (Si) are light-transmitting and thus transmit light. It is particularly desirable when used in such a portion, and these can be used as, for example, a pixel electrode or a common electrode.

なお、配線や電極は、上記材料を用いて形成された単層構造に限らず、多層構造であってもよい。例えば、単層構造で形成する場合には、製造工程を簡略化することができ、コストを低減することができる。また、多層構造では、それぞれの材料のメリットを生かし、デメリットを低減させることが可能であるため、性能に優れた配線や電極を形成することができる。たとえば、抵抗の低い材料(アルミニウムなど)を多層構造の一部に含む構成とすることで、配線の低抵抗化を図ることができる。また、耐熱性の高い材料を含むような構成(例えば、耐熱性が低いが他のメリットを有する材料を耐熱性が高い材料で挟むような積層構造)にすれば、高い耐熱性を有し、かつ単層では生かせなかったメリットを生かすことが可能となる。そのため、例えばアルミニウムを含む層をモリブデンやチタンを含む層により挟む構成の配線や電極を用いることが望ましい。   Note that the wirings and the electrodes are not limited to a single layer structure formed using the above materials, and may have a multilayer structure. For example, in the case of forming with a single layer structure, the manufacturing process can be simplified and the cost can be reduced. In the multilayer structure, the merit of each material can be utilized and the demerit can be reduced, so that wiring and electrodes having excellent performance can be formed. For example, the resistance of the wiring can be reduced by using a structure in which a material having low resistance (such as aluminum) is included in a part of the multilayer structure. Moreover, if it is configured to include a material having high heat resistance (for example, a laminated structure in which a material having low merit but having other merits is sandwiched between materials having high heat resistance), it has high heat resistance, In addition, it is possible to take advantage of the benefits that were not possible with a single layer. Therefore, for example, it is desirable to use a wiring or an electrode having a structure in which a layer containing aluminum is sandwiched between layers containing molybdenum or titanium.

また、配線や電極が他の材料の配線や電極等と直接接するような部分がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材料中に混入し、各々の材料の性質を変えてしまい、本来の目的を果たせなくなったり、製造する際に問題が生じ、正常に製造できなくなったりすることがある。このような場合、ある層を他の層で挟んだり、覆ったりすることにより解決することができる。例えば、インジウム錫酸化物(ITO)とアルミニウムを接触させたい場合は、間にチタンやモリブデンを介在させることが望ましい。また、シリコンとアルミニウムを接触させたい場合も同様に、間にチタンやモリブデンを介在させることが望ましい。   In addition, when there is a portion where the wiring or electrode is in direct contact with the wiring or electrode of another material, it may adversely affect each other. For example, one material may be mixed into the other material, changing the properties of each material, making it impossible to achieve its original purpose, or causing problems in manufacturing, and making it impossible to manufacture normally. . In such a case, it can be solved by sandwiching or covering a certain layer with another layer. For example, when it is desired to contact indium tin oxide (ITO) and aluminum, it is desirable to interpose titanium or molybdenum between them. Similarly, when it is desired to bring silicon and aluminum into contact, it is desirable to interpose titanium or molybdenum therebetween.

次に、トランジスタ1713に非晶質半導体膜を半導体層に用いた順スタガ構造のトランジスタについて説明する。画素の部分断面図を図20に示す。なお、図20では、順スタガ構造のトランジスタを記すと共に、画素が有する容量素子についても合わせて説明する。   Next, a transistor with a forward stagger structure in which an amorphous semiconductor film is used for the transistor 1713 as a semiconductor layer is described. A partial cross-sectional view of the pixel is shown in FIG. Note that in FIG. 20, a forward staggered transistor is shown, and a capacitor included in the pixel is also described.

図20に示すように、基板2011上に下地膜2012が形成されている。さらに下地膜2012上に画素電極2013が形成されている。また、画素電極2013と同層に同じ材料からなる第1の電極2014が形成されている。   As illustrated in FIG. 20, a base film 2012 is formed over a substrate 2011. Further, a pixel electrode 2013 is formed on the base film 2012. A first electrode 2014 made of the same material is formed in the same layer as the pixel electrode 2013.

さらに、下地膜2012上に配線2015及び配線2016が形成され、画素電極2013の端部は配線2015で覆われている。配線2015及び配線2016の上部にN型の導電型を有するN型半導体層2017及びN型半導体層2018が形成されている。また、配線2015と配線2016の間であって、下地膜2012上に半導体層2019が形成されている。そして、半導体層2019の一部はN型半導体層2017及びN型半導体層2018上にまで延長されている。この半導体層はアモルファスシリコン(a−Si:H)等の非晶質半導体から形成されている。なお、非晶質半導体に限らずセミアモルファス半導体、微結晶半導体等であっても良い。また、半導体層2019上にゲート絶縁膜2020が形成されている。また、ゲート絶縁膜2020と同層の同じ材料からなる絶縁膜2021が第1の電極2014上にも形成されている。   Further, a wiring 2015 and a wiring 2016 are formed over the base film 2012, and an end portion of the pixel electrode 2013 is covered with the wiring 2015. Over the wiring 2015 and the wiring 2016, an N-type semiconductor layer 2017 and an N-type semiconductor layer 2018 having an N-type conductivity are formed. A semiconductor layer 2019 is formed over the base film 2012 between the wiring 2015 and the wiring 2016. A part of the semiconductor layer 2019 extends to the N-type semiconductor layer 2017 and the N-type semiconductor layer 2018. This semiconductor layer is formed of an amorphous semiconductor such as amorphous silicon (a-Si: H). Note that not only an amorphous semiconductor but also a semi-amorphous semiconductor, a microcrystalline semiconductor, or the like may be used. A gate insulating film 2020 is formed over the semiconductor layer 2019. An insulating film 2021 made of the same material and in the same layer as the gate insulating film 2020 is also formed over the first electrode 2014.

さらに、ゲート絶縁膜2020上に、ゲート電極2022が形成され、トランジスタ2025が形成されている。また、ゲート電極2022と同層に同じ材料でなる第2の電極2023が第1の電極2014上に絶縁膜2021を介して形成され、絶縁膜2021が第1の電極2014と第2の電極2023とで挟まれた構成の容量素子2024が形成されている。また、画素電極2013の端部、トランジスタ2025及び容量素子2024を覆って、層間絶縁膜2026が形成されている。   Further, a gate electrode 2022 is formed over the gate insulating film 2020, and a transistor 2025 is formed. A second electrode 2023 made of the same material and in the same layer as the gate electrode 2022 is formed over the first electrode 2014 with an insulating film 2021 interposed therebetween, and the insulating film 2021 is formed of the first electrode 2014 and the second electrode 2023. A capacitor element 2024 having a structure sandwiched between and is formed. An interlayer insulating film 2026 is formed so as to cover the end portion of the pixel electrode 2013, the transistor 2025, and the capacitor 2024.

層間絶縁膜2026及びその開口部に位置する画素電極2013上に発光物質を含む層2027及び対向電極2028が形成され、発光物質を含む層2027が画素電極2013と対向電極2028とで挟まれた領域で発光素子2029が形成されている。   A region 2027 containing a light emitting substance and a counter electrode 2028 are formed over the interlayer insulating film 2026 and the pixel electrode 2013 located in the opening, and the layer 2027 containing the light emitting substance is sandwiched between the pixel electrode 2013 and the counter electrode 2028. Thus, a light emitting element 2029 is formed.

また、図20(a)に示す第1の電極2014を図20(b)に示すように配線2015及び2016と同層の同一材料で形成し、絶縁膜2021が第1の電極2030と第2の電極2023とで挟まれた構成の容量素子2031としても良い。また、図20において、トランジスタ2025にNチャネル型トランジスタを用いたが、Pチャネル型トランジスタでも良い。   20A. The first electrode 2014 shown in FIG. 20A is formed of the same material in the same layer as the wirings 2015 and 2016 as shown in FIG. 20B, and the insulating film 2021 is formed with the first electrode 2030 and the second electrode. The capacitor 2031 may be sandwiched between the electrodes 2023. In FIG. 20, an N-channel transistor is used as the transistor 2025; however, a P-channel transistor may be used.

基板2011、下地膜2012、画素電極2013、ゲート絶縁膜2020、ゲート電極2022、層間絶縁膜2026、発光物質を含む層2027及び対向電極2028に用いられる材料は、図17において説明した基板1711、下地膜1712、画素電極1724、ゲート絶縁膜1715、ゲート電極1716、層間絶縁膜1730及び1731、発光物質を含む層1726及び対向電極1727と同様の材料をそれぞれ用いることができる。また、配線2015、配線2016は、図17におけるソース電極及びドレイン電極1723と同様の材料を用いれば良い。   The materials used for the substrate 2011, the base film 2012, the pixel electrode 2013, the gate insulating film 2020, the gate electrode 2022, the interlayer insulating film 2026, the light-emitting substance layer 2027, and the counter electrode 2028 are the same as those of the substrate 1711 described in FIG. The same materials as the base film 1712, the pixel electrode 1724, the gate insulating film 1715, the gate electrode 1716, the interlayer insulating films 1730 and 1731, the layer 1726 containing a light-emitting substance, and the counter electrode 1727 can be used, respectively. The wiring 2015 and the wiring 2016 may be formed using a material similar to that of the source and drain electrodes 1723 in FIG.

次に、半導体層に非晶質半導体膜を用いたトランジスタの他の構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり半導体層の下にゲート電極が位置するボトムゲート型のトランジスタを有する画素の部分断面図を図21に示す。   Next, as another structure of a transistor using an amorphous semiconductor film as a semiconductor layer, a structure in which a gate electrode is sandwiched between a substrate and a semiconductor layer, that is, a bottom gate type in which the gate electrode is located under the semiconductor layer FIG. 21 is a partial cross-sectional view of a pixel having the above transistor.

基板2111上に下地膜2112が形成されている。さらに下地膜2112上にゲート電極2113が形成されている。また、ゲート電極2113と同層に同じ材料からなる第1の電極2114が形成されている。ゲート電極2113の材料には図17におけるゲート電極1716に使用される材料の他、リンが添加された多結晶シリコンや金属とシリコンの化合物であるシリサイドでもよい。   A base film 2112 is formed over the substrate 2111. Further, a gate electrode 2113 is formed over the base film 2112. A first electrode 2114 made of the same material is formed in the same layer as the gate electrode 2113. The material of the gate electrode 2113 may be polycrystalline silicon to which phosphorus is added or silicide which is a compound of metal and silicon, in addition to the material used for the gate electrode 1716 in FIG.

また、ゲート電極2113及び第1の電極2114を覆うようにゲート絶縁膜2115が形成されている。   A gate insulating film 2115 is formed so as to cover the gate electrode 2113 and the first electrode 2114.

ゲート絶縁膜2115上に、半導体層2116が形成されている。また、半導体層2116と同層に同じ材料からなる半導体層2117が第1の電極2114上に形成されている。なお、この半導体層はアモルファスシリコン(a−Si:H)等の非晶質半導体から形成されている。また、これに限らずセミアモルファス半導体、微結晶半導体等であっても良い。   A semiconductor layer 2116 is formed over the gate insulating film 2115. In addition, a semiconductor layer 2117 made of the same material as the semiconductor layer 2116 is formed over the first electrode 2114. This semiconductor layer is formed of an amorphous semiconductor such as amorphous silicon (a-Si: H). Further, the present invention is not limited thereto, and a semi-amorphous semiconductor, a microcrystalline semiconductor, or the like may be used.

半導体層2116上にはN型の導電型を有するN型半導体層2118及びN型半導体層2119が形成され、半導体層2117上にはN型半導体層2120が形成されている。   An N-type semiconductor layer 2118 and an N-type semiconductor layer 2119 having an N-type conductivity are formed over the semiconductor layer 2116, and an N-type semiconductor layer 2120 is formed over the semiconductor layer 2117.

N型半導体層2118及びN型半導体層2119上にはそれぞれ配線2121、配線2122が形成され、トランジスタ2129が形成されている。また、N型半導体層2120上には配線2121及び配線2122と同層の同一材料からなる導電層2123が形成され、この導電層2123と、N型半導体層2120と、半導体層2117とで第2の電極を構成している。なお、この第2の電極と第1の電極2114とでゲート絶縁膜2115が挟み込まれた構成の容量素子2130が形成されている。   A wiring 2121 and a wiring 2122 are formed over the N-type semiconductor layer 2118 and the N-type semiconductor layer 2119, respectively, and a transistor 2129 is formed. A conductive layer 2123 made of the same material as the wiring 2121 and the wiring 2122 is formed over the N-type semiconductor layer 2120, and the conductive layer 2123, the N-type semiconductor layer 2120, and the semiconductor layer 2117 are second layers. The electrode is comprised. Note that a capacitor 2130 having a structure in which the gate insulating film 2115 is sandwiched between the second electrode and the first electrode 2114 is formed.

また、配線2121の一方の端部は延在し、その延在した配線2121上部に接して画素電極2124が形成されている。   One end of the wiring 2121 extends, and a pixel electrode 2124 is formed in contact with the upper part of the extended wiring 2121.

また、画素電極2124の端部、トランジスタ2129及び容量素子2130を覆うように絶縁物2125が形成されている。   An insulator 2125 is formed so as to cover an end portion of the pixel electrode 2124, the transistor 2129, and the capacitor 2130.

画素電極2124及び絶縁物2125上には発光物質を含む層2126及び対向電極2127が形成され、画素電極2124と対向電極2127とで発光物質を含む層2126が挟まれた領域では発光素子2128が形成されている。   A layer 2126 containing a light-emitting substance and a counter electrode 2127 are formed over the pixel electrode 2124 and the insulator 2125, and a light-emitting element 2128 is formed in a region where the layer 2126 containing a light-emitting substance is sandwiched between the pixel electrode 2124 and the counter electrode 2127. Has been.

容量素子2130の第2の電極の一部となる半導体層2117及びN型半導体層2120は特に設けなくても良い。つまり、第2の電極を導電層2123とし、第1の電極2114と導電層2123とでゲート絶縁膜2115が挟まれた構造の容量素子としてもよい。   The semiconductor layer 2117 and the N-type semiconductor layer 2120 which are part of the second electrode of the capacitor 2130 are not necessarily provided. That is, the capacitor may have a structure in which the second electrode is the conductive layer 2123 and the gate insulating film 2115 is sandwiched between the first electrode 2114 and the conductive layer 2123.

また、トランジスタ2129にNチャネル型トランジスタを用いたが、Pチャネル型トランジスタでも良い。   Further, although an N-channel transistor is used as the transistor 2129, a P-channel transistor may be used.

なお、図21(a)において、配線2121を形成する前に画素電極2124を形成することで、図21(b)に示すような画素電極2124と同層の同一材料からなる第2の電極2131と第1の電極2114とでゲート絶縁膜2115が挟まれた構成の容量素子2132を形成しても良い。   Note that in FIG. 21A, the pixel electrode 2124 is formed before the wiring 2121 is formed, so that the second electrode 2131 made of the same material as that of the pixel electrode 2124 as shown in FIG. A capacitor 2132 having a structure in which the gate insulating film 2115 is sandwiched between the first electrode 2114 and the first electrode 2114 may be formed.

逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。次に、チャネル保護構造のトランジスタの場合について図22を用いて説明する。なお、図22において、図21と同様のものに関しては共通の符号を用いて示す。   Although an inverted staggered channel etch transistor has been described, a channel protection transistor may of course be used. Next, the case of a transistor having a channel protective structure will be described with reference to FIGS. Note that in FIG. 22, the same components as those in FIG. 21 are denoted by common reference numerals.

図22(a)に示すチャネル保護型構造のトランジスタ2201は図21(a)に示したチャネルエッチ構造のトランジスタ2129とは半導体層2116においてチャネルが形成される領域上にエッチングのマスクとなる絶縁物2202が設けられている点で異なる。   The transistor 2201 having a channel protection structure shown in FIG. 22A is different from the transistor 2129 having a channel etch structure shown in FIG. 21A in that an insulator serving as an etching mask over a region where a channel is formed in the semiconductor layer 2116. The difference is that 2202 is provided.

同様に、図22(b)に示すチャネル保護型構造のトランジスタ2201は、図21(b)に示したチャネルエッチ構造のトランジスタ2129とは半導体層2116においてチャネルが形成される領域上にエッチングのマスクとなる絶縁物2202が設けられている点で異なる。   Similarly, the transistor 2201 having a channel protection structure illustrated in FIG. 22B is different from the transistor 2129 having a channel etching structure illustrated in FIG. 21B in an etching mask over a region where a channel is formed in the semiconductor layer 2116. This is different in that an insulator 2202 is provided.

本発明の画素を構成するトランジスタの半導体層に非晶質半導体膜を用いることで、製造コストを削減することができる。なお、各材料には図17において説明したものを用いることができる。   By using an amorphous semiconductor film for a semiconductor layer of a transistor included in the pixel of the present invention, manufacturing cost can be reduced. In addition, what was demonstrated in FIG. 17 can be used for each material.

また、トランジスタの構造や容量素子の構成は上述したものに限られず、さまざまな構造もしくは構成のトランジスタや容量素子を用いることができる。   Further, the structure of the transistor and the structure of the capacitor are not limited to those described above, and transistors and capacitors having various structures or configurations can be used.

また、トランジスタの半導体層にはアモルファスシリコン(a−Si:H)等の非晶質半導体、セミアモルファス半導体、微結晶半導体からなる半導体膜の他、ポリシリコン(p−Si:H)等の結晶性半導体膜を用いても良い。   In addition, the semiconductor layer of the transistor includes an amorphous semiconductor such as amorphous silicon (a-Si: H), a semi-amorphous semiconductor, a semiconductor film made of a microcrystalline semiconductor, and a crystal such as polysilicon (p-Si: H). A conductive semiconductor film may be used.

図23に、半導体層に結晶性半導体膜を用いたトランジスタを有する画素の部分断面図を示し、以下に説明する。なお、図23に示すトランジスタ2318は、図29で示したマルチゲート型のトランジスタである。   FIG. 23 is a partial cross-sectional view of a pixel including a transistor using a crystalline semiconductor film as a semiconductor layer, which will be described below. Note that the transistor 2318 illustrated in FIG. 23 is the multi-gate transistor illustrated in FIG.

図23に示すように、基板2301上に下地膜2302が形成され、その上に半導体層2303が形成されている。なお、半導体層2303は、結晶性半導体膜を所望の形状にパターニングし形成する。   As shown in FIG. 23, a base film 2302 is formed on a substrate 2301, and a semiconductor layer 2303 is formed thereon. Note that the semiconductor layer 2303 is formed by patterning a crystalline semiconductor film into a desired shape.

結晶性半導体膜の作製方法の一例を以下に記す。まず、基板2301上にスパッタ法、CVD法等によりアモルファスシリコン膜を成膜する。そして、成膜したアモルファスシリコン膜を熱結晶化法、レーザー結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶化し、結晶性半導体膜を得る。なお、これらの結晶化方法を組み合わせて結晶化しても良い。   An example of a method for manufacturing a crystalline semiconductor film is described below. First, an amorphous silicon film is formed over the substrate 2301 by a sputtering method, a CVD method, or the like. Then, the amorphous silicon film thus formed is crystallized using a thermal crystallization method, a laser crystallization method, a thermal crystallization method using a catalyst element such as nickel, or the like to obtain a crystalline semiconductor film. In addition, you may crystallize combining these crystallization methods.

また、結晶化を施す膜は、アモルファスシリコン膜をはじめとする非晶質半導体膜に限定される必要はなく、セミアモルファス半導体、微結晶半導体等の半導体膜でも良い。また、非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を用いても良い。   The film to be crystallized is not necessarily limited to an amorphous semiconductor film such as an amorphous silicon film, and may be a semiconductor film such as a semi-amorphous semiconductor or a microcrystalline semiconductor. Alternatively, a compound semiconductor film including an amorphous structure such as an amorphous silicon germanium film may be used.

熱結晶化法により結晶性半導体膜を形成する場合には、加熱炉、レーザ照射、若しくはRTA(Rapid Thermal Annealing)、又はこれらを組み合わせて用いることができる。   In the case of forming a crystalline semiconductor film by a thermal crystallization method, a heating furnace, laser irradiation, RTA (Rapid Thermal Annealing), or a combination thereof can be used.

また、レーザー結晶化法により結晶性半導体膜を形成する場合には、連続発振型のレーザビーム(CWレーザビーム)やパルス発振型のレーザビーム(パルスレーザビーム)を用いることができる。ここで用いることができるレーザビームは、Arレーザ、Krレーザ、エキシマレーザなどの気体レーザ、単結晶のYAG、YVO、フォルステライト(MgSiO)、YAlO、GdVO、若しくは多結晶(セラミック)のYAG、Y、YVO、YAlO、GdVOに、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第2高調波から第4高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVOレーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。このときレーザのエネルギー密度は0.01〜100MW/cm程度(好ましくは0.1〜10MW/cm)必要である。そして、走査速度を10〜2000cm/sec程度として照射する。 In the case of forming a crystalline semiconductor film by a laser crystallization method, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. The laser beam that can be used here is a gas laser such as an Ar laser, a Kr laser, or an excimer laser, single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline ( (Ceramics) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 with one or more of Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta added as dopants A laser oscillated from one or more of laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor laser, or gold vapor laser as a medium can be used. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonic laser beams of these fundamental waves, a crystal having a large grain size can be obtained. For example, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) can be used. Energy density of the laser is about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec.

なお、単結晶のYAG、YVO、フォルステライト(MgSiO)、YAlO、GdVO、若しくは多結晶(セラミック)のYAG、Y、YVO、YAlO、GdVOに、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、Arイオンレーザ、またはTi:サファイアレーザは、連続発振をさせることが可能であり、Qスイッチ動作やモード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせることも可能である。10MHz以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。 Note that single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline (ceramic) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 , dopants Nd, Yb, Cr, Ti, Ho, Er, Tm, and Ta, a laser using a medium added with one or more, an Ar ion laser, or a Ti: sapphire laser should be continuously oscillated. It is also possible to perform pulse oscillation at an oscillation frequency of 10 MHz or more by performing Q switch operation or mode synchronization. When the laser beam is oscillated at an oscillation frequency of 10 MHz or more, the semiconductor film is irradiated with the next pulse during the period from when the semiconductor film is melted by the laser to solidification. Therefore, unlike the case of using a pulse laser having a low oscillation frequency, the solid-liquid interface can be continuously moved in the semiconductor film, so that crystal grains continuously grown in the scanning direction can be obtained.

また、ニッケルなどの触媒元素を用いた熱結晶化法により結晶性半導体膜を形成する場合には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好ましい。   In the case where a crystalline semiconductor film is formed by a thermal crystallization method using a catalyst element such as nickel, it is preferable to perform a gettering process for removing the catalyst element such as nickel after crystallization.

上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。この部分的に結晶化された結晶性半導体膜を所望の形状にパターニングして島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層2303に用いる。   By the above crystallization, a partially crystallized region is formed in the amorphous semiconductor film. This partially crystallized crystalline semiconductor film is patterned into a desired shape to form an island-shaped semiconductor film. This semiconductor film is used for the semiconductor layer 2303 of the transistor.

また、結晶性半導体層は、トランジスタ2318のチャネル形成領域2304及びソース領域又はドレイン領域となる不純物領域2305に用いられる他、容量素子2319の下部電極となる半導体層2306及び不純物領域2308にも用いられる。なお、不純物領域2308は特に設ける必要はない。また、チャネル形成領域2304及び半導体層2306にはチャネルドープが行われていても良い。   The crystalline semiconductor layer is used for the channel formation region 2304 of the transistor 2318 and the impurity region 2305 to be a source region or a drain region, and also to the semiconductor layer 2306 and the impurity region 2308 to be a lower electrode of the capacitor 2319. . Note that the impurity region 2308 is not necessarily provided. In addition, channel doping may be performed on the channel formation region 2304 and the semiconductor layer 2306.

次に、半導体層2303及び容量素子2319の下部電極上にはゲート絶縁膜2309が形成されている。さらに、半導体層2303上にはゲート絶縁膜2309を介してゲート電極2310が、容量素子2319の半導体層2306上にはゲート絶縁膜2309を介してゲート電極2310と同層に同じ材料からなる上部電極2311が形成されている。このようにして、トランジスタ2318及び容量素子2319が作製される。   Next, a gate insulating film 2309 is formed over the semiconductor layer 2303 and the lower electrode of the capacitor 2319. Further, a gate electrode 2310 is formed over the semiconductor layer 2303 through a gate insulating film 2309, and an upper electrode made of the same material as the gate electrode 2310 is formed over the semiconductor layer 2306 of the capacitor 2319 through the gate insulating film 2309. 2311 is formed. In this manner, the transistor 2318 and the capacitor 2319 are manufactured.

次に、トランジスタ2318及び容量素子2319を覆って層間絶縁膜2312が形成され、層間絶縁膜2312上にはコンタクトホールを介して不純物領域2305と接する配線2313が形成されている。そして、配線2313に接して層間絶縁膜2312上には画素電極2314が形成され、画素電極2314の端部及び配線2313を覆って絶縁物2315が形成されている。さらに、画素電極2314上に発光物質を含む層2316及び対向電極2317が形成され、画素電極2314と対向電極2317とで発光物質を含む層2316が挟まれた領域では発光素子2320が形成されている。   Next, an interlayer insulating film 2312 is formed so as to cover the transistor 2318 and the capacitor 2319, and a wiring 2313 in contact with the impurity region 2305 is formed over the interlayer insulating film 2312 through a contact hole. A pixel electrode 2314 is formed on the interlayer insulating film 2312 so as to be in contact with the wiring 2313, and an insulator 2315 is formed so as to cover an end portion of the pixel electrode 2314 and the wiring 2313. Further, a layer 2316 containing a light-emitting substance and a counter electrode 2317 are formed over the pixel electrode 2314, and a light-emitting element 2320 is formed in a region where the layer 2316 containing a light-emitting substance is sandwiched between the pixel electrode 2314 and the counter electrode 2317. .

また、半導体層にポリシリコン(p−Si:H)等の結晶性半導体膜を用いたボトムゲート型のトランジスタを有する画素の部分断面を図24に示す。   FIG. 24 shows a partial cross section of a pixel having a bottom-gate transistor using a crystalline semiconductor film such as polysilicon (p-Si: H) as a semiconductor layer.

基板2401上に下地膜2402が形成され、その上にゲート電極2403が形成されている。また、ゲート電極2403と同層に同じ材料からなる容量素子2423の第1の電極2404が形成されている。   A base film 2402 is formed over a substrate 2401, and a gate electrode 2403 is formed thereon. The first electrode 2404 of the capacitor 2423 made of the same material is formed in the same layer as the gate electrode 2403.

なお、ゲート電極2403及び第1の電極2404を覆うようにゲート絶縁膜2405が形成されている。   Note that a gate insulating film 2405 is formed so as to cover the gate electrode 2403 and the first electrode 2404.

そのゲート絶縁膜2405上には半導体層が形成されている。なお、半導体膜は、非晶質半導体、セミアモルファス半導体、微結晶半導体等の半導体膜を熱結晶化法、レーザー結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶化し、所望の形状にパターニングして半導体層を形成する。   A semiconductor layer is formed over the gate insulating film 2405. Note that the semiconductor film is formed using a thermal crystallization method, a laser crystallization method, or a thermal crystallization method using a catalytic element such as nickel. Crystallization and patterning into a desired shape form a semiconductor layer.

このような半導体層を用いてトランジスタ2422のチャネル形成領域2406、LDD領域2407及びソース領域又はドレイン領域となる不純物領域2408、並びに容量素子2423の第2の電極となる領域2409、不純物領域2410及び不純物領域2411が形成される。なお、不純物領域2410及び不純物領域2411は特に設けなくても良い。また、チャネル形成領域2406及び領域2409には不純物が添加されていても良い。   With such a semiconductor layer, a channel formation region 2406, an LDD region 2407, and an impurity region 2408 that serves as a source region or a drain region of the transistor 2422, a region 2409 that serves as a second electrode of the capacitor 2423, an impurity region 2410, and an impurity Region 2411 is formed. Note that the impurity region 2410 and the impurity region 2411 are not necessarily provided. Further, an impurity may be added to the channel formation region 2406 and the region 2409.

なお、容量素子2423は、ゲート絶縁膜2405が第1の電極2404及び半導体層から形成された領域2409等からなる第2の電極で挟まれた構成である。   Note that the capacitor 2423 has a structure in which the gate insulating film 2405 is sandwiched between the first electrode 2404, the second electrode including the region 2409 formed of the semiconductor layer, and the like.

次に、半導体層を覆って第1の層間絶縁膜2412が形成され、第1の層間絶縁膜2412上にコンタクトホールを介して不純物領域2408と接する配線2413が形成されている。   Next, a first interlayer insulating film 2412 is formed to cover the semiconductor layer, and a wiring 2413 that is in contact with the impurity region 2408 through a contact hole is formed over the first interlayer insulating film 2412.

また、第1の層間絶縁膜2412には開口部2415が形成されている。トランジスタ2422、容量素子2423及び開口部2415を覆うように第2の層間絶縁膜2416が形成され、第2の層間絶縁膜2416上にコンタクトホールを介して、配線2413と接続された画素電極2417が形成されている。また、画素電極2417の端部を覆って絶縁物2418が形成されている。そして、画素電極2417上に発光物質を含む層2419及び対向電極2420が形成され、画素電極2417と対向電極2420とで発光物質を含む層2419が挟まれた領域では発光素子2421が形成されている。なお、発光素子2421の下部に開口部2415が位置している。つまり、発光素子2421からの発光を基板側から取り出すときには第1の層間絶縁膜2412に開口部2415を有するため透過率を高めることができる。   An opening 2415 is formed in the first interlayer insulating film 2412. A second interlayer insulating film 2416 is formed so as to cover the transistor 2422, the capacitor 2423, and the opening 2415. A pixel electrode 2417 connected to the wiring 2413 through a contact hole is formed over the second interlayer insulating film 2416. Is formed. In addition, an insulator 2418 is formed to cover an end portion of the pixel electrode 2417. A layer 2419 containing a light-emitting substance and a counter electrode 2420 are formed over the pixel electrode 2417, and a light-emitting element 2421 is formed in a region where the layer 2419 containing a light-emitting substance is sandwiched between the pixel electrode 2417 and the counter electrode 2420. . Note that an opening 2415 is located below the light emitting element 2421. In other words, when light emitted from the light-emitting element 2421 is extracted from the substrate side, the transmittance can be increased because the opening 2415 is provided in the first interlayer insulating film 2412.

本発明の画素を構成するトランジスタの半導体層に結晶性半導体膜を用いることにより、例えば、図7における走査線駆動回路712及び信号線駆動回路711を画素部713と一体形成することが容易になる。   By using a crystalline semiconductor film for a semiconductor layer of a transistor included in the pixel of the present invention, for example, the scan line driver circuit 712 and the signal line driver circuit 711 in FIG. 7 can be easily formed integrally with the pixel portion 713. .

なお、半導体層に結晶性半導体膜を用いたトランジスタにおいても構造は上述したものに限られず、さまざまな構造をとることができる。なお、容量素子においても同様である。また、本実施形態において、特に断りがない限り図17における材料を適宜使用することができる。   Note that the structure of a transistor including a crystalline semiconductor film as a semiconductor layer is not limited to the above structure, and various structures can be employed. The same applies to the capacitive element. Moreover, in this embodiment, the material in FIG. 17 can be used suitably unless there is particular notice.

本実施形態で示したトランジスタは、実施の形態1乃至8に記載した画素において発光素子に供給する電流値を制御するトランジスタとして利用することができる。よって、実施の形態1乃至8に記載したように画素を動作させることで、トランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データに対応した電流を発光素子に供給することができ、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可能である。   The transistor described in this embodiment can be used as a transistor for controlling a current value supplied to a light-emitting element in the pixel described in any of Embodiments 1 to 8. Therefore, by operating a pixel as described in Embodiments 1 to 8, variation in current value due to variation in threshold voltage of a transistor can be suppressed. Therefore, a current corresponding to the luminance data can be supplied to the light emitting element, and variations in luminance can be suppressed. In addition, since the counter electrode is operated at a constant potential, power consumption can be reduced.

さらに、このような画素を図7の表示装置に適用することにより、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね100%にすることもできる。よって、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。   Further, by applying such a pixel to the display device of FIG. 7, each pixel can emit light except its own address period, and therefore the ratio of the light emission period in one frame period (that is, the duty ratio). Can be made very large and can be made to be almost 100%. Therefore, a display device with a small luminance variation and a high duty ratio can be obtained.

また、しきい値電圧書き込み期間を長く設定することも可能であるため、発光素子に流れる電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信頼性が向上する。   Further, since the threshold voltage writing period can be set long, the threshold voltage of the transistor that controls the value of the current flowing through the light-emitting element can be written into the capacitor more accurately. Therefore, the reliability as a display device is improved.

(実施の形態10)
本実施形態では、実施の形態9に示した発光素子とは異なる構成を有する素子について説明する。
(Embodiment 10)
In this embodiment, an element having a structure different from that of the light-emitting element described in Embodiment 9 will be described.

エレクトロルミネセンスを利用する発光素子は、発光材料が有機化合物もしくは無機化合物かによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。   A light-emitting element using electroluminescence is distinguished depending on whether a light-emitting material is an organic compound or an inorganic compound. Generally, the former is called an organic EL element and the latter is called an inorganic EL element.

無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。前者は、発光材料の粒子をバインダ中に分散させた発光層を有し、後者は、発光材料の薄膜からなる発光層を有している点に違いはあるが、高電界で加速された電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオンの内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機EL素子ではドナー−アクセプター再結合型発光、薄膜型無機EL素子では局在型発光である場合が多い。   Inorganic EL elements are classified into a dispersion-type inorganic EL element and a thin-film inorganic EL element depending on the element structure. The former has a light-emitting layer in which particles of a light-emitting material are dispersed in a binder, and the latter has a light-emitting layer made of a thin film of the light-emitting material. It is common in the point that requires. Note that the obtained light emission mechanism includes donor-acceptor recombination light emission using a donor level and an acceptor level, and localized light emission using inner-shell electron transition of a metal ion. In general, the dispersion-type inorganic EL element often has donor-acceptor recombination light emission, and the thin-film inorganic EL element often has localized light emission.

本実施形態で使用される発光材料は、少なくとも母体材料と発光中心となる不純物元素(発光物質とも言う)とで構成される。含有させる不純物元素を変化させることで、様々な色の発光を得ることができる。発光材料の作製方法としては、固相法や液相法(共沈法)などの様々な方法を用いることができる。また、噴霧熱分解法、複分解法、プレカーサーの熱分解反応による方法、逆ミセル法やこれらの方法と高温焼成を組み合わせた方法、凍結乾燥法などの液相法なども用いることができる。   The light-emitting material used in this embodiment includes at least a base material and an impurity element (also referred to as a light-emitting substance) serving as a light emission center. By changing the impurity element to be contained, light emission of various colors can be obtained. As a method for manufacturing the light-emitting material, various methods such as a solid phase method and a liquid phase method (coprecipitation method) can be used. Also, spray pyrolysis method, metathesis method, precursor thermal decomposition method, reverse micelle method, method combining these methods with high temperature firing, liquid phase method such as freeze-drying method, etc. can be used.

固相法は、母体材料と、不純物元素又は不純物元素を含む化合物を秤量し、乳鉢で混合、電気炉で加熱、焼成を行い反応させ、母体材料に不純物元素を含有させる方法である。焼成温度は、700〜1500℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。比較的高温での焼成を必要とするが、簡単な方法であるため、生産性がよく大量生産に適している。   The solid phase method is a method in which a base material and an impurity element or a compound containing the impurity element are weighed, mixed in a mortar, heated and fired in an electric furnace, reacted, and the base material contains the impurity element. The firing temperature is preferably 700 to 1500 ° C. This is because the solid phase reaction does not proceed when the temperature is too low, and the base material is decomposed when the temperature is too high. In addition, although baking may be performed in a powder state, it is preferable to perform baking in a pellet state. Although firing at a relatively high temperature is required, it is a simple method, so it has high productivity and is suitable for mass production.

液相法(共沈法)は、母体材料又は母体材料を含む化合物と、不純物元素又は不純物元素を含む化合物を溶液中で反応させ、乾燥させた後、焼成を行う方法である。発光材料の粒子が均一に分布し、粒径が小さく低い焼成温度でも反応が進むことができる。   The liquid phase method (coprecipitation method) is a method in which a base material or a compound containing the base material and an impurity element or a compound containing the impurity element are reacted in a solution, dried, and then fired. The particles of the luminescent material are uniformly distributed, and the reaction can proceed even at a low firing temperature with a small particle size.

発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫化物としては、例えば、硫化亜鉛(ZnS)、硫化カドミウム(CdS)、硫化カルシウム(CaS)、硫化イットリウム(Y)、硫化ガリウム(Ga)、硫化ストロンチウム(SrS)、硫化バリウム(BaS)等を用いることができる。また、酸化物としては、例えば、酸化亜鉛(ZnO)、酸化イットリウム(Y)等を用いることができる。また、窒化物としては、例えば、窒化アルミニウム(AlN)、窒化ガリウム(GaN)、窒化インジウム(InN)等を用いることができる。さらに、セレン化亜鉛(ZnSe)、テルル化亜鉛(ZnTe)等も用いることができ、硫化カルシウム−ガリウム(CaGa)、硫化ストロンチウム−ガリウム(SrGa)、硫化バリウム−ガリウム(BaGa)、等の3元系の混晶であってもよい。 As a base material used for the light-emitting material, sulfide, oxide, or nitride can be used. Examples of the sulfide include zinc sulfide (ZnS), cadmium sulfide (CdS), calcium sulfide (CaS), yttrium sulfide (Y 2 S 3 ), gallium sulfide (Ga 2 S 3 ), strontium sulfide (SrS), sulfide. Barium (BaS) or the like can be used. As the oxide, for example, zinc oxide (ZnO), yttrium oxide (Y 2 O 3 ), or the like can be used. As the nitride, for example, aluminum nitride (AlN), gallium nitride (GaN), indium nitride (InN), or the like can be used. Furthermore, zinc selenide (ZnSe), zinc telluride (ZnTe), and the like can also be used, and calcium sulfide-gallium sulfide (CaGa 2 S 4 ), strontium sulfide-gallium sulfide (SrGa 2 S 4 ), barium sulfide-gallium (BaGa). It may be a ternary mixed crystal such as 2 S 4 ).

局在型発光の発光中心として、マンガン(Mn)、銅(Cu)、サマリウム(Sm)、テルビウム(Tb)、エルビウム(Er)、ツリウム(Tm)、ユーロピウム(Eu)、セリウム(Ce)、プラセオジウム(Pr)などを用いることができる。なお、電荷補償として、フッ素(F)、塩素(Cl)などのハロゲン元素が添加されていてもよい。   As emission centers of localized emission, manganese (Mn), copper (Cu), samarium (Sm), terbium (Tb), erbium (Er), thulium (Tm), europium (Eu), cerium (Ce), praseodymium (Pr) or the like can be used. Note that a halogen element such as fluorine (F) or chlorine (Cl) may be added as charge compensation.

一方、ドナー−アクセプター再結合型発光の発光中心として、ドナー準位を形成する第1の不純物元素及びアクセプター準位を形成する第2の不純物元素を含む発光材料を用いることができる。第1の不純物元素は、例えば、フッ素(F)、塩素(Cl)、アルミニウム(Al)等を用いることができる。第2の不純物元素としては、例えば、銅(Cu)、銀(Ag)等を用いることができる。   On the other hand, a light-emitting material containing a first impurity element that forms a donor level and a second impurity element that forms an acceptor level can be used as the emission center of donor-acceptor recombination light emission. As the first impurity element, for example, fluorine (F), chlorine (Cl), aluminum (Al), or the like can be used. For example, copper (Cu), silver (Ag), or the like can be used as the second impurity element.

ドナー−アクセプター再結合型発光の発光材料を固相法を用いて合成する場合、母体材料と、第1の不純物元素又は第1の不純物元素を含む化合物と、第2の不純物元素又は第2の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。母体材料としては、上述した母体材料を用いることができ、第1の不純物元素又は第1の不純物元素を含む化合物としては、例えば、フッ素(F)、塩素(Cl)、硫化アルミニウム(Al)等を用いることができ、第2の不純物元素又は第2の不純物元素を含む化合物としては、例えば、銅(Cu)、銀(Ag)、硫化銅(CuS)、硫化銀(AgS)等を用いることができる。焼成温度は、700〜1500℃が好ましい。温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。 In the case where a light-emitting material for donor-acceptor recombination light emission is synthesized using a solid-phase method, a base material, a first impurity element or a compound containing the first impurity element, a second impurity element, or a second impurity element Each compound containing an impurity element is weighed and mixed in a mortar, and then heated and fired in an electric furnace. As the base material, the above-described base material can be used, and examples of the first impurity element or the compound containing the first impurity element include fluorine (F), chlorine (Cl), and aluminum sulfide (Al 2 S). 3 ) or the like, and examples of the second impurity element or the compound containing the second impurity element include copper (Cu), silver (Ag), copper sulfide (Cu 2 S), and silver sulfide (Ag). 2 S) or the like can be used. The firing temperature is preferably 700 to 1500 ° C. This is because the solid phase reaction does not proceed when the temperature is too low, and the base material is decomposed when the temperature is too high. In addition, although baking may be performed in a powder state, it is preferable to perform baking in a pellet state.

また、固相反応を利用する場合の不純物元素として、第1の不純物元素と第2の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく、固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第1の不純物元素と第2の不純物元素で構成される化合物としては、例えば、塩化銅(CuCl)、塩化銀(AgCl)等を用いることができる。   In addition, as an impurity element in the case of using a solid phase reaction, a compound including a first impurity element and a second impurity element may be used in combination. In this case, since the impurity element is easily diffused and the solid-phase reaction easily proceeds, a uniform light emitting material can be obtained. Further, since no extra impurity element is contained, a light-emitting material with high purity can be obtained. As the compound including the first impurity element and the second impurity element, for example, copper chloride (CuCl), silver chloride (AgCl), or the like can be used.

なお、これらの不純物元素の濃度は、母体材料に対して0.01〜10atom%であればよく、好ましくは0.05〜5atom%の範囲である。   Note that the concentration of these impurity elements may be 0.01 to 10 atom% with respect to the base material, and is preferably in the range of 0.05 to 5 atom%.

薄膜型無機EL素子の場合、発光層は、上記発光材料を含む層であり、抵抗加熱蒸着法、電子ビーム蒸着(EB蒸着)法等の真空蒸着法、スパッタリング法等の物理気相成長法(PVD)、有機金属CVD法、ハイドライド輸送減圧CVD法等の化学気相成長法(CVD)、原子層エピタキシ法(ALE)等を用いて形成することができる。   In the case of a thin film type inorganic EL element, the light emitting layer is a layer containing the above light emitting material, and a physical vapor deposition method such as a vacuum evaporation method such as a resistance heating vapor deposition method or an electron beam vapor deposition (EB vapor deposition) method, or a sputtering method ( PVD), metal organic chemical vapor deposition (CVD), chemical vapor deposition (CVD) such as hydride transport low pressure CVD, atomic layer epitaxy (ALE), or the like.

図51(A)乃至(C)に発光素子として用いることのできる薄膜型無機EL素子の一例を示す。図51(A)乃至(C)において、発光素子は、第1の電極5101、発光層5102、第2の電極5103を含む。   FIGS. 51A to 51C illustrate an example of a thin film inorganic EL element that can be used as a light-emitting element. 51A to 51C, the light-emitting element includes a first electrode 5101, a light-emitting layer 5102, and a second electrode 5103.

図51(B)及び図51(C)に示す発光素子は、図51(A)の発光素子において、電極と発光層との間に絶縁層を設けた構造である。図51(B)に示す発光素子は、第1の電極5101と発光層5102との間に絶縁層5104を有し、図51(C)に示す発光素子は、第1の電極5101と発光層5102との間に絶縁層5104aを、第2の電極5103と発光層5102との間に絶縁層5104bを有している。このように絶縁層を発光層を挟持する一対の電極のうちの一方と発光層との間にのみ設けてもよいし、両方の間に設けてもよい。また絶縁層は単層でもよいし複数層からなる積層でもよい。   A light-emitting element illustrated in FIGS. 51B and 51C has a structure in which an insulating layer is provided between an electrode and a light-emitting layer in the light-emitting element in FIG. A light-emitting element illustrated in FIG. 51B includes an insulating layer 5104 between the first electrode 5101 and the light-emitting layer 5102, and the light-emitting element illustrated in FIG. 51C includes the first electrode 5101 and the light-emitting layer. An insulating layer 5104 a is provided between the second electrode 5103 and the light emitting layer 5102, and an insulating layer 5104 b is provided between the second electrode 5103 and the light emitting layer 5102. Thus, the insulating layer may be provided only between one of the pair of electrodes that sandwich the light emitting layer and the light emitting layer, or may be provided between both. Further, the insulating layer may be a single layer or a stacked layer including a plurality of layers.

また、図51(B)では第1の電極5101に接するように絶縁層5104が設けられているが、絶縁層と発光層の順番を逆にして、第2の電極5103に接するように絶縁層5104を設けてもよい。   In FIG. 51B, the insulating layer 5104 is provided in contact with the first electrode 5101; however, the insulating layer and the light-emitting layer are reversed in order, and the insulating layer is in contact with the second electrode 5103. 5104 may be provided.

分散型無機EL素子の場合、粒子状の発光材料をバインダ中に分散させ膜状の発光層を形成する。発光材料の作製方法によって、十分に所望の大きさの粒子が得られない場合は、乳鉢等で粉砕などによって粒子状に加工すればよい。バインダとは、粒状の発光材料を分散した状態で固定し、発光層としての形状に保持するための物質である。発光材料は、バインダによって発光層中に均一に分散し固定される。   In the case of a dispersion-type inorganic EL element, a particulate light emitting material is dispersed in a binder to form a film light emitting layer. When particles having a desired size cannot be obtained sufficiently by the method for manufacturing a light emitting material, the particles may be processed into particles by pulverization or the like in a mortar or the like. A binder is a substance for fixing a granular light emitting material in a dispersed state and maintaining the shape as a light emitting layer. The light emitting material is uniformly dispersed and fixed in the light emitting layer by the binder.

分散型無機EL素子の場合、発光層の形成方法は、選択的に発光層を形成できる液滴吐出法や、印刷法(スクリーン印刷やオフセット印刷など)、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。膜厚は特に限定されることはないが、好ましくは、10〜1000nmの範囲である。また、発光材料及びバインダを含む発光層において、発光材料の割合は50wt%以上80wt%以下とするよい。   In the case of a dispersion-type inorganic EL element, a light emitting layer can be formed by a droplet discharge method capable of selectively forming a light emitting layer, a printing method (screen printing, offset printing, etc.), a coating method such as a spin coating method, or a dipping method. A dispenser method or the like can also be used. The film thickness is not particularly limited, but is preferably in the range of 10 to 1000 nm. In the light-emitting layer including the light-emitting material and the binder, the ratio of the light-emitting material may be 50 wt% or more and 80 wt% or less.

図52(A)乃至(C)に発光素子として用いることのできる分散型無機EL素子の一例を示す。図52(A)における発光素子は、第1の電極5101、発光層5202、第2の電極5103の積層構造を有し、発光層5202中にバインダによって保持された発光材料5201を含む。   52A to 52C illustrate an example of a dispersion-type inorganic EL element that can be used as a light-emitting element. A light-emitting element in FIG. 52A has a stacked structure of a first electrode 5101, a light-emitting layer 5202, and a second electrode 5103, and includes a light-emitting material 5201 held in a light-emitting layer 5202 by a binder.

本実施の形態に用いることのできるバインダとしては、絶縁性を有する有機材料や無機材料を用いることができる。なお、有機材料及び無機材料の混合材料を用いてもよい。有機絶縁材料としては、シアノエチルセルロース系樹脂のように、比較的誘電率の高いポリマーや、ポリエチレン、ポリプロピレン、ポリスチレン系樹脂、シリコーン樹脂、エポキシ樹脂、フッ化ビニリデンなどの樹脂を用いることができる。また、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。この他、置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、有機材料は上記の他、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂、オキサゾール樹脂(ポリベンゾオキサゾール)等の樹脂材料を用いてもよい。これらの樹脂に、チタン酸バリウム(BaTiO)やチタン酸ストロンチウム(SrTiO)などの高誘電率の微粒子を適度に混合して誘電率を調整することもできる。 As a binder that can be used in this embodiment mode, an insulating organic material or an inorganic material can be used. Note that a mixed material of an organic material and an inorganic material may be used. As the organic insulating material, a polymer having a relatively high dielectric constant such as a cyanoethyl cellulose resin, or a resin such as polyethylene, polypropylene, polystyrene resin, silicone resin, epoxy resin, or vinylidene fluoride can be used. Alternatively, a heat-resistant polymer such as aromatic polyamide, polybenzimidazole, or siloxane resin may be used. Note that a siloxane resin corresponds to a resin including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aryl group) is used. In addition, a fluoro group may be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent. In addition to the above, the organic material may be a resin material such as a vinyl resin such as polyvinyl alcohol or polyvinyl butyral, a phenol resin, a novolac resin, an acrylic resin, a melamine resin, a urethane resin, or an oxazole resin (polybenzoxazole). . The dielectric constant can also be adjusted by appropriately mixing fine particles having a high dielectric constant such as barium titanate (BaTiO 3 ) and strontium titanate (SrTiO 3 ) with these resins.

また、バインダに含まれる無機絶縁材料としては、酸化珪素(SiO)、窒化珪素(SiN)、酸素及び窒素を含む珪素、窒化アルミニウム(AlN)、酸素及び窒素を含むアルミニウムまたは酸化アルミニウム(Al)、酸化チタン(TiO)、BaTiO、SrTiO、チタン酸鉛(PbTiO)、ニオブ酸カリウム(KNbO)、ニオブ酸鉛(PbNbO)、酸化タンタル(Ta)、タンタル酸バリウム(BaTa)、タンタル酸リチウム(LiTaO)、酸化イットリウム(Y)、酸化ジルコニウム(ZrO)、硫化亜鉛(ZnS)、その他の無機材料を含む物質から選ばれる材料で形成することができる。有機材料に、誘電率の高い無機材料を含ませる(添加等によって)ことによって、発光材料及びバインダよりなる発光層の誘電率をより制御することができ、より誘電率を大きくすることができる。 As the inorganic insulating material contained in the binder, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon containing oxygen and nitrogen, aluminum nitride (AlN), aluminum containing oxygen and nitrogen, or aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), BaTiO 3 , SrTiO 3 , lead titanate (PbTiO 3 ), potassium niobate (KNbO 3 ), lead niobate (PbNbO 3 ), tantalum oxide (Ta 2 O 5 ) , Barium tantalate (BaTa 2 O 6 ), lithium tantalate (LiTaO 3 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), zinc sulfide (ZnS), and other inorganic materials It can be formed of a material. By including an inorganic material having a high dielectric constant in the organic material (by addition or the like), the dielectric constant of the light emitting layer made of the light emitting material and the binder can be further controlled, and the dielectric constant can be further increased.

作製工程において、発光材料はバインダを含む溶液中に分散されるが本実施の形態に用いることのできるバインダを含む溶液の溶媒としては、バインダ材料が溶解し、発光層を形成する方法(各種ウエットプロセス)及び所望の膜厚に適した粘度の溶液を作製できるような溶媒を適宜選択すればよい。有機溶媒等を用いることができ、例えばバインダとしてシロキサン樹脂を用いる場合は、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート(PGMEAともいう)、3−メトシキ−3メチル−1−ブタノール(MMBともいう)などを用いることができる。   In the manufacturing process, the light-emitting material is dispersed in a solution containing a binder, but as a solvent of the solution containing the binder that can be used in this embodiment mode, a method of forming a light-emitting layer by dissolving the binder material (various wet types A solvent capable of producing a solution having a viscosity suitable for the process) and a desired film thickness may be appropriately selected. For example, when a siloxane resin is used as a binder, propylene glycol monomethyl ether, propylene glycol monomethyl ether acetate (also referred to as PGMEA), 3-methoxy-3-methyl-1-butanol (also referred to as MMB) can be used. Etc. can be used.

図52(B)及び図52(C)に示す発光素子は、図52(A)の発光素子において、電極と発光層間に絶縁層を設ける構造である。図52(B)に示す発光素子は、第1の電極5101と発光層5202との間に絶縁層5104を有し、図52(C)に示す発光素子は、第1の電極5101と発光層5202との間に絶縁層5104a、第2の電極5103と発光層5202との間に絶縁層5104bとを有している。このように絶縁層は発光層を挟持する一対の電極のうちの一方と発光層との間のみ設けてもよいし、両方の間に設けてもよい。また絶縁層は単層でもよいし複数層からなる積層でもよい。   The light-emitting element illustrated in FIGS. 52B and 52C has a structure in which an insulating layer is provided between the electrode and the light-emitting layer in the light-emitting element in FIG. The light-emitting element illustrated in FIG. 52B includes an insulating layer 5104 between the first electrode 5101 and the light-emitting layer 5202, and the light-emitting element illustrated in FIG. 52C includes the first electrode 5101 and the light-emitting layer. An insulating layer 5104 a is provided between the second electrode 5103 and the light emitting layer 5202, and an insulating layer 5104 b is provided between the second electrode 5103 and the light emitting layer 5202. Thus, the insulating layer may be provided only between one of the pair of electrodes that sandwich the light emitting layer and the light emitting layer, or may be provided between both. Further, the insulating layer may be a single layer or a stacked layer including a plurality of layers.

また、図52(B)では第1の電極5101に接するように絶縁層5104が設けられているが、絶縁層と発光層の順序を逆にして、第2の電極5103に接するように絶縁層5104を設けてもよい。   In FIG. 52B, the insulating layer 5104 is provided in contact with the first electrode 5101; however, the insulating layer and the light emitting layer are reversed in order, and the insulating layer is in contact with the second electrode 5103. 5104 may be provided.

図51及び図52における絶縁層5104、5104a、5104bは、特に限定されることはないが、絶縁耐性が高く、緻密な膜質であることが好ましく、さらには、誘電率が高いことが好ましい。例えば、酸化シリコン(SiO)、酸化イットリウム(Y)、酸化チタン(TiO)、酸化アルミニウム(Al)、酸化ハフニウム(HfO)、酸化タンタル(Ta)、チタン酸バリウム(BaTiO)、チタン酸ストロンチウム(SrTiO)、チタン酸鉛(PbTiO)、窒化シリコン(Si)、酸化ジルコニウム(ZrO)等やこれらの混合膜又は2種以上の積層膜を用いることができる。これらの絶縁膜は、スパッタリング、蒸着、CVD等により成膜することができる。また、絶縁層はこれら絶縁材料の粒子をバインダ中に分散して成膜してもよい。バインダ材料は、発光層に含まれるバインダと同様な材料、方法を用いて形成すればよい。膜厚は特に限定されることはないが、好ましくは10〜1000nmの範囲である。 The insulating layers 5104, 5104a, and 5104b in FIGS. 51 and 52 are not particularly limited, but have high insulation resistance, preferably have a dense film quality, and preferably have a high dielectric constant. For example, silicon oxide (SiO 2 ), yttrium oxide (Y 2 O 3 ), titanium oxide (TiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), Barium titanate (BaTiO 3 ), strontium titanate (SrTiO 3 ), lead titanate (PbTiO 3 ), silicon nitride (Si 3 N 4 ), zirconium oxide (ZrO 2 ), etc., a mixed film thereof, or two or more kinds thereof A laminated film can be used. These insulating films can be formed by sputtering, vapor deposition, CVD, or the like. The insulating layer may be formed by dispersing particles of these insulating materials in a binder. The binder material may be formed using the same material and method as the binder contained in the light emitting layer. The film thickness is not particularly limited, but is preferably in the range of 10 to 1000 nm.

なお、第1の電極5101及び第2の電極5103には、金属、合金、導電性化合物、及びこれらの混合物などを用いることができる。例えば、実施の形態9に記載した画素電極1801及び対向電極1802に用いた材料を適宜選択して用いることができる。   Note that for the first electrode 5101 and the second electrode 5103, a metal, an alloy, a conductive compound, a mixture thereof, or the like can be used. For example, the materials used for the pixel electrode 1801 and the counter electrode 1802 described in Embodiment 9 can be selected as appropriate.

なお、本実施の形態で示す発光素子は、発光層を挟持する一対の電極間、すなわち第1の電極5101及び第2の電極5103に電圧を印加することで発光が得られる。   Note that the light-emitting element described in this embodiment can emit light by applying voltage between a pair of electrodes that sandwich the light-emitting layer, that is, the first electrode 5101 and the second electrode 5103.

以上のようにして得られた無機EL素子は、実施の形態9における発光素子として用いることができる他、他の実施の形態とも自由に組み合わせることができる。   The inorganic EL element obtained as described above can be used as the light-emitting element in Embodiment 9, and can be freely combined with other embodiments.

(実施の形態11)
本実施の形態では、本発明の表示装置の一形態について図25を用いて説明する。
(Embodiment 11)
In this embodiment, one embodiment of a display device of the present invention will be described with reference to FIGS.

図25(a)は、表示装置を示す上面図、図25(b)は図25(a)中A−A’線断面図(A−A’で切断した断面図)である。表示装置は、基板2510上に図中において点線で示された信号線駆動回路2501、画素部2502、第1の走査線駆動回路2503、第2の走査線駆動回路2506を有する。なお、これらは封止基板2504、シール材2505を用いて封止されている。   FIG. 25A is a top view showing the display device, and FIG. 25B is a cross-sectional view taken along the line A-A ′ in FIG. 25A (a cross-sectional view cut along A-A ′). The display device includes a signal line driver circuit 2501, a pixel portion 2502, a first scan line driver circuit 2503, and a second scan line driver circuit 2506 which are indicated by dotted lines in the drawing over a substrate 2510. These are sealed using a sealing substrate 2504 and a sealing material 2505.

なお、2508は第1の走査線駆動回路2503、第2の走査線駆動回路2506及び信号線駆動回路2501に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリンティッドサーキット)2509からビデオ信号、クロック信号、スタート信号等を受け取る。FPC2509と表示装置との接続部上にはICチップ(メモリ回路や、バッファ回路などが形成された半導体チップ)2518及び2519がCOG(Chip On Glass)等で実装されている。なお、ここではFPCしか図示していないが、このFPCにはプリント配線基板(PWB)が取り付けられていてもよい。本発明の表示装置とは、表示装置本体だけでなく、FPCもしくはPWBが取り付けられた状態も含むものとする。また、ICチップなどが実装されたものも含むものとする。   Note that reference numeral 2508 denotes wiring for transmitting signals input to the first scan line driver circuit 2503, the second scan line driver circuit 2506, and the signal line driver circuit 2501, and is an FPC (flexible printer) serving as an external input terminal. Tide circuit) 2509 receives a video signal, a clock signal, a start signal, and the like. IC chips (semiconductor chips on which a memory circuit, a buffer circuit, and the like are formed) 2518 and 2519 are mounted on a connection portion between the FPC 2509 and the display device using COG (Chip On Glass) or the like. Although only the FPC is shown here, a printed wiring board (PWB) may be attached to the FPC. The display device of the present invention includes not only the display device main body but also a state in which an FPC or PWB is attached. In addition, an IC chip or the like mounted is also included.

断面構造について図25(b)を用いて説明する。基板2510上には画素部2502とその周辺駆動回路(第1の走査線駆動回路2503、第2の走査線駆動回路2506及び信号線駆動回路2501)が形成されているが、ここでは信号線駆動回路2501と、画素部2502が示されている。   A cross-sectional structure will be described with reference to FIG. A pixel portion 2502 and its peripheral driver circuits (a first scan line driver circuit 2503, a second scan line driver circuit 2506, and a signal line driver circuit 2501) are formed over the substrate 2510. Here, the signal line driver is used. A circuit 2501 and a pixel portion 2502 are shown.

なお、信号線駆動回路2501はNチャネル型トランジスタ2520、2521のように同一導電型のトランジスタで構成されている。もちろん、Pチャネル型トランジスタや同一導電型のトランジスタだけでなくPチャネル型トランジスタも用いてCMOS回路を形成しても良い。また、本実施形態では、基板上に周辺駆動回路を一体形成した表示パネルを示しているが、必ずしもその必要はなく、周辺駆動回路の全てもしくは一部をICチップなどに形成し、COGなどで実装しても良い。   Note that the signal line driver circuit 2501 includes transistors of the same conductivity type, such as N-channel transistors 2520 and 2521. Of course, a CMOS circuit may be formed using not only a P-channel transistor or a transistor of the same conductivity type but also a P-channel transistor. In this embodiment, a display panel in which a peripheral drive circuit is integrally formed on a substrate is shown. However, this is not always necessary, and all or a part of the peripheral drive circuit is formed on an IC chip or the like, and COG or the like is used. May be implemented.

画素部2502は、実施の形態1乃至8に記載した画素が用いられている。なお、図25(b)にはスイッチとして機能するトランジスタ2511と、発光素子に供給する電流値を制御するトランジスタ2512と、発光素子2528が示されている。なお、トランジスタ2512の第1の電極は発光素子2528の画素電極2513と接続されている。また、画素電極2513の端部を覆って絶縁物2514が形成されている。ここでは、絶縁物2514はポジ型の感光性アクリル樹脂膜を用いることにより形成する。   The pixel described in Embodiment Modes 1 to 8 is used for the pixel portion 2502. Note that FIG. 25B illustrates a transistor 2511 that functions as a switch, a transistor 2512 that controls a current value supplied to the light-emitting element, and a light-emitting element 2528. Note that the first electrode of the transistor 2512 is connected to the pixel electrode 2513 of the light-emitting element 2528. In addition, an insulator 2514 is formed so as to cover an end portion of the pixel electrode 2513. Here, the insulator 2514 is formed using a positive photosensitive acrylic resin film.

また、カバレッジを良好なものとするため、絶縁物2514の上端部または下端部が断面において曲率を有する曲面が形成されるようにする。例えば、絶縁物2514の材料としてポジ型の感光性アクリルを用いた場合、絶縁物2514の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。また、絶縁物2514として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。さらには、絶縁物2514の材料として有機物に限らず酸化珪素、酸窒化珪素等の無機物も用いることできる。   In order to improve the coverage, a curved surface in which the upper end portion or the lower end portion of the insulator 2514 has a curvature in a cross section is formed. For example, in the case where positive photosensitive acrylic is used as a material for the insulator 2514, it is preferable that only the upper end portion of the insulator 2514 has a curved surface with a curvature radius (0.2 μm to 3 μm). As the insulator 2514, either a negative type that becomes insoluble in an etchant by photosensitive light or a positive type that becomes soluble in an etchant by light can be used. Further, the material of the insulator 2514 is not limited to an organic material, and an inorganic material such as silicon oxide or silicon oxynitride can also be used.

また、画素電極2513上には、発光物質を含む層2516および対向電極2517が形成される。発光物質を含む層2516には、少なくとも発光層が設けられていれば、その他の層については特には限定されず、適宜選択することができる。   In addition, over the pixel electrode 2513, a layer 2516 containing a light-emitting substance and a counter electrode 2517 are formed. The layer 2516 containing a light-emitting substance is not particularly limited and can be appropriately selected as long as at least a light-emitting layer is provided.

さらにシール材2505を用いて封止基板2504と基板2510とを貼り合わせることにより、基板2510、封止基板2504、およびシール材2505で囲まれた空間2507に発光素子2528が備えられた構造になっている。なお、空間2507には、不活性気体(窒素やアルゴン等)が充填される場合の他、シール材2505で充填される構成も含むものとする。   Further, the sealing substrate 2504 and the substrate 2510 are attached to each other using the sealing material 2505, whereby the light emitting element 2528 is provided in the space 2507 surrounded by the substrate 2510, the sealing substrate 2504, and the sealing material 2505. ing. Note that the space 2507 includes a structure filled with a sealant 2505 in addition to a case where the space 2507 is filled with an inert gas (nitrogen, argon, or the like).

なお、シール材2505にはエポキシ系樹脂を用いることが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。封止基板2504に用いる材料としては、ガラス基板や石英基板の他、FRP(Fiberglass−Reinforced Plastics)、PVF(ポリビニルフロライド)、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。   Note that an epoxy-based resin is preferably used for the sealant 2505. Moreover, it is desirable that these materials are materials that do not transmit moisture and oxygen as much as possible. As a material used for the sealing substrate 2504, a glass substrate or a quartz substrate, or a plastic substrate made of FRP (Fiberglass-Reinforced Plastics), PVF (polyvinyl fluoride), polyester, acrylic, or the like can be used.

なお、画素部2502に実施の形態1乃至8に記載した画素を用い動作させることで、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。   Note that when the pixel portion 2502 is operated using the pixel described in any of Embodiments 1 to 8, luminance variation with time can be suppressed between pixels or between pixels, and a high-quality display with a high duty ratio can be achieved. A device can be obtained. Further, in the present invention, the power consumption can be reduced because the potential of the counter electrode is kept constant.

図25に示すように、信号線駆動回路2501、画素部2502、第1の走査線駆動回路2503及び第2の走査線駆動回路2506を一体形成することで、表示装置の低コスト化を図ることができる。さらに、信号線駆動回路2501、画素部2502、第1の走査線駆動回路2503及び第2の走査線駆動回路2506に用いられるトランジスタを同一導電型とした場合には、作製工程の簡略化が図れるためさらなる低コスト化を図ることができる。   As shown in FIG. 25, the signal line driver circuit 2501, the pixel portion 2502, the first scan line driver circuit 2503, and the second scan line driver circuit 2506 are integrally formed, so that the cost of the display device can be reduced. Can do. Further, when transistors used for the signal line driver circuit 2501, the pixel portion 2502, the first scan line driver circuit 2503, and the second scan line driver circuit 2506 are of the same conductivity type, the manufacturing process can be simplified. Therefore, further cost reduction can be achieved.

以上のようにして、本発明の表示装置を得ることができる。なお、上述した構成は一例であって本発明の表示装置の構成はこれに限定されない。   As described above, the display device of the present invention can be obtained. The configuration described above is an example, and the configuration of the display device of the present invention is not limited to this.

なお、表示装置の構成としては、図26(a)に示すように信号線駆動回路2601をICチップ上に形成して、COG等で表示装置に実装した構成としても良い。なお、図26(a)における基板2600、画素部2602、第1の走査線駆動回路2603、第2の走査線駆動回路2604、FPC2605、ICチップ2606、ICチップ2607、封止基板2608、シール材2609はそれぞれ図25(a)における基板2510、画素部2502、第1の走査線駆動回路2503、第2の走査線駆動回路2506、FPC2509、ICチップ2518、ICチップ2519、封止基板2504、シール材2505に相当する。   As a configuration of the display device, a signal line driver circuit 2601 may be formed over an IC chip as shown in FIG. 26A and mounted on the display device by COG or the like. Note that the substrate 2600, the pixel portion 2602, the first scan line driver circuit 2603, the second scan line driver circuit 2604, the FPC 2605, the IC chip 2606, the IC chip 2607, the sealing substrate 2608, and the sealing material in FIG. Reference numeral 2609 denotes a substrate 2510, a pixel portion 2502, a first scan line driver circuit 2503, a second scan line driver circuit 2506, an FPC 2509, an IC chip 2518, an IC chip 2519, a sealing substrate 2504, and a seal in FIG. It corresponds to the material 2505.

つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いてICチップに形成し、低消費電力化を図る。また、ICチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図ることが可能である。   That is, only the signal line driver circuit that requires high-speed operation of the driver circuit is formed on the IC chip using a CMOS or the like to reduce power consumption. Further, by using a semiconductor chip such as a silicon wafer as the IC chip, it is possible to achieve higher speed operation and lower power consumption.

なお、第1の走査線駆動回路2603や第2の走査線駆動回路2604を画素部2602と一体形成することで、低コスト化が図れる。さらに、この第1の走査線駆動回路2603、第2の走査線駆動回路2604及び画素部2602は同一導電型のトランジスタで構成することでさらなる低コスト化が図ることができる。このとき、第1の走査線駆動回路2603及び第2の走査線駆動回路2604にブートトラップ回路を用いることにより出力電位が低くなってしまうことを防止することができる。また、第1の走査線駆動回路2603及び第2の走査線駆動回路2604を構成するトランジスタの半導体層にアモルファスシリコンを用いた場合、劣化によりしきい値電圧が変動するため、これを補正する機能を有することが好ましい。   Note that cost reduction can be achieved by forming the first scan line driver circuit 2603 and the second scan line driver circuit 2604 integrally with the pixel portion 2602. Further, the first scan line driver circuit 2603, the second scan line driver circuit 2604, and the pixel portion 2602 are formed using transistors of the same conductivity type, so that cost can be further reduced. At this time, the use of a boot trap circuit for the first scan line driver circuit 2603 and the second scan line driver circuit 2604 can prevent the output potential from being lowered. In addition, when amorphous silicon is used for the semiconductor layers of the transistors included in the first scan line driver circuit 2603 and the second scan line driver circuit 2604, the threshold voltage fluctuates due to deterioration. It is preferable to have.

なお、画素部2602においても実施の形態1乃至8に記載した画素を用い動作させることで、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、FPC2605と基板2600との接続部において機能回路(メモリやバッファ)が形成されたICチップを実装することで基板面積を有効利用することができる。   Note that by operating the pixel portion 2602 using the pixels described in Embodiment Modes 1 to 8, luminance variation with time can be suppressed between pixels or between pixels, and the duty ratio is high and high quality. A display device can be obtained. Further, in the present invention, the power consumption can be reduced because the potential of the counter electrode is kept constant. Further, by mounting an IC chip on which a functional circuit (memory or buffer) is formed at a connection portion between the FPC 2605 and the substrate 2600, the substrate area can be effectively used.

また、図25(a)の信号線駆動回路2501、第1の走査線駆動回路2503及び第2の走査線駆動回路2506に相当する信号線駆動回路2611、第1の走査線駆動回路2613及び第2の走査線駆動回路2614を、図26(b)に示すようにそれぞれICチップ上に形成し、COG等で表示パネルに実装した構成としても良い。なお、図26(b)における基板2610、画素部2612、FPC2615、ICチップ2616、ICチップ2617、封止基板2618、シール材2619はそれぞれ図25(a)における基板2510、画素部2502、FPC2509、ICチップ2518、ICチップ2519、封止基板2504、シール材2505に相当する。   In addition, the signal line driver circuit 2611, the first scan line driver circuit 2613, and the first scan line driver circuit 2613 corresponding to the signal line driver circuit 2501, the first scan line driver circuit 2503, and the second scan line driver circuit 2506 in FIG. Two scanning line driving circuits 2614 may be formed on an IC chip as shown in FIG. 26B and mounted on a display panel by COG or the like. Note that the substrate 2610, the pixel portion 2612, the FPC 2615, the IC chip 2616, the IC chip 2617, the sealing substrate 2618, and the sealant 2619 in FIG. 26B are the substrate 2510, the pixel portion 2502, the FPC 2509, and the like in FIG. It corresponds to an IC chip 2518, an IC chip 2519, a sealing substrate 2504, and a sealing material 2505.

また、画素部2612のトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコン(a−Si:H)を用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。   Further, by using an amorphous semiconductor such as amorphous silicon (a-Si: H) for the semiconductor layer of the transistor in the pixel portion 2612, cost reduction can be achieved. Further, a large display panel can be manufactured.

また、画素の行方向及び列方向にそれぞれ信号線駆動回路、第1の走査線駆動回路及び第2の走査線駆動回路を設けなくても良い。例えば、図27(a)に示すようにICチップ上に形成された周辺駆動回路2701が図26(b)に示す第1の走査線駆動回路2613、第2の走査線駆動回路2614及び信号線駆動回路2611の機能を有するようにしても良い。なお、図27(a)における基板2700、画素部2702、FPC2704、ICチップ2705、ICチップ2706、封止基板2707、シール材2708はそれぞれ図25(a)の基板2510、画素部2502、FPC2509、ICチップ2518、ICチップ2519、封止基板2504、シール材2505に相当する。   Further, the signal line driver circuit, the first scan line driver circuit, and the second scan line driver circuit may not be provided in the row direction and the column direction of the pixel, respectively. For example, as shown in FIG. 27A, the peripheral driving circuit 2701 formed on the IC chip is replaced with the first scanning line driving circuit 2613, the second scanning line driving circuit 2614, and the signal line shown in FIG. The driver circuit 2611 may have a function. Note that the substrate 2700, the pixel portion 2702, the FPC 2704, the IC chip 2705, the IC chip 2706, the sealing substrate 2707, and the sealant 2708 in FIG. 27A are respectively the substrate 2510, the pixel portion 2502, the FPC 2509, and the like. It corresponds to an IC chip 2518, an IC chip 2519, a sealing substrate 2504, and a sealing material 2505.

図27(b)に、図27(a)の表示装置の配線の接続を説明する模式図を示す。なお、図27(b)には、基板2710、周辺駆動回路2711、画素部2712、FPC2713、FPC2714が図示されている。   FIG. 27B is a schematic diagram for explaining the wiring connection of the display device of FIG. Note that FIG. 27B illustrates a substrate 2710, a peripheral driver circuit 2711, a pixel portion 2712, an FPC 2713, and an FPC 2714.

FPC2713及びFPC2714は周辺駆動回路2711に外部からの信号及び電源電位を入力する。そして、周辺駆動回路2711からの出力は、画素部2712の有する画素に接続された行方向及び列方向の配線に入力される。   The FPC 2713 and the FPC 2714 input an external signal and a power supply potential to the peripheral driver circuit 2711. An output from the peripheral driver circuit 2711 is input to a wiring in a row direction and a column direction connected to the pixel included in the pixel portion 2712.

また、発光素子に白色の発光素子を用いる場合、封止基板にカラーフィルターを設けることでフルカラー表示を実現することができる。このような表示装置にも本発明を適用することが可能である。図28に、画素部の部分断面図の一例を示す。   In the case where a white light emitting element is used as the light emitting element, full color display can be realized by providing a color filter on the sealing substrate. The present invention can also be applied to such a display device. FIG. 28 shows an example of a partial cross-sectional view of the pixel portion.

図28に示すように、基板2800上に下地膜2802が形成され、その上に発光素子に供給する電流値を制御するトランジスタ2801が形成され、トランジスタ2801の第1の電極に接して画素電極2803が形成され、その上に発光物質を含む層2804と対向電極2805が形成されている。   As shown in FIG. 28, a base film 2802 is formed over a substrate 2800, a transistor 2801 for controlling a current value supplied to the light-emitting element is formed over the substrate 2800, and a pixel electrode 2803 is in contact with the first electrode of the transistor 2801. A layer 2804 containing a light-emitting substance and a counter electrode 2805 are formed thereover.

なお、画素電極2803と対向電極2805とで発光物質を含む層2804が挟まれているところが発光素子となる。なお、図28においては白色光を発光するものとする。そして、発光素子の上部には赤色のカラーフィルター2806R、緑色のカラーフィルター2806G、青色のカラーフィルター2806Bが設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するためにブラックマトリクス(BMともいう)2807が設けられている。   Note that a light-emitting element is obtained by sandwiching a layer 2804 containing a light-emitting substance between the pixel electrode 2803 and the counter electrode 2805. In FIG. 28, white light is emitted. A red color filter 2806R, a green color filter 2806G, and a blue color filter 2806B are provided above the light-emitting element, so that full color display can be performed. A black matrix (also referred to as BM) 2807 is provided to isolate these color filters.

本実施形態の表示装置は実施の形態1乃至8だけではなく、実施の形態9または10に記載した構成とも適宜組み合わせることが可能である。また、表示装置の構成は上記に限らず、本発明を他の構成の表示装置においても適用することができる。   The display device of this embodiment can be combined with not only Embodiments 1 to 8 but also the structure described in Embodiment 9 or 10 as appropriate. The configuration of the display device is not limited to the above, and the present invention can be applied to display devices having other configurations.

(実施の形態12)
本発明の表示装置は様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。なお、電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
(Embodiment 12)
The display device of the present invention can be applied to various electronic devices. Specifically, it can be applied to a display portion of an electronic device. As electronic devices, cameras such as video cameras and digital cameras, goggle type displays, navigation systems, sound playback devices (car audio, audio components, etc.), computers, game devices, portable information terminals (mobile computers, mobile phones, mobile phones) Type game machines, electronic books, etc.), image playback devices equipped with recording media (specifically, devices equipped with a display capable of playing back recording media such as Digital Versatile Disc (DVD) and displaying the images), etc. Can be mentioned.

図33(A)はディスプレイであり、筐体3301、支持台3302、表示部3303、スピーカー部3304、ビデオ入力端子3305等を含む。   FIG. 33A shows a display which includes a housing 3301, a support base 3302, a display portion 3303, a speaker portion 3304, a video input terminal 3305, and the like.

なお、表示部3303には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するディスプレイを得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。   Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion 3303. According to the present invention, variation in luminance with time can be suppressed between pixels or between pixels, and a display having a high-quality display unit with a high duty ratio can be obtained. Further, in the present invention, the power consumption can be reduced because the potential of the counter electrode is kept constant. The display includes all display devices for displaying information such as for personal computers, for receiving television broadcasts, and for displaying advertisements.

なお、近年、ディスプレイの大型化のニーズが強くなっているなか、ディスプレイの大型化に伴い価格の上昇が問題となっている。そのため、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。   In recent years, as the need for an increase in the size of a display has become stronger, an increase in price has become a problem as the size of the display increases. Therefore, the issue is how to reduce manufacturing costs and keep high-quality products as low as possible.

本発明の画素は、同一導電型のトランジスタで作製することができるため、工程数を減らし製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコン(a−Si:H)を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をICチップ上に形成し、COG(Chip On Glass)等で表示パネルに実装すると良い。なお、動作速度の高い信号線駆動回路はICチップ上に形成し、比較的動作速度の低い走査線駆動回路は画素部と共に同一導電型のトランジスタで構成される回路で一体形成しても良い。   Since the pixel of the present invention can be manufactured using transistors of the same conductivity type, the number of steps can be reduced and manufacturing cost can be reduced. In addition, by using an amorphous semiconductor such as amorphous silicon (a-Si: H) for the semiconductor layer of the transistor included in the pixel, the process can be simplified and the cost can be further reduced. In this case, a driver circuit around the pixel portion is preferably formed over an IC chip and mounted on the display panel by COG (Chip On Glass) or the like. Note that the signal line driver circuit having a high operation speed may be formed over an IC chip, and the scan line driver circuit having a relatively low operation speed may be integrally formed with a circuit formed of transistors of the same conductivity type together with the pixel portion.

図33(B)はカメラであり、本体3311、表示部3312、受像部3313、操作キー3314、外部接続ポート3315、シャッターボタン3316等を含む。   FIG. 33B shows a camera, which includes a main body 3311, a display portion 3312, an image receiving portion 3313, operation keys 3314, an external connection port 3315, a shutter button 3316, and the like.

なお、表示部3312には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するカメラを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。   Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion 3312. According to the present invention, it is possible to suppress a luminance variation with time between pixels or between pixels, and it is possible to obtain a camera having a high-quality display unit with a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced.

また、近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、高性能なものをいかに低価格に抑えるかが重要となる。   In recent years, production competition has intensified along with the improvement in performance of digital cameras and the like. And how to keep high-performance products at low prices is important.

本発明の画素は、同一導電型のトランジスタで作製することができるため、工程数を減らし製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコン(a−Si:H)を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をICチップ上に形成し、COG等で表示パネルに実装すると良い。なお、動作速度の高い信号線駆動回路はICチップ上に形成し、比較的動作速度の低い走査線駆動回路は画素部と共に同一導電型のトランジスタで構成される回路で一体形成しても良い。   Since the pixel of the present invention can be manufactured using transistors of the same conductivity type, the number of steps can be reduced and manufacturing cost can be reduced. In addition, by using an amorphous semiconductor such as amorphous silicon (a-Si: H) for the semiconductor layer of the transistor included in the pixel, the process can be simplified and the cost can be further reduced. In this case, a driver circuit around the pixel portion is preferably formed over an IC chip and mounted on the display panel by COG or the like. Note that the signal line driver circuit having a high operation speed may be formed over an IC chip, and the scan line driver circuit having a relatively low operation speed may be integrally formed with a circuit formed of transistors of the same conductivity type together with the pixel portion.

図33(C)はコンピュータであり、本体3321、筐体3322、表示部3323、キーボード3324、外部接続ポート3325、ポインティングデバイス3326等を含む。なお、表示部3323には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するコンピュータを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   FIG. 33C illustrates a computer, which includes a main body 3321, a housing 3322, a display portion 3323, a keyboard 3324, an external connection port 3325, a pointing device 3326, and the like. Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion 3323. According to the present invention, a luminance variation with time can be suppressed between pixels or between pixels, and a computer having a high-quality display portion with a high duty ratio can be obtained. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

図33(D)はモバイルコンピュータであり、本体3331、表示部3332、スイッチ3333、操作キー3334、赤外線ポート3335等を含む。なお、表示部3332には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するモバイルコンピュータを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層非晶質半導体膜を用いることで低コスト化を図ることができる。   FIG. 33D illustrates a mobile computer, which includes a main body 3331, a display portion 3332, a switch 3333, operation keys 3334, an infrared port 3335, and the like. Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion 3332. According to the present invention, variation in luminance with time can be suppressed between pixels or between pixels, and a mobile computer having a high-quality display unit with a high duty ratio can be obtained. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, cost reduction can be achieved by using a transistor having the same conductivity type or a semiconductor layer amorphous semiconductor film of a transistor as a transistor included in the pixel portion.

図33(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体3341、筐体3342、表示部A3343、表示部B3344、記録媒体(DVD等)読み込み部3345、操作キー3346、スピーカー部3347等を含む。表示部A3343は主として画像情報を表示し、表示部B3344は主として文字情報を表示することができる。なお、表示部A3343や表示部B3344には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有する画像再生装置を得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   FIG. 33E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 3341, a housing 3342, a display portion A 3343, a display portion B 3344, a recording medium (DVD, etc.). A reading unit 3345, operation keys 3346, a speaker unit 3347, and the like are included. The display portion A 3343 can mainly display image information, and the display portion B 3344 can mainly display character information. Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion A 3343 and the display portion B 3344. According to the present invention, it is possible to suppress a variation in luminance with time between pixels or between pixels, and to obtain an image reproducing device having a high-quality display unit with a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

図33(F)はゴーグル型ディスプレイであり、本体3351、表示部3352、アーム部3353を含む。なお、表示部3352には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するゴーグル型ディスプレイを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   FIG. 33F illustrates a goggle type display which includes a main body 3351, a display portion 3352, and an arm portion 3353. Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion 3352. According to the present invention, a variation in luminance with time can be suppressed between pixels or between pixels, and a goggle type display having a high-quality display unit with a high duty ratio can be obtained. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

図33(G)はビデオカメラであり、本体3361、表示部3362、筐体3363、外部接続ポート3364、リモコン受信部3365、受像部3366、バッテリー3367、音声入力部3368、操作キー3369、接眼部3360等を含む。なお、表示部3362には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有するビデオカメラを得ることができる。なお、本発明では対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   FIG. 33G illustrates a video camera, which includes a main body 3361, a display portion 3362, a housing 3363, an external connection port 3364, a remote control reception portion 3365, an image receiving portion 3366, a battery 3367, an audio input portion 3368, operation keys 3369, and an eyepiece. Part 3360 and the like. Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion 3362. According to the present invention, it is possible to suppress a variation in luminance over time between pixels or between pixels, and to obtain a video camera having a high-quality display unit with a high duty ratio. In the present invention, the power consumption can be reduced because the counter electrode is operated at a constant potential. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

図33(H)は携帯電話機であり、本体3371、筐体3372、表示部3373、音声入力部3374、音声出力部3375、操作キー3376、外部接続ポート3377、アンテナ3378等を含む。なお、表示部3373には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有する携帯電話機を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   FIG. 33H illustrates a cellular phone, which includes a main body 3371, a housing 3372, a display portion 3373, an audio input portion 3374, an audio output portion 3375, operation keys 3376, an external connection port 3377, an antenna 3378, and the like. Note that the pixel described in any of Embodiments 1 to 8 is used for the display portion 3373. According to the present invention, a variation in luminance with time can be suppressed between pixels or between pixels, and a mobile phone having a high-quality display portion with a high duty ratio can be obtained. Further, in the present invention, the power consumption can be reduced because the potential of the counter electrode is kept constant. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

このように本発明は、あらゆる電子機器に適用することが可能である。   Thus, the present invention can be applied to all electronic devices.

(実施の形態13)
本実施の形態において、本発明の表示装置を表示部に有する携帯電話の構成例について図34を用いて説明する。
(Embodiment 13)
In this embodiment mode, a structural example of a mobile phone including the display device of the present invention in a display portion will be described with reference to FIG.

表示パネル3410はハウジング3400に脱着自在に組み込まれる。ハウジング3400は表示パネル3410のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル3410を固定したハウジング3400はプリント基板3401に嵌入されモジュールとして組み立てられる。   A display panel 3410 is incorporated in a housing 3400 so as to be detachable. The shape and dimensions of the housing 3400 can be changed as appropriate in accordance with the size of the display panel 3410. A housing 3400 to which the display panel 3410 is fixed is fitted into a printed board 3401 and assembled as a module.

表示パネル3410はFPC3411を介してプリント基板3401に接続される。プリント基板3401には、スピーカー3402、マイクロフォン3403、送受信回路3404、CPU及びコントローラなどを含む信号処理回路3405が形成されている。このようなモジュールと、入力手段3406、バッテリ3407を組み合わせ、筐体3409及び筐体3412に収納する。なお、表示パネル3410の画素部は筐体3412に形成された開口窓から視認できように配置する。   The display panel 3410 is connected to the printed board 3401 through the FPC 3411. A signal processing circuit 3405 including a speaker 3402, a microphone 3403, a transmission / reception circuit 3404, a CPU, a controller, and the like is formed over the printed board 3401. Such a module is combined with the input means 3406 and the battery 3407 and housed in the housing 3409 and the housing 3412. Note that the pixel portion of the display panel 3410 is arranged so as to be visible from an opening window formed in the housing 3412.

表示パネル3410は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)をトランジスタを用いて基板上に一体形成し、他の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネル3410に実装しても良い。あるいは、そのICチップをTAB(Tape Automated Bonding)やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOGなどで表示パネルに実装しても良い。   In the display panel 3410, a pixel portion and some peripheral driver circuits (a driver circuit having a low operating frequency among a plurality of driver circuits) are formed over a substrate using transistors, and another peripheral driver circuit (a plurality of driver circuits) is formed. A driving circuit having a high operating frequency may be formed on an IC chip, and the IC chip may be mounted on the display panel 3410 by COG (Chip On Glass). Alternatively, the IC chip may be connected to the glass substrate using TAB (Tape Automated Bonding) or a printed board. Alternatively, all peripheral drive circuits may be formed on an IC chip, and the IC chip may be mounted on the display panel using COG or the like.

なお、画素部には、実施の形態1乃至8に記載した画素を用いる。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部を有する表示パネル3410を得ることができる。なお、本発明では対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   Note that the pixel described in any of Embodiments 1 to 8 is used for the pixel portion. According to the present invention, variation in luminance with time can be suppressed between pixels or between pixels, and a display panel 3410 having a high-quality display portion with a high duty ratio can be obtained. In the present invention, the power consumption can be reduced because the counter electrode is operated at a constant potential. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

また、本実施形態に示した構成は携帯電話の一例であって、このような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。   The configuration shown in this embodiment is an example of a mobile phone, and is not limited to the mobile phone having such a configuration, and can be applied to mobile phones having various configurations.

(実施の形態14)
本実施形態では、表示パネルと、回路基板を組み合わせたELモジュールについて図35及び図36を用いて説明する。
(Embodiment 14)
In this embodiment, an EL module in which a display panel and a circuit board are combined will be described with reference to FIGS.

図35に示すように、表示パネル3501は画素部3503、走査線駆動回路3504及び信号線駆動回路3505を有している。回路基板3502には、例えば、コントロール回路3506や信号分割回路3507などが形成されている。なお、表示パネル3501と回路基板3502は接続配線3508によって接続されている。接続配線3508にはFPC等を用いることができる。   As shown in FIG. 35, the display panel 3501 includes a pixel portion 3503, a scanning line driver circuit 3504, and a signal line driver circuit 3505. For example, a control circuit 3506, a signal dividing circuit 3507, and the like are formed on the circuit board 3502. Note that the display panel 3501 and the circuit board 3502 are connected by a connection wiring 3508. An FPC or the like can be used for the connection wiring 3508.

表示パネル3501は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)をトランジスタを用いて基板上に一体形成し、他の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネル3501に実装しても良い。あるいは、そのICチップをTAB(Tape Automated Bonding)やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOGなどで表示パネルに実装しても良い。   In the display panel 3501, a pixel portion and some peripheral driver circuits (a driver circuit having a low operating frequency among a plurality of driver circuits) are formed over a substrate using transistors, and other peripheral driver circuits (a plurality of driver circuits) are formed. A driving circuit with a high operating frequency may be formed on an IC chip, and the IC chip may be mounted on the display panel 3501 by COG (Chip On Glass). Alternatively, the IC chip may be connected to the glass substrate using TAB (Tape Automated Bonding) or a printed board. Alternatively, all peripheral drive circuits may be formed on an IC chip, and the IC chip may be mounted on the display panel using COG or the like.

なお、画素部には、実施の形態1乃至8に記載した画素を用いる。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネル3501を得ることができる。なお、本発明では対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   Note that the pixel described in any of Embodiments 1 to 8 is used for the pixel portion. According to the present invention, variation in luminance with time can be suppressed between pixels or between pixels, and a high-quality display panel 3501 with a high duty ratio can be obtained. In the present invention, the power consumption can be reduced because the counter electrode is operated at a constant potential. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

このようなELモジュールによりELテレビ受像機を完成させることができる。図36は、ELテレビ受像機の主要な構成を示すブロック図である。チューナ3601は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路3602と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路3603と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路3506により処理される。コントロール回路3506は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路3507を設け、入力デジタル信号をm個に分割して供給する構成としても良い。   With such an EL module, an EL television receiver can be completed. FIG. 36 is a block diagram illustrating a main configuration of an EL television receiver. A tuner 3601 receives a video signal and an audio signal. The video signal includes a video signal amplification circuit 3602, a video signal processing circuit 3603 that converts a signal output from the signal to a color signal corresponding to each color of red, green, and blue, and uses the video signal as input specifications of the drive circuit. Processed by a control circuit 3506 for conversion. The control circuit 3506 outputs a signal to each of the scanning line side and the signal line side. In the case of digital driving, a signal dividing circuit 3507 may be provided on the signal line side so that an input digital signal is divided into m pieces and supplied.

チューナ3601で受信した信号のうち、音声信号は音声信号増幅回路3604に送られ、その出力は音声信号処理回路3605を経てスピーカー3606に供給される。制御回路3607は受信局(受信周波数)や音量の制御情報を入力部3608から受け、チューナ3601や音声信号処理回路3605に信号を送出する。   Of the signals received by the tuner 3601, the audio signal is sent to the audio signal amplification circuit 3604, and the output is supplied to the speaker 3606 via the audio signal processing circuit 3605. The control circuit 3607 receives control information on the receiving station (reception frequency) and volume from the input unit 3608 and sends a signal to the tuner 3601 and the audio signal processing circuit 3605.

例えば、実施の形態12に記載した図33(A)の筐体3301に、図35のELモジュールを組みこんで、テレビ受像機を完成させることができる。   For example, the television set can be completed by incorporating the EL module in FIG. 35 into the housing 3301 in FIG. 33A described in Embodiment 12.

もちろん、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。   Of course, the present invention is not limited to a television receiver, and is applied to various uses, particularly as a display medium with a large area, such as a personal computer monitor, an information display board in a railway station or airport, and an advertisement display board in a street. can do.

(実施の形態15)
本実施形態では、本発明に係る表示装置の応用例について説明する。
(Embodiment 15)
In this embodiment, an application example of the display device according to the present invention will be described.

図56に、本発明に係る表示装置を建造物と一体にして設けた例について示す。図56は、筐体5600、表示パネル5601、スピーカー部5602等を含む建造物を示している。なお、5603は、表示パネル5601を操作するためのリモコン装置である。   FIG. 56 shows an example in which the display device according to the present invention is provided integrally with a building. FIG. 56 illustrates a building including a housing 5600, a display panel 5601, a speaker portion 5602, and the like. Note that reference numeral 5603 denotes a remote control device for operating the display panel 5601.

表示パネル5601には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネルを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   The display panel 5601 uses the pixel described in any of Embodiments 1 to 8. According to the present invention, it is possible to suppress luminance variation over time between pixels or between pixels, and to obtain a high-quality display panel having a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

図56に示す表示装置は、構造物と一体にして設けられているため、スペースを広く必要とすることなく設置することができる。   The display device illustrated in FIG. 56 is provided so as to be integrated with a structure, and thus can be installed without requiring a wide space.

図57に、本発明に係る表示装置を建造物と一体にして設けた他の例について示す。表示パネル5701は、ユニットバス5702と一体にして取り付けられており、入浴者は入浴しながら表示パネル5701の視聴が可能となる。表示パネル5701には入浴者が操作することで情報を表示することができる。そのため、広告や娯楽手段として利用できる機能を有する。   FIG. 57 shows another example in which the display device according to the present invention is provided integrally with a building. The display panel 5701 is attached to the unit bath 5702 so that the bather can view the display panel 5701 while taking a bath. Information can be displayed on the display panel 5701 by operation of the bather. Therefore, it has a function that can be used as an advertisement or entertainment means.

表示パネル5701には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネルを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   The display panel 5701 uses the pixel described in any of Embodiments 1 to 8. According to the present invention, it is possible to suppress luminance variation over time between pixels or between pixels, and to obtain a high-quality display panel having a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

なお、本発明に係る表示装置は、図57で示したユニットバス5702の側壁だけではなく、様々な場所と一体に設けることができる。たとえば、鏡面の一部や浴槽自体と一体に設けられていても良い。また、表示装置の形状は、鏡面や浴槽の形状に合わせたものとなっていてもよい。   Note that the display device according to the present invention can be provided not only on the side wall of the unit bus 5702 shown in FIG. 57 but also in various places. For example, it may be provided integrally with a part of the mirror surface or the bathtub itself. Moreover, the shape of the display device may be adapted to the shape of the mirror surface or the bathtub.

図58に、本発明に係る表示装置を、建造物と一体にして設けた他の例について示す。図58において、表示パネル5802は柱状体5801の曲面に合わせて湾曲されている。ここでは、柱状体5801を電柱として説明する。   FIG. 58 shows another example in which the display device according to the present invention is provided integrally with a building. In FIG. 58, the display panel 5802 is curved in accordance with the curved surface of the columnar body 5801. Here, the columnar body 5801 is described as a utility pole.

図58に示す表示パネル5802は、人間の視点より高い位置に設けられている。電柱のように屋外で繰り返し林立している建造物に表示パネル5802を設置することで、不特定多数の視認者に対し表示パネル5802を介して情報を提供することができる。そのため、表示パネルを広告として利用することが適している。また、表示パネル5802は、外部からの制御により同じ画像を表示させること、また瞬時に画像を切替えることが容易であるため、極めて効率的な情報表示及び広告効果が期待できる。また、表示パネル5802に自発光型の表示素子を設けることで、夜間であっても視認性の高い表示媒体として有用であるといえる。また、表示パネル5802を電柱に設置することで表示パネル5802の電力供給手段の確保が容易である。また、災害発生時などの非常事態の際には、被災者に素早く正確な情報を伝達する手段ともなり得る。   The display panel 5802 shown in FIG. 58 is provided at a position higher than the human viewpoint. By installing the display panel 5802 on a building that is repeatedly forested outdoors such as a utility pole, information can be provided to the unspecified number of viewers via the display panel 5802. Therefore, it is suitable to use the display panel as an advertisement. Further, the display panel 5802 can easily display the same image by external control, and can easily switch the image instantly. Therefore, extremely efficient information display and advertisement effect can be expected. Further, it can be said that providing a self-luminous display element in the display panel 5802 is useful as a display medium with high visibility even at night. Further, by providing the display panel 5802 on a power pole, it is easy to secure a power supply unit for the display panel 5802. Further, in the event of an emergency such as the occurrence of a disaster, it can also be a means for quickly and accurately transmitting information to the victims.

表示パネル5802には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネルを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。また、フィルム状の基板に設けられた有機トランジスタを用いても良い。   A pixel described in any of Embodiments 1 to 8 is used for the display panel 5802. According to the present invention, it is possible to suppress luminance variation over time between pixels or between pixels, and to obtain a high-quality display panel having a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor. Further, an organic transistor provided on a film-like substrate may be used.

なお、本実施形態では本発明の表示装置と一体にした建造物として壁、ユニットバス、柱状体を例示したが、他の様々な建造物にも設けることが可能である。   In this embodiment, a wall, a unit bath, and a columnar body are illustrated as a building integrated with the display device of the present invention, but it can be provided in various other buildings.

次に、本発明に係る表示装置を、移動物と一体にして設けた例について示す。   Next, an example in which the display device according to the present invention is provided integrally with a moving object will be described.

図59は、本発明に係る表示装置を自動車と一体にして設けた例について示した図である。表示パネル5902は、自動車の車体5901と一体にして設けられており、車体の動作や車体内外から入力される情報をオンデマンドに表示することができる。また、表示パネル5902はナビゲーション機能を有していてもよい。   FIG. 59 is a diagram showing an example in which the display device according to the present invention is provided integrally with an automobile. The display panel 5902 is provided integrally with the vehicle body 5901 of the automobile, and can display the operation of the vehicle body and information input from inside and outside the vehicle body on demand. Further, the display panel 5902 may have a navigation function.

表示パネル5902には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネルを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   A pixel described in any of Embodiments 1 to 8 is used for the display panel 5902. According to the present invention, it is possible to suppress luminance variation over time between pixels or between pixels, and to obtain a high-quality display panel having a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

なお、本発明に係る表示装置は、図59で示した車体5901だけではなく、様々な場所に設けることができる。たとえば、ガラス窓、ドア、ハンドル、シフトレバー、座席シート、ルームミラー等と一体にして設けてもよい。このとき、表示パネル5902の形状は、設置するものの形状に合わせたものとなっていてよい。   Note that the display device according to the present invention can be provided not only in the vehicle body 5901 shown in FIG. 59 but also in various places. For example, you may provide integrally with a glass window, a door, a handle | steering-wheel, a shift lever, a seat, a room mirror, etc. At this time, the shape of the display panel 5902 may be adapted to the shape of what is to be installed.

図60は、本発明に係る表示装置を列車車両と一体にして設けた例について示した図である。   FIG. 60 is a diagram showing an example in which the display device according to the present invention is provided integrally with a train car.

図60(a)は、列車車両のドア6001のガラスに表示パネル6002を設けた例について示した図である。従来の紙による広告に比べて、広告切替えの際に必要となる人件費がかからないという利点がある。また、表示パネル6002は、外部からの信号により表示部で表示される画像の切り替えを瞬時に行なうことが可能であるため、たとえば電車の乗降客の客層が入れ替わる時間帯ごとに表示パネルの画像を切り替えることができる。このように画像の切り替えを瞬時に行うことで、より効果的な広告効果が期待できる。   FIG. 60A shows an example in which a display panel 6002 is provided on the glass of a door 6001 of a train car. Compared to conventional paper advertisements, there is an advantage that labor costs required for advertisement switching are not incurred. In addition, since the display panel 6002 can instantaneously switch the image displayed on the display unit in response to an external signal, for example, the display panel image is displayed for each time zone when the customer class of passengers on the train changes. Can be switched. Thus, more effective advertising effect can be expected by switching images instantly.

図60(b)は、列車車両のドア6001のガラスの他に、ガラス窓6003及び天井6004に表示パネル6002を設けた例について示した図である。このように、本発明に係る表示装置は、従来では設置が困難であった場所に容易に設けることが可能であるため、効果的な広告効果を得ることができる。また、本発明に係る表示装置は、外部からの信号により表示部で表示される画像の切り替えを瞬時に行なうことが可能であるため、広告切替え時に生じていたコストや時間を削減でき、より柔軟な広告の運用および情報伝達が可能となる。   FIG. 60B is a diagram showing an example in which a display panel 6002 is provided on a glass window 6003 and a ceiling 6004 in addition to the glass of the door 6001 of the train car. As described above, since the display device according to the present invention can be easily provided in a place where it has been difficult to install conventionally, an effective advertising effect can be obtained. In addition, the display device according to the present invention can instantaneously switch the image displayed on the display unit by an external signal, thereby reducing the cost and time that have occurred at the time of advertisement switching, and more flexible. Advertisement operation and information transmission.

なお、図60に示す表示パネル6002には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネルを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   Note that the pixel described in any of Embodiments 1 to 8 is used for the display panel 6002 illustrated in FIG. According to the present invention, it is possible to suppress luminance variation over time between pixels or between pixels, and to obtain a high-quality display panel having a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

また、本発明に係る表示装置は、上記に限らず、様々な場所に設けることができる。たとえば、つり革、座席シート、てすり、床等と本発明に係る表示装置を一体にして設けてもよい。このとき、表示パネル6002の形状は、設置するものの形状に合わせたものとなっていてもよい。   The display device according to the present invention is not limited to the above, and can be provided in various places. For example, the display device according to the present invention may be provided integrally with a strap, a seat, a rail, a floor, and the like. At this time, the shape of the display panel 6002 may be adapted to the shape of what is to be installed.

図61は、本発明に係る表示装置を、旅客用飛行機と一体にして設けた例について示した図である。   FIG. 61 is a diagram showing an example in which the display device according to the present invention is provided integrally with a passenger airplane.

図61(a)は、旅客用飛行機の座席上部の天井6101に表示パネル6102を設けたときの使用時の形状について示した図である。表示パネル6102は、ヒンジ部6103を介して天井6101と一体にして設けられており、ヒンジ部6103の伸縮により乗客は所望の位置での表示パネル6102の視聴が可能となる。表示パネル6102は乗客が操作することで情報を表示することができる。そのため、広告や娯楽手段として利用できる機能を有する。また、図61(b)に示すように、ヒンジ部を折り曲げて天井6101に格納することにより、離着陸時の安全に配慮することができる。なお、緊急時に表示パネル6102の表示素子を点灯させることで、情報伝達手段および誘導灯としても利用可能である。   FIG. 61 (a) is a diagram showing a shape in use when the display panel 6102 is provided on the ceiling 6101 above the seat of the passenger airplane. The display panel 6102 is provided integrally with the ceiling 6101 through the hinge portion 6103, and the passenger can view the display panel 6102 at a desired position by the expansion and contraction of the hinge portion 6103. The display panel 6102 can display information when operated by a passenger. Therefore, it has a function that can be used as an advertisement or entertainment means. In addition, as shown in FIG. 61 (b), safety at the time of takeoff and landing can be considered by folding the hinge part and storing it in the ceiling 6101. Note that the display panel 6102 can be used as an information transmission unit and a guide light by lighting the display element of the display panel 6102 in an emergency.

なお、図61に示す表示パネル6102には実施の形態1乃至8に記載した画素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示パネルを得ることができる。なお、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに同一導電型のトランジスタやトランジスタの半導体層に非晶質半導体膜を用いることで低コスト化を図ることができる。   Note that the pixel described in any of Embodiments 1 to 8 is used for the display panel 6102 shown in FIG. According to the present invention, it is possible to suppress luminance variation over time between pixels or between pixels, and to obtain a high-quality display panel having a high duty ratio. Note that in the present invention, since the potential of the counter electrode is kept constant, the power consumption can be reduced. In addition, the cost can be reduced by using a transistor having the same conductivity type as a transistor included in the pixel portion or an amorphous semiconductor film as a semiconductor layer of the transistor.

なお、本発明に係る表示装置は、図61で示した天井6101だけではなく、様々な場所と一体に設けることができる。たとえば、座席シート、座席テーブル、肘掛、窓等と一体にして設けてもよい。また、多数の人が同時に視聴できる大型の表示パネルを、機体の壁に設置してもよい。このとき、表示パネル6102の形状は、設置するものの形状に合わせたものとなっていてよい。   Note that the display device according to the present invention can be provided not only in the ceiling 6101 shown in FIG. 61 but also in various places. For example, you may provide integrally with a seat sheet, a seat table, an armrest, a window, etc. In addition, a large display panel that can be viewed simultaneously by a large number of people may be installed on the wall of the aircraft. At this time, the shape of the display panel 6102 may be adapted to the shape of what is to be installed.

なお、本実施形態において、移動体として電車車両本体、自動車車体、飛行機車体について例示したがこれらに限定されず、自動二輪車、自動四輪車(自動車、バス等を含む)、電車(モノレール、鉄道等を含む)、船舶等の様々なものを適用することができる。本発明に係る表示装置は、外部からの信号により、移動体内における表示パネルの表示を瞬時に切り替えることが可能であるため、移動体に本発明に係る表示装置を設置することにより移動体を不特定多数の顧客を対象とした広告表示板、災害発生時の情報表示板等の用途に用いることが可能となる。   In the present embodiment, the train car main body, the automobile body, and the airplane body are illustrated as the moving body, but the present invention is not limited to these. A motorcycle, an automobile (including an automobile, a bus, etc.), a train (monorail, railway) Etc.), various things such as ships can be applied. Since the display device according to the present invention can instantaneously switch the display of the display panel in the moving body by a signal from the outside, the moving body can be prevented by installing the display device according to the present invention on the moving body. It can be used for applications such as advertisement display boards targeting a large number of specific customers and information display boards in the event of a disaster.

本実施形態の表示装置は実施の形態1乃至8だけではなく、実施の形態9または10に記載した構成とも適宜組み合わせることが可能である。なお、表示装置の構成は上述したものに限られない。   The display device of this embodiment can be combined with not only Embodiments 1 to 8 but also the structure described in Embodiment 9 or 10 as appropriate. Note that the configuration of the display device is not limited to that described above.

実施の形態1に示す画素構成を説明する図。3A and 3B illustrate a pixel structure described in Embodiment 1; 図1で示した画素の動作を説明するタイミングチャート。2 is a timing chart illustrating the operation of the pixel illustrated in FIG. 1. 図1で示した画素の動作を説明する図。2A and 2B illustrate an operation of the pixel illustrated in FIG. 1. チャネル長変調による電圧−電流特性のモデル図。The model figure of the voltage-current characteristic by channel length modulation. 実施の形態1に示す画素構成を説明する図。3A and 3B illustrate a pixel structure described in Embodiment 1; 実施の形態1に示す画素構成を説明する図。3A and 3B illustrate a pixel structure described in Embodiment 1; 実施の形態1に示す表示装置を説明する図。3A and 3B each illustrate a display device described in Embodiment 1; 実施の形態1に示す表示装置の書き込み動作を説明する図。3A and 3B illustrate a writing operation of the display device described in Embodiment 1. 実施の形態2に示す画素構成を説明する図。FIG. 5 illustrates a pixel structure shown in Embodiment Mode 2; 実施の形態3に示す画素構成を説明する図。FIG. 6 illustrates a pixel structure described in Embodiment 3; 実施の形態3に示す画素構成を説明する図。FIG. 6 illustrates a pixel structure described in Embodiment 3; 実施の形態3に示す画素構成を説明する図。FIG. 6 illustrates a pixel structure described in Embodiment 3; 実施の形態4に示す画素構成を説明する図。FIG. 5 illustrates a pixel structure described in Embodiment 4; 実施の形態4に示す画素構成を説明する図。FIG. 5 illustrates a pixel structure described in Embodiment 4; 実施の形態4に示す画素構成を説明する図。FIG. 5 illustrates a pixel structure described in Embodiment 4; 実施の形態4に示す画素構成を説明する図。FIG. 5 illustrates a pixel structure described in Embodiment 4; 実施の形態9に示す画素の部分断面図。FIG. 10 is a partial cross-sectional view of a pixel described in Embodiment 9; 実施の形態9に示す発光素子を説明する図。FIG. 10 illustrates a light-emitting element described in Embodiment 9. 実施の形態9に示す光の取り出し方向を説明する図。FIG. 10 illustrates a light extraction direction shown in Embodiment Mode 9; 実施の形態9に示す画素の部分断面図。FIG. 10 is a partial cross-sectional view of a pixel described in Embodiment 9; 実施の形態9に示す画素の部分断面図。FIG. 10 is a partial cross-sectional view of a pixel described in Embodiment 9; 実施の形態9に示す画素の部分断面図。FIG. 10 is a partial cross-sectional view of a pixel described in Embodiment 9; 実施の形態9に示す画素の部分断面図。FIG. 10 is a partial cross-sectional view of a pixel described in Embodiment 9; 実施の形態9に示す画素の部分断面図。FIG. 10 is a partial cross-sectional view of a pixel described in Embodiment 9; 実施の形態11に示す表示装置を説明する図。FIG. 10 illustrates a display device shown in Embodiment 11; 実施の形態11に示す表示装置を説明する図。FIG. 10 illustrates a display device shown in Embodiment 11; 実施の形態11に示す表示装置を説明する図。FIG. 10 illustrates a display device shown in Embodiment 11; 実施の形態11に示す画素の部分断面図。FIG. 21 is a partial cross-sectional view of a pixel shown in Embodiment Mode 11; 実施の形態5に示す画素構成を説明する図。FIG. 7 illustrates a pixel structure described in Embodiment 5; 実施の形態5に示す画素構成を説明する図。FIG. 7 illustrates a pixel structure described in Embodiment 5; 実施の形態6に示す画素構成を説明する図。FIG. 7 illustrates a pixel structure described in Embodiment 6; 図31で示した画素の動作を説明するタイミングチャート。FIG. 32 is a timing chart illustrating operation of the pixel illustrated in FIG. 31. FIG. 本発明を適用可能な電子機器を説明する図。8A and 8B illustrate electronic devices to which the present invention can be applied. 携帯電話機の構成例を示す図。The figure which shows the structural example of a mobile telephone. ELモジュールの例を示す図。The figure which shows the example of EL module. ELテレビ受像器の主要な構成を示すブロック図。The block diagram which shows the main structures of EL television receiver. 実施の形態6に示す画素構成を説明する図。FIG. 7 illustrates a pixel structure described in Embodiment 6; 実施の形態7に示す画素構成を説明する図。FIG. 9 illustrates a pixel configuration described in Embodiment 7; デジタル階調方式と時間階調方式とを組み合わせた駆動方式を説明する図。The figure explaining the drive system which combined the digital gradation system and the time gradation system. 実施の形態7に示す画素構成を説明する図。FIG. 9 illustrates a pixel configuration described in Embodiment 7; 実施の形態7に示す画素構成を説明する図。FIG. 9 illustrates a pixel configuration described in Embodiment 7; 実施の形態7に示す画素構成を説明する図。FIG. 9 illustrates a pixel configuration described in Embodiment 7; 実施の形態1に示す画素構成を説明する図。3A and 3B illustrate a pixel structure described in Embodiment 1; 図6に示す画素のレイアウトを説明する上面図。FIG. 7 is a top view illustrating the layout of the pixel illustrated in FIG. 6. 図6に示す画素のレイアウトを説明する上面図。FIG. 7 is a top view illustrating the layout of the pixel illustrated in FIG. 6. 実施の形態8に示す画素構成を説明する図。FIG. 10 illustrates a pixel structure described in Embodiment 8; 図46で示した画素の動作を説明するタイミングチャート。47 is a timing chart illustrating operation of the pixel illustrated in FIG. 図46で示した画素の動作を説明する図。FIG. 47 is a diagram for explaining the operation of the pixel shown in FIG. 46. 実施の形態8に示す画素構成を説明する図。FIG. 10 illustrates a pixel structure described in Embodiment 8; 実施の形態8に示す画素構成を説明する図。FIG. 10 illustrates a pixel structure described in Embodiment 8; 実施の形態10に示す発光素子を説明する図。FIG. 10 illustrates a light-emitting element described in Embodiment 10. 実施の形態10に示す発光素子を説明する図。FIG. 10 illustrates a light-emitting element described in Embodiment 10. 実施の形態1に示す画素の動作を説明する図。3A and 3B illustrate operation of the pixel described in Embodiment 1; 実施の形態1に示す画素構成を説明する図。3A and 3B illustrate a pixel structure described in Embodiment 1; 実施の形態1に示す画素構成を説明する図。3A and 3B illustrate a pixel structure described in Embodiment 1; 本発明に係る表示装置の応用例を説明する図。FIG. 10 illustrates an application example of a display device according to the present invention. 本発明に係る表示装置の応用例を説明する図。FIG. 10 illustrates an application example of a display device according to the present invention. 本発明に係る表示装置の応用例を説明する図。FIG. 10 illustrates an application example of a display device according to the present invention. 本発明に係る表示装置の応用例を説明する図。FIG. 10 illustrates an application example of a display device according to the present invention. 本発明に係る表示装置の応用例を説明する図。FIG. 10 illustrates an application example of a display device according to the present invention. 本発明に係る表示装置の応用例を説明する図。FIG. 10 illustrates an application example of a display device according to the present invention. 従来技術の画素構成を説明する図。FIG. 6 is a diagram illustrating a pixel configuration of a conventional technique. 従来技術の画素構成を説明する図。FIG. 6 is a diagram illustrating a pixel configuration of a conventional technique. 従来技術に示した画素を動作させるタイミングチャート。6 is a timing chart for operating pixels shown in the related art. 従来技術を用いた際の1フレーム期間における発光期間の割合を説明する図。The figure explaining the ratio of the light emission period in 1 frame period at the time of using a prior art.

符号の説明Explanation of symbols

110 トランジスタ
111 第1のスイッチ
112 第2のスイッチ
113 第3のスイッチ
114 第4のスイッチ
115 第1の容量素子
116 第2の容量素子
117 発光素子
118 信号線
119 第1の走査線
120 第2の走査線
121 第3の走査線
122 電源線
123 電位供給線
124 対向電極
611 第1のスイッチングトランジスタ
612 第2のスイッチングトランジスタ
613 第3のスイッチングトランジスタ
614 第4のスイッチングトランジスタ
2910 トランジスタ
3010 トランジスタ
3101 第1のトランジスタ
3102 第2のトランジスタ
3103 第5のスイッチ
3104 第6のスイッチ
3111 第1のスイッチ
3112 第2のスイッチ
3113 第3のスイッチ
3114 第4のスイッチ
3115 第1の容量素子
3116 第2の容量素子
3117 発光素子
3118 信号線
3119 第1の走査線
3120 第2の走査線
3121 第3の走査線
3122 電源線
3123 電位供給線
3124 対向電極
3801 第5のスイッチ
3802 第4の走査線
4001 第5のスイッチ
4002 第4の走査線
4201 整流素子
4202 第4の走査線
4610 トランジスタ
4611 第1のスイッチ
4612 第2のスイッチ
4613 第3のスイッチ
4614 第4のスイッチ
4615 第1の容量素子
4616 第2の容量素子
4617 発光素子
4618 信号線
4619 第1の走査線
4620 第2の走査線
4621 第3の走査線
4622 電源線
4623 電位供給線
4624 対向電極
5001 整流素子
5002 第4の走査線
110 Transistor 111 First switch 112 Second switch 113 Third switch 114 Fourth switch 115 First capacitor element 116 Second capacitor element 117 Light emitting element 118 Signal line 119 First scanning line 120 Second Scanning line 121 Third scanning line 122 Power supply line 123 Potential supply line 124 Counter electrode 611 First switching transistor 612 Second switching transistor 613 Third switching transistor 614 Fourth switching transistor 2910 Transistor 3010 Transistor 3101 First Transistor 3102 second transistor 3103 fifth switch 3104 sixth switch 3111 first switch 3112 second switch 3113 third switch 3114 fourth switch 3115 first capacitor Child 3116 Second capacitor element 3117 Light emitting element 3118 Signal line 3119 First scanning line 3120 Second scanning line 3121 Third scanning line 3122 Power supply line 3123 Potential supply line 3124 Counter electrode 3801 Fifth switch 3802 Fourth Scan line 4001 Fifth switch 4002 Fourth scan line 4201 Rectifier element 4202 Fourth scan line 4610 Transistor 4611 First switch 4612 Second switch 4613 Third switch 4614 Fourth switch 4615 First capacitor 4616 2nd capacitor element 4617 Light emitting element 4618 Signal line 4619 1st scanning line 4620 2nd scanning line 4621 3rd scanning line 4622 Power supply line 4623 Potential supply line 4624 Counter electrode 5001 Rectifier element 5002 4th scanning line

Claims (26)

トランジスタと、保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、
前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのゲート電極は、前記保持容量及び前記第4のスイッチを介して第2の配線に電気的に接続され、
前記トランジスタのゲート電極は、前記保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続されていることを特徴とする半導体装置。
A transistor, a storage capacitor, a first switch, a second switch, a third switch, and a fourth switch;
One of a source electrode and a drain electrode of the transistor is electrically connected to the pixel electrode;
The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the third switch,
A gate electrode of the transistor is electrically connected to a second wiring through the storage capacitor and the fourth switch;
The semiconductor device is characterized in that the gate electrode of the transistor is electrically connected to a third wiring through the storage capacitor and the first switch.
トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、
前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第4のスイッチを介して第2の配線と電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線と電気的に接続されていることを特徴とする半導体装置。
A transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a fourth switch;
One of a source electrode and a drain electrode of the transistor is electrically connected to the pixel electrode;
One of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the third switch,
A gate electrode of the transistor is electrically connected to a second wiring through the first storage capacitor and the fourth switch;
The gate electrode of the transistor is electrically connected to a third wiring through the first storage capacitor and the first switch.
トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、第5のスイッチとを有し、
前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の一方は第5のスイッチを介して第4の配線と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第4のスイッチを介して第2の配線に電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続されていることを特徴とする半導体装置。
A transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, a fourth switch, and a fifth switch;
One of a source electrode and a drain electrode of the transistor is electrically connected to the pixel electrode;
One of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor,
One of a source electrode and a drain electrode of the transistor is electrically connected to a fourth wiring through a fifth switch;
The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the third switch,
A gate electrode of the transistor is electrically connected to a second wiring through the first storage capacitor and the fourth switch;
The semiconductor device is characterized in that a gate electrode of the transistor is electrically connected to a third wiring through the first storage capacitor and the first switch.
請求項1乃至請求項3のいずれか一項において、
前記第2の配線は前記第1のスイッチを制御する配線と同一であることを特徴とする半導体装置。
In any one of Claims 1 thru | or 3,
The semiconductor device according to claim 1, wherein the second wiring is the same as the wiring for controlling the first switch.
請求項1乃至請求項3のいずれか一項において、
前記第2の配線は前行もしくは次行の第1のスイッチ乃至第4のスイッチを制御する走査線のいずれかであることを特徴とする半導体装置。
In any one of Claims 1 thru | or 3,
2. The semiconductor device according to claim 1, wherein the second wiring is any one of scanning lines for controlling the first switch to the fourth switch of the previous row or the next row.
トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、
前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第4のスイッチを介して前記第1の配線と電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線と電気的に接続されていることを特徴とする半導体装置。
A transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a fourth switch;
One of a source electrode and a drain electrode of the transistor is electrically connected to the pixel electrode;
One of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the third switch,
A gate electrode of the transistor is electrically connected to the first wiring through the first storage capacitor and the fourth switch;
The gate electrode of the transistor is electrically connected to a third wiring through the first storage capacitor and the first switch.
トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、整流素子とを有し、
前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記整流素子を介して第2の配線に電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続されていることを特徴とする半導体装置。
A transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a rectifying element;
One of a source electrode and a drain electrode of the transistor is electrically connected to the pixel electrode;
One of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the third switch,
A gate electrode of the transistor is electrically connected to a second wiring through the first storage capacitor and the rectifier;
The semiconductor device is characterized in that a gate electrode of the transistor is electrically connected to a third wiring through the first storage capacitor and the first switch.
トランジスタと、第1の保持容量と、第2の保持容量と、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチとを有し、
前記トランジスタのソース電極及びドレイン電極の一方は画素電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の一方は前記第2の保持容量を介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第2のスイッチを介して第1の配線と電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタのゲート電極は、前記第1の保持容量及び前記第1のスイッチを介して第3の配線に電気的に接続され、
前記第4のスイッチは前記第1の保持容量と並列に電気的に接続され、なおかつ前記第1のスイッチを介して前記第3の配線に電気的に接続されていることを特徴とする半導体装置。
A transistor, a first storage capacitor, a second storage capacitor, a first switch, a second switch, a third switch, and a fourth switch;
One of a source electrode and a drain electrode of the transistor is electrically connected to the pixel electrode;
One of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the second storage capacitor,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the first wiring through the second switch,
The other of the source electrode and the drain electrode of the transistor is electrically connected to the gate electrode of the transistor through the third switch,
A gate electrode of the transistor is electrically connected to a third wiring through the first storage capacitor and the first switch;
The semiconductor device is characterized in that the fourth switch is electrically connected in parallel with the first storage capacitor and is electrically connected to the third wiring via the first switch. .
請求項1乃至請求項8のいずれか一項において、
前記トランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
In any one of Claims 1 thru | or 8,
The semiconductor device is a thin film transistor.
請求項1乃至請求項9のいずれか一項において、
前記トランジスタは、Nチャネル型トランジスタであることを特徴とする半導体装置。
In any one of Claims 1 thru | or 9,
The semiconductor device is an N-channel transistor.
請求項1乃至請求項10のいずれか一項において、
前記トランジスタの半導体層は、非晶質半導体膜からなることを特徴する半導体装置。
In any one of Claims 1 to 10,
A semiconductor device, wherein the semiconductor layer of the transistor is made of an amorphous semiconductor film.
請求項1乃至請求項11のいずれか一項において、
前記トランジスタの半導体層は、アモルファスシリコンからなることを特徴する半導体装置。
In any one of Claims 1 to 11,
A semiconductor device, wherein the semiconductor layer of the transistor is made of amorphous silicon.
請求項1乃至請求項9のいずれか一項において、
前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴する半導体装置。
In any one of Claims 1 thru | or 9,
A semiconductor device, wherein the semiconductor layer of the transistor is made of a crystalline semiconductor film.
請求項1乃至請求項13のいずれか一項において、
前記第1の配線の電位は、前記画素電極の電位に前記トランジスタのしきい値電圧を加算した値より高いことを特徴する半導体装置。
In any one of Claims 1 to 13,
The semiconductor device is characterized in that the potential of the first wiring is higher than a value obtained by adding the threshold voltage of the transistor to the potential of the pixel electrode.
請求項1乃至請求項9のいずれか一項において、
前記トランジスタは、Pチャネル型トランジスタであることを特徴とする半導体装置。
In any one of Claims 1 thru | or 9,
The semiconductor device is a P-channel transistor.
請求項1乃至請求項9、及び請求項15のいずれか一項において、
前記第1の配線の電位は、前記画素電極の電位から前記トランジスタのしきい値電圧を減算した値より低いことを特徴する半導体装置。
In any one of Claim 1 thru | or Claim 9, and Claim 15,
The semiconductor device according to claim 1, wherein the potential of the first wiring is lower than a value obtained by subtracting a threshold voltage of the transistor from the potential of the pixel electrode.
請求項1乃至請求項16のいずれか一項において、
前記第1のスイッチ乃至第4のスイッチはトランジスタであることを特徴とする半導体装置。
In any one of Claims 1 thru | or 16,
The semiconductor device, wherein the first to fourth switches are transistors.
第1の保持容量と、
ソース電極及びドレイン電極の一方が負荷に電気的に接続され、ソース電極及びドレイン電極の他方が第1の配線に電気的に接続され、ゲート電極が前記第1の保持容量を介して第2の配線と電気的に接続されるトランジスタと、
前記トランジスタのゲートソース間電圧を保持する第2の保持容量と、
前記第1の保持容量に第1の電圧を、前記第2の保持容量に第2の電圧を保持させる手段と、
前記第2の保持容量の第2の電圧を前記トランジスタのしきい値電圧まで放電させる手段と、
前記第2の配線からビデオ信号に応じた電位を前記第1の保持容量に入力することにより前記トランジスタに設定された電流を前記負荷に供給する手段とを有することを特徴とする半導体装置。
A first holding capacity;
One of the source electrode and the drain electrode is electrically connected to the load, the other of the source electrode and the drain electrode is electrically connected to the first wiring, and the gate electrode is connected to the second via the first storage capacitor. A transistor electrically connected to the wiring;
A second holding capacitor for holding a gate-source voltage of the transistor;
Means for holding the first voltage in the first holding capacitor and holding the second voltage in the second holding capacitor;
Means for discharging a second voltage of the second storage capacitor to a threshold voltage of the transistor;
And a means for supplying a current set to the transistor to the load by inputting a potential corresponding to a video signal from the second wiring to the first storage capacitor.
請求項18において、
前記トランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
In claim 18,
The semiconductor device is a thin film transistor.
請求項18または請求項19において、
前記トランジスタは、Nチャネル型トランジスタであることを特徴とする半導体装置。
In claim 18 or claim 19,
The semiconductor device is an N-channel transistor.
請求項18乃至請求項20のいずれか一項において、
前記トランジスタの半導体層は、非晶質半導体膜からなることを特徴する半導体装置。
In any one of claims 18 to 20,
A semiconductor device, wherein the semiconductor layer of the transistor is made of an amorphous semiconductor film.
請求項18乃至請求項21のいずれか一項において、
前記トランジスタの半導体層は、アモルファスシリコンからなることを特徴する半導体装置。
In any one of Claims 18 to 21,
A semiconductor device, wherein the semiconductor layer of the transistor is made of amorphous silicon.
請求項18乃至請求項20のいずれか一項において、
前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴する半導体装置。
In any one of claims 18 to 20,
A semiconductor device, wherein the semiconductor layer of the transistor is made of a crystalline semiconductor film.
請求項18または請求項19において、
前記トランジスタは、Pチャネル型トランジスタであることを特徴とする半導体装置。
In claim 18 or claim 19,
The semiconductor device is a P-channel transistor.
請求項1乃至請求項24のいずれか一項に記載の半導体装置を有する表示装置。 A display device comprising the semiconductor device according to any one of claims 1 to 24. 請求項25に記載の表示装置を表示部に有することを特徴とする電子機器。 An electronic apparatus comprising the display device according to claim 25 in a display portion.
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Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114213A (en) * 2008-11-05 2010-05-20 Sony Corp Thin film transistor substrate, and display device
JP2011100091A (en) * 2009-11-04 2011-05-19 Samsung Mobile Display Co Ltd Method of manufacturing organic electric field light emitting display device
JP2011100092A (en) * 2009-11-04 2011-05-19 Samsung Mobile Display Co Ltd Organic electric field light emitting display device and method of manufacturing the same
JP2013033228A (en) * 2011-06-30 2013-02-14 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2013058199A1 (en) * 2011-10-18 2013-04-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013258411A (en) * 2010-01-29 2013-12-26 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2014060451A (en) * 2013-12-18 2014-04-03 Semiconductor Energy Lab Co Ltd Light-emitting device
JP2014123742A (en) * 2008-12-24 2014-07-03 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2015055872A (en) * 2013-09-11 2015-03-23 三星ディスプレイ株式會社Samsung Display Co.,Ltd. Display panel and display panel manufacturing method
JP2015062229A (en) * 2009-03-27 2015-04-02 株式会社半導体エネルギー研究所 Semiconductor device
JP2015146028A (en) * 2009-02-27 2015-08-13 株式会社半導体エネルギー研究所 Semiconductor device driving method, module, and electronic apparatus
US9111806B2 (en) 2008-10-24 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
JP2015173274A (en) * 2009-12-04 2015-10-01 株式会社半導体エネルギー研究所 display device
US9330588B2 (en) 2011-07-29 2016-05-03 Seiko Epson Corporation Electro-optical device, driving method of electro-optical device, and electronic apparatus
JP2016184165A (en) * 2009-11-13 2016-10-20 株式会社半導体エネルギー研究所 Method of manufacturing display device
WO2017072627A1 (en) * 2015-10-28 2017-05-04 株式会社半導体エネルギー研究所 Semiconductor device, module, electronic device, and method for producing semiconductor device
JP2017098584A (en) * 2008-10-31 2017-06-01 株式会社半導体エネルギー研究所 Manufacture method of semiconductor device
US9735282B2 (en) 2014-12-29 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having semiconductor device
JP2017143268A (en) * 2009-02-20 2017-08-17 株式会社半導体エネルギー研究所 Semiconductor device
JP2017183739A (en) * 2011-06-17 2017-10-05 株式会社半導体エネルギー研究所 Semiconductor device
JP2018037682A (en) * 2009-09-16 2018-03-08 株式会社半導体エネルギー研究所 Semiconductor device
JP2018049297A (en) * 2009-03-27 2018-03-29 株式会社半導体エネルギー研究所 Semiconductor device
JP2018152581A (en) * 2013-06-28 2018-09-27 株式会社半導体エネルギー研究所 Semiconductor device
JP2018163375A (en) * 2009-07-18 2018-10-18 株式会社半導体エネルギー研究所 Display device
JP2018190992A (en) * 2008-10-24 2018-11-29 株式会社半導体エネルギー研究所 Semiconductor device
KR101926334B1 (en) 2011-08-05 2018-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP2019071456A (en) * 2009-09-04 2019-05-09 株式会社半導体エネルギー研究所 Semiconductor device
JP2019079818A (en) * 2009-09-04 2019-05-23 株式会社半導体エネルギー研究所 Light-emitting device
JP2019124957A (en) * 2011-11-29 2019-07-25 株式会社半導体エネルギー研究所 Display device
JP2019165228A (en) * 2010-09-15 2019-09-26 株式会社半導体エネルギー研究所 Light emitting device
JP2019179930A (en) * 2009-07-18 2019-10-17 株式会社半導体エネルギー研究所 Display device
JP2019208078A (en) * 2012-01-26 2019-12-05 株式会社半導体エネルギー研究所 Light-emitting device
JP2020113794A (en) * 2011-01-12 2020-07-27 株式会社半導体エネルギー研究所 Semiconductor device
JP2020523635A (en) * 2018-01-19 2020-08-06 昆山国顕光電有限公司Kunshan Go−Visionox Opto−Electronics Co., Ltd. Scanning driver and driving method thereof, organic light emitting display
JP2021073678A (en) * 2008-07-10 2021-05-13 株式会社半導体エネルギー研究所 Light-emitting device
JP2021092792A (en) * 2011-09-14 2021-06-17 株式会社半導体エネルギー研究所 Light-emitting device
JP2021122048A (en) * 2014-03-28 2021-08-26 株式会社半導体エネルギー研究所 Imaging apparatus
JP2022084595A (en) * 2008-12-05 2022-06-07 株式会社半導体エネルギー研究所 Light-emitting device
JP2023024459A (en) * 2017-12-06 2023-02-16 株式会社半導体エネルギー研究所 Display
JP2023051763A (en) * 2021-09-30 2023-04-11 エルジー ディスプレイ カンパニー リミテッド Pixel circuit and display device

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002215096A (en) * 2000-12-29 2002-07-31 Samsung Sdi Co Ltd Organic electro-luminescence display device, driving method therefor, and pixel circuit therefor
JP2004133240A (en) * 2002-10-11 2004-04-30 Sony Corp Active matrix display device and its driving method
JP2004361640A (en) * 2003-06-04 2004-12-24 Sony Corp Pixel circuit, display device, and driving method for pixel circuit
JP2005189387A (en) * 2003-12-25 2005-07-14 Sony Corp Display device, and method for driving display device
JP2005189381A (en) * 2003-12-25 2005-07-14 Sony Corp Display device and method for driving display device
JP2005227625A (en) * 2004-02-13 2005-08-25 Semiconductor Energy Lab Co Ltd Display device and manufacturing method therefor
JP2005309150A (en) * 2004-04-22 2005-11-04 Seiko Epson Corp Electronic circuit, its driving method, optoelectronic device, and electronic equipment
JP2005326754A (en) * 2004-05-17 2005-11-24 Seiko Epson Corp Electrooptical apparatus, its driving method, and electronic equipment
JP2006215275A (en) * 2005-02-03 2006-08-17 Sony Corp Display apparatus
JP2006235609A (en) * 2005-01-31 2006-09-07 Semiconductor Energy Lab Co Ltd Light-emitting device and electronic device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002215096A (en) * 2000-12-29 2002-07-31 Samsung Sdi Co Ltd Organic electro-luminescence display device, driving method therefor, and pixel circuit therefor
JP2004133240A (en) * 2002-10-11 2004-04-30 Sony Corp Active matrix display device and its driving method
JP2004361640A (en) * 2003-06-04 2004-12-24 Sony Corp Pixel circuit, display device, and driving method for pixel circuit
JP2005189387A (en) * 2003-12-25 2005-07-14 Sony Corp Display device, and method for driving display device
JP2005189381A (en) * 2003-12-25 2005-07-14 Sony Corp Display device and method for driving display device
JP2005227625A (en) * 2004-02-13 2005-08-25 Semiconductor Energy Lab Co Ltd Display device and manufacturing method therefor
JP2005309150A (en) * 2004-04-22 2005-11-04 Seiko Epson Corp Electronic circuit, its driving method, optoelectronic device, and electronic equipment
JP2005326754A (en) * 2004-05-17 2005-11-24 Seiko Epson Corp Electrooptical apparatus, its driving method, and electronic equipment
JP2006235609A (en) * 2005-01-31 2006-09-07 Semiconductor Energy Lab Co Ltd Light-emitting device and electronic device
JP2006215275A (en) * 2005-02-03 2006-08-17 Sony Corp Display apparatus

Cited By (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908976B2 (en) 2008-07-10 2024-02-20 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic device
JP2021073678A (en) * 2008-07-10 2021-05-13 株式会社半導体エネルギー研究所 Light-emitting device
US10692894B2 (en) 2008-10-24 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
JP2018190992A (en) * 2008-10-24 2018-11-29 株式会社半導体エネルギー研究所 Semiconductor device
US10141343B2 (en) 2008-10-24 2018-11-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
US10978490B2 (en) 2008-10-24 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
US9647137B2 (en) 2008-10-24 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
US11594555B2 (en) 2008-10-24 2023-02-28 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
US9111806B2 (en) 2008-10-24 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
JP2017098584A (en) * 2008-10-31 2017-06-01 株式会社半導体エネルギー研究所 Manufacture method of semiconductor device
US10269978B2 (en) 2008-10-31 2019-04-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9842942B2 (en) 2008-10-31 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9911860B2 (en) 2008-10-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11107928B2 (en) 2008-10-31 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11594643B2 (en) 2008-10-31 2023-02-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8426862B2 (en) 2008-11-05 2013-04-23 Sony Corporation Thin film transistor substrate and display device
JP2010114213A (en) * 2008-11-05 2010-05-20 Sony Corp Thin film transistor substrate, and display device
US8237162B2 (en) 2008-11-05 2012-08-07 Sony Corporation Thin film transistor substrate and display device
JP7362804B2 (en) 2008-12-05 2023-10-17 株式会社半導体エネルギー研究所 light emitting device
JP2022084595A (en) * 2008-12-05 2022-06-07 株式会社半導体エネルギー研究所 Light-emitting device
US9443888B2 (en) 2008-12-24 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device including transistor and resistor incorporating hydrogen in oxide semiconductor
JP2017152704A (en) * 2008-12-24 2017-08-31 株式会社半導体エネルギー研究所 Semiconductor device
US9202827B2 (en) 2008-12-24 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US9941310B2 (en) 2008-12-24 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Driver circuit with oxide semiconductor layers having varying hydrogen concentrations
JP2014123742A (en) * 2008-12-24 2014-07-03 Semiconductor Energy Lab Co Ltd Semiconductor device
US9859306B2 (en) 2009-02-20 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US11011549B2 (en) 2009-02-20 2021-05-18 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US11824062B2 (en) 2009-02-20 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP2017143268A (en) * 2009-02-20 2017-08-17 株式会社半導体エネルギー研究所 Semiconductor device
US10096623B2 (en) 2009-02-20 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US10586811B2 (en) 2009-02-20 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US10930787B2 (en) 2009-02-27 2021-02-23 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
US11387368B2 (en) 2009-02-27 2022-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2015146028A (en) * 2009-02-27 2015-08-13 株式会社半導体エネルギー研究所 Semiconductor device driving method, module, and electronic apparatus
JP2016194723A (en) * 2009-02-27 2016-11-17 株式会社半導体エネルギー研究所 Method for driving semiconductor device
US11575049B2 (en) 2009-03-27 2023-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101722905B1 (en) 2009-03-27 2017-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device, display device, and electronic appliance
US10714630B2 (en) 2009-03-27 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018049297A (en) * 2009-03-27 2018-03-29 株式会社半導体エネルギー研究所 Semiconductor device
US10297693B1 (en) 2009-03-27 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11127858B2 (en) 2009-03-27 2021-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015062229A (en) * 2009-03-27 2015-04-02 株式会社半導体エネルギー研究所 Semiconductor device
KR20150035928A (en) * 2009-03-27 2015-04-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device, display device, and electronic appliance
US11916150B2 (en) 2009-03-27 2024-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018163375A (en) * 2009-07-18 2018-10-18 株式会社半導体エネルギー研究所 Display device
JP2020073952A (en) * 2009-07-18 2020-05-14 株式会社半導体エネルギー研究所 Display device
JP2019179930A (en) * 2009-07-18 2019-10-17 株式会社半導体エネルギー研究所 Display device
JP2019071456A (en) * 2009-09-04 2019-05-09 株式会社半導体エネルギー研究所 Semiconductor device
JP7174093B2 (en) 2009-09-04 2022-11-17 株式会社半導体エネルギー研究所 light emitting device
US10629627B2 (en) 2009-09-04 2020-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US12002818B2 (en) 2009-09-04 2024-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2021108374A (en) * 2009-09-04 2021-07-29 株式会社半導体エネルギー研究所 Light-emitting device
US10854640B2 (en) 2009-09-04 2020-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11695019B2 (en) 2009-09-04 2023-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2019079818A (en) * 2009-09-04 2019-05-23 株式会社半導体エネルギー研究所 Light-emitting device
JP2018037682A (en) * 2009-09-16 2018-03-08 株式会社半導体エネルギー研究所 Semiconductor device
KR102111264B1 (en) * 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Transistor
KR20180133542A (en) * 2009-09-16 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Transistor
US8158979B2 (en) 2009-11-04 2012-04-17 Samsung Mobile Display Co., Ltd. Organic light emitting display and method of manufacturing the same
JP2013138028A (en) * 2009-11-04 2013-07-11 Samsung Display Co Ltd Organic electroluminescent display device manufacturing method
JP2011100092A (en) * 2009-11-04 2011-05-19 Samsung Mobile Display Co Ltd Organic electric field light emitting display device and method of manufacturing the same
US8399274B2 (en) 2009-11-04 2013-03-19 Samsung Display Co., Ltd. Organic light emitting display and method of manufacturing the same
JP2011100091A (en) * 2009-11-04 2011-05-19 Samsung Mobile Display Co Ltd Method of manufacturing organic electric field light emitting display device
JP2018124564A (en) * 2009-11-13 2018-08-09 株式会社半導体エネルギー研究所 Display device
US10332912B2 (en) 2009-11-13 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
JP2016184165A (en) * 2009-11-13 2016-10-20 株式会社半導体エネルギー研究所 Method of manufacturing display device
JP7463602B2 (en) 2009-11-13 2024-04-08 株式会社半導体エネルギー研究所 Display device
JP2017069568A (en) * 2009-12-04 2017-04-06 株式会社半導体エネルギー研究所 Display device
JP2015173274A (en) * 2009-12-04 2015-10-01 株式会社半導体エネルギー研究所 display device
US9411208B2 (en) 2009-12-04 2016-08-09 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2013258411A (en) * 2010-01-29 2013-12-26 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2019165228A (en) * 2010-09-15 2019-09-26 株式会社半導体エネルギー研究所 Light emitting device
JP2020113794A (en) * 2011-01-12 2020-07-27 株式会社半導体エネルギー研究所 Semiconductor device
JP2017183739A (en) * 2011-06-17 2017-10-05 株式会社半導体エネルギー研究所 Semiconductor device
JP2013033228A (en) * 2011-06-30 2013-02-14 Semiconductor Energy Lab Co Ltd Semiconductor device
USRE48576E1 (en) 2011-06-30 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9508759B2 (en) 2011-06-30 2016-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101900657B1 (en) 2011-06-30 2018-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and driving method thereof
US9330588B2 (en) 2011-07-29 2016-05-03 Seiko Epson Corporation Electro-optical device, driving method of electro-optical device, and electronic apparatus
US9997585B2 (en) 2011-07-29 2018-06-12 Seiko Epson Corporation Electro-optical device, driving method of electro-optical device, and electronic apparatus
KR101926334B1 (en) 2011-08-05 2018-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP7014919B2 (en) 2011-09-14 2022-02-01 株式会社半導体エネルギー研究所 Luminescent device
JP2021092792A (en) * 2011-09-14 2021-06-17 株式会社半導体エネルギー研究所 Light-emitting device
US9280931B2 (en) 2011-10-18 2016-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7153151B2 (en) 2011-10-18 2022-10-13 株式会社半導体エネルギー研究所 light emitting device
US10056413B2 (en) 2011-10-18 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013058199A1 (en) * 2011-10-18 2013-04-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20140092345A (en) * 2011-10-18 2014-07-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US10615189B2 (en) 2011-10-18 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2021073482A (en) * 2011-10-18 2021-05-13 株式会社半導体エネルギー研究所 Light-emitting apparatus
TWI748545B (en) * 2011-10-18 2021-12-01 日商半導體能源研究所股份有限公司 Semiconductor device
US11587957B2 (en) 2011-10-18 2023-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018151642A (en) * 2011-10-18 2018-09-27 株式会社半導体エネルギー研究所 Light-emitting device
JP2020187361A (en) * 2011-10-18 2020-11-19 株式会社半導体エネルギー研究所 Light-emitting device
JP2022081475A (en) * 2011-10-18 2022-05-31 株式会社半導体エネルギー研究所 Light-emitting device
JP2022180361A (en) * 2011-10-18 2022-12-06 株式会社半導体エネルギー研究所 Light-emitting device
KR101962097B1 (en) 2011-10-18 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP7031055B2 (en) 2011-11-29 2022-03-07 株式会社半導体エネルギー研究所 Display devices, electronic devices
JP2019124957A (en) * 2011-11-29 2019-07-25 株式会社半導体エネルギー研究所 Display device
JP7080418B1 (en) 2011-11-29 2022-06-03 株式会社半導体エネルギー研究所 Display devices, electronic devices
JP2022081513A (en) * 2011-11-29 2022-05-31 株式会社半導体エネルギー研究所 Display device and electronic apparatus
KR102271186B1 (en) 2011-11-29 2021-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device and electronic device
KR20200056971A (en) * 2011-11-29 2020-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device and electronic device
JP2022020716A (en) * 2011-11-29 2022-02-01 株式会社半導体エネルギー研究所 Display device and electronic apparatus
JP2019208078A (en) * 2012-01-26 2019-12-05 株式会社半導体エネルギー研究所 Light-emitting device
US11081502B2 (en) 2012-01-26 2021-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11682677B2 (en) 2012-01-26 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2018152581A (en) * 2013-06-28 2018-09-27 株式会社半導体エネルギー研究所 Semiconductor device
JP2015055872A (en) * 2013-09-11 2015-03-23 三星ディスプレイ株式會社Samsung Display Co.,Ltd. Display panel and display panel manufacturing method
JP2014060451A (en) * 2013-12-18 2014-04-03 Semiconductor Energy Lab Co Ltd Light-emitting device
JP2021122048A (en) * 2014-03-28 2021-08-26 株式会社半導体エネルギー研究所 Imaging apparatus
US9735282B2 (en) 2014-12-29 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having semiconductor device
WO2017072627A1 (en) * 2015-10-28 2017-05-04 株式会社半導体エネルギー研究所 Semiconductor device, module, electronic device, and method for producing semiconductor device
JP7340672B2 (en) 2017-12-06 2023-09-07 株式会社半導体エネルギー研究所 display device
JP2023024459A (en) * 2017-12-06 2023-02-16 株式会社半導体エネルギー研究所 Display
JP7100066B2 (en) 2018-01-19 2022-07-12 昆山国顕光電有限公司 How to drive the scanning driver and organic light emitting display
JP2020523635A (en) * 2018-01-19 2020-08-06 昆山国顕光電有限公司Kunshan Go−Visionox Opto−Electronics Co., Ltd. Scanning driver and driving method thereof, organic light emitting display
JP2023051763A (en) * 2021-09-30 2023-04-11 エルジー ディスプレイ カンパニー リミテッド Pixel circuit and display device
US11935482B2 (en) 2021-09-30 2024-03-19 Lg Display Co., Ltd. Pixel circuit and display device including the same
JP7499299B2 (en) 2021-09-30 2024-06-13 エルジー ディスプレイ カンパニー リミテッド Pixel circuit and display device

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