JP2006215275A - Display apparatus - Google Patents
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Abstract
Description
本発明は、信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。 The present invention is a display device in which pixel circuits formed at a portion where a signal line and a required number of scanning lines intersect are arranged in a matrix, and particularly an organic electroluminescence element (organic EL element) as a light emitting element. The present invention relates to the display device used.
有機ＥＬ素子を画素に用いた画像表示装置が開発されている。有機ＥＬ素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能である（いわゆる電流制御型）。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ：ＴＦＴ）によって制御するものである。
An image display device using an organic EL element as a pixel has been developed. Since the organic EL element is a self-luminous element, it has advantages such as higher image visibility than a liquid crystal display, no need for a backlight, and high response speed. Further, the luminance level (gradation) of each light emitting element can be controlled by the value of the current flowing therethrough (so-called current control type).
In the organic EL display, similarly to the liquid crystal display, there are a simple matrix method and an active matrix method as driving methods. Although the former has a simple structure, there is a problem that it is difficult to realize a large-sized and high-definition display. Therefore, the active matrix method is actively developed at present. In this method, a current flowing through a light emitting element in each pixel circuit is controlled by an active element (generally a thin film transistor: TFT) provided in the pixel circuit.
図１３に一般的なアクティブマトリクス型有機ＥＬ表示装置のブロック図を示す。
この表示装置は、画素回路１００がｍ×ｎのマトリクス状に配列された画素アレイ部１０３、水平セレクタ１０１、ライトスキャナ１０２、水平セレクタ１０１により選択され輝度情報に応じた信号が供給される信号線ＤＴＬ１、ＤＴＬ２・・・、ライトスキャナ１０２により選択駆動される走査線ＷＳＬ１、ＷＳＬ２・・・を有する。
FIG. 13 shows a block diagram of a general active matrix organic EL display device.
This display device includes a
図１４には、図１３に示した画素回路１００の最も単純な構成例を示している。図示するように、この画素回路１００は、ｎチャネルＴＦＴによるサンプリングトランジスタＴｓ保持容量Ｃ１０、ｐチャネルＴＦＴによるドライブトランジスタＴｄ、有機ＥＬ素子１を有する。この画素回路１００は、信号線ＤＴＬと走査線ＷＳＬとの交差部に配され、信号線ＤＴＬはサンプリングトランジスタＴｓのドレインに接続され、走査線ＷＳＬはサンプリングトランジスタＴｓのゲートに接続されている。
ドライブトランジスタＴｄ及び有機ＥＬ素子１は、電源電位Ｖｃｃと接地電位ＧＮＤの間で直列に接続されている。すなわちドライブトランジスタ１のソースが電源電位Ｖｃｃに接続される一方、有機ＥＬ素子（発光素子）１のカソードが接地電位ＧＮＤに接続されている。一般に有機ＥＬ素子１は整流性がある為ダイオードの記号で表わしている。一方、サンプリングトランジスタＴｓ及び保持容量Ｃ１０は、ドライブトランジスタＴｄのゲートに接続されている。ドライブトランジスタＴｄのゲート・ソース間電圧をＶｇｓで表わしている。
FIG. 14 shows a simplest configuration example of the
The drive transistor Td and the
この画素回路１００では、まず走査線ＷＳＬを選択状態とし、信号線ＤＴＬに信号を印加すると、サンプリングトランジスタＴｓが導通して信号が保持容量Ｃ１０に書き込まれる。保持容量Ｃ１０に書き込まれた信号電位がドライブトランジスタＴｄのゲート電位となる。走査線ＷＳＬを非選択状態とすると、信号線ＤＴＬとドライブトランジスタＴｄとは電気的に切り離されるが、ドライブトランジスタＴｄのゲート電位Ｖｇｓは保持容量Ｃ１０によって安定に保持される。そして電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流がドライブトランジスタＴｄ及び有機ＥＬ素子１を流れる。
このときドライブトランジスタＴｄ及び有機ＥＬ素子１に流れる電流Ｉｄｓは、ドライブトランジスタＴｄのゲート・ソース間電圧Ｖｇｓに応じた値となり、有機ＥＬ素子１はその電流値に応じた輝度で発光する。
つまりこの画素回路１００の場合、保持容量Ｃ１０に信号線ＤＴＬからの信号電位を各込むことによってドライブトランジスタＴｄのゲート印加電圧を変化させ、これにより有機ＥＬ素子１に流れる電流値をコントロールして発色の階調を得る。
In the
At this time, the current Ids flowing through the drive transistor Td and the
That is, in the case of this
ｐチャンネルＴＦＴによるドライブトランジスタＴｄのソースは電源Ｖｃｃに接続されており、常に飽和領域で動作するように設計されているので、ドライブトランジスタＴｄは次の式１に示した値を持つ定電流源となる。
Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）2・・・（式１）
但し、Ｉｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、Ｖｔｈはトランジスタの閾値電圧を表している。
この式１から明らかな様に、飽和領域ではトランジスタのドレイン電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって制御される。図１４に示したドライブトランジスタＴｄは、Ｖｇｓが一定に保持される為、定電流源として動作し、有機ＥＬ素子１を一定の輝度で発光させることができる。
Since the source of the drive transistor Td by the p-channel TFT is connected to the power supply Vcc and is always designed to operate in the saturation region, the drive transistor Td has a constant current source having the value shown in the following
Ids = (1/2) · μ · (W / L) · Cox · (Vgs−Vth) 2 (Equation 1)
Where Ids is a current flowing between the drain and source of a transistor operating in the saturation region, μ is mobility, W is a channel width, L is a channel length, Cox is a gate capacitance, and Vth is a threshold voltage of the transistor.
As is apparent from
ここで図１５に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す。実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図示するように時間が経過すると劣化してしまう。そして図１４の画素回路１００においては、有機ＥＬ素子１の経時変化とともに、ドライブトランジスタＴｄのドレイン電圧が変化してゆく。ところが図１４の画素回路１００では上記のようにゲート・ソース間電圧Ｖｇｓが一定であるので、有機ＥＬ素子１には一定量の電流が流れ、発光輝度は変化しない。つまり安定した階調制御ができる。
Here, FIG. 15 shows a change with time of current-voltage (IV) characteristics of the organic EL element. The curve indicated by the solid line indicates the characteristics in the initial state, and the curve indicated by the broken line indicates the characteristics after change with time. In general, the IV characteristics of an organic EL element deteriorate as time passes as shown in the figure. In the
ところで図１４に示した画素回路１００は、ｐチャネル型のドライブトランジスタＴｄを用いて構成されているが、ｎチャネル型のＴＦＴにより構成することができれば、ＴＦＴ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、ＴＦＴ基板の低コスト化が可能となり、開発が期待されている。
図１６は、図１４に示した画素回路１００のｐチャネルＴＦＴであるドライブトランジスタＴｄをｎチャネルＴＦＴに置き換えた構成を示す回路図である。図示する様に、この場合の画素回路１００は、ｎチャネル型のＴＦＴとしてサンプリングトランジスタＴｓ、ドライブトランジスタＴｄ、保持容量Ｃ１０、有機ＥＬ素子１で構成されている。
この画素回路１００では、ドライブトランジスタＴｄのドレイン側が電源電位Ｖｃｃに接続され、ソースは有機ＥＬ素子１のアノードに接続されており、ソースフォロワ回路を形成している。
Incidentally, the
FIG. 16 is a circuit diagram showing a configuration in which the drive transistor Td which is the p-channel TFT of the
In this
ところが、このようにドライブトランジスタＴｄをｎチャネルＴＦＴに置き換えた場合は、ソースが有機ＥＬ素子１に接続されてしまうため、図１５に示したような有機ＥＬ素子１の経時変化とともにゲート・ソース間電圧Ｖｇｓが変化してしまう。これにより、有機ＥＬ素子１に流れる電流量が変化し、その結果発光輝度は変化してしまう。つまり適切な階調制御ができなくなる。
また、アクティブマトリクス型の有機ＥＬディスプレイは、有機ＥＬ素子１の特性変動に加え、画素回路１００を構成するｎチャネル型ＴＦＴの閾値電圧も経時的に変化する。前述の式１から明らかな様に、ドライブトランジスタＴｄの閾値電圧Ｖｔｈが変動すると、ドレイン電流Ｉｄｓが変化してしまう。これにより、同じゲート電圧Ｖｇｓを与えても、閾値電圧Ｖｔｈの変動により発光輝度が変化してしまう。このため発光輝度も画素ごとに変化してしまう。
ｎチャネルＴＦＴにより画素回路１００を構成した場合、以上のように有機ＥＬ素子１の経時劣化やドライブトランジスタＴｄの閾値電圧の変動やバラツキにより電流量が変動してしまうことで、表示画像として高品質な画像表示が実現できないという課題があった。
However, when the drive transistor Td is replaced with an n-channel TFT in this way, the source is connected to the
In addition, in the active matrix organic EL display, in addition to the characteristic variation of the
When the
そこで本発明では、ｎチャネルＴＦＴによる画素回路を用いても、高品質な画像表示が可能な表示装置、表示方法を実現することを目的とする。さらには、回路構成を効率化することも目的とする。 Therefore, an object of the present invention is to realize a display device and a display method capable of displaying a high-quality image even when a pixel circuit using an n-channel TFT is used. Another object is to improve the efficiency of the circuit configuration.
本発明の表示装置は、信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、各画素回路は、有機エレクトロルミネッセンス素子と、保持容量と、サンプリングトランジスタ、ドライブトランジスタ、第１，第２の検知トランジスタ、及びスイッチングトランジスタからなる５個のｎチャネル薄膜トランジスタとを備える。上記ドライブトランジスタのソースとゲートとの間に上記保持容量が接続され、上記ドライブトランジスタのソースと所定のカソード電位との間に上記有機エレクトロルミネッセンス素子が接続され、上記ドライブトランジスタのソースと第１の固定電位との間に上記第１の検知トランジスタが接続され、上記ドライブトランジスタのゲートと第２の固定電位との間に上記第２の検知トランジスタが接続され、上記ドライブトランジスタのゲートと上記信号線との間に上記サンプリングトランジスタが接続され、上記ドライブトランジスタのドレインと所定の電源電位との間に上記スイッチングトランジスタが接続され、上記サンプリングトランジスタ、上記第１，第２の検知トランジスタ、及び上記スイッチングトランジスタは、それぞれ対応する走査線によって導通制御されるように構成されている。
そして、上記サンプリングトランジスタの導通制御を行う走査線が、上記第２の固定電位の供給ラインとされて、該走査線に上記第２の検知トランジスタが接続されている。この場合、上記第２の検知トランジスタは、該第２の検知トランジスタに対応する走査線に与えられる走査パルスによって、上記サンプリングトランジスタが非導通とされている期間に導通されるとともに、上記サンプリングトランジスタに対応する走査線に与えられる走査パルスのローレベルが、上記第２の固定電位とされている。
又は、上記サンプリングトランジスタの導通制御を行う走査線が、上記第１の固定電位の供給ラインとされて、該走査線に上記第１の検知トランジスタが接続されている。この場合、上記第１の検知トランジスタは、該第１の検知トランジスタに対応する走査線に与えられる走査パルスによって、上記サンプリングトランジスタが非導通とされている期間に導通されるとともに、上記サンプリングトランジスタに対応する走査線に与えられる走査パルスのローレベルが、上記第１の固定電位とされている。
The display device of the present invention is a display device in which pixel circuits formed at portions where signal lines and a required number of scanning lines intersect are arranged in a matrix, each pixel circuit including an organic electroluminescence element, A storage capacitor, and five n-channel thin film transistors including a sampling transistor, a drive transistor, first and second detection transistors, and a switching transistor are provided. The storage capacitor is connected between the source and gate of the drive transistor, the organic electroluminescence element is connected between the source of the drive transistor and a predetermined cathode potential, and the source of the drive transistor and the first The first detection transistor is connected between a fixed potential and the second detection transistor is connected between the gate of the drive transistor and a second fixed potential. The gate of the drive transistor and the signal line The switching transistor is connected between the drain of the drive transistor and a predetermined power supply potential, the sampling transistor, the first and second detection transistors, and the switching transistor Respectively And it is configured to be controlled in conduction by the scanning lines respond.
The scanning line for controlling the conduction of the sampling transistor serves as the second fixed potential supply line, and the second detection transistor is connected to the scanning line. In this case, the second detection transistor is turned on by the scanning pulse applied to the scanning line corresponding to the second detection transistor during a period in which the sampling transistor is turned off, and the sampling transistor is turned on. The low level of the scanning pulse applied to the corresponding scanning line is the second fixed potential.
Alternatively, the scanning line for controlling the conduction of the sampling transistor is the supply line for the first fixed potential, and the first detection transistor is connected to the scanning line. In this case, the first detection transistor is turned on during a period in which the sampling transistor is turned off by the scanning pulse applied to the scanning line corresponding to the first detection transistor, and the sampling transistor is turned on. The low level of the scanning pulse applied to the corresponding scanning line is the first fixed potential.
即ち本発明では画素回路は、有機ＥＬ素子と、１個の保持容量と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１及び第２の検知トランジスタからなる５個のｎチャネル薄膜トランジスタとで構成されている。そしてこの画素回路は、ドライブトランジスタの閾値電圧の変動と有機ＥＬ素子の経時劣化を補償する保持容量のブートストラップ機能（特性変動補償機能）を備えることになるため、電流駆動型の有機ＥＬ素子のＩ−Ｖ特性が経時変化しても、発光輝度を一定に保持することができる。また、第１及び第２の検知トランジスタでドライブトランジスタの閾値電圧を検出し、その経時変化を回路的に補償することで、安定して有機ＥＬ素子を駆動できる。
そのうえで、上記サンプリングトランジスタの導通制御を行う走査線（サンプリングトランジスタのゲートライン）が、上記第２の固定電位の供給ライン（又は上記第１の固定電位の供給ライン）として共用される。これにより、上記第２の固定電位の供給ライン（又は上記第１の固定電位の供給ライン）を独立して設ける必要がなくなる。
That is, in the present invention, the pixel circuit includes an organic EL element, one storage capacitor, and five n-channel thin film transistors including a sampling transistor, a drive transistor, a switching transistor, and first and second detection transistors. Yes. This pixel circuit has a storage strap bootstrap function (characteristic variation compensation function) that compensates for fluctuations in the threshold voltage of the drive transistor and deterioration over time of the organic EL element. Even if the IV characteristic changes with time, the light emission luminance can be kept constant. Further, the threshold voltage of the drive transistor is detected by the first and second detection transistors, and the change with the passage of time is compensated in a circuit, so that the organic EL element can be driven stably.
In addition, a scanning line (a gate line of the sampling transistor) for controlling the conduction of the sampling transistor is shared as the second fixed potential supply line (or the first fixed potential supply line). This eliminates the need to provide the second fixed potential supply line (or the first fixed potential supply line) independently.
本発明によれば、画素回路を有機ＥＬ素子と、１個の保持容量と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１及び第２の検知トランジスタからなる５個のｎチャネル薄膜トランジスタとで構成し、この画素回路にブートストラップ機能を備えることで、有機ＥＬ素子の経時劣化やドライブトランジスタの閾値電圧変動によっても安定して有機ＥＬ素子を駆動でき、ｎチャネルＴＦＴによる画素回路を用いた表示装置として、表示画像の高画質化を実現できる。
また、それにより、トランジスタを全てｎチャンネルＴＦＴで構成し、ソースフォロワーが可能となり、アノード接続のできる回路構成を実用化できる。このため一般的なアモルファスシリコンのプロセスを導入することが可能となり、低コスト化が促進できる。
According to the present invention, the pixel circuit is composed of an organic EL element, one storage capacitor, and five n-channel thin film transistors including a sampling transistor, a drive transistor, a switching transistor, and first and second detection transistors. By providing this pixel circuit with a bootstrap function, it is possible to drive the organic EL element stably even with the deterioration of the organic EL element over time or the threshold voltage fluctuation of the drive transistor, and as a display device using a pixel circuit with an n-channel TFT. Therefore, it is possible to realize a high-quality display image.
Thereby, all the transistors are composed of n-channel TFTs, a source follower is possible, and a circuit configuration capable of anode connection can be put into practical use. For this reason, it is possible to introduce a general amorphous silicon process, and cost reduction can be promoted.
また本発明では、サンプリングトランジスタの導通制御を行う走査線が、第２の固定電位の供給ライン（又は第１の固定電位の供給ライン）とされ、その走査線に第２の検知トランジスタ（又は第１の検知トランジスタ）が接続される構成とする。この場合、サンプリングトランジスタの導通制御を行う走査線に与えられる走査パルスのローレベルが、第２の固定電位（又は第１の固定電位）であるようにしている。すなわち、サンプリングトランジスタの導通制御を行う走査線を、第２の固定電位（又は第１の固定電位）の供給ラインとして共用する構成とされる。
これによって第２の固定電位（又は第１の固定電位）の供給ラインを独立して配設することを不要とし、画素回路内で配される電源線としてのライン数が低減される。またそれによってライン間のスペースを大きくとることができる。その結果、ダストなどによる各ラインのショートの低減や、歩留まりの向上が実現される。
さらに、ライン及びスペースの余裕ができることは、画素サイズの小型化にも好適となり、表示装置としての高精細化にも有利である。
In the present invention, the scanning line for controlling the conduction of the sampling transistor is the second fixed potential supply line (or the first fixed potential supply line), and the second detection transistor (or the first fixed potential supply line) is connected to the scanning line. 1 detection transistor) is connected. In this case, the low level of the scanning pulse applied to the scanning line that controls the conduction of the sampling transistor is set to the second fixed potential (or the first fixed potential). That is, the scanning line for controlling the conduction of the sampling transistor is commonly used as a supply line for the second fixed potential (or the first fixed potential).
Accordingly, it is not necessary to provide a second fixed potential (or first fixed potential) supply line independently, and the number of power supply lines arranged in the pixel circuit is reduced. In addition, the space between the lines can be increased. As a result, it is possible to reduce the short circuit of each line due to dust or the like and to improve the yield.
Furthermore, the ability to afford a line and space is suitable for reducing the pixel size, and is advantageous for achieving high definition as a display device.
以下、本発明の表示装置の実施の形態を説明するが、説明の都合上、まず実施の形態の表示装置としての全体の構成を述べた後、その表示装置構成において本発明に相当しない参考例としての画素回路を説明し、その後、実施の形態としての４つの画素回路例Ｉ〜IVを説明する。即ち以下の順序で説明する。
［１．実施の形態の表示装置の構成］
［２．画素回路の参考例］
［３．実施の形態の画素回路例Ｉ］
［４．実施の形態の画素回路例II］
［５．実施の形態の画素回路例III］
［６．実施の形態の画素回路例IV］
Hereinafter, embodiments of the display device of the present invention will be described. For convenience of explanation, first, the overall configuration of the display device according to the embodiment is described, and then the reference device not corresponding to the present invention in the configuration of the display device. Will be described, and then four pixel circuit examples I to IV as embodiments will be described. That is, it demonstrates in the following order.
[1. Configuration of display device of embodiment]
[2. Reference example of pixel circuit]
[3. Pixel circuit example I of embodiment]
[4. Pixel circuit example II of embodiment]
[5. Pixel Circuit Example III of Embodiment]
[6. Pixel circuit example IV of embodiment]
［１．実施の形態の表示装置の構成］
図１に実施の形態の表示装置の構成を示す。この表示装置は後述するように、発光素子である有機ＥＬ素子の特性変動及びドライブトランジスタの閾値電圧変動に対する補償機能であるブートストラップ機能を備えた画素回路を含むものである。
図１に示すように、本例の表示装置は、画素回路１０がｍ行×ｎ列のマトリクス状に配列された画素アレイ部２０、水平セレクタ１１、ドライブスキャナ１２、ライトスキャナ１３、第１ＡＺスキャナ１４、第２ＡＺスキャナ１５を備える。
また水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素１０に対する入力信号として供給する信号線ＤＴＬ１、ＤＴＬ２・・・が、画素アレイ部２０に対して列方向に配されている。信号線ＤＴＬ１、ＤＴＬ２・・・は、画素アレイ部２０においてマトリクス配置された画素回路１０の列数分だけ配される。
また画素アレイ部２０に対して、行方向に走査線ＷＳＬ１，ＷＳＬ２・・・、走査線ＤＳＬ１，ＤＳＬ２・・・、走査線ＡＺＬ１−１，ＡＺＬ１−２・・・、走査線ＡＺＬ２−１，ＡＺＬ２−２・・・、が配されている。これらの走査線はそれぞれ、画素アレイ部２０においてマトリクス配置された画素回路１０の行数分だけ配される。
走査線ＷＳＬ（ＷＳＬ１，ＷＳＬ２・・・）はライトスキャナ１３により選択駆動される。
走査線ＤＳＬ（ＤＳＬ１，ＤＳＬ２・・・）はドライブスキャナ１２により選択駆動される。
走査線ＡＺＬ１（ＡＺＬ１−１，ＡＺＬ１−２・・・）は第１ＡＺスキャナ１４により選択駆動される。
走査線ＡＺＬ２（ＡＺＬ２−１，ＡＺＬ２−２・・・）は第２ＡＺスキャナ１５により選択駆動される。
ドライブスキャナ１２、ライトスキャナ１３、第１ＡＺスキャナ１４、第２ＡＺスキャナ１５は、それぞれ入力されるスタートパルスｓｐとクロックｃｋを基準として、設定された所定のタイミングで各走査線に選択パルス（走査パルス）を与える。
[1. Configuration of display device of embodiment]
FIG. 1 shows a configuration of a display device according to an embodiment. As will be described later, this display device includes a pixel circuit having a bootstrap function that is a compensation function for characteristic variation of an organic EL element that is a light emitting element and threshold voltage fluctuation of a drive transistor.
As shown in FIG. 1, the display device of this example includes a
Further, signal lines DTL1, DTL2,..., Which are selected by the
Further, the scanning lines WSL1, WSL2,..., The scanning lines DSL1, DSL2,..., The scanning lines AZL1-1, AZL1-2, and the scanning lines AZL2-1, AZL2 in the row direction with respect to the
The scanning lines WSL (WSL1, WSL2,...) Are selectively driven by the
The scanning lines DSL (DSL1, DSL2,...) Are selectively driven by the
The scanning lines AZL1 (AZL1-1, AZL1-2,...) Are selectively driven by the
The scanning lines AZL2 (AZL2-1, AZL2-2,...) Are selectively driven by the
The
［２．画素回路の参考例］
このような表示装置において画素回路１０として採用できる構成例を図２で説明する。この図２の画素回路１０の構成自体は、実施の形態の説明の都合上、例示する参考例であり本発明に該当するものではない。ただし、図３〜図５で述べる画素回路１０の動作は、後述する実施の形態の画素回路の動作と同じものである。
[2. Reference example of pixel circuit]
A configuration example that can be adopted as the
図２では簡略化のため、信号線ＤＴＬと走査線ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２が交差する部分に配される１つの画素回路１０のみを示している。
この画素回路１０は、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１、第２の検知トランジスタＴ２，Ｔ４からなる５個のＮチャネル薄膜トランジスタとで構成されている。
For simplification, FIG. 2 shows only one
The
保持容量Ｃ１は、一方の端子がドライブトランジスタＴ５のソースに接続され、他方の端子が同じくドライブトランジスタＴ５のゲートに接続されている。図では、ドライブトランジスタＴ５のソースノードをノードＮｄ１、ドライブトランジスタＴ５のゲートノードをノードＮｄ２として示している。従って、保持容量Ｃ１はノードＮｄ１とノードＮｄ２の間に接続されていることになる。
画素回路１０の発光素子は例えばダイオード構造の有機ＥＬ素子１とされ、アノードとカソードを備えている。有機ＥＬ素子１のアノードはドライブトランジスタＴ５のソース（ノードＮｄ１）に接続され、カソードは所定のカソード電位Ｖｃａｔに接続されている。なお、有機ＥＬ素子１はアノード／カソード間に容量成分を含んでおり、後述する図では、この容量成分をＣｅｌとして示す場合がある。
The storage capacitor C1 has one terminal connected to the source of the drive transistor T5 and the other terminal connected to the gate of the drive transistor T5. In the figure, the source node of the drive transistor T5 is shown as a node Nd1, and the gate node of the drive transistor T5 is shown as a node Nd2. Therefore, the storage capacitor C1 is connected between the node Nd1 and the node Nd2.
The light emitting element of the
第１の検知トランジスタＴ４は、そのソースが第１の固定電位Ｖｓｓに接続され、そのドレインがドライブトランジスタＴ５のソース（ノードＮｄ１）に接続され、ゲートが走査線ＡＺＬ１に接続されている。
第２の検知トランジスタＴ２は、そのソースが第２の固定電位Ｖｏｆｓに接続され、そのドレインがドライブトランジスタＴ５のゲート（ノードＮｄ２）に接続され、そのゲートは走査線ＡＺＬ２に接続されている。
サンプリングトランジスタＴ１は、その一端が信号線ＤＴＬに接続され、他端がドライブトランジスタＴ５のゲート（ノードＮｄ２）に接続され、そのゲートが走査線ＷＳＬに接続されている。
スイッチングトランジスタＴ３は、そのドレインが電源電位Ｖｃｃに接続され、そのソースがドライブトランジスタＴ５のドレインに接続され、そのゲートが走査線ＤＳＬに接続されている。
The source of the first detection transistor T4 is connected to the first fixed potential Vss, the drain is connected to the source (node Nd1) of the drive transistor T5, and the gate is connected to the scanning line AZL1.
The second detection transistor T2 has a source connected to the second fixed potential Vofs, a drain connected to the gate (node Nd2) of the drive transistor T5, and a gate connected to the scanning line AZL2.
The sampling transistor T1 has one end connected to the signal line DTL, the other end connected to the gate (node Nd2) of the drive transistor T5, and the gate connected to the scanning line WSL.
The switching transistor T3 has a drain connected to the power supply potential Vcc, a source connected to the drain of the drive transistor T5, and a gate connected to the scanning line DSL.
サンプリングトランジスタＴ１は走査線ＷＳＬによって選択されたときに動作し、信号線ＤＴＬからの入力信号ＶｓｉｇをサンプリングしてノードＮｄ２を介し保持容量Ｃ１に保持させる。
ドライブトランジスタＴ５は、保持容量Ｃ１に保持された信号電位に応じて有機ＥＬ素子１を電流駆動する。
スイッチングトランジスタＴ３は走査線ＤＳＬによって選択されたときに導通して電源電位ＶｃｃからドライブトランジスタＴ５に電流を供給する。
第１，第２の検知トランジスタＴ４，Ｔ２は、それぞれ走査線ＡＺＬ１，ＡＺＬ２によって所定のタイミングで選択されることで導通される。この第１、第２の検知トランジスタＴ４，Ｔ２のオン／オフは、有機ＥＬ素子１の電流駆動に先立ってドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルする為に該検知した閾値電圧を保持容量Ｃ１に保持する動作（閾値検出動作）に関連して実行される。
The sampling transistor T1 operates when selected by the scanning line WSL, samples the input signal Vsig from the signal line DTL, and holds it in the holding capacitor C1 via the node Nd2.
The drive transistor T5 drives the
The switching transistor T3 becomes conductive when selected by the scanning line DSL, and supplies current from the power supply potential Vcc to the drive transistor T5.
The first and second detection transistors T4 and T2 are made conductive by being selected at a predetermined timing by the scanning lines AZL1 and AZL2, respectively. The first and second detection transistors T4 and T2 are turned on / off by detecting the threshold voltage Vth of the drive transistor T5 prior to current driving of the
この画素回路１０の正常な動作を保証する為の条件として、固定電位Ｖｓｓは、固定電位ＶｏｆｓからドライブトランジスタＴ５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されている。すなわち、Ｖｓｓ＜Ｖｏｆｓ−Ｖｔｈである。
また固定電位Ｖｓｓは、有機ＥＬ素子１の閾値電圧Ｖｅｌと、カソード電位Ｖｃａｔの和より小さく設定されている（Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔ）。
また固定電位Ｖｏｆｓは、ドライブトランジスタＴ５の閾値電圧Ｖｔｈと、有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌと、カソード電圧Ｖｃａｔの和よりも小さく設定されている（Ｖｏｆｓ＜Ｖｔｈ＋Ｖｔｈｅｌ＋Ｖｃａｔ）。
例えば固定電位Ｖｏｆｓはグランド電位、固定電位Ｖｓｓは負電位とされ、上記各条件を満たすようにされる。
As a condition for guaranteeing the normal operation of the
The fixed potential Vss is set smaller than the sum of the threshold voltage Vel of the
The fixed potential Vofs is set smaller than the sum of the threshold voltage Vth of the drive transistor T5, the threshold voltage Vthel of the
For example, the fixed potential Vofs is a ground potential, and the fixed potential Vss is a negative potential so as to satisfy the above conditions.
この図２の画素回路１０の構成において実行される動作を図３〜図５で説明する。
図３に走査線ＷＳＬ、ＡＺＬ２、ＡＺＬ１、ＤＳＬのタイミングチャートを示している。これは上記構成からわかるように、それぞれサンプリングトランジスタＴ１、検知トランジスタＴ２、検知トランジスタＴ４、スイッチングトランジスタＴ３のオン／オフタイミングとなる。またこの図３には、ドライブトランジスタＴ５のゲート電圧（ノードＮｄ２）、ソース電圧（ノードＮｄ１）の変化を示している。また、図４，図５は各時点の等価回路を示している。
Operations performed in the configuration of the
FIG. 3 shows a timing chart of the scanning lines WSL, AZL2, AZL1, and DSL. As can be seen from the above configuration, this is the on / off timing of the sampling transistor T1, the detection transistor T2, the detection transistor T4, and the switching transistor T3, respectively. FIG. 3 shows changes in the gate voltage (node Nd2) and source voltage (node Nd1) of the drive transistor T5. 4 and 5 show an equivalent circuit at each time point.
図３のタイミングチャートは、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、つまり画像表示の１フレーム期間を表している。１フレーム期間は、有機ＥＬ素子１の非発光期間と発光期間から成り、例えば時点ｔｍ１１が、前回の１フレームの終了タイミング、かつ今回の１フレームの開始タイミングとしている。
The timing chart of FIG. 3 represents one cycle in which the
時点ｔｍ１１に至るまでの期間、つまり前のフレームの終了直前の期間では、走査線ＷＳＬ，ＡＺＬ２，ＡＺＬ１がローレベルにある一方、走査線ＤＳＬがハイレベルにある。従って図４（ａ）に示すように、スイッチングトランジスタＴ３がオン状態にある一方、サンプリングトランジスタＴ１、及び検知トランジスタＴ２，Ｔ４はオフ状態にある。
このときドライブトランジスタＴ５はノードＮｄ２、Ｎｄ１間の電圧に応じて駆動電流Ｉｄｓを流し、有機ＥＬ素子１を発光させている。このときドライブトランジスタＴ５のソース電位（ノードＮｄ１の電位）は所定の動作点に保持されている。
ドライブトランジスタＴ５は飽和領域で動作するように設定されているため、有機ＥＬ素子１に流れる電流ＩｄｓはドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓに応じて、上述した式１に示される値をとる。
In the period up to the time tm11, that is, the period immediately before the end of the previous frame, the scanning lines WSL, AZL2, and AZL1 are at the low level, while the scanning line DSL is at the high level. Accordingly, as shown in FIG. 4A, the switching transistor T3 is in the on state, while the sampling transistor T1 and the detection transistors T2 and T4 are in the off state.
At this time, the drive transistor T5 causes the drive current Ids to flow according to the voltage between the nodes Nd2 and Nd1, thereby causing the
Since the drive transistor T5 is set to operate in the saturation region, the current Ids flowing through the
時点ｔｍ１１から、１フレーム期間が開始される。このとき、走査線ＡＺＬ２、ＡＺＬ１が共にローレベルからハイレベルに立ち上がる。この結果、図４（ｂ）に示すように、検知トランジスタＴ２、Ｔ４が共にオフ状態からオン状態に切り替わる。
これによりノードＮｄ２は急速に固定電位Ｖｏｆｓまで下がり、ノードＮｄ１も急速に固定電位Ｖｓｓまで下がる。つまりドライブトランジスタＴ５のゲート電圧はＶｏｆｓ、ソース電圧はＶｓｓという値に充電される。上記のように、Ｖｓｓ＜Ｖｏｆｓ−Ｖｔｈに設定されている為、ドライブトランジスタＴ５はオン状態を維持し、ドレイン電流Ｉｄｓが流れる。
そしてこのときドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓという値をとり、それに応じた電流Ｉｄｓ’が、図４（ｂ）に破線で示すように、電源Ｖｃｃ側から固定電位Ｖｓｓ側に流れることになる。
また、有機ＥＬ素子１を非発光とするために、上述のように有機ＥＬ素子１にかかる電圧Ｖｅｌ（＝ノードＮｄ１電位）が、有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和より小さくなるように固定電位Ｖｏｆｓ、Ｖｓｓの電圧値が設定されているため、有機ＥＬ素子１は逆バイアス状態となっており、電流は流れず、従って、非発光状態になる。
なお、この時点ｔｍ１１となった後、検知トランジスタＴ２、Ｔ４はどちらが先にオンしてもよい。
One frame period starts from time tm11. At this time, the scanning lines AZL2 and AZL1 both rise from the low level to the high level. As a result, as shown in FIG. 4B, both the detection transistors T2 and T4 are switched from the off state to the on state.
As a result, the node Nd2 rapidly decreases to the fixed potential Vofs, and the node Nd1 also rapidly decreases to the fixed potential Vss. That is, the gate voltage of the drive transistor T5 is charged to Vofs and the source voltage is charged to Vss. As described above, since Vss <Vofs−Vth is set, the drive transistor T5 maintains the on state, and the drain current Ids flows.
At this time, the gate-source voltage Vgs of the drive transistor T5 takes a value of Vofs−Vss, and the current Ids ′ corresponding thereto corresponds to the fixed potential Vss from the power supply Vcc side as indicated by a broken line in FIG. Will flow to the side.
Further, in order to make the
Note that either of the detection transistors T2 and T4 may be turned on first after the time tm11.
時点ｔｍ１２では、ブートストラップ機能のための閾値検出動作が開始される。このため走査線ＡＺＬ１がハイレベルからローレベルに戻され図４（ｃ）のように検知トランジスタＴ４がオフ状態とされる。
そして有機ＥＬ素子１の等価回路はダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（有機ＥＬ素子１のリーク電流がドライブトランジスタＴ５に流れる電流よりもかなり小さい）である限り、ドライブトランジスタＴ５の電流は保持容量Ｃ１と有機ＥＬ素子１の容量Ｃｅｌを充電するために使われる。
このときドライブトランジスタＴ５を流れるドレイン電流Ｉｄｓ’の電流路が遮断される為、有機ＥＬ素子１にかかる電圧Ｖｅｌ（＝ノードＮｄ１電位）は図５（ｄ）のように時間と共に上昇してゆく。
一定時間経過後、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈをとる。このとき有機ＥＬ素子１にかかる電圧Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
このときに、ノードＮｄ１とノードＮｄ２の間に現われた電位差Ｖｔｈは保持容量Ｃ１に保持されることになる。つまり閾値検出動作として、ドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、これを保持容量Ｃ１に保持する。
At time tm12, a threshold detection operation for the bootstrap function is started. Therefore, the scanning line AZL1 is returned from the high level to the low level, and the detection transistor T4 is turned off as shown in FIG.
Since the equivalent circuit of the
At this time, since the current path of the drain current Ids ′ flowing through the drive transistor T5 is interrupted, the voltage Vel (= node Nd1 potential) applied to the
After a certain time has elapsed, the gate-source voltage Vgs of the drive transistor T5 takes the threshold voltage Vth. At this time, the voltage applied to the
At this time, the potential difference Vth appearing between the node Nd1 and the node Nd2 is held in the holding capacitor C1. That is, as the threshold detection operation, the threshold voltage Vth of the drive transistor T5 is detected and held in the storage capacitor C1.
次に時点ｔｍ１３において、走査線ＤＳＬがローレベルとされ、図４（ｄ）のようにスイッチングトランジスタＴ３がオフとされる。これによって電流Ｉｄｓが流れなくなり、この時点で閾値検出動作が終了される。
その後、時点ｔｍ１４で走査線ＡＺＬ２がローレベルとされ、図５（ａ）のように検知トランジスタＴ２がオフとされる。
Next, at time tm13, the scanning line DSL is set to the low level, and the switching transistor T3 is turned off as shown in FIG. As a result, the current Ids stops flowing, and the threshold value detection operation is terminated at this point.
Thereafter, at time tm14, the scanning line AZL2 is set to the low level, and the detection transistor T2 is turned off as shown in FIG.
次に時点ｔｍ１５では、走査線ＷＳＬがハイレベルとされ、図５（ｂ）のようにサンプリングトランジスタＴ１がオンとされて信号線ＤＴＬからの信号電圧Ｖｓｉｇの保持容量Ｃ１への書込が行われる。これによりドライブトランジスタＴ５のゲート電圧が信号線ＤＴＬからの信号電圧Ｖｓｉｇとされる。
このとき、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは保持容量Ｃ１、有機ＥＬ素子１の寄生容量Ｃｅｌ、ドライブトランジスタＴ５の寄生容量Ｃ２によって式２のように決定される。
Ｖｇｓ＝（Ｃｅｌ／（Ｃｅｌ＋Ｃ１＋Ｃ２））・（Ｖｓｉｇ−Ｖｏｆｓ）＋Ｖｔｈ
・・・（式２）
ただし、寄生容量Ｃｅｌは容量Ｃ１、Ｃ２に比べて大きいために、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、ほぼＶｓｉｇ＋Ｖｔｈとなる。
Next, at time tm15, the scanning line WSL is set to the high level, the sampling transistor T1 is turned on as shown in FIG. 5B, and the signal voltage Vsig from the signal line DTL is written to the holding capacitor C1. . As a result, the gate voltage of the drive transistor T5 is set to the signal voltage Vsig from the signal line DTL.
At this time, the gate-source voltage Vgs of the drive transistor T5 is determined by the holding capacitor C1, the parasitic capacitance Cel of the
Vgs = (Cel / (Cel + C1 + C2)). (Vsig−Vofs) + Vth
... (Formula 2)
However, since the parasitic capacitance Cel is larger than the capacitances C1 and C2, the gate-source voltage Vgs of the drive transistor T5 is approximately Vsig + Vth.
信号線ＤＴＬからの信号電圧Ｖｓｉｇの書込が終了した時点ｔｍ１６の後に、時点ｔｍ１７で走査線ＤＳＬがハイレベルとされ、図５（ｃ）のようにスイッチングトランジスタＴ３がオンとされることで、ドライブトランジスタＴ５のドレイン電圧が電源電圧まで上昇される。
保持容量Ｃ１の作用によりドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは一定であるので、ドライブトランジスタＴ５は一定電流Ｉｄｓを有機ＥＬ素子１に流し、ノードＮｄ１の電位は有機ＥＬ素子１に電流が流れる電圧まで上昇し、これにより有機ＥＬ素子１は発光する。つまり今回のフレームにおける発光期間が開始される。
After the time tm16 when the writing of the signal voltage Vsig from the signal line DTL is finished, the scanning line DSL is set to the high level at the time tm17, and the switching transistor T3 is turned on as shown in FIG. The drain voltage of the drive transistor T5 is raised to the power supply voltage.
Since the gate-source voltage Vgs of the drive transistor T5 is constant due to the action of the storage capacitor C1, the drive transistor T5 causes the constant current Ids to flow to the
図２の参考例としての画素回路１０の動作は以上のようになるが、この図２の画素回路１０においても、有機ＥＬ素子１は発光時間が長くなるとそのＩ−Ｖ特性は変化してしまう。そのためノードＮｄ１の電位も変化する。
しかしながら、上記動作の場合、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは一定値に保たれているので有機ＥＬ素子１に流れる電流は変化しない。よって有機ＥＬ素子１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、有機ＥＬ素子１の輝度が変化することはない。このため、ｎチャネルＴＦＴによる画素回路を用いた表示装置として、表示画像の高画質化を実現できる。
The operation of the
However, in the case of the above operation, the gate-source voltage Vgs of the drive transistor T5 is maintained at a constant value, so that the current flowing through the
但し、次のように回路構成上、不利な点がある。
画素回路１０内に存在する固定電源について考える。画素回路１０には電源電圧Ｖｃｃ、固定電位Ｖｏｆｓ、Ｖｓｓ、カソード電位Ｖｃａｔと、４つの固定電源が存在している。そのうち、画素のレイアウトに影響を及ぼすものはＶｃｃ、Ｖｏｆｓ、Ｖｓｓとしての固定電源ラインの３つである。
図６に、図２の構成の場合の画素レイアウト例を示している。
図６には固定電源ラインＶｃｃ，Ｖｏｆｓ，Ｖｓｓと信号線ＤＴＬが上層パターンとして形成され、また下層パターンとして走査線ＤＳＬ，ＡＺＬ１，ＡＺＬ２，ＷＳＬが形成されている状態を示している。上層パターンと下層パターンはコンタクトポイントとして「○」で示す部位で接続されている。
保持容量Ｃ１は略中央部分の上層パターンと下層パターンの対向面部分により形成されている。そして図示するようにサンプリングトランジスタＴ１，検知トランジスタＴ２、Ｔ４、スイッチングトランジスタＴ３、ドライブトランジスタＴ５が形成される。
なおコンタクトＣＴｅｌは、有機ＥＬ素子１のアノードに対する接続ポイントである。図示しない有機ＥＬ素子１のカソード側は、この図６のパターンの上面に形成されるカソード電極に接続される。
However, there are disadvantages in the circuit configuration as follows.
Consider a fixed power supply present in the
FIG. 6 shows a pixel layout example in the case of the configuration of FIG.
FIG. 6 shows a state where the fixed power supply lines Vcc, Vofs, Vss and the signal line DTL are formed as the upper layer pattern, and the scanning lines DSL, AZL1, AZL2, WSL are formed as the lower layer pattern. The upper layer pattern and the lower layer pattern are connected at a portion indicated by “◯” as a contact point.
The storage capacitor C1 is formed by the opposed surface portions of the upper layer pattern and the lower layer pattern in a substantially central portion. As shown, a sampling transistor T1, detection transistors T2, T4, a switching transistor T3, and a drive transistor T5 are formed.
The contact CTel is a connection point with respect to the anode of the
この図６からわかるように、特に固定電源ラインＶｃｃ，Ｖｏｆｓ，Ｖｓｓとしての専有面積は広いものとなる。
つまりこれらの固定電源ラインの数が多いと画素のサイズが大きくなってしまい、高精細化を実現することに不利となる。
また、固定電源ラインＶｓｓ，Ｖｏｆｓ及び信号線ＤＴＬの配線パターンは、狭いスペースを介して隣接している。このような状態は、ダストなどによるライン間のショートを引き起こしやすい。もちろんショートの可能性が高くなることは、製造歩留まりを悪化させることにつながる。
As can be seen from FIG. 6, the area occupied by the fixed power supply lines Vcc, Vofs, Vss is particularly large.
That is, if the number of these fixed power supply lines is large, the size of the pixel becomes large, which is disadvantageous for realizing high definition.
The wiring patterns of the fixed power supply lines Vss and Vofs and the signal line DTL are adjacent to each other through a narrow space. Such a condition tends to cause a short circuit between lines due to dust or the like. Of course, increasing the possibility of short-circuiting leads to deterioration in manufacturing yield.
［３．実施の形態の画素回路例Ｉ］
そこで実施の形態としては、固定電源ラインを削減し、ライン間のショートの可能性の低減、歩留まりの向上、さらには画素の小型化や高精細化の容易性を考慮した画素回路１０を提供する。
[3. Pixel circuit example I of embodiment]
Therefore, as an embodiment, there is provided a
実施の形態の画素回路例Ｉとしての画素回路１０の構成を図７に示す。
この画素回路１０も、上記図２の参考例と同様に、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１、第２の検知トランジスタＴ２，Ｔ４からなる５個のＮチャネル薄膜トランジスタとで構成されている。そして信号線ＤＴＬと走査線ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２が配される。
A configuration of the
Similarly to the reference example of FIG. 2, the
有機ＥＬ素子１、保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１の検知トランジスタＴ４については、その回路接続状態は図２と同様であるため、重複説明を避けるが、この図７の場合、第２の検知トランジスタＴ２のソースが、走査線ＷＳＬに接続されていることが図２と異なる。つまり、第２の固定電位Ｖｏｆｓとしての電源ラインは設けられず、サンプリングトランジスタＴ１を制御するための走査線ＷＳＬを、固定電位Ｖｏｆｓを供給する電源ラインとして共用するものである。
そしてこの図７の画素回路１０の動作は図３で説明した動作と同様となる。
Since the circuit connection state of the
The operation of the
上述した図３による説明からわかるように、検知トランジスタＴ２は、走査線ＡＺＬ２によって閾値検出動作のために時点ｔｍ１１〜ｔｍ１４の期間、オンとされる。そしてこの検知トランジスタＴ２がオンしている期間のみ、ドライブトランジスタＴ５のゲートは固定電位Ｖｏｆｓという値が充電されている。上述したように、この期間中に有機ＥＬ素子１が発光することがないようにＶｏｆｓ＜Ｖｃａｔ＋Ｖｔｈｅｌ＋Ｖｔｈとされる。
一方、サンプリングトランジスタＴ１は、信号線ＤＴＬからの入力信号Ｖｓｉｇの書込期間（時点ｔｍ１５〜ｔｍ１６）のみ、走査線ＷＳＬによってオンとされる。
換言すれば、固定電位Ｖｏｆｓが必要な期間、つまり検知トランジスタＴ２がオンとされる期間は、走査線ＷＳＬに与えられる走査パルスがローレベルとされている期間である。
従って、図３に示すように、走査線ＷＳＬに与えられる走査パルスのローレベルＶｘが、固定電位Ｖｏｆｓとしての電位に設定されていることで、走査線ＷＳＬを固定電位Ｖｏｆｓの供給ラインとして兼用できるものである。
As can be seen from the description with reference to FIG. 3 described above, the detection transistor T2 is turned on by the scanning line AZL2 during the period from the time point tm11 to tm14 for the threshold value detection operation. Only during the period when the detection transistor T2 is on, the gate of the drive transistor T5 is charged with the value of the fixed potential Vofs. As described above, Vofs <Vcat + Vthel + Vth is set so that the
On the other hand, the sampling transistor T1 is turned on by the scanning line WSL only during the writing period of the input signal Vsig from the signal line DTL (time points tm15 to tm16).
In other words, a period in which the fixed potential Vofs is necessary, that is, a period in which the detection transistor T2 is turned on is a period in which the scanning pulse applied to the scanning line WSL is at a low level.
Therefore, as shown in FIG. 3, since the low level Vx of the scanning pulse applied to the scanning line WSL is set to the potential as the fixed potential Vofs, the scanning line WSL can be used also as the supply line for the fixed potential Vofs. Is.
ここで入力信号Ｖｓｉｇの信号電圧とサンプリングトランジスタＴ１のゲートラインの電圧設定について考える。入力信号Ｖｓｉｇはその電位によって黒から白までの階調を表現する。黒を表現する場合、有機ＥＬ素子１に流れる電流は０であるのでドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈ以下とならなければならない。また、時点ｔｍ１５からの書込動作直前のドライブトランジスタＴ５のゲート電位はＶｏｆｓであることから考えて、入力信号Ｖｓｉｇの信号電圧が固定電位Ｖｏｆｓ以下であるならば黒を表現することができる。
また、サンプリングトランジスタＴ１がオフの時のゲートラインについて考える。オフ時は信号線ＤＴＬのどんな電圧に対してもオフしなければならないので、サンプリングトランジスタＴ１のオフ時のゲート電圧Ｖｏｆｆは、黒電圧Ｖｓｉｇｂに対してＶｓｉｇｂ＋Ｖｔｈｔ１よりも低い電圧でなければならない。Ｖｔｈｔ１はサンプリングトランジスタＴ１の閾値電圧である。
以上よりＶｏｆｆ＜Ｖｓｉｇｂ＋Ｖｔｈｔ１≦Ｖｏｆｓ＋Ｖｔｈｔ１であるため、Ｖｏｆｆ＝Ｖｏｆｓとしても問題はない。つまり、図３における走査線ＷＳＬに与えられる走査パルスのローレベルＶｘ＝Ｖｏｆｓとしても問題はない。
Here, the signal voltage of the input signal Vsig and the voltage setting of the gate line of the sampling transistor T1 are considered. The input signal Vsig represents the gradation from black to white depending on the potential. When black is expressed, since the current flowing through the
Consider the gate line when the sampling transistor T1 is off. Since the gate voltage Voff when the sampling transistor T1 is turned off must be lower than the voltage Vsigb + Vtht1 with respect to the black voltage Vsigb because it must be turned off with respect to any voltage of the signal line DTL. Vtht1 is a threshold voltage of the sampling transistor T1.
From the above, since Voff <Vsigb + Vtht1 ≦ Vofs + Vtht1, there is no problem even if Voff = Vofs. That is, there is no problem even if the scanning pulse low level Vx = Vofs given to the scanning line WSL in FIG.
さらにサンプリングトランジスタＴ１がオンのときについて考える。サンプリングトランジスタＴ１がオンのときは、そのゲート電圧は、正常に書き込みを行うため白を表現する入力信号Ｖｓｉｇの信号電圧ＶｓｉｇｗとサンプリングトランジスタＴ１の閾値電圧Ｖｔｈｔ１の和、つまりＶｓｉｇｗ＋Ｖｔｈｔ１よりも高い電圧である必要がある。
ここでサンプリングトランジスタＴ１のゲートラインと固定電位Ｖｏｆｓのラインを一致させれば、検知トランジスタＴ２のソースに与えられる電圧もＶｓｉｇｗ＋Ｖｔｈｔ１よりも高い値をとる。しかしながら上述したように書込期間においては、検知トランジスタＴ２はオフしているので、ドライブトランジスタＴ５のソース電圧（Ｎｄ１）には影響を及ぼさない。
Further, consider the case where the sampling transistor T1 is on. When the sampling transistor T1 is on, its gate voltage is higher than the sum of the signal voltage Vsigw of the input signal Vsig representing white and the threshold voltage Vtht1 of the sampling transistor T1, that is, Vsigw + Vtht1 in order to perform normal writing. There is a need.
Here, if the gate line of the sampling transistor T1 matches the line of the fixed potential Vofs, the voltage applied to the source of the detection transistor T2 also takes a value higher than Vsigw + Vtht1. However, as described above, in the writing period, since the detection transistor T2 is off, the source voltage (Nd1) of the drive transistor T5 is not affected.
以上のことから、図７のように走査線ＷＳＬを固定電位Ｖｏｆｓの供給ラインとして共有することに、問題がないことが理解される。
そしてこの図７の構成によれば、固定電位Ｖｏｆｓとしての電源ラインを削減できることになり、その画素回路１０のレイアウトを例えば図８のようにすることができる。
つまり、走査線ＷＳＬがサンプリングトランジスタＴ１のゲートラインとされるとともに、検知トランジスタＴ２のソースに接続され、固定電位Ｖｏｆｓとしての電源ラインが設けられない。特に上述した図６と比較してわかるように、固定電源Ｖｓｓ、信号線ＤＴＬとしての各ライン間のスペースに余裕が生ずる。
その結果、ダストなどによる各ライン間のショートの数を低減することができるようになり、歩留まりを上昇させることが可能となる。
もちろん、この図８はレイアウトの一例であり、例えば上記のように生じたスペース的な余裕を利用して電源Ｖｃｃの周辺のライン間スペースやライン幅を広げることなども可能となる。
さらには、固定電位Ｖｏｆｓとしての電源ラインを削減できることは。当然、画素の小型化も容易となり、表示装置としての高精細化にも好適である。
From the above, it is understood that there is no problem in sharing the scanning line WSL as a supply line for the fixed potential Vofs as shown in FIG.
According to the configuration of FIG. 7, the power supply line as the fixed potential Vofs can be reduced, and the layout of the
That is, the scanning line WSL is used as the gate line of the sampling transistor T1, and is connected to the source of the detection transistor T2, and the power supply line as the fixed potential Vofs is not provided. In particular, as can be seen in comparison with FIG. 6 described above, there is a margin in the space between the fixed power supply Vss and the signal line DTL.
As a result, the number of shorts between lines due to dust or the like can be reduced, and the yield can be increased.
Of course, FIG. 8 shows an example of the layout. For example, the space between the lines around the power source Vcc and the line width can be increased by utilizing the space margin generated as described above.
Furthermore, it is possible to reduce the power supply line as the fixed potential Vofs. Naturally, it is easy to reduce the size of the pixel, which is suitable for high definition as a display device.
もちろん、図７の画素回路１０でも、有機ＥＬ素子１のＩ−Ｖ特性は変化は補償される。つまりドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは一定値に保たれているので有機ＥＬ素子１に流れる電流は変化しない。よって有機ＥＬ素子１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、有機ＥＬ素子１の輝度が変化することはない。
そして、ドライブトランジスタＴ５にｎチャネルＴＦＴを使用した本例のソースフォロワーとしての画素回路１０において、適正に閾値電圧の変動及び有機ＥＬ素子１の経時劣化の補償が実現できることで、画素回路１０のトランジスタを全てｎチャネル化することに問題が無くなり、一般的なアモルファスシリコンのプロセスを導入することが可能となるため、低コスト化が実現できる。
Of course, also in the
In the
［４．実施の形態の画素回路例II］
図９に実施の形態の画素回路例IIとしての構成を示す。
この図９の画素回路１０も、走査線ＷＳＬを固定電位Ｖｏｆｓとしての電源供給ラインとして共用していることは上記図７と同様である。
これはスイッチングトランジスタＴ３を、ドライブトランジスタＴ５のドレインと電源電圧Ｖｃｃの間ではなく、ドライブトランジスタＴ５のゲートとサンプリングトランジスタＴ１の間に接続した例である。つまり、スイッチングトランジスタＴ３を、電源電圧Ｖｃｃの供給制御素子ではなく、ドライブトランジスタＴ５の導通制御素子として用いる。
画素回路１０の動作としては、図３で説明した動作と同様であり、また走査線ＷＳＬに与えられる走査パルスのローレベルＶｘ＝Ｖｏｆｓとされていればよい。固定電位Ｖｏｆｓ，Ｖｓｓ、及び入力信号Ｖｓｉｇの電圧設定は図７の場合と同様である。
この図９の画素回路１０によっても図７の画素回路１０を採用した場合と同様の効果を得ることができる。
[4. Pixel circuit example II of embodiment]
FIG. 9 shows a configuration as a pixel circuit example II of the embodiment.
The
This is an example in which the switching transistor T3 is connected not between the drain of the drive transistor T5 and the power supply voltage Vcc but between the gate of the drive transistor T5 and the sampling transistor T1. That is, the switching transistor T3 is used not as a supply control element for the power supply voltage Vcc but as a conduction control element for the drive transistor T5.
The operation of the
The
［５．実施の形態の画素回路例III］
図１０に実施の形態の画素回路例IIIとしての構成を示す。
この画素回路１０も、上記図２の参考例と同様に、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１、第２の検知トランジスタＴ２，Ｔ４からなる５個のＮチャネル薄膜トランジスタとで構成されている。そして信号線ＤＴＬと走査線ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２が配される。
[5. Pixel Circuit Example III of Embodiment]
FIG. 10 shows a configuration as a pixel circuit example III of the embodiment.
Similarly to the reference example of FIG. 2, the
有機ＥＬ素子１、保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第２の検知トランジスタＴ２については、その回路接続状態は図２と同様であるため、重複説明を避けるが、この図１０の場合、第１の検知トランジスタＴ４のソースが、走査線ＷＳＬに接続されていることが図２と異なる。つまり、第１の固定電位Ｖｓｓとしての電源ラインは設けられず、サンプリングトランジスタＴ１を制御するための走査線ＷＳＬを、固定電位Ｖｓｓを供給する電源ラインとして共用するものである。
そしてこの図７の画素回路１０の動作は図３で説明した動作と同様となる。
Regarding the
The operation of the
図３による説明からわかるように、検知トランジスタＴ４は、走査線ＡＺＬ１によって閾値検出動作の直前である時点ｔｍ１１〜ｔｍ１２の期間、オンとされる。そしてこの検知トランジスタＴ２がオンしている期間のみ、固定電位Ｖｓｓにドレイン電流Ｉｄｓが流れ込み、ドライブトランジスタＴ５のソース電圧は固定電位Ｖｓｓとなる。
ここで閾値検出動作を行うために、検知トランジスタＴ４がオンしたときはＶｏｆｓ−Ｖｓｓ＞Ｖｔｈでなければならないため、ＶｓｓはＶｏｆｓよりも低い電位とされている。
一方、サンプリングトランジスタＴ１は、信号線ＤＴＬからの入力信号Ｖｓｉｇの書込期間（時点ｔｍ１５〜ｔｍ１６）のみ、走査線ＷＳＬによってオンとされる。
換言すれば、固定電位Ｖｓｓが必要な期間、つまり検知トランジスタＴ４がオンとされる期間は、走査線ＷＳＬに与えられる走査パルスがローレベルとされている期間である。
従って、図３に示すように、走査線ＷＳＬに与えられる走査パルスのローレベルＶｘが、固定電位Ｖｓｓとしての電位に設定されていることで、走査線ＷＳＬを固定電位Ｖｓｓの供給ラインとして兼用できるものである。
As can be seen from the description with reference to FIG. 3, the detection transistor T4 is turned on by the scanning line AZL1 for a period of time tm11 to tm12 immediately before the threshold detection operation. Only during the period when the detection transistor T2 is ON, the drain current Ids flows into the fixed potential Vss, and the source voltage of the drive transistor T5 becomes the fixed potential Vss.
Here, in order to perform the threshold detection operation, when the detection transistor T4 is turned on, Vofs−Vss> Vth must be satisfied. Therefore, Vss is set to a potential lower than Vofs.
On the other hand, the sampling transistor T1 is turned on by the scanning line WSL only during the writing period of the input signal Vsig from the signal line DTL (time points tm15 to tm16).
In other words, the period in which the fixed potential Vss is required, that is, the period in which the detection transistor T4 is turned on is a period in which the scanning pulse applied to the scanning line WSL is at a low level.
Therefore, as shown in FIG. 3, since the low level Vx of the scanning pulse applied to the scanning line WSL is set to the potential as the fixed potential Vss, the scanning line WSL can be used also as the supply line for the fixed potential Vss. Is.
ここで入力信号Ｖｓｉｇの信号電圧とサンプリングトランジスタＴ１のゲートラインの電圧設定について考える。入力信号Ｖｓｉｇはその電位によって黒から白までの階調を表現する。黒を表現する場合、有機ＥＬ素子１に流れる電流は０であるのでドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、その閾値電圧Ｖｔｈ以下とならなければならない。また、書込動作直前のドライブトランジスタＴ５のゲート電位はＶｏｆｓであることから考えて入力信号Ｖｓｉｇの信号電圧がＶｏｆｓ以下であるならば黒を表現することができる。
またサンプリングトランジスタＴ１がオフのときのゲートラインについて考える。オフ時は信号線ＤＴＬのどんな電圧に対してもオフしなければならないので、ゲート電圧は黒電圧Ｖｓｉｇｂに対してＶｓｉｇｂ＋Ｖｔｈｔ１（サンプリングトランジスタＴ１の閾値電圧）よりも低い電圧でなければならない。ちなみにオフ時のゲート電圧ＶｏｆｆはサンプリングトランジスタＴ１のリークを考えＶｓｉｇｂより低く設定するのが一般的である。
以上よりＶｓｓ＜Ｖｏｆｓ−Ｖｔｈ、Ｖｏｆｆ＜Ｖｓｉｇｂ＋Ｖｔｈｔ１≦Ｖｏｆｓ＋Ｖｔｈｔ１であるため、Ｖｏｆｆ＝Ｖｓｓとしても問題はない。つまり、図３における走査線ＷＳＬに与えられる走査パルスのローレベルＶｘ＝Ｖｓｓとしても問題はない。
Here, the signal voltage of the input signal Vsig and the voltage setting of the gate line of the sampling transistor T1 are considered. The input signal Vsig represents the gradation from black to white depending on the potential. When black is expressed, since the current flowing through the
Consider the gate line when the sampling transistor T1 is off. Since it must be turned off for any voltage of the signal line DTL when it is off, the gate voltage must be lower than Vsigb + Vtht1 (threshold voltage of the sampling transistor T1) with respect to the black voltage Vsigb. Incidentally, the gate voltage Voff at the time of OFF is generally set lower than Vsigb in consideration of leakage of the sampling transistor T1.
From the above, since Vss <Vofs−Vth and Voff <Vsigb + Vtht1 ≦ Vofs + Vtht1, there is no problem even if Voff = Vss1. That is, there is no problem even if the scanning pulse low level Vx = Vss given to the scanning line WSL in FIG.
さらにサンプリングトランジスタＴ１がオンの時について考える。サンプリングトランジスタＴ１がオンの時に正常に書き込みを行うため、そのゲート電圧は、白を表現する信号電圧ＶｓｉｇｗとサンプリングトランジスタＴ１の閾値電圧Ｖｔｈｔ１の和、つまりＶｓｉｇｗ＋Ｖｔｈｔ１よりも高い電圧である必要がある。ここでサンプリングトランジスタＴ１のゲートラインと固定電位Ｖｓｓのラインを一致させれば、検知トランジスタＴ４のソースに与えられる電圧もＶｓｉｇｗ＋Ｖｔｈｔ１よりも高い値をとる。しかしながら上述したように書込期間においては、検知トランジスタＴ４はオフしているので、ドライブトランジスタＴ５のソース電圧（Ｎｄ１）には影響を及ぼさない。 Further, consider the case where the sampling transistor T1 is on. In order to perform writing normally when the sampling transistor T1 is on, the gate voltage needs to be higher than the sum of the signal voltage Vsigw representing white and the threshold voltage Vtht1 of the sampling transistor T1, that is, Vsigw + Vtht1. Here, if the gate line of the sampling transistor T1 matches the line of the fixed potential Vss, the voltage applied to the source of the detection transistor T4 also takes a value higher than Vsigw + Vtht1. However, as described above, in the writing period, since the detection transistor T4 is off, the source voltage (Nd1) of the drive transistor T5 is not affected.
以上のことから、図１０のように走査線ＷＳＬを固定電位Ｖｓｓの供給ラインとして共有することに、問題がないことが理解される。
そしてこの図１０の構成によれば、固定電位Ｖｓｓとしての電源ラインを削減できることになり、その画素回路１０のレイアウトを例えば図１１のようにすることができる。
つまり、走査線ＷＳＬがサンプリングトランジスタＴ１のゲートラインとされるとともに、検知トランジスタＴ４のソースに接続され、固定電位Ｖｓｓとしての電源ラインが設けられない。特に上述した図６と比較してわかるように、固定電源Ｖｏｆｓ、信号線ＤＴＬとしての各ライン間のスペースに余裕が生ずる。
その結果、ダストなどによる各ライン間のショートの数を低減することができるようになり、歩留まりを上昇させることが可能となる。
もちろん、この図１０はレイアウトの一例であり、例えば上記のように生じたスペース的な余裕を利用して電源Ｖｃｃの周辺のライン間スペースやライン幅を広げることなども可能となる。
さらには、固定電位Ｖｓｓとしての電源ラインを削減できることは。当然、画素の小型化も容易となり、表示装置としての高精細化にも好適である。
From the above, it is understood that there is no problem in sharing the scanning line WSL as a supply line of the fixed potential Vss as shown in FIG.
According to the configuration of FIG. 10, the power supply line as the fixed potential Vss can be reduced, and the layout of the
That is, the scanning line WSL is used as the gate line of the sampling transistor T1, and is connected to the source of the detection transistor T4, and the power supply line as the fixed potential Vss is not provided. In particular, as can be seen from comparison with FIG. 6 described above, there is a margin in the space between the lines as the fixed power source Vofs and the signal line DTL.
As a result, the number of shorts between lines due to dust or the like can be reduced, and the yield can be increased.
Of course, FIG. 10 shows an example of the layout. For example, the space between the lines around the power source Vcc and the line width can be increased by using the space margin generated as described above.
Furthermore, the power supply line as the fixed potential Vss can be reduced. Naturally, it is easy to reduce the size of the pixel, which is suitable for high definition as a display device.
また、図１０の画素回路１０でも、有機ＥＬ素子１のＩ−Ｖ特性は変化は補償される。つまりドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは一定値に保たれているので有機ＥＬ素子１に流れる電流は変化しない。よって有機ＥＬ素子１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、有機ＥＬ素子１の輝度が変化することはない。
そして、ドライブトランジスタＴ５にｎチャネルＴＦＴを使用した本例のソースフォロワーとしての画素回路１０において、適正に閾値電圧の変動及び有機ＥＬ素子１の経時劣化の補償が実現できることで、画素回路１０のトランジスタを全てｎチャネル化することに問題が無くなり、一般的なアモルファスシリコンのプロセスを導入することが可能となるため、低コスト化が実現できる。
Also in the
In the
［６．実施の形態の画素回路例IV］
図１２に実施の形態の画素回路例IVとしての構成を示す。
この図１２の画素回路１０も、走査線ＷＳＬを固定電位Ｖｓｓとしての電源供給ラインとして共用していることは上記図１０と同様である。
これはスイッチングトランジスタＴ３を、ドライブトランジスタＴ５のドレインと電源電圧Ｖｃｃの間ではなく、ドライブトランジスタＴ５のゲートとサンプリングトランジスタＴ１の間に接続した例である。つまり、スイッチングトランジスタＴ３を、電源電圧Ｖｃｃの供給制御素子ではなく、ドライブトランジスタＴ５の導通制御素子として用いる。
画素回路１０の動作としては、図３で説明した動作と同様であり、また走査線ＷＳＬに与えられる走査パルスのローレベルＶｘ＝Ｖｓｓとされていればよい。固定電位Ｖｏｆｓ，Ｖｓｓ、及び入力信号Ｖｓｉｇの電圧設定は図１０の場合と同様である。
この図１２の画素回路１０によっても図１０の画素回路１０を採用した場合と同様の効果を得ることができる。
[6. Pixel circuit example IV of embodiment]
FIG. 12 shows a configuration as a pixel circuit example IV of the embodiment.
The
This is an example in which the switching transistor T3 is connected not between the drain of the drive transistor T5 and the power supply voltage Vcc but between the gate of the drive transistor T5 and the sampling transistor T1. That is, the switching transistor T3 is used not as a supply control element for the power supply voltage Vcc but as a conduction control element for the drive transistor T5.
The operation of the
The
１ 有機ＥＬ素子、１０ 画素回路、１１ 水平セレクタ、１２ ドライブスキャナ、１３ ライトスキャナ、１４ 第１ＡＺスキャナ、１５ 第２ＡＺスキャナ、Ｃ１ 保持容量、Ｔ１ サンプリングトランジスタ、Ｔ２，Ｔ４ 検知トランジスタ、Ｔ３ スイッチングトランジスタ、Ｔ５ ドライブトランジスタ、ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２ 走査線、ＤＴＬ 信号線
DESCRIPTION OF
Claims (4)
各画素回路は、有機エレクトロルミネッセンス素子と、保持容量と、サンプリングトランジスタ、ドライブトランジスタ、第１，第２の検知トランジスタ、及びスイッチングトランジスタからなる５個のｎチャネル薄膜トランジスタとを備え、
上記ドライブトランジスタのソースとゲートとの間に上記保持容量が接続され、
上記ドライブトランジスタのソースと所定のカソード電位との間に上記有機エレクトロルミネッセンス素子が接続され、
上記ドライブトランジスタのソースと第１の固定電位との間に上記第１の検知トランジスタが接続され、
上記ドライブトランジスタのゲートと第２の固定電位との間に上記第２の検知トランジスタが接続され、
上記ドライブトランジスタのゲートと上記信号線との間に上記サンプリングトランジスタが接続され、
上記ドライブトランジスタのドレインと所定の電源電位との間に上記スイッチングトランジスタが接続され、
上記サンプリングトランジスタ、上記第１，第２の検知トランジスタ、及び上記スイッチングトランジスタは、それぞれ対応する走査線によって導通制御されるように構成されているとともに、
上記サンプリングトランジスタの導通制御を行う走査線が、上記第２の固定電位の供給ラインとされて、該走査線に上記第２の検知トランジスタが接続されていることを特徴とする表示装置。 A display device in which pixel circuits formed at a portion where a signal line and a required number of scanning lines intersect are arranged in a matrix,
Each pixel circuit includes an organic electroluminescence element, a storage capacitor, and five n-channel thin film transistors including a sampling transistor, a drive transistor, first and second detection transistors, and a switching transistor,
The storage capacitor is connected between the source and gate of the drive transistor,
The organic electroluminescence element is connected between the source of the drive transistor and a predetermined cathode potential,
The first sensing transistor is connected between a source of the drive transistor and a first fixed potential;
The second detection transistor is connected between the gate of the drive transistor and a second fixed potential;
The sampling transistor is connected between the gate of the drive transistor and the signal line,
The switching transistor is connected between the drain of the drive transistor and a predetermined power supply potential,
The sampling transistor, the first and second detection transistors, and the switching transistor are configured to be conductively controlled by corresponding scanning lines, respectively.
A display device, wherein a scanning line for controlling conduction of the sampling transistor is a supply line of the second fixed potential, and the second detection transistor is connected to the scanning line.
上記サンプリングトランジスタに対応する走査線に与えられる走査パルスのローレベルが、上記第２の固定電位とされていることを特徴とする請求項１に記載の表示装置。 The second detection transistor is turned on during a period in which the sampling transistor is turned off by a scan pulse applied to a scan line corresponding to the second detection transistor,
The display device according to claim 1, wherein a low level of a scanning pulse applied to a scanning line corresponding to the sampling transistor is set to the second fixed potential.
各画素回路は、有機エレクトロルミネッセンス素子と、保持容量と、サンプリングトランジスタ、ドライブトランジスタ、第１，第２の検知トランジスタ、及びスイッチングトランジスタからなる５個のｎチャネル薄膜トランジスタとを備え、
上記ドライブトランジスタのソースとゲートとの間に上記保持容量が接続され、
上記ドライブトランジスタのソースと所定のカソード電位との間に上記有機エレクトロルミネッセンス素子が接続され、
上記ドライブトランジスタのソースと第１の固定電位との間に上記第１の検知トランジスタが接続され、
上記ドライブトランジスタのゲートと第２の固定電位との間に上記第２の検知トランジスタが接続され、
上記ドライブトランジスタのゲートと上記信号線との間に上記サンプリングトランジスタが接続され、
上記ドライブトランジスタのドレインと所定の電源電位との間に上記スイッチングトランジスタが接続され、
上記サンプリングトランジスタ、上記第１，第２の検知トランジスタ、及び上記スイッチングトランジスタは、それぞれ対応する走査線によって導通制御されるように構成されているとともに、
上記サンプリングトランジスタの導通制御を行う走査線が、上記第１の固定電位の供給ラインとされて、該走査線に上記第１の検知トランジスタが接続されていることを特徴とする表示装置。 A display device in which pixel circuits formed at a portion where a signal line and a required number of scanning lines intersect are arranged in a matrix,
Each pixel circuit includes an organic electroluminescence element, a storage capacitor, and five n-channel thin film transistors including a sampling transistor, a drive transistor, first and second detection transistors, and a switching transistor,
The storage capacitor is connected between the source and gate of the drive transistor,
The organic electroluminescence element is connected between the source of the drive transistor and a predetermined cathode potential,
The first sensing transistor is connected between a source of the drive transistor and a first fixed potential;
The second detection transistor is connected between the gate of the drive transistor and a second fixed potential;
The sampling transistor is connected between the gate of the drive transistor and the signal line,
The switching transistor is connected between the drain of the drive transistor and a predetermined power supply potential,
The sampling transistor, the first and second detection transistors, and the switching transistor are configured to be conductively controlled by corresponding scanning lines, respectively.
A display device, wherein a scanning line for controlling conduction of the sampling transistor is a supply line of the first fixed potential, and the first detection transistor is connected to the scanning line.
上記サンプリングトランジスタに対応する走査線に与えられる走査パルスのローレベルが、上記第１の固定電位とされていることを特徴とする請求項３に記載の表示装置。 The first detection transistor is turned on during a period in which the sampling transistor is turned off by a scan pulse applied to a scan line corresponding to the first detection transistor,
4. The display device according to claim 3, wherein a low level of a scan pulse applied to a scan line corresponding to the sampling transistor is set to the first fixed potential.
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