JP2008158303A

JP2008158303A - Display device

Info

Publication number: JP2008158303A
Application number: JP2006347580A
Authority: JP
Inventors: Shin Asano; 慎浅野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-12-25
Filing date: 2006-12-25
Publication date: 2008-07-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a high image quality display device in which the variation in luminance is suppressed. <P>SOLUTION: The display device has two signal lines SGL10na and SGL10nb in a column direction with respect to pixel circuits 100 arrayed in line. The pixel circuits 100 arrayed in the odd lines are connected to the signal line SGL10na and the pixel circuits 100 arrayed in even lines are connected to the signal line SGL10nb. A data driver 107 outputs the offset voltage and the data voltage in time sharing to the respective signal lines SGL10na to SGL10nb. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含むアクティブマトリクス型表示装置に関するものである。 The present invention relates to an active matrix display device including a light emitting element such as an organic EL (Electroluminescence).

画像表示装置、例えば液晶表示装置（ＬＣＤ、以下ＬＣＤと記す）などでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御して画像を表示する。
有機ＥＬ表示装置も同様に、各画素回路に発光素子を有する自発光型の表示装置であり、ＬＣＤと比べて画像の視認性が高い、バックライトが不要、応答速度が速い、などの利点がある。
また、各発光素子の輝度はそれに流れる電流値によって制御し、発色の階調を得る。すなわち、発光素子が電流制御型であるという点でＬＣＤと大きく性質が異なる。 In an image display device such as a liquid crystal display device (LCD, hereinafter referred to as LCD), a large number of pixels are arranged in a matrix, and an image is displayed by controlling the light intensity for each pixel according to image information to be displayed.
Similarly, an organic EL display device is a self-luminous display device having a light emitting element in each pixel circuit, and has advantages such as higher image visibility, no backlight, and faster response speed than LCD. is there.
Further, the luminance of each light emitting element is controlled by the value of the current flowing therethrough to obtain a color gradation. That is, the property is greatly different from LCD in that the light emitting element is a current control type.

有機ＥＬ表示装置はＬＣＤと同様に、駆動方式として単純マトリクス方式と、アクティブマトリクス方式がある。前者は構造が単純であるが、表示装置の大型化や高解像度化には適していないため、各画素回路内部に設けた能動素子、一般には薄膜トランジスタ（ＴＦＴ；Thin Film Transistor、以下ＴＦＴと記す）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。 As with the LCD, the organic EL display device has a simple matrix method and an active matrix method as driving methods. Although the former has a simple structure, it is not suitable for an increase in the size and resolution of a display device. Therefore, an active element provided inside each pixel circuit, generally a thin film transistor (TFT) is referred to as a TFT hereinafter. The active matrix system, which is controlled by the above, has been actively developed.

次に、アクティブマトリクス型表示装置の動作原理について説明する。 Next, the operation principle of the active matrix display device will be described.

図１は、アクティブマトリクス型表示装置の構成を示すブロック図である。 FIG. 1 is a block diagram illustrating a configuration of an active matrix display device.

この表示装置１は、画素回路（ＰＸＬＣ）５がｍ×ｎのマトリクス状に配列された画素アレイ部２、データドライブ（ＤＤＲＶ）３、ライトスキャナ（ＷＳＣＮ）４、データドライバ３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＳＣＮＬ１〜ＳＣＮＬｍを有する。 The display device 1 includes luminance information selected by a pixel array unit 2 in which pixel circuits (PXLC) 5 are arranged in an m × n matrix, a data drive (DDRV) 3, a write scanner (WSCN) 4, and a data driver 3. Signal lines SGL1 to SGLn to which data signals according to the above are supplied, and scanning lines SCNL1 to SCNLm selectively driven by the write scanner 4.

図２は、図１の画素回路５の一構成例を示す回路図である。図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。 FIG. 2 is a circuit diagram showing a configuration example of the pixel circuit 5 of FIG. The pixel circuit of FIG. 2 has the simplest circuit configuration among many proposed circuits, and is a so-called two-transistor driving circuit.

図２の画素回路５は、ｐチャネルＴＦＴ１１、ｎチャネルＴＦＴ１２、およびキャパシタＣ１１、および有機ＥＬ素子（ＯＬＥＤ）からなる発光素子１３を有する。
各画素回路５のＴＦＴ１１は、ソースが電源電位ＶＤＤに、ゲートがＴＦＴ１２のドレインにそれぞれ接続されている。有機ＥＬ発光素子１３は、アノードがＴＦＴ１１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路５のＴＦＴ１２は、ソースが対応する列の信号線ＳＧＬ１〜ＳＧＬｎに、ゲートが対応する行の走査線ＳＣＮＬ１〜ＳＣＮＬｍにそれぞれ接続されている。
キャパシタＣ１１は、一端が電源電位ＶＤＤに、他端がＴＦＴ１２のドレインにそれぞれ接続されている。 The pixel circuit 5 in FIG. 2 includes a p-channel TFT 11, an n-channel TFT 12, a capacitor C11, and a light emitting element 13 composed of an organic EL element (OLED).
The TFT 11 of each pixel circuit 5 has a source connected to the power supply potential VDD and a gate connected to the drain of the TFT 12. The organic EL light emitting element 13 has an anode connected to the drain of the TFT 11 and a cathode connected to a reference potential (for example, ground potential) GND.
The TFT 12 of each pixel circuit 5 is connected to the signal lines SGL1 to SGLn of the column corresponding to the source, and to the scanning lines SCNL1 to SCNLm of the row corresponding to the gate.
The capacitor C11 has one end connected to the power supply potential VDD and the other end connected to the drain of the TFT 12.

なお、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはＯＬＥＤに必ずしも整流性を要求するものではない。 Since organic EL elements often have rectifying properties, they are sometimes referred to as OLEDs (Organic Light Emitting Diodes). In FIG. 2 and other figures, a diode symbol is used as a light emitting element. However, it does not necessarily require rectification.

このような構成を有する画素回路５において、輝度データの書き込みを行う画素では、当該画素を含む画素行がデータドライバ３によって走査線ＳＣＮＬを介して選択されることで、その行の画素のＴＦＴ１２がオンする。
このとき、輝度データはドライブ３から信号線ＳＧＬを介して電圧として供給され、ＴＦＴ１２を通してデータ電圧を保持するキャパシタＣ１１に書き込まれる。
キャパシタＣ１１に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、ＴＦＴ１１のゲートに印加される。
これにより、ＴＦＴ１１は、保持データに従って有機ＥＬ発光素子１３を電流で駆動する。このとき、有機ＥＬ発光素子１３の階調表現は、キャパシタＣ１１によって保持されるＴＦＴ１１のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。 In the pixel circuit 5 having such a configuration, in a pixel to which luminance data is written, a pixel row including the pixel is selected by the data driver 3 via the scanning line SCNL, so that the TFT 12 of the pixel in the row is displayed. Turn on.
At this time, the luminance data is supplied as a voltage from the drive 3 through the signal line SGL, and is written into the capacitor C11 that holds the data voltage through the TFT 12.
The luminance data written in the capacitor C11 is held for one field period. The held data voltage is applied to the gate of the TFT 11.
Thereby, TFT11 drives the organic EL light emitting element 13 with an electric current according to holding | maintenance data. At this time, the gradation expression of the organic EL light emitting element 13 is performed by modulating the gate-source voltage Vdata (<0) of the TFT 11 held by the capacitor C11.

一般に、有機ＥＬ素子の輝度（Ｌｏｌｅｄ）は、当該素子に流れる電流（Ｉｏｌｅｄ）に比例する。したがって、有機ＥＬ発光素子１３の輝度（Ｌｏｌｅｄ）と電流（Ｉｏｌｅｄ）との間には次式（１）が成り立つ。 In general, the luminance (Loled) of an organic EL element is proportional to the current (Ioled) flowing through the element. Therefore, the following formula (1) is established between the luminance (Loled) and the current (Ioled) of the organic EL light emitting element 13.

（数１）
Ｌoled∝Ｉoled＝ｋ（Ｖdata−Ｖｔｈ）² …（１） (Equation 1)
Loled∝Ioled = k (Vdata−Vth) ² (1)

式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ１１のキャリアの移動度、ＣｏｘはＴＦＴ１１の単位面積当たりのゲート容量、ＷはＴＦＴ１１のゲート幅、ＬはＴＦＴ１１のゲート長である。
したがって、ＴＦＴ１１の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、有機ＥＬ発光素子１３の輝度ばらつきに影響を与えることがわかる。 In Equation (1), k = 1/2 · μ · Cox · W / L. Here, μ is the carrier mobility of the TFT 11, Cox is the gate capacitance per unit area of the TFT 11, W is the gate width of the TFT 11, and L is the gate length of the TFT 11.
Therefore, it can be seen that the variation in mobility μ and threshold voltage Vth (<0) of the TFT 11 directly affects the luminance variation of the organic EL light emitting element 13.

この場合、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（OLED）１３に流れる電流Ｉｏｌｅｄは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。 In this case, for example, even when the same potential Vdata is written to different pixels, the threshold voltage Vth of the TFT 11 varies from pixel to pixel. As a result, the current Ioled flowing through the light emitting element (OLED) 13 varies greatly from pixel to pixel and is completely different from the desired value. As a result, the display cannot be expected to have high image quality.

この問題を改善するため多数の画素回路が提案されている。その代表例を図３、図４を参照しながら簡単に説明する。
図３は、アクティブマトリクス型表示装置の構成を示すブロック図である。
また、図４は、図５の画素回路５ａの構成例を示す回路図である。 Many pixel circuits have been proposed to remedy this problem. A representative example will be briefly described with reference to FIGS.
FIG. 3 is a block diagram illustrating a configuration of an active matrix display device.
FIG. 4 is a circuit diagram showing a configuration example of the pixel circuit 5a of FIG.

この表示装置１ａは、画素回路（ＰＸＬＣ）５ａがｍ×ｎのマトリクス状に配列された画素アレイ部２ａ、データドライブ（ＤＤＲＶ）３、ライトスキャナ（ＷＳＣＮ）４ａ、ドライブスキャナ（ＤＳＣＮ）６、オートゼロ回路（ＡＺＲＤ）７、データドライバ３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ１１〜ＳＧＬ１ｎ、ライトスキャナ４ａにより選択駆動される走査線ＳＣＮＬ１１〜ＳＣＮＬ１ｍ、ドライブスキャナ６により選択駆動される駆動線ＤＲＶＬ１１〜ＤＲＶＬ１ｍ、オートゼロ回路７により選択駆動されるオートゼロ線ＡＺＬ１１〜ＡＺＶＬ１ｍを有する。 The display device 1a includes a pixel array unit 2a in which pixel circuits (PXLC) 5a are arranged in an m × n matrix, a data drive (DDRV) 3, a write scanner (WSCN) 4a, a drive scanner (DSCN) 6, an auto zero. A circuit (AZRD) 7, signal lines SGL 11 to SGL 1 n selected by the data driver 3 and supplied with data signals according to luminance information, scanning lines SCNL 11 to SCNL 1 m selectively driven by the write scanner 4 a, and drive driven by the drive scanner 6. Drive lines DRVL11 to DRVL1m and auto-zero lines AZL11 to AZVL1m selectively driven by the auto-zero circuit 7.

図４の画素回路５ａは、ｐチャネルＴＦＴ２１、ｎチャネルＴＦＴ２２〜２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子２５を有する。また、図４において、ＳＧＬは信号線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路５ａの動作について、図５に示すタイミングチャートを参照しながら以下に説明する。 The pixel circuit 5a in FIG. 4 includes a p-channel TFT 21, n-channel TFTs 22 to 24, capacitors C21 and C22, and an organic EL light emitting element 25 that is a light emitting element. In FIG. 4, SGL indicates a signal line, SCNL indicates a scanning line, AZL indicates an auto-zero line, and DRVL indicates a drive line.
The operation of the pixel circuit 5a will be described below with reference to the timing chart shown in FIG.

図５（Ａ）、（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬをハイレベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（OLED）２５と接続されるため、ＴＦＴ２１に電流が流れる。 As shown in FIGS. 5A and 5B, the drive line DRVL and the auto-zero line AZL are set to the high level, and the TFTs 22 and 23 are turned on. At this time, since the TFT 21 is connected to the light emitting element (OLED) 25 in a diode-connected state, a current flows through the TFT 21.

次に、図５（Ａ）に示すように、駆動線ＤＲＶＬをローレベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図５（Ｃ）に示すように、ハイレベルでＴＦＴ２４が導通状態とされ、信号線ＳＧＬには、図５（Ｄ）に示すように、オフセット電圧Ｖofs が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図５（Ｅ）に示すようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がVDD-|Vth| まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称することがある。 Next, as shown in FIG. 5A, the drive line DRVL is set to low level and the TFT 22 is turned off. At this time, as shown in FIG. 5C, the scanning line SCNL is at a high level and the TFT 24 is turned on, and the signal line SGL is supplied with the offset voltage Vofs as shown in FIG. 5D. Since the current flowing through the TFT 21 is cut off, the gate potential Vg of the TFT 21 rises as shown in FIG. 5E, but when the potential rises to VDD− | Vth |, the TFT 21 becomes non-conductive. Potential stabilizes. This operation may be referred to as “auto-zero operation”.

図５（Ｂ）、（Ｄ）に示すように、オートゼロ線ＡＺＬをローレベルとしてＴＦＴ２３を非導通状態とし、信号線ＳＧＬの電位をオフセット電圧Ｖofs からデータ電位ΔVdata だけ低い電位とする。この信号線電位の変化は、図５（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔVgだけ低下させる。 As shown in FIGS. 5B and 5D, the auto zero line AZL is set to the low level to turn off the TFT 23, and the potential of the signal line SGL is set to a potential lower than the offset voltage Vofs by the data potential ΔVdata. As shown in FIG. 5E, this change in the signal line potential lowers the gate potential of the TFT 21 by ΔVg through the capacitor C21.

図５（Ａ）、（Ｃ）に示すように、走査線ＳＣＮＬをローレベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬをハイレベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（OLED）２５に電流が流れ、発光素子２５が発光を開始する。 As shown in FIGS. 5A and 5C, when the TFT 24 is turned off by setting the scanning line SCNL to the low level and the TFT 22 is turned on by setting the drive line DRVL to the high level, the TFT 21 and the light emitting element (OLED) 25 are turned on. Current flows, and the light emitting element 25 starts to emit light.

寄生容量が無視できるとすれば、ΔVgおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。 If the parasitic capacitance can be ignored, ΔVg and the gate potential Vg of the TFT 21 are as follows.

（数２）
ΔVg＝ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２） …（２） (Equation 2)
ΔVg = ΔVdata × C1 / (C1 + C2) (2)

（数３）
Ｖｇ＝ＶCC−｜Ｖｔｈ｜−ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）…（３） (Equation 3)
Vg = VCC− | Vth | −ΔVdata × C1 / (C1 + C2) (3)

ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。 Here, C1 indicates the capacitance value of the capacitor C21, and C2 indicates the capacitance value of the capacitor C22.

一方、発光時に発光素子（OLED）２５に流れる電流をＩoledとすると、これは発光素子２５と直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（３）式を用いて次の関係を得る。 On the other hand, if the current flowing through the light emitting element (OLED) 25 during light emission is Ioled, the current value is controlled by the TFT 21 connected in series with the light emitting element 25. Assuming that the TFT 21 operates in the saturation region, the following relationship is obtained using the well-known MOS transistor equation and the above equation (3).

（数４）
Ｉoled＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖｇ−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２））²
…（４） (Equation 4)
Ioled = μCoxW / L / 2 (VCC−Vg− | Vth |) ²
= ΜCoxW / L / 2 (ΔVdata × C1 / (C1 + C2)) ²
(4)

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。 Here, μ represents carrier mobility, Cox represents gate capacitance per unit area, W represents gate width, and L represents gate length.

（４）式によれば、ＩoledはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶdataによって制御される。言い換えれば、図４の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。 According to the equation (4), Ioled is controlled by ΔVdata given from the outside regardless of the threshold value Vth of the TFT 21. In other words, if the pixel circuit 20 of FIG. 4 is used, it is possible to realize a display device that is relatively unaffected by the threshold value Vth that varies from pixel to pixel and that has relatively high current uniformity, and hence luminance uniformity.

ＵＳＰ５，６８４，３６５USP 5,684,365 特開平８−２３４６８３号公報JP-A-8-234683 ＵＳＰ６，２２９，５０６USP 6,229,506 特表２００２−５１４３２０号公報のＦＩＧ．３Fig. 1 of JP-T-2002-514320. 3

データドライバ３が各信号線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給する信号電圧の動作ついて、図６を参照しながら説明する。ここでは説明の簡単化のため、３（＝ｍ）×３（＝ｎ）のマトリクス状に配列された画素回路５ａについて考察する。 The operation of the signal voltage supplied from the data driver 3 to each signal line (SGL, SCNL, DRVL, AZL) will be described with reference to FIG. Here, for simplification of description, the pixel circuits 5a arranged in a matrix of 3 (= m) × 3 (= n) will be considered.

図６の（Ａ）〜（Ｃ）はそれぞれ走査線ＳＣＮＬ１〜ＳＣＮＬ３に供給される信号のタイミングを、図６の（Ｄ）〜（Ｆ）はそれぞれ駆動線ＤＲＶＬ１〜ＤＲＶＬ３に供給される信号のタイミングを、図６の（Ｇ）〜（Ｉ）はそれぞれオートゼロ線ＡＺＬ１〜ＡＺＬ３に供給される信号のタイミングを示す。図６において、ｂｌａｎｋはブランキング期間を、Ｖｏｆｓはオフセット電圧を、ｄａｔａ（１）〜ｄａｔａ（３）は各信号線ＳＧＬ１１〜ＳＧＬ１３に供給されるデータ電圧をそれぞれ示す。 6A to 6C show timings of signals supplied to the scanning lines SCNL1 to SCNL3, respectively, and FIGS. 6D to 6F show timings of signals supplied to the driving lines DRVL1 to DRVL3, respectively. 6 (G) to (I) show the timing of signals supplied to the auto zero lines AZL1 to AZL3, respectively. In FIG. 6, blank indicates a blanking period, Vofs indicates an offset voltage, and data (1) to data (3) indicate data voltages supplied to the signal lines SGL11 to SGL13, respectively.

時刻ｔ１までのブランキング期間の後、時刻ｔ１において走査線ＳＣＮＬ１、駆動線ＤＲＶＬ１、およびオートゼロ線ＡＺＬ１の信号がハイレベルに切り替わる。時刻ｔ２で駆動線ＤＲＶＬ１の信号がローレベルに切り替わり、時刻ｔ３でオートゼロ線ＡＺＬ１の信号がローレベルに切り替わり、時刻ｔ４で走査線ＳＣＮＬ１の信号がローレベルに切り替わる。時刻ｔ５において再び、駆動線ＤＲＶＬ１の信号がハイレベルに切り替わり、発光素子２５が発光する。
なお、信号線ＳＧＬ１１には時刻ｔ１から時刻ｔ５の期間にオフセット電圧Ｖｏｆｓ、データ電圧ｄａｔａ（１）の順でデータが供給される。
時刻ｔ６において、走査線ＳＣＮＬ２、駆動線ＤＲＶＬ２、およびオートゼロ線ＡＺＬ２の信号がハイレベルに切り替わる。時刻ｔ７で駆動線ＤＲＶＬ２の信号がローレベルに切り替わり、時刻ｔ８でオートゼロ線ＡＺＬ２の信号がローレベルに切り替わり、時刻ｔ９で走査線ＳＣＮＬ２の信号がローレベルに切り替わる。時刻ｔ１０において再び、駆動線ＤＲＶＬ２の信号がハイレベルに切り替わり、発光素子２５が発光する。
なお、信号線ＳＧＬ１２には時刻ｔ５から時刻ｔ１０の期間にオフセット電圧Ｖｏｆｓ、データ電圧ｄａｔａ（２）の順でデータが供給される。 After the blanking period up to time t1, at time t1, the signals of the scanning line SCNL1, the drive line DRVL1, and the auto zero line AZL1 are switched to a high level. At time t2, the signal on the drive line DRVL1 switches to low level, at time t3, the signal on the auto zero line AZL1 switches to low level, and at time t4, the signal on the scanning line SCNL1 switches to low level. At time t5, the signal of the drive line DRVL1 is switched to the high level again, and the light emitting element 25 emits light.
Note that data is supplied to the signal line SGL11 in the order of the offset voltage Vofs and the data voltage data (1) in the period from time t1 to time t5.
At time t6, the signals of the scanning line SCNL2, the driving line DRVL2, and the auto zero line AZL2 are switched to the high level. At time t7, the signal on the drive line DRVL2 switches to low level, at time t8, the signal on the auto zero line AZL2 switches to low level, and at time t9, the signal on the scanning line SCNL2 switches to low level. At time t10, the signal of the drive line DRVL2 is switched to the high level again, and the light emitting element 25 emits light.
Note that data is supplied to the signal line SGL12 in the order of the offset voltage Vofs and the data voltage data (2) in the period from time t5 to time t10.

つづいて、時刻ｔ１１において、走査線ＳＣＮＬ３、駆動線ＤＲＶＬ３、およびオートゼロ線ＡＺＬ３の信号がハイレベルに切り替わる。時刻ｔ１２で駆動線ＤＲＶＬ３の信号がローレベルに切り替わり、時刻ｔ１３でオートゼロ線ＡＺＬ３の信号がローレベルに切り替わり、時刻ｔ１４で走査線ＳＣＮＬ３の信号がローレベルに切り替わる。時刻ｔ１５において再び、駆動線ＤＲＶＬ３の信号がハイレベルに切り替わり、発光素子２５が発光する。
なお、信号線ＳＧＬ１３には時刻ｔ１０から時刻ｔ１５の期間にオフセット電圧ｏｆｓ、データ電圧ｄａｔａ（３）の順でデータが供給される。 Subsequently, at time t11, the signals of the scanning line SCNL3, the driving line DRVL3, and the auto zero line AZL3 are switched to a high level. At time t12, the signal on the drive line DRVL3 switches to low level, at time t13, the signal on the auto zero line AZL3 switches to low level, and at time t14, the signal on the scanning line SCNL3 switches to low level. At time t15, the signal of the drive line DRVL3 is switched to the high level again, and the light emitting element 25 emits light.
Data is supplied to the signal line SGL13 in the order of the offset voltage ofs and the data voltage data (3) in the period from time t10 to time t15.

以上説明したように、表示装置は、１水平期間中にオフセット電圧Ｖｏｆｓを画素回路に供給してオートゼロ動作を行い、その後データ電圧Ｖｄａｔａを画素回路に書き込む。
しかしながら、表示装置の高画質化に伴い画素回路数が増加すると、走査線等の本数も増加し、１水平期間が短くなる。すると、この１水平期間内にオフセット電圧Ｖｏｆｓを画素回路に供給し、「オートゼロ動作」すなわち、駆動トランジスタの閾値Ｖｔｈの補正を行う十分な時間をとることができなくなる。その結果、有機ＥＬ発光素子の輝度のばらつきが発生することになる。 As described above, the display device supplies the offset voltage Vofs to the pixel circuit during one horizontal period to perform the auto-zero operation, and then writes the data voltage Vdata to the pixel circuit.
However, when the number of pixel circuits is increased with the improvement in the image quality of the display device, the number of scanning lines and the like is also increased, and one horizontal period is shortened. Then, the offset voltage Vofs is supplied to the pixel circuit within this one horizontal period, and it is not possible to take sufficient time to perform the “auto zero operation”, that is, the correction of the threshold value Vth of the driving transistor. As a result, variation in luminance of the organic EL light emitting element occurs.

本発明は、輝度のばらつきを抑制した高画質な表示装置を提供する。 The present invention provides a high-quality display device in which variation in luminance is suppressed.

本発明は、複数の種類の信号電圧を出力するドライバと、画素配列に対応して配線され、上記ドライバから上記信号電圧が供給される複数の信号線と、上記信号線から上記信号電圧が入力される複数の画素回路と、を有し、上記複数の画素回路は、異なる上記信号線に接続される複数の画素回路を含み、上記ドライバは、上記複数の種類の信号電圧を時分割で上記各信号線に出力する。 The present invention relates to a driver that outputs a plurality of types of signal voltages, a plurality of signal lines that are wired corresponding to a pixel array, and to which the signal voltages are supplied from the drivers, and the signal voltages are input from the signal lines. A plurality of pixel circuits, wherein the plurality of pixel circuits include a plurality of pixel circuits connected to different signal lines, and the driver is configured to time-divide the plurality of types of signal voltages. Output to each signal line.

好適には、上記複数の信号線は、上記画素回路の各列方向に配列され、上記画素回路は、偶数行と奇数行とで異なる上記信号線に接続されている。 Preferably, the plurality of signal lines are arranged in the column direction of the pixel circuit, and the pixel circuit is connected to the signal lines different in even rows and odd rows.

好適には、３本の信号線を有し、複数の上記画素配列に対して上記３本の信号線が配線され、上記複数の画素回路は、上記３本の信号線に対して、それぞれ異なる信号線に接続される複数の画素回路を含む。 Preferably, there are three signal lines, the three signal lines are wired to the plurality of pixel arrays, and the plurality of pixel circuits are different from each other with respect to the three signal lines. A plurality of pixel circuits connected to the signal line are included.

好適には、上記ドライバは、少なくとも上記輝度情報を含む第１の信号電圧と第２の信号電圧とをそれぞれ上記信号線へ出力し、上記画素回路は、上記第１もしくは上記第２の信号電圧が書き込まれるノードと、上記ノードの信号電圧によって制御される駆動トランジスタと、を含み、上記第１の信号電圧が供給される時は、当該第１の信号電圧を上記ノードへ書き込んで上記駆動トランジスタを駆動し、上記第２の信号電圧が供給される時は、当該第２の信号電圧を上記ノードへ書き込んで上記駆動トランジスタのばらつき補正動作を行う。 Preferably, the driver outputs a first signal voltage and a second signal voltage including at least the luminance information to the signal line, respectively, and the pixel circuit outputs the first signal voltage or the second signal voltage. And a drive transistor controlled by the signal voltage of the node, and when the first signal voltage is supplied, the first signal voltage is written to the node and the drive transistor When the second signal voltage is supplied, the second signal voltage is written to the node to perform the variation correction operation of the driving transistor.

本発明によれば、信号電圧が供給される複数の信号線を有し、異なる信号線に接続される複数の画素回路を含み、ドライバは複数の種類の信号電圧を時分割で画素回路に出力する。 The present invention includes a plurality of pixel circuits having a plurality of signal lines to which signal voltages are supplied and connected to different signal lines, and the driver outputs a plurality of types of signal voltages to the pixel circuits in a time division manner. To do.

本発明によれば、表示装置の画質向上を図ることができる。 According to the present invention, it is possible to improve the image quality of the display device.

以下、本発明の実施形態を図面に関連づけて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図７は、本第１実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。
本表示装置１００ａは、画素回路１００がｍ×ｎのマトリクス状に配列された画素アレイ部１０６、ドライバ（ＤＤＲＶ）１０７、ライトスキャナ（ＷＳＣＮ）１０８、駆動スキャナ（ＤＳＣＮ）１０９、およびオートゼロ回路（ＡＺＲＤ）１１０を有する。ただし、本画素アレイ部１０６の画素回路１００はｍ×ｎに配列されるが、図７においては、図面および説明の簡単化のために３（＝ｍ）×３（＝ｎ）に配列された例を示している。 (First embodiment)
FIG. 7 is a block diagram showing a configuration example of the active matrix organic EL display device according to the first embodiment.
The display device 100a includes a pixel array unit 106 in which pixel circuits 100 are arranged in an m × n matrix, a driver (DDRV) 107, a write scanner (WSCN) 108, a drive scanner (DSCN) 109, and an auto-zero circuit (AZRD). ) 110. However, although the pixel circuits 100 of the pixel array unit 106 are arranged in m × n, in FIG. 7, they are arranged in 3 (= m) × 3 (= n) for simplification of the drawing and description. An example is shown.

図７に示すように、画素回路１００に対してライトスキャナ１０８によって選択的に駆動される３行分の走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３が配線され、駆動スキャナ１０９によって選択的に駆動される３行分の駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３が配線され、オートゼロ回路１１０によって選択的に駆動される３行分のオートゼロ線ＡＺＬ１０１〜ＡＺＬＬ１０３が配線されている。
さらに、奇数行に配列される画素回路１００に対してはデータドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａが配線され、偶数行に配列される画素回路１００に対してはデータドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ｂが配線されている。
信号線ＳＧＬの配線形態に関して具体例をあげると、たとえば、奇数行である１行１列目に配列される画素回路１００（以後、画素回路１００（１、１）のように記述する）は信号線ＳＧＬ１０１ａに接続され、偶数行である画素回路１００（２、１）は信号線ＳＧＬ１０１ｂに接続され、奇数行である画素回路１００（３、１）は信号線ＳＧＬ１０１ａに接続される。 As shown in FIG. 7, three rows of scanning lines SCNL 101 to SCNL 103 that are selectively driven by the write scanner 108 are wired to the pixel circuit 100, and three rows that are selectively driven by the driving scanner 109. Driving lines DRVL101 to DRVL103 are wired, and autozero lines AZL101 to AZLL103 for three rows that are selectively driven by the autozero circuit 110 are wired.
Further, signal lines SGL101a to SGL103a for three columns driven by the data driver 107 are wired to the pixel circuits 100 arranged in the odd rows, and the data drivers are arranged for the pixel circuits 100 arranged in the even rows. Signal lines SGL101b to SGL103b for three columns driven by 107 are wired.
As a specific example of the wiring form of the signal line SGL, for example, a pixel circuit 100 (hereinafter described as a pixel circuit 100 (1, 1)) arranged in the first row and the first column which is an odd row is a signal. The pixel circuit 100 (2, 1) in the even-numbered row connected to the line SGL101a is connected to the signal line SGL101b, and the pixel circuit 100 (3, 1) in the odd-numbered row is connected to the signal line SGL101a.

次に、画素回路１００の構成例について説明する。
図８は、第１実施形態に係る画素回路１００の一構成例を示す回路図である。 Next, a configuration example of the pixel circuit 100 will be described.
FIG. 8 is a circuit diagram illustrating a configuration example of the pixel circuit 100 according to the first embodiment.

図８の画素回路１００は、駆動トランジスタであるｐチャネルＴＦＴ１０１、ｎチャネルＴＦＴ１０２〜ＴＦＴ１０４、およびキャパシタＣ１０１とＣ１０２、電圧が書き込まれるノードＮＤ１０１、ノードＮＤ１０２〜ＮＤ１０３、および有機ＥＬ素子（ＯＬＥＤ）１０５を有する。
各画素回路１００のＴＦＴ１０１は、ソースが電源電位ＶＤＤに、ゲートがノードＮＤ１０２に、ドレインがノードＮＤ１０３に接続されている。有機ＥＬ発光素子１０５は、アノードがＴＦＴ１０２を介してノードＮＤ１０３に、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路１００のＴＦＴ１０２は、ソースがノードＮＤ１０３に、ドレインが有機ＥＬ発光素子１０５のアノードに、ゲートが対応する行の駆動線ＤＲＶＬにそれぞれ接続されている。
また、各画素回路１００のＴＦＴ１０３は、ソースがノードＮＤ１０３に、ドレインがノードＮＤ１０２に、ゲートが対応する行のオートゼロ線ＡＺＬにそれぞれ接続されている。
各画素回路１００のＴＦＴ１０４は、奇数行に配置されている場合はソースがそれぞれ対応する信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａに、偶数行に配置されている場合はソースがそれぞれ対応する信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ｂに接続され、ドレインがノードＮＤ２０１に接続され、ゲートが対応する走査線ＳＣＮＬにそれぞれ接続されている。
さらに、キャパシタＣ１０１は、一端が電源電位ＶＤＤに、他端がノードＮＤ１０２にそれぞれ接続され、キャパシタＣ１０２は、一端がノードＮＤ１０１に、他端がノードＮＤ１０２にそれぞれ接続されている。 The pixel circuit 100 in FIG. 8 includes a p-channel TFT 101, n-channel TFTs 102 to 104, which are driving transistors, capacitors C101 and C102, a node ND101 to which a voltage is written, nodes ND102 to ND103, and an organic EL element (OLED) 105. .
The TFT 101 of each pixel circuit 100 has a source connected to the power supply potential VDD, a gate connected to the node ND102, and a drain connected to the node ND103. The organic EL light emitting element 105 has an anode connected to the node ND103 via the TFT 102 and a cathode connected to a reference potential (for example, ground potential) GND.
The TFT 102 of each pixel circuit 100 has a source connected to the node ND103, a drain connected to the anode of the organic EL light emitting element 105, and a gate connected to the drive line DRVL of the corresponding row.
The TFT 103 of each pixel circuit 100 has a source connected to the node ND103, a drain connected to the node ND102, and a gate connected to the auto-zero line AZL of the corresponding row.
The TFTs 104 of each pixel circuit 100 are connected to the corresponding signal lines SGL101a to SGL103a when the TFTs 104 are arranged in the odd rows, and connected to the corresponding signal lines SGL101b to SGL103b when the sources are arranged in the even rows. The drain is connected to the node ND201, and the gate is connected to the corresponding scanning line SCNL.
Further, one end of the capacitor C101 is connected to the power supply potential VDD and the other end is connected to the node ND102. The capacitor C102 has one end connected to the node ND101 and the other end connected to the node ND102.

以下に、第１実施形態に係る画素回路１００の動作について図９を参照しながら説明する。 The operation of the pixel circuit 100 according to the first embodiment will be described below with reference to FIG.

図９は、第１実施形態に係る画素回路のタイミングチャートである。
図９（Ａ）は走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３（図９ではＳＣＮＬと表記）に供給される信号のタイミングを、図９（Ｂ）は駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３（図９ではＤＲＶＬと表記）に供給される信号のタイミングを、図９（Ｃ）はオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０３（図９ではＡＺＬと表記）に供給される信号のタイミングを、図９（Ｄ）はデータドライバ１０７が信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａおよび信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ｂ（図９ではＳＧＬと表記）に供給するオフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇを、図９（Ｅ）はノードＮＤ１０１における電位Ｖｉｎを、図９（Ｆ）はノードＮＤ１０２における電位Ｖｇを、図９（Ｇ）は画素回路１００の状態をそれぞれ示す。ここで、オフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇとの関係は、ドライバ１０３が供給するデータ電圧をＶｄａｔａとすると（Ｖｓｉｇ＝Ｖｏｆｓ−Ｖｄａｔａ）である。ただし、Ｖｄａｔａは（Ｖｄａｔａ＞０）とする。また、図９において、任意の画素回路１００に接続された信号線ＳＣＮＬ、駆動線ＤＲＶＬ、信号線ＡＺＬ、および信号線ＳＧＬについて説明を行う。 FIG. 9 is a timing chart of the pixel circuit according to the first embodiment.
9A shows the timing of signals supplied to the scanning lines SCNL101 to SCNL103 (indicated as SCNL in FIG. 9), and FIG. 9B shows the timing supplied to the driving lines DRVL101 to DRVL103 (indicated as DRVL in FIG. 9). 9C shows the timing of signals supplied to the auto-zero lines AZL101 to AZL103 (indicated as AZL in FIG. 9). FIG. 9D shows the timing of the signals sent from the data driver 107 to the signal lines SGL101a to SGL103a. The offset voltage Vofs and the signal voltage Vsig supplied to the signal lines SGL101b to SGL103b (indicated as SGL in FIG. 9), FIG. 9E shows the potential Vin at the node ND101, and FIG. 9F shows the potential Vg at the node ND102. FIG. 9G shows the state of the pixel circuit 100, respectively. Here, the relationship between the offset voltage Vofs and the signal voltage Vsig is (Vsig = Vofs−Vdata) where the data voltage supplied by the driver 103 is Vdata. However, Vdata is (Vdata> 0). In FIG. 9, the signal line SCNL, the drive line DRVL, the signal line AZL, and the signal line SGL connected to an arbitrary pixel circuit 100 will be described.

図９（Ａ）、（Ｂ）、（Ｃ）に示すように、走査線ＳＣＮＬ、オートゼロ線ＡＺＬ、および駆動線ＤＲＶＬの信号をハイレベルに切り替え、ＴＦＴ１０２〜ＴＦＴ１０４をオン（導通状態）に切り替える。この時、図９（Ｅ）に示すように、ノードＮＤ１０２の電位は上昇し、図９（Ｆ）に示すように、ノードＮＤ１０１の電位は下がる。
次に、図９（Ｂ）に示すように、ノードＮＤ１０１の電位が下がり、ＴＦＴ１０１の閾値に達する前に駆動線ＤＲＶＬをローレベルとし、ＴＦＴ１０２を非導通状態とする。このとき、図９（Ｄ）に示すようにデータスキャナはオフセット電圧Ｖｏｆｓを信号線ＳＧＬに供給し、図９（Ｅ）に示すように、オフセット電圧Ｖｏｆｓが与えられる。また、ＴＦＴ１０１に流れる電流が遮断されるため、図９（Ｆ）に示すようにノードＮＤ１０１の電位Ｖｇは上昇するが、その電位がＶＤＤ−｜Ｖｔｈ｜まで上昇した時点でＴＦＴ１０１は非導通状態となって電位が安定し、ＴＦＴ１０１の閾値Ｖｔｈが補正される。
その後、オートゼロ線ＡＺＬの信号はローレベルに切り替わり、データドライバ１０７は信号線ＳＧＬに信号電圧Ｖｓｉｇを供給する。キャパシタＣ１０１〜Ｃ１０２に所定の電荷量が蓄えられ、図９（Ｅ）に図示するように再びノードＮＤ１０２の電位はオフセット電圧Ｖｏｆｓからデータ電圧Ｖｄａｔａだけ下降する。また、図９（Ｆ）に図示するように、ノードＮＤ１０１の電位は信号電圧Ｖｓｉｇよりデータ電圧ｄａｔａだけ下降して、このノードＮＤ１０１にデータ電圧Ｖｄａｔａが書き込まれる。
ノード１０１へのデータ電圧の書き込み後、走査線ＳＣＮＬはローレベルに切り替わり、ノードＮＤ１０１に書き込まれた電圧によりＴＦＴ１０１はオンに切り替わる。再び駆動線ＤＲＶＬがハイレベルに切り替わり、駆動線ＤＲＶＬがハイレベルを維持する期間にデータ電圧に応じた電流が有機ＥＬ発光素子１０５に流れ、有機ＥＬ発光素子１０５は電流量に応じた輝度で発光する。 As shown in FIGS. 9A, 9B, and 9C, the signals of the scanning line SCNL, the auto-zero line AZL, and the drive line DRVL are switched to a high level, and the TFTs 102 to 104 are switched on (conductive state). At this time, as illustrated in FIG. 9E, the potential of the node ND102 increases, and as illustrated in FIG. 9F, the potential of the node ND101 decreases.
Next, as illustrated in FIG. 9B, the potential of the node ND101 decreases, and the drive line DRVL is set to a low level before the threshold value of the TFT 101 is reached, so that the TFT 102 is turned off. At this time, the data scanner supplies the offset voltage Vofs to the signal line SGL as shown in FIG. 9D, and the offset voltage Vofs is applied as shown in FIG. 9E. Further, since the current flowing through the TFT 101 is cut off, the potential Vg of the node ND101 rises as shown in FIG. 9F, but when the potential rises to VDD− | Vth | Thus, the potential is stabilized, and the threshold value Vth of the TFT 101 is corrected.
Thereafter, the signal of the auto zero line AZL is switched to the low level, and the data driver 107 supplies the signal voltage Vsig to the signal line SGL. A predetermined amount of charge is stored in the capacitors C101 to C102, and the potential of the node ND102 decreases again from the offset voltage Vofs by the data voltage Vdata as illustrated in FIG. In addition, as illustrated in FIG. 9F, the potential of the node ND101 decreases by the data voltage data from the signal voltage Vsig, and the data voltage Vdata is written to the node ND101.
After writing the data voltage to the node 101, the scanning line SCNL is switched to a low level, and the TFT 101 is turned on by the voltage written to the node ND101. The drive line DRVL is switched to the high level again, and a current corresponding to the data voltage flows to the organic EL light emitting element 105 during the period in which the drive line DRVL maintains the high level, and the organic EL light emitting element 105 emits light with luminance corresponding to the amount of current. To do.

これから、本実施形態に係るデータドライバ１０７、ライトスキャナ１０８、駆動スキャナ１０９、およびオートゼロ回路１１０が信号線ＳＣＮＬ、駆動線ＤＲＶＬ、信号線ＡＺＬ、および信号線ＳＧＬに供給する信号電圧の動作について、図１０を参照しながら説明する。 The operation of the signal voltage supplied from the data driver 107, the write scanner 108, the drive scanner 109, and the auto zero circuit 110 according to the present embodiment to the signal line SCNL, the drive line DRVL, the signal line AZL, and the signal line SGL will be described below. This will be described with reference to FIG.

図１０は、第１実施形態に係る信号線ＳＣＮＬ、駆動線ＤＲＶＬ、信号線ＡＺＬ、および信号線ＳＧＬに供給される信号電圧のタイミングチャートの一例である。 FIG. 10 is an example of a timing chart of signal voltages supplied to the signal line SCNL, the drive line DRVL, the signal line AZL, and the signal line SGL according to the first embodiment.

図１０（Ａ）は信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａ（以後ＳＧＬ１０ｎａと表記）に供給される信号のタイミングを、図１０（Ｂ）は信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ａ（以後ＳＧＬ１０ｎと表記）に供給される信号のタイミングを、図１０（Ｃ）〜（Ｅ）はそれぞれ走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３に供給される信号のタイミングを、図１０（Ｆ）〜（Ｈ）はそれぞれ駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３に供給される信号のタイミングを、図１０（Ｉ）〜（Ｋ）はそれぞれオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０３に供給される信号のタイミングを示す。
なお、図１０の説明を簡単にするために、任意の列に配列される画素回路１００（１、ｎ）〜画素回路１００（３、ｎ）について説明を行う。また、画素回路１００（１、ｎ）は信号線ＳＧＬ１０ｎ、画素回路１００（２、ｎ）は信号線ＳＧＬ１０ｎ、画素回路１００（３、ｎ）は信号線ＳＧＬ１０ｎそれぞれ接続されている。 10A shows the timing of signals supplied to the signal lines SGL101a to SGL103a (hereinafter referred to as SGL10na), and FIG. 10B shows the timing of signals supplied to the signal lines SGL101b to SGL103a (hereinafter referred to as SGL10n). 10C to 10E show timings of signals supplied to the scanning lines SCNL101 to SCNL103, respectively, and FIGS. 10F to 10H show timings of signals supplied to the driving lines DRVL101 to DRVL103, respectively. 10 (I) to 10 (K) show timings of signals supplied to the auto zero lines AZL101 to AZL103, respectively.
In order to simplify the description of FIG. 10, the pixel circuits 100 (1, n) to 100 (3, n) arranged in an arbitrary column will be described. The pixel circuit 100 (1, n) is connected to the signal line SGL10n, the pixel circuit 100 (2, n) is connected to the signal line SGL10n, and the pixel circuit 100 (3, n) is connected to the signal line SGL10n.

時刻ｔ０から時刻ｔ１の期間は、ブランキング期間（ｂｌａｎｋと表記）を設けてあるため、信号電圧は信号線ＳＧＬ１０ｎａとＳＧＬ１０ｎｂのいずれにも供給されない。
時刻ｔ１までのブランキング期間の後、時刻ｔ１から時刻ｔ５まで信号線ＳＧＬ１０ｎａにオフセット電圧Ｖｏｆｓが供給される。信号線ＳＧＬ１０ｎｂは、時刻ｔ５までブランキング期間であるため、信号は供給されない。
時刻ｔ２において、走査線ＳＣＮＬ１０１、駆動線ＤＲＶＬ１０１、オートゼロ線ＡＺＬ１０１の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０１は、時刻ｔ９までハイレベルが保持され、駆動線ＤＲＶＬ１０１は、時刻ｔ３までハイレベルが保持される。オートゼロ線ＡＺＬ１０１は、時刻ｔ４までハイレベルが保持され、信号線ＳＧＬ１０ｎａが接続されている画素回路１００（１、ｎ）のＴＦＴ１０１（図８を参照）の閾値補正が行われる。
時刻ｔ５から時刻ｔ１０まで、信号線ＳＧＬ１０ｎａにデータ電圧ｄａｔａ（１）が供給され、信号線ＳＧＮＬ１０ｎａが接続されている画素回路１００（１、ｎ）のノードＮＤ２０１（図８を参照）にデータ電圧ｄａｔａ（１）が書き込まれる。また、時刻ｔ５から時刻ｔ１０まで、信号線ＳＧＬ１０ｎｂにオフセット電圧Ｖｏｆｓが供給される。ここで、ｄａｔａ（１）は画素回路１００（１、ｎ）に書き込まれるデータ電圧である。以降、ｄａｔａ（２）、ｄａｔａ（３）も同様に画素回路１００（２、ｎ）、画素回路１００（３、ｎ）にそれぞれ書き込まれるデータ電圧である。 Since a blanking period (indicated as blank) is provided during the period from time t0 to time t1, the signal voltage is not supplied to either of the signal lines SGL10na and SGL10nb.
After the blanking period up to time t1, the offset voltage Vofs is supplied to the signal line SGL10na from time t1 to time t5. Since the signal line SGL10nb is in the blanking period until time t5, no signal is supplied.
At time t2, the signals of the scanning line SCNL101, the driving line DRVL101, and the auto zero line AZL101 are switched to a high level. Scan line SCNL101 is held at a high level until time t9, and drive line DRVL101 is held at a high level until time t3. The auto zero line AZL101 is kept at a high level until time t4, and threshold correction of the TFT 101 (see FIG. 8) of the pixel circuit 100 (1, n) to which the signal line SGL10na is connected is performed.
From time t5 to time t10, the data voltage data (1) is supplied to the signal line SGL10na, and the data voltage data is supplied to the node ND201 (see FIG. 8) of the pixel circuit 100 (1, n) to which the signal line SGNL10na is connected. (1) is written. Further, the offset voltage Vofs is supplied to the signal line SGL10nb from time t5 to time t10. Here, data (1) is a data voltage written to the pixel circuit 100 (1, n). Hereinafter, data (2) and data (3) are also data voltages written to the pixel circuit 100 (2, n) and the pixel circuit 100 (3, n), respectively.

つづいて、時刻ｔ６において、走査線ＳＣＮＬ１０２、駆動線ＤＲＶＬ１０２、オートゼロ線ＡＺＬ１０２の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０２は、時刻ｔ１４までハイレベルが保持され、駆動線ＤＲＶＬ１０２は、時刻ｔ７までハイレベルが保持される。オートゼロ線ＡＺＬ１０２は、時刻ｔ８までハイレベルが保持され、信号線ＳＧＬ１０ｎｂが接続されている画素回路１００（２、ｎ）のＴＦＴ１０１の閾値補正が行われる。
時刻ｔ１０において、駆動線ＤＲＶＬ１０１の信号が再びハイレベルに切り替わり、画素回路１００（１、ｎ）の発光素子１０５（図８を参照）が発光する。 Subsequently, at time t6, the signals of the scanning line SCNL102, the driving line DRVL102, and the auto zero line AZL102 are switched to a high level. Scan line SCNL102 is held at a high level until time t14, and drive line DRVL102 is held at a high level until time t7. The auto zero line AZL102 is kept at the high level until time t8, and the threshold correction of the TFT 101 of the pixel circuit 100 (2, n) to which the signal line SGL10nb is connected is performed.
At time t10, the signal of the drive line DRVL101 is switched to the high level again, and the light emitting element 105 (see FIG. 8) of the pixel circuit 100 (1, n) emits light.

さらに時刻ｔ１０から時刻ｔ１５まで信号線ＳＧＬ１０ｎａにオフセット電圧Ｖｏｆｓが供給される。また、信号線ＳＧＬ１０ｎｂにデータ電圧ｄａｔａ（２）が供給され、信号線ＳＧＮＬ１０ｎｂが接続されている画素回路１００（２、ｎ）のノードＮＤ２０１にデータ電圧ｄａｔａ（２）が書き込まれる。 Further, the offset voltage Vofs is supplied to the signal line SGL10na from time t10 to time t15. Further, the data voltage data (2) is supplied to the signal line SGL10nb, and the data voltage data (2) is written to the node ND201 of the pixel circuit 100 (2, n) to which the signal line SGNL10nb is connected.

時刻ｔ１１において、走査線ＳＣＮＬ１０３、駆動線ＤＲＶＬ１０３、オートゼロ線ＡＺＬ１０３の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０３は、時刻ｔ１６までハイレベルが保持され、駆動線ＤＲＶＬ１０３は、時刻ｔ１２までハイレベルが保持される。オートゼロ線ＡＺＬ１０３は、時刻ｔ１４までハイレベルが保持され、信号線ＳＧＬ１０ｎａが接続されている画素回路１００（３、ｎ）のＴＦＴ１０１の閾値補正が行われる。
時刻ｔ１５において、駆動線ＤＲＶＬ１０２の信号が再びハイレベルに切り替わり、画素回路１００（２、ｎ）の発光素子１０５が発光する。 At time t11, the signals of the scanning line SCNL103, the driving line DRVL103, and the auto zero line AZL103 are switched to a high level. Scan line SCNL103 is held at a high level until time t16, and drive line DRVL103 is held at a high level until time t12. The auto zero line AZL103 is maintained at a high level until time t14, and threshold correction of the TFT 101 of the pixel circuit 100 (3, n) to which the signal line SGL10na is connected is performed.
At time t15, the signal of the drive line DRVL102 switches to the high level again, and the light emitting element 105 of the pixel circuit 100 (2, n) emits light.

さらに時刻ｔ１５から時刻ｔ１７まで信号線ＳＧＬ１０ｎｂにオフセット電圧Ｖｏｆｓが供給される。また、信号線ＳＧＬ１０ｎａにデータ電圧ｄａｔａ（３）が供給され、信号線ＳＧＮＬ１０ｎａが接続されている画素回路１００（３、ｎ）のノードＮＤ１０１にデータ電圧ｄａｔａ（３）が書き込まれる。
時刻ｔ１７において、駆動線ＤＲＶＬ１０３の信号が再びハイレベルに切り替わり、画素回路１００（３、ｎ）の発光素子１０５が発光する。 Further, the offset voltage Vofs is supplied to the signal line SGL10nb from time t15 to time t17. Further, the data voltage data (3) is supplied to the signal line SGL10na, and the data voltage data (3) is written to the node ND101 of the pixel circuit 100 (3, n) to which the signal line SGNL10na is connected.
At time t17, the signal of the drive line DRVL103 is switched to the high level again, and the light emitting element 105 of the pixel circuit 100 (3, n) emits light.

以上の過程で、画素回路１００（１、ｎ）については、時刻ｔ１から時刻ｔ１０までが、画素回路１００（２、ｎ）については、時刻ｔ５から時刻ｔ１５までが、画素回路１００（３、ｎ）については、時刻ｔ１０から時刻ｔ１７までが１水平選択期間である。 In the above process, the pixel circuit 100 (1, n) is from time t1 to time t10, and the pixel circuit 100 (2, n) is from time t5 to time t15. ) Is one horizontal selection period from time t10 to time t17.

本実施形態に係る表示装置は、一列に配列される画素回路１００に対して列方向に２本の信号線ＳＧＬ１０ｎａとＳＧＬ１０ｎｂを有する。
奇数行に配列される画素回路１００は信号線ＳＧＬ１０ｎａに接続され、偶数行に配列される画素回路１００は、信号線ＳＧＬ１０ｎｂに接続される。
したがって、駆動トランジスタであるＴＦＴ１０１の閾値補正時間とノードＮＤ１０１への信号電圧の書き込み時間の負荷が軽減される。また、閾値補正時間と書き込み時間との合計時間を２水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。 The display device according to the present embodiment has two signal lines SGL10na and SGL10nb in the column direction with respect to the pixel circuits 100 arranged in one column.
The pixel circuits 100 arranged in the odd rows are connected to the signal line SGL10na, and the pixel circuits 100 arranged in the even rows are connected to the signal line SGL10nb.
Therefore, the load of the threshold correction time of the TFT 101 which is a driving transistor and the writing time of the signal voltage to the node ND101 is reduced. Further, since the total time of the threshold correction time and the writing time can be two horizontal selection times, it is possible to ensure a sufficient threshold correction time.
As a result, the display device according to the present embodiment can obtain a high-quality image with suppressed variation in luminance.

（第２実施形態）
図１１は、本第２実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。
ただし、本画素アレイ部１０６の画素回路１００はｍ×ｎに配列されるが、図１１においては、図面および説明の簡単化のために３（＝ｍ）×３（＝ｎ）に配列された例を示している。 (Second Embodiment)
FIG. 11 is a block diagram showing a configuration example of an active matrix organic EL display device according to the second embodiment.
However, although the pixel circuits 100 of the pixel array unit 106 are arranged in m × n, in FIG. 11, the pixels are arranged in 3 (= m) × 3 (= n) for simplification of the drawing and description. An example is shown.

本表示装置１００ｂと第１実施形態に係る表示装置１００ａとの相違点は、各画素回路１００に接続される信号線ＳＧＬとの接続形態である。
信号線ＳＧＬの接続形態に関して具体例をあげると、たとえば、図１１に示すように、１列目に配列される画素回路１００（１、１）は信号線ＳＧＬ１０１ｃと接続され、画素回路１００（２、１）は信号線ＳＧＬ１０１ｄと接続され、画素回路１００（３、１）は信号線ＳＧＬ１０１ｃと接続されている。
さらに、２列目に配列される画素回路１００（１、２）は信号線ＳＧＬ１０２ｄと接続され、画素回路１００（２、２）は信号線ＳＧＬ１０２ｃと接続され、画素回路１００（３、１）は信号線ＳＧＬ１０２ｄと接続されている。
このように、本実施形態では、画素回路１００は行方向と列方向に対して、信号線ＳＧＬとの接続が異なる。 The difference between the display device 100b and the display device 100a according to the first embodiment is a connection form with the signal line SGL connected to each pixel circuit 100.
As a specific example of the connection form of the signal line SGL, for example, as shown in FIG. 11, the pixel circuits 100 (1, 1) arranged in the first column are connected to the signal line SGL 101c, and the pixel circuit 100 (2 1) is connected to the signal line SGL101d, and the pixel circuit 100 (3, 1) is connected to the signal line SGL101c.
Further, the pixel circuit 100 (1,2) arranged in the second column is connected to the signal line SGL102d, the pixel circuit 100 (2,2) is connected to the signal line SGL102c, and the pixel circuit 100 (3,1) The signal line SGL102d is connected.
Thus, in the present embodiment, the pixel circuit 100 is different in connection with the signal line SGL in the row direction and the column direction.

本実施形態に係る表示装置１００ｂの動作は、第１実施形態に係る表示装置１００ａと同様であるため、説明を省略する。 Since the operation of the display device 100b according to the present embodiment is the same as that of the display device 100a according to the first embodiment, description thereof is omitted.

本実施形態に係る表示装置は、一列に配列される画素回路１００に対して列方向に２本の信号線ＳＧＬ１０１ｃ〜ＳＧＬ１０３ｃ（以後ＳＧＬ１０ｎｃと表記）と信号線ＳＧＬ１０１ｄ〜ＳＧＬ１０３ｄ（以後ＳＧＬ１０ｎｄと表記）を有する。
画素回路１００は、列方向だけでなく行方向に対しても交互に信号線ＳＧＬ１０ｎｃもしくは信号線ＳＧＬ１０ｎｄと接続されている。
したがって、画素回路１００の駆動トランジスタであるＴＦＴ１０１の閾値補正時間とノードＮＤ１０１への信号電圧の書き込み時間の負荷が軽減される。また、閾値補正時間と書き込み時間との合計時間を２水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えることができる。
さらには、信号線ＳＧＬ１０ｎｃとＳＧＬ１０ｎｄとのレイアウトによって輝度のばらつきが発生しても、輝度のばらつきは市松模様となり、輝度差による視認性を低下させることができる。 The display device according to the present embodiment includes two signal lines SGL101c to SGL103c (hereinafter referred to as SGL10nc) and signal lines SGL101d to SGL103d (hereinafter referred to as SGL10nd) in the column direction with respect to the pixel circuits 100 arranged in a line. Have.
The pixel circuit 100 is alternately connected to the signal line SGL10nc or the signal line SGL10nd not only in the column direction but also in the row direction.
Therefore, the load of the threshold correction time of the TFT 101 which is the driving transistor of the pixel circuit 100 and the signal voltage writing time to the node ND101 is reduced. Further, since the total time of the threshold correction time and the writing time can be two horizontal selection times, it is possible to ensure a sufficient threshold correction time.
As a result, the display device according to this embodiment can suppress variations in luminance.
Furthermore, even if the luminance variation occurs due to the layout of the signal lines SGL10nc and SGL10nd, the luminance variation becomes a checkered pattern, and the visibility due to the luminance difference can be reduced.

（第３実施形態）
図１２は、本第３実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。
ただし、本画素アレイ部１０６の画素回路１００はｍ×ｎに配列されるが、図１２においては、図面および説明の簡単化のために３（＝ｍ）×３（＝ｎ）に配列された例を示している。 (Third embodiment)
FIG. 12 is a block diagram showing a configuration example of the active matrix organic EL display device according to the third embodiment.
However, although the pixel circuits 100 of the pixel array unit 106 are arranged in m × n, in FIG. 12, they are arranged in 3 (= m) × 3 (= n) for the sake of simplification of the drawing and description. An example is shown.

本表示装置１００ｃは、信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０３ｅ、信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０３ｆ、信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０３ｇを有する。
本実施形態と第１実施形態に係る表示装置１００ａあるいは第２実施形態に係る表示装置１００ｂとの相違点は、列方向に配線される信号線ＳＧＬの本数および画素回路との配線形態である。 The display device 100c includes signal lines SGL101e to SGL103e, signal lines SGL101f to SGL103f, and signal lines SGL101g to SGL103g.
The difference between the present embodiment and the display device 100a according to the first embodiment or the display device 100b according to the second embodiment is the number of signal lines SGL wired in the column direction and the wiring form with the pixel circuits.

マトリクス状に配列された画素回路１００において、（３ｉ−２）行目に配列される画素回路は、データドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０３ｅが配線され、（３ｉ−１）行目に配列される画素回路は、データドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０３ｆが配線され、（３ｉ）行目に配列される画素回路は、データドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０３ｇが配線されている。ここで、ｉは（ｉ＝１、２、３、）である。
信号線ＳＧＬの接続形態に関して具体例をあげると、たとえば、図１２に示すように、１列目に配列される画素回路１００（１、１）は信号線ＳＧＬ１０１ｅに接続され、画素回路１００（２、１）は信号線ＳＧＬ１０１ｆに接続され、画素回路１００（３、１）は信号線ＳＧＬ１０１ｇに接続され、図示しない画素回路１００（４、１）は再び、信号線ＳＧＬ１０１ｅに接続されている。 In the pixel circuit 100 arranged in a matrix, in the pixel circuit arranged in the (3i-2) th row, signal lines SGL101e to SGL103e for three columns driven by the data driver 107 are wired (3i-1). The pixel circuits arranged in the row are wired with signal lines SGL101f to SGL103f for three columns driven by the data driver 107, and the pixel circuits arranged in the (3i) row are driven by the data driver 107. Signal lines SGL101g to SGL103g for three columns are wired. Here, i is (i = 1, 2, 3,).
As a specific example of the connection form of the signal line SGL, for example, as shown in FIG. 12, the pixel circuits 100 (1, 1) arranged in the first column are connected to the signal line SGL 101e, and the pixel circuit 100 (2 1) is connected to the signal line SGL101f, the pixel circuit 100 (3,1) is connected to the signal line SGL101g, and the pixel circuit 100 (4,1) (not shown) is again connected to the signal line SGL101e.

次に、本実施形態に係るデータドライバ１０７、ライトスキャナ１０８、駆動スキャナ１０９、およびオートゼロ回路１１０が信号線ＳＧＬ、信号線ＳＣＮＬ、駆動線ＤＲＶＬ、および信号線ＡＺＬに供給する信号電圧の動作について、図１３を参照しながら説明する。 Next, regarding the operation of the signal voltage that the data driver 107, the write scanner 108, the drive scanner 109, and the auto zero circuit 110 according to the present embodiment supply to the signal line SGL, the signal line SCNL, the drive line DRVL, and the signal line AZL. This will be described with reference to FIG.

図１３は、第３実施形態に係る信号線ＳＧＬ、信号線ＳＣＮＬ、駆動線ＤＲＶＬ、および信号線ＡＺＬに供給される信号電圧のタイミングチャートの一例である。 FIG. 13 is an example of a timing chart of signal voltages supplied to the signal line SGL, the signal line SCNL, the drive line DRVL, and the signal line AZL according to the third embodiment.

図１３（Ａ）は信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０３ｅ（以後ＳＧＬ１０ｎｅと表記）、図１３（Ｂ）は信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０３ｆ（以後ＳＧＬ１０ｎｆと表記）、図１３（Ｃ）は信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０３ｇ（以後ＳＧＬ１０ｎｇと表記）に供給される信号電圧のタイミングを、図１３（Ｄ）〜（Ｆ）はそれぞれ走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３に供給される信号電圧のタイミングを、図１３（Ｇ）〜（Ｉ）はそれぞれ駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３に供給される信号電圧のタイミングを、図１３（Ｊ）〜（Ｌ）はそれぞれオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０３に供給される信号電圧のタイミングを示す。
なお、図１３の説明を簡単にするために、任意の列に配列される画素回路１００（１、ｎ）〜画素回路１００（３、ｎ）について説明を行う（図１２を参照）。
なお、画素回路１００（１、ｎ）は信号線ＳＧＬ１０ｎｅに、画素回路１００（２、ｎ）は信号線ＳＧＬ１０ｎｆに、画素回路１００（３、ｎ）は信号線ＳＧＬ１０ｎｇにそれぞれ接続されている。 13A shows signal lines SGL101e to SGL103e (hereinafter referred to as SGL10ne), FIG. 13B shows signal lines SGL101f to SGL103f (hereinafter referred to as SGL10nf), and FIG. 13C shows signal lines SGL101g to SGL103g (hereinafter referred to as SGL10ng). 13 (D) to (F) show the timing of the signal voltage supplied to the scanning lines SCNL101 to SCNL103, respectively, and FIGS. 13 (G) to (I) show the timing of the signal voltage supplied to the scanning lines SCNL101 to SCNL103, respectively. Timings of signal voltages supplied to the drive lines DRVL101 to DRVL103, and FIGS. 13J to 13L show timings of signal voltages supplied to the auto-zero lines AZL101 to AZL103, respectively.
In order to simplify the description of FIG. 13, the pixel circuits 100 (1, n) to 100 (3, n) arranged in an arbitrary column will be described (see FIG. 12).
Note that the pixel circuit 100 (1, n) is connected to the signal line SGL10ne, the pixel circuit 100 (2, n) is connected to the signal line SGL10nf, and the pixel circuit 100 (3, n) is connected to the signal line SGL10ng.

時刻ｔ１から時刻ｔ８までの期間、ＳＧＬ１０ｎｅにオフセット電圧Ｖｏｆｓが供給される。信号線ＳＧＬ１０ｎｆは時刻ｔ４まで、信号線ＳＧＬ１０ｎｇは時刻ｔ８までブランキング期間であるため、信号は供給されない。 During the period from time t1 to time t8, the offset voltage Vofs is supplied to the SGL 10ne. Since the signal line SGL10ng is in the blanking period until time t4 and the signal line SGL10ng is in the blanking period until time t8, no signal is supplied.

時刻ｔ２において、走査線ＳＣＮＬ１０１、駆動線ＤＲＶＬ１０１、オートゼロ線ＡＺＬ１０１の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０１は、時刻ｔ１２までハイレベルが保持され、駆動線ＤＲＶＬ１０１は、時刻ｔ３までハイレベルが保持される。オートゼロ線ＡＺＬ１０１は、時刻ｔ７までハイレベルが保持され、信号線ＳＧＬ１０ｎｅが接続されている画素回路１００（１、ｎ）の駆動トランジスタＴＦＴ１０１（図８を参照）の閾値補正が行われる。
時刻ｔ８から時刻ｔ１３まで、信号線ＳＧＬ１０ｎｅにデータ電圧ｄａｔａ（１）が供給され、時刻ｔ１２まで、信号線ＳＧＮＬ１０ｎｅが接続されている画素回路１００（１、ｎ）のノードＮＤ１０１（図８を参照）にデータ電圧ｄａｔａ（１）が書き込まれる。また、時刻ｔ４から時刻ｔ１３まで、信号線ＳＧＬ１０ｎｆにオフセット電圧Ｖｏｆｓが供給される。ここで、ｄａｔａ（１）は画素回路１００（１、ｎ）に書き込まれるデータ電圧である。以降、ｄａｔａ（２）、ｄａｔａ（３）、ｄａｔａ（４）も同様に画素回路１００（２、ｎ）、画素回路１００（３、ｎ）、画素回路１００（４、ｎ）にそれぞれ書き込まれるデータ電圧である。 At time t2, the signals of the scanning line SCNL101, the driving line DRVL101, and the auto zero line AZL101 are switched to a high level. Scan line SCNL101 is held at a high level until time t12, and drive line DRVL101 is held at a high level until time t3. The auto zero line AZL101 is kept at a high level until time t7, and threshold correction of the drive transistor TFT101 (see FIG. 8) of the pixel circuit 100 (1, n) to which the signal line SGL10ne is connected is performed.
From time t8 to time t13, the data voltage data (1) is supplied to the signal line SGL10ne, and until time t12, the node ND101 of the pixel circuit 100 (1, n) to which the signal line SGNL10ne is connected (see FIG. 8). The data voltage data (1) is written into the. Further, the offset voltage Vofs is supplied to the signal line SGL10nf from time t4 to time t13. Here, data (1) is a data voltage written to the pixel circuit 100 (1, n). Thereafter, data (2), data (3), and data (4) are similarly written to the pixel circuit 100 (2, n), the pixel circuit 100 (3, n), and the pixel circuit 100 (4, n), respectively. Voltage.

時刻ｔ５において、走査線ＳＣＮＬ１０２、駆動線ＤＲＶＬ１０２、オートゼロ線ＡＺＬ１０２の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０２は、時刻ｔ１５までハイレベルが保持され、駆動線ＤＲＶＬ１０２は、時刻ｔ６までハイレベルが保持される。オートゼロ線ＡＺＬ１０２は、時刻ｔ１１までハイレベルが保持され、信号線ＳＧＬ１０ｎｆが接続されている画素回路１００（２、ｎ）のＴＦＴ１０１の閾値補正が行われる。
また、時刻ｔ８から時刻ｔ１６まで、信号線ＳＧＬ１０ｎｇにオフセット電圧Ｖｏｆｓが供給される。 At time t5, the signals of the scanning line SCNL102, the driving line DRVL102, and the auto zero line AZL102 are switched to a high level. Scan line SCNL102 is held at a high level until time t15, and drive line DRVL102 is held at a high level until time t6. The auto zero line AZL102 is kept at the high level until time t11, and threshold correction of the TFT 101 of the pixel circuit 100 (2, n) to which the signal line SGL10nf is connected is performed.
Further, the offset voltage Vofs is supplied to the signal line SGL10ng from time t8 to time t16.

時刻ｔ９において、走査線ＳＣＮＬ１０３、駆動線ＤＲＶＬ１０３、オートゼロ線ＡＺＬ１０３の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０３は、時刻ｔ１７までハイレベルが保持され、駆動線ＤＲＶＬ１０３は、時刻ｔ１０までハイレベルが保持される。オートゼロ線ＡＺＬ１０３は、時刻ｔ１４までハイレベルが保持され、信号線ＳＧＬ１０ｎｇが接続されている画素回路１００（３、ｎ）のＴＦＴ１０１の閾値補正が行われる。 At time t9, the signals on the scanning line SCNL103, the driving line DRVL103, and the auto zero line AZL103 are switched to a high level. Scan line SCNL103 is held at a high level until time t17, and drive line DRVL103 is held at a high level until time t10. The auto zero line AZL103 is maintained at a high level until time t14, and threshold correction of the TFT 101 of the pixel circuit 100 (3, n) to which the signal line SGL10ng is connected is performed.

時刻ｔ１３から時刻ｔ１６まで、信号線ＳＧＬ１０ｎｆにデータ電圧ｄａｔａ（２）が供給され、時刻ｔ１５まで、信号線ＳＧＮＬ１０ｎｆが接続されている画素回路１００（２、ｎ）のノードＮＤ１０１にデータ電圧ｄａｔａ（２）が書き込まれる。 From time t13 to time t16, the data voltage data (2) is supplied to the signal line SGL10nf, and until time t15, the data voltage data (2) is applied to the node ND101 of the pixel circuit 100 (2, n) to which the signal line SGNL10nf is connected. ) Is written.

時刻ｔ１３において、駆動線ＤＲＶＬ１０１が再びハイレベルに切り替わり、画素回路１００（１、ｎ）の発光素子１０５が発光する。
また、時刻ｔ１６から時刻ｔ１８まで、信号線ＳＧＬ１０ｎｇにデータ電圧ｄａｔａ（３）が供給され、時刻ｔ１７まで、信号線ＳＧＮＬ１０ｎｇが接続されている画素回路１００（３、ｎ）のノードＮＤ１０１にデータ電圧ｄａｔａ（３）が書き込まれる。 At time t13, the drive line DRVL101 switches to the high level again, and the light emitting element 105 of the pixel circuit 100 (1, n) emits light.
From time t16 to time t18, the data voltage data (3) is supplied to the signal line SGL10ng, and until time t17, the data voltage data is applied to the node ND101 of the pixel circuit 100 (3, n) to which the signal line SGNL10ng is connected. (3) is written.

時刻ｔ１６において、駆動線ＤＲＶＬ１０２の信号が再びハイレベルに切り替わり、画素回路１００（２、ｎ）の発光素子１０５が発光する。
その後、時刻ｔ１８において、駆動線ＤＲＶＬ１０３の信号が再びハイレベルに切り替わり、画素回路１００（３、ｎ）の発光素子１０５が発光する。 At time t16, the signal of the drive line DRVL102 switches to the high level again, and the light emitting element 105 of the pixel circuit 100 (2, n) emits light.
After that, at time t18, the signal of the drive line DRVL103 is switched to the high level again, and the light emitting element 105 of the pixel circuit 100 (3, n) emits light.

以上に説明したように、本実施形態では、３本の信号線ＳＧＬ１０ｎｅ、ＳＧＬ１０ｎｆ、ＳＧＬ１０ｎｇを有する。
（３ｉ−２）行目に配列される画素回路は、データドライバ１０７によって駆動されるｎ列分の信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０ｎｅが配線され、（３ｉ−１）行目に配列される画素回路は、データドライバ１０７によって駆動されるｎ列分の信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０ｎｆが配線され、（３ｉ）行目に配列される画素回路は、データドライバ１０７によって駆動されるｎ列分の信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０ｎｇが配線されている。
したがって、画素回路１００の駆動トランジスタであるＴＦＴ１０１の閾値補正時間とノード１０１への信号電圧の書き込み時間の負荷が軽減される（図８を参照）。また、閾値補正時間と書き込み時間との合計時間を最大３水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。 As described above, in the present embodiment, the three signal lines SGL10ne, SGL10nf, and SGL10ng are provided.
In the pixel circuit arranged in the (3i-2) th row, signal lines SGL101e to SGL10ne for n columns driven by the data driver 107 are wired, and the pixel circuit arranged in the (3i-1) th row is The signal lines SGL101f to SGL10nf for n columns driven by the data driver 107 are wired, and the pixel circuits arranged in the (3i) th row have the signal lines SGL101g to SGL10ng for n columns driven by the data driver 107. Wired.
Therefore, the load of the threshold correction time of the TFT 101 which is the driving transistor of the pixel circuit 100 and the writing time of the signal voltage to the node 101 is reduced (see FIG. 8). Further, since the total time of the threshold correction time and the writing time can be a maximum of three horizontal selection times, it is possible to ensure a sufficient threshold correction time.
As a result, the display device according to the present embodiment can obtain a high-quality image with suppressed variation in luminance.

（第４実施形態）
本実施形態は、第１実施形態に係る表示装置において、第１実施形態に係る画素回路１００を以下に説明する本実施形態に係る画素回路２００と置き換えたものであり、第１実施形態と同様の効果が得られる。 (Fourth embodiment)
In the display device according to the first embodiment, the present embodiment is obtained by replacing the pixel circuit 100 according to the first embodiment with a pixel circuit 200 according to the present embodiment described below, and is the same as the first embodiment. The effect is obtained.

次に、画素回路２００の構成例について説明する。
図１４は、第４実施形態に係る画素回路の一構成例を示す回路図である。 Next, a configuration example of the pixel circuit 200 will be described.
FIG. 14 is a circuit diagram illustrating a configuration example of the pixel circuit according to the fourth embodiment.

図１４の画素回路２００は、駆動トランジスタであるｎチャネルＴＦＴ２０１、ｐチャネルＴＦＴ２０２、ｎチャネルＴＦＴ２０３〜ＴＦＴ２０４、およびキャパシタＣ２０１、電圧が書き込まれるノードＮＤ２０１、ノードＮＤ２０２、および有機ＥＬ素子（ＯＬＥＤ）２０５を有する。 A pixel circuit 200 in FIG. 14 includes an n-channel TFT 201, a p-channel TFT 202, n-channel TFTs 203 to 204, which are driving transistors, a capacitor C201, a node ND201 to which a voltage is written, a node ND202, and an organic EL element (OLED) 205. .

画素回路２００において、第１の基準電位（本実施形態では電源電位ＶＤＤ）と第２の基準電位（本実施形態では接地電位ＶＳＳ）との間に、ＴＦＴ２０２、駆動トランジスタとしてのＴＦＴ２０１、ノードＮＤ２０２、および有機ＥＬ発光素子（ＯＬＥＤ）２０５が直列に接続されている。具体的には、有機ＥＬ発光素子２０５のカソードが接地電位ＶＳＳに接続され、アノードがノードＮＤ２０２に接続され、ＴＦＴ２０１のソースがノードＮＤ２０２に接続され、ＴＦＴ２０２のドレインがＴＦＴ２０２のドレインに接続され、ＴＦＴ２０２のソースが電源電位ＶＤＤに接続されている。
そして、ＴＦＴ２０１のゲートがノードＮＤ２０１に接続され、ＴＦＴ２０２のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ２０３のドレインがノードＮＤ２０２およびキャパシタＣ２０１の第１電極に接続され、ソースが固定電位Ｖｉｎｉに接続され、ＴＦＴ２０３のゲートがオートゼロ線ＡＺＬに接続されている。また、キャパシタＣ２０１の第２電極がノードＮＤ２０１に接続されている。
信号線ＳＧＬとノードＮＤ２０１との間にＴＦＴ２０４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２０４のゲートが走査線ＳＣＮＬに接続されている。 In the pixel circuit 200, a TFT 202, a TFT 201 as a driving transistor, a node ND202, a node between a first reference potential (power supply potential VDD in this embodiment) and a second reference potential (ground potential VSS in this embodiment), An organic EL light emitting element (OLED) 205 is connected in series. Specifically, the cathode of the organic EL light emitting element 205 is connected to the ground potential VSS, the anode is connected to the node ND202, the source of the TFT 201 is connected to the node ND202, the drain of the TFT 202 is connected to the drain of the TFT 202, and the TFT 202 Are connected to the power supply potential VDD.
The gate of the TFT 201 is connected to the node ND201, and the gate of the TFT 202 is connected to the drive line DSL.
The drain of the TFT 203 is connected to the node ND202 and the first electrode of the capacitor C201, the source is connected to the fixed potential Vini, and the gate of the TFT 203 is connected to the auto zero line AZL. The second electrode of the capacitor C201 is connected to the node ND201.
The source and drain of the TFT 204 are connected between the signal line SGL and the node ND201. The gate of the TFT 204 is connected to the scanning line SCNL.

このように、本実施形態に係る画素回路２００は、駆動トランジスタとしてのＴＦＴ２０１のゲート・ソース間に画素容量としてのキャパシタＣ２０１が接続され、非発光期間にＴＦＴ２０１のソース電位をスイッチトランジスタとしてのＴＦＴ２０３に介して固定電位に接続し、また、ＴＦＴ２０１のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。 As described above, in the pixel circuit 200 according to this embodiment, the capacitor C201 as the pixel capacitor is connected between the gate and the source of the TFT 201 as the driving transistor, and the source potential of the TFT 201 is applied to the TFT 203 as the switch transistor during the non-light emitting period. The threshold voltage Vth is corrected by connecting to a fixed potential through the TFT 201 and connecting between the gate and drain of the TFT 201.

以下に、第４実施形態に係る画素回路２００の動作について図１５を参照しながら説明する。 The operation of the pixel circuit 200 according to the fourth embodiment will be described below with reference to FIG.

図１５は、第４実施形態に係る画素回路のタイミングチャートである。
図１５（Ａ）は走査線ＳＣＮＬに供給される信号のタイミングを、図１５（Ｂ）は駆動線ＤＲＶＬに供給される信号のタイミングを、図１５（Ｃ）はオートゼロ線に供給される信号のタイミングを、図１５（Ｄ）はデータドライバ１０７が信号線ＳＧＬに供給するオフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇを、図１５（Ｅ）はノードＮＤ２０１における電位Ｖｇを、図１５（Ｆ）はノードＮＤ２０２における電位Ｖｄを、図１５（Ｇ）は画素回路２００の駆動状態をそれぞれ示す。ここで、オフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇとの関係は、データドライバ１０７が供給するデータ電圧をＶｄａｔａとすると（Ｖｓｉｇ＝Ｖｏｆｓ＋Ｖｄａｔａ）である。ただし、Ｖｄａｔａは（Ｖｄａｔａ＞０）とする。 FIG. 15 is a timing chart of the pixel circuit according to the fourth embodiment.
15A shows the timing of the signal supplied to the scanning line SCNL, FIG. 15B shows the timing of the signal supplied to the drive line DRVL, and FIG. 15C shows the signal supplied to the auto-zero line. FIG. 15D shows the offset voltage Vofs and the signal voltage Vsig supplied from the data driver 107 to the signal line SGL, FIG. 15E shows the potential Vg at the node ND201, and FIG. 15F shows the voltage at the node ND202. FIG. 15G shows the driving state of the pixel circuit 200. FIG. Here, the relationship between the offset voltage Vofs and the signal voltage Vsig is (Vsig = Vofs + Vdata) when the data voltage supplied from the data driver 107 is Vdata. However, Vdata is (Vdata> 0).

図１５（Ａ）、（Ｂ）、（Ｃ）に示すように、データドライバ１０７による駆動線ＤＲＶＬの信号がハイレベル、ライトスキャナ１０８による走査線ＳＣＮＬへの信号がローレベルに保持され、オートゼロ回路１１０によるオートゼロ線ＡＺＬへの信号がローレベルに保持される。
その結果、ＴＦＴ２０３がオンし、このとき、ＴＦＴ２０３を介して電流が流れ、ＴＦＴ２０１のソース電位（ノードＮＤ２０２の電位）はＶｉｎｉまで下降する。そのため、有機ＥＬ発光素子２０５に印加される電圧も０Ｖとなり、有機ＥＬ発光素子２０５は非発光となる。
この場合、ＴＦＴ２０４がオンしてもキャパシタＣ２０１に保持されている電圧、すなわち、ＴＦＴ２０１のゲート電圧は変わらない。また、ノードＮＤ２０１の電位は、信号線ＳＧＬにオフセット電圧Ｖｏｆｓが印加されているため、電位Ｖｏｆｓまで下降する。 As shown in FIGS. 15A, 15B, and 15C, the signal on the drive line DRVL by the data driver 107 is held at a high level, and the signal to the scan line SCNL by the write scanner 108 is held at a low level. The signal to the auto zero line AZL by 110 is held at a low level.
As a result, the TFT 203 is turned on. At this time, a current flows through the TFT 203, and the source potential of the TFT 201 (the potential of the node ND202) drops to Vini. Therefore, the voltage applied to the organic EL light emitting element 205 is also 0 V, and the organic EL light emitting element 205 does not emit light.
In this case, even when the TFT 204 is turned on, the voltage held in the capacitor C201, that is, the gate voltage of the TFT 201 does not change. Further, the potential of the node ND201 drops to the potential Vofs because the offset voltage Vofs is applied to the signal line SGL.

そして、オートゼロ線ＡＺＬへの信号がローレベルに切り替えられた後、ドライブスキャナ１０７による駆動線ＤＲＶＬの信号が所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ２０３がオフし、ＴＦＴ２０１がオンすることにより、ＴＦＴ２０１、ＴＦＴ２０２の経路に電流が流れ、ノードＮＤ２０２の電位は上昇する。
そして、ドライブスキャナ１０７による駆動線ＤＲＶＬの信号がハイレベルに切り替えられ、駆動線ＡＺＬの信号がローベルに切り替えられる。
以上の結果、駆動トランジスタＴＦＴ２０１のしきい値Ｖｔｈ補正が行われ、ノードＮＤ２０１とノードＮＤ２０２との電位差はＶｔｈとなる。 Then, after the signal to the auto zero line AZL is switched to the low level, the signal of the drive line DRVL by the drive scanner 107 is switched to the low level only for a predetermined period.
Accordingly, when the TFT 203 is turned off and the TFT 201 is turned on, a current flows through the path of the TFT 201 and the TFT 202, and the potential of the node ND202 increases.
Then, the signal of the drive line DRVL by the drive scanner 107 is switched to a high level, and the signal of the drive line AZL is switched to a low level.
As a result, the threshold value Vth of the drive transistor TFT 201 is corrected, and the potential difference between the node ND201 and the node ND202 becomes Vth.

走査線ＳＣＮＬへの信号は所定期間ハイレベルに保持されており、信号線よりデータである信号電圧をノードＮＤ２０１に書き込み、信号がハイレベルの期間にドライブスキャナ１０７による駆動線ＤＲＶＬへの信号がハイレベルに切り替えられ、やがて駆動線ＤＲＶＬへの信号がローレベルに切り替えられる。
このとき、ＴＦＴ２０１がオンし、そして、ＴＦＴ２０４がオフする。 The signal to the scanning line SCNL is held at a high level for a predetermined period, a signal voltage as data is written from the signal line to the node ND201, and the signal to the driving line DRVL by the drive scanner 107 is high during the period when the signal is at a high level. The signal is switched to the low level, and the signal to the drive line DRVL is eventually switched to the low level.
At this time, the TFT 201 is turned on, and the TFT 204 is turned off.

この場合、ＴＦＴ２０４がオフしており、ＴＦＴ２０１のゲート・ソース間電圧は一定であるので、ＴＦＴ２０１は一定電流を有機ＥＬ発光素子２０５に流す。これによって、ノードＮＤ２０２の電位は有機ＥＬ発光素子２０５に電流が流れる電圧Ｖｅｌまで上昇し、有機ＥＬ発光素子２０５は発光する。 In this case, since the TFT 204 is off and the gate-source voltage of the TFT 201 is constant, the TFT 201 passes a constant current to the organic EL light emitting element 205. As a result, the potential of the node ND202 rises to a voltage Vel at which a current flows through the organic EL light emitting element 205, and the organic EL light emitting element 205 emits light.

本実施形態に係る表示装置は、一列に配列される画素回路１００に対して列方向に２本の信号線ＳＧＬ１０ｎａとＳＧＬ１０ｎｂを有する。
奇数行に配列される画素回路１００は信号線ＳＧＬ１０ｎａに接続され、偶数行に配列される画素回路１００は、信号線ＳＧＬ１０ｎｂに接続される。
したがって、駆動トランジスタであるＴＦＴ２０１の閾値補正時間とノードＮＤ２０１への信号電圧の書き込み時間の負荷が軽減される。また、閾値補正時間と書き込み時間との合計時間を２水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。 The display device according to the present embodiment has two signal lines SGL10na and SGL10nb in the column direction with respect to the pixel circuits 100 arranged in one column.
The pixel circuits 100 arranged in the odd rows are connected to the signal line SGL10na, and the pixel circuits 100 arranged in the even rows are connected to the signal line SGL10nb.
Therefore, the load of the threshold correction time of the TFT 201 which is a driving transistor and the writing time of the signal voltage to the node ND201 is reduced. Further, since the total time of the threshold correction time and the writing time can be two horizontal selection times, it is possible to ensure a sufficient threshold correction time.
As a result, the display device according to the present embodiment can obtain a high-quality image with suppressed variation in luminance.

（第５実施形態）
本実施形態は、第２実施形態に係る表示装置において、第２実施形態に係る画素回路１００を第４実施形態に係る画素回路２００と置き換えたものであり、第２実施形態と同様の効果を得られる。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。 (Fifth embodiment)
In the display device according to the second embodiment, the present embodiment is obtained by replacing the pixel circuit 100 according to the second embodiment with the pixel circuit 200 according to the fourth embodiment, and has the same effect as the second embodiment. can get.
As a result, the display device according to the present embodiment can obtain a high-quality image with suppressed variation in luminance.

（第６実施形態）
本実施形態は、第３実施形態に係る表示装置において、第３実施形態に係る画素回路１００を第４実施形態に係る画素回路２００と置き換えたものであり、第３実施形態と同様の効果を得られる。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。 (Sixth embodiment)
In the display device according to the third embodiment, the present embodiment is obtained by replacing the pixel circuit 100 according to the third embodiment with the pixel circuit 200 according to the fourth embodiment, and has the same effect as the third embodiment. can get.
As a result, the display device according to the present embodiment can obtain a high-quality image with suppressed variation in luminance.

なお、本発明の第１実施形態〜第６実施形態に係る画素回路は、本実施形態で説明した以外の構成を有する画素回路と置き換えても本発明に係る実施形態と同様の効果を得ることができる。 The pixel circuits according to the first to sixth embodiments of the present invention can obtain the same effects as those of the embodiments according to the present invention even if the pixel circuits having configurations other than those described in the present embodiment are replaced. Can do.

以上説明したように、本発明に係る第１実施形態〜第６実施形態は、各画素回路の列方向に複数の信号線を有し、また、異なる信号線に接続される複数の画素回路を有し、ドライバはオフセット電圧とデータ電圧とを各信号線に時分割で出力する。 As described above, the first to sixth embodiments according to the present invention include a plurality of pixel circuits having a plurality of signal lines in the column direction of each pixel circuit and connected to different signal lines. The driver outputs the offset voltage and the data voltage to each signal line in a time division manner.

したがって、駆動トランジスタの閾値補正時間を確保でき、画素数が増加しても輝度のばらつきを抑えた高画質の画像を得ることができる。
また、データ電圧を書き込むスイッチングトランジスタとオフセット電圧を書き込むスイッチングトランジスタとを共有することができるため、スイッチングトランジスタの個数を削減することができる。 Therefore, the threshold correction time of the driving transistor can be secured, and a high-quality image with suppressed luminance variation can be obtained even when the number of pixels increases.
In addition, since the switching transistor for writing the data voltage and the switching transistor for writing the offset voltage can be shared, the number of switching transistors can be reduced.

アクティブマトリクス型表示装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an active matrix display device. 図１の画素回路５の一構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a pixel circuit 5 in FIG. 1. アクティブマトリクス型表示装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an active matrix display device. 図５の画素回路５ａの構成例を示す回路図である。FIG. 6 is a circuit diagram illustrating a configuration example of a pixel circuit 5a of FIG. 画素回路２０のタイミングチャートである。3 is a timing chart of the pixel circuit 20. データドライバ３が各信号線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給する信号のタイミングチャートである。It is a timing chart of the signal which the data driver 3 supplies to each signal line (SGL, SCNL, DRVL, AZL). 本第１実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。1 is a block diagram illustrating a configuration example of an active matrix organic EL display device according to a first embodiment. 第１実施形態に係る画素回路１００の一構成例を示す回路図である。1 is a circuit diagram illustrating a configuration example of a pixel circuit 100 according to a first embodiment. 第１実施形態に係る画素回路のタイミングチャートである。3 is a timing chart of the pixel circuit according to the first embodiment. 第１実施形態に係る各線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給される信号電圧のタイミングチャートである。It is a timing chart of the signal voltage supplied to each line (SGL, SCNL, DRVL, AZL) concerning a 1st embodiment. 本第２実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。It is a block diagram which shows the example of 1 structure of the active matrix type organic electroluminescent display apparatus concerning this 2nd Embodiment. 本第３実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。It is a block diagram which shows the example of 1 structure of the active matrix type organic electroluminescent display apparatus concerning this 3rd Embodiment. 第３実施形態に係る各線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給される信号電圧のタイミングチャートである。It is a timing chart of the signal voltage supplied to each line (SGL, SCNL, DRVL, AZL) concerning a 3rd embodiment. 第４実施形態に係る画素回路の一構成例を示す回路図である。It is a circuit diagram which shows one structural example of the pixel circuit which concerns on 4th Embodiment. 第４実施形態に係る画素回路のタイミングチャートである。It is a timing chart of the pixel circuit concerning a 4th embodiment.

Explanation of symbols

１００ａ〜１００ｃ…表示装置、１００、２００…画素回路、１０６…画素アレイ部、１０７…ドライバ（ＤＤＲＶ）、１０８…ライトスキャナ（ＷＳＣＮ）、１０９…駆動スキャナ（ＤＳＣＮ）、１１０…オートゼロ回路（ＡＺＲＤ）、１０１…ｐチャネルＴＦＴ、１０２〜１０４…ｎチャネルＴＦＴ、Ｃ１０１、Ｃ１０２…キャパシタ、ＮＤ１０１〜ＮＤ１０３…ノード、１０５…有機ＥＬ素子（ＯＬＥＤ）、ＳＧＬ…信号線、ＳＣＮＬ…走査線、ＤＲＶＬ…駆動線、ＡＺＬ…オートゼロ線。 DESCRIPTION OF SYMBOLS 100a-100c ... Display apparatus, 100, 200 ... Pixel circuit, 106 ... Pixel array part, 107 ... Driver (DDRV), 108 ... Write scanner (WSCN), 109 ... Drive scanner (DSCN), 110 ... Auto zero circuit (AZRD) 101 ... p-channel TFT, 102-104 ... n-channel TFT, C101, C102 ... capacitor, ND101-ND103 ... node, 105 ... organic EL element (OLED), SGL ... signal line, SCNL ... scanning line, DRVL ... drive line , AZL ... Auto zero line.

Claims

A driver that outputs multiple types of signal voltages;
A plurality of signal lines wired corresponding to the pixel array and supplied with the signal voltage from the driver;
A plurality of pixel circuits to which the signal voltage is input from the signal line;
Have
The plurality of pixel circuits are
Including a plurality of pixel circuits connected to different signal lines,
The above driver
A display device that outputs the plurality of types of signal voltages to the signal lines in a time-sharing manner.

The plurality of signal lines are
Arranged in each column direction of the pixel circuit,
The pixel circuit is
The display device according to claim 1, wherein the even lines and the odd lines are connected to different signal lines.

Has three signal lines,
The three signal lines are wired to the plurality of pixel arrays,
The plurality of pixel circuits are
The display device according to claim 1, further comprising a plurality of pixel circuits connected to different signal lines for the three signal lines.

The above driver
Outputting a first signal voltage and a second signal voltage including at least the luminance information to the signal line,
The pixel circuit is
A node to which the first or second signal voltage is written;
A drive transistor controlled by the signal voltage of the node,
When the first signal voltage is supplied, the first signal voltage is written to the node to drive the driving transistor,
2. The display device according to claim 1, wherein when the second signal voltage is supplied, the second signal voltage is written to the node to perform a variation correction operation of the driving transistor.