JP5121124B2 - Organic EL pixel circuit - Google Patents

Organic EL pixel circuit Download PDF

Info

Publication number
JP5121124B2
JP5121124B2 JP2005092566A JP2005092566A JP5121124B2 JP 5121124 B2 JP5121124 B2 JP 5121124B2 JP 2005092566 A JP2005092566 A JP 2005092566A JP 2005092566 A JP2005092566 A JP 2005092566A JP 5121124 B2 JP5121124 B2 JP 5121124B2
Authority
JP
Japan
Prior art keywords
transistor
drive
line
data
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005092566A
Other languages
Japanese (ja)
Other versions
JP2006276250A (en
Inventor
恭二 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2005092566A priority Critical patent/JP5121124B2/en
Priority to TW094110695A priority patent/TW200540774A/en
Priority to KR1020050029920A priority patent/KR100649513B1/en
Priority to US11/103,742 priority patent/US7339562B2/en
Priority to CN200510064215A priority patent/CN100593185C/en
Publication of JP2006276250A publication Critical patent/JP2006276250A/en
Application granted granted Critical
Publication of JP5121124B2 publication Critical patent/JP5121124B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y02B20/325

Description

有機EL素子へ供給する駆動電流を制御する駆動トランジスタのしきい値補償が行える有機EL画素回路に関する。   The present invention relates to an organic EL pixel circuit that can perform threshold compensation of a driving transistor that controls a driving current supplied to an organic EL element.

自発光素子であるエレクトロルミネッセンス(Electroluminescence:以下EL)素子を各画素に発光素子として用いたEL表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置(LCD)やCRTなどの表示装置に代わる表示装置として注目されている。   An EL display device using an electroluminescence (hereinafter referred to as EL) element, which is a self-luminous element, as a light-emitting element for each pixel is advantageous in that it is self-luminous and thin and consumes less power. It attracts attention as a display device that replaces a display device such as a device (LCD) or CRT.

特に、EL素子を個別に制御する薄膜トランジスタ(TFT)などのスイッチ素子を各画素に設け、画素毎にEL素子を制御するアクティブマトリクス型EL表示装置では、高精細な表示が可能である。   In particular, an active matrix EL display device in which a switching element such as a thin film transistor (TFT) for individually controlling an EL element is provided in each pixel and the EL element is controlled for each pixel enables high-definition display.

このアクティブマトリクス型EL表示装置では、基板上に複数本のゲートラインが行(水平)方向に延び、複数本のデータライン及び電源ラインが列(垂直)方向に延びており、各画素は有機EL素子と、選択TFT、駆動用TFT及び保持容量を備えている。ゲートラインを選択することで選択TFTをオンし、データライン上のデータ電圧(電圧ビデオ信号)を保持容量に充電し、この電圧で駆動TFTをオンして電源ラインからの電力を有機EL素子に流している。   In this active matrix EL display device, a plurality of gate lines extend in a row (horizontal) direction on a substrate, a plurality of data lines and a power supply line extend in a column (vertical) direction, and each pixel is an organic EL. An element, a selection TFT, a driving TFT, and a storage capacitor are provided. The selection TFT is turned on by selecting the gate line, the data voltage (voltage video signal) on the data line is charged to the holding capacitor, and the driving TFT is turned on with this voltage, and the power from the power supply line is supplied to the organic EL element It is flowing.

特表2002−514320公報Special Table 2002-514320

しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動TFTのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するTFTについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。   However, in such a pixel circuit, if the threshold voltage of the driving TFTs of the pixel circuits arranged in a matrix varies, there is a problem that the luminance varies and the display quality deteriorates. It is difficult to make the characteristics of the TFTs constituting the pixel circuit of the entire display panel the same, and it is difficult to prevent the on / off threshold value from varying.

そこで、駆動TFTにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。   Therefore, it is desirable to prevent the influence on the display of the variation in threshold value in the driving TFT.

ここで、TFTのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある(例えば、上記特許文献1)。   Here, various proposals have conventionally been made on a circuit for preventing the influence on the fluctuation of the threshold value of the TFT (for example, Patent Document 1).

しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。   However, this proposal requires a circuit for compensating for threshold fluctuation. Therefore, when such a circuit is used, there is a problem that the number of elements of the pixel circuit increases and the aperture ratio becomes small. In addition, when a circuit for compensation is added, there is a problem that a peripheral circuit for driving the pixel circuit needs to be changed.

本発明は、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。   The present invention provides a pixel circuit that can effectively compensate for fluctuations in the threshold voltage of a driving transistor.

本発明は、制御端の電位に応じた駆動電流を電源から有機EL素子に流す駆動トランジスタと、この駆動トランジスタと前記有機EL素子に直列に配置され、前記駆動電流をオンオフする駆動制御トランジスタと、前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、を有し、前記駆動トランジスタは、nチャネルトランジスタとすることを特徴とする。
また、前記駆動制御トランジスタ、短絡トランジスタ、選択トランジスタおよび電位制御トランジスタをnチャネルトランジスタとすることが好適である。
また、前記駆動制御トランジスタは、前記駆動トランジスタと、電源の間に挿入配置されることが好適である。
The present invention includes a drive transistor that causes a drive current corresponding to the potential of the control terminal to flow from a power source to the organic EL element, a drive control transistor that is arranged in series with the drive transistor and the organic EL element, and that turns the drive current on and off. A short-circuit transistor that controls whether the drive transistor is diode-connected, a selection transistor that controls whether a data signal from a data line is supplied to a control terminal of the drive transistor, the selection transistor, and the drive A capacitor inserted between the control ends of the transistor, a potential control transistor for turning on and off the connection between the capacitor and the power supply side of the capacitor, and the drive transistor includes an n-channel transistor. It is a transistor.
The drive control transistor, the short-circuit transistor, the selection transistor, and the potential control transistor are preferably n-channel transistors.
In addition, it is preferable that the drive control transistor is disposed between the drive transistor and a power source.

以上のように、本発明によれば、選択トランジスタをオンした状態で、短絡トランジスタをオンすることによって、駆動トランジスタの制御端電圧をデータ電圧および駆動トランジスタのしきい値電圧に応じたものにセットすることができる。従って、駆動トランジスタのしきい値電圧の変動によらず、データ電圧に応じた駆動電流を有機EL素子に供給することができる。また、駆動トランジスタをnチャネルトランジスタとしたため、トランジスタの特性が優れており、その能動層をアモルファスシリコンで形成することも可能になる。さらに、選択トランジスタと駆動トランジスタの制御端の間にコンデンサを挿入しても、従来の選択トランジスタを直接pチャネルの駆動トランジスタの制御端に接続した場合と同じ極性のデータ信号を利用することができる。   As described above, according to the present invention, the control terminal voltage of the drive transistor is set according to the data voltage and the threshold voltage of the drive transistor by turning on the short-circuit transistor while the selection transistor is turned on. can do. Therefore, a driving current corresponding to the data voltage can be supplied to the organic EL element regardless of the fluctuation of the threshold voltage of the driving transistor. In addition, since the driving transistor is an n-channel transistor, the characteristics of the transistor are excellent, and the active layer can be formed of amorphous silicon. Further, even if a capacitor is inserted between the control terminal of the selection transistor and the driving transistor, a data signal having the same polarity as that in the case where the conventional selection transistor is directly connected to the control terminal of the p-channel driving transistor can be used. .

以下、本発明の実施形態について、図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図1は、実施形態に係る画素回路の構成を示している。データラインDLは、垂直方向に伸び、画素の表示輝度についてのデータ信号(データ電圧Vsig)を画素回路に供給する。データラインDLは、1列の画素に対し1本設けられており、垂直方向の画素に対し、その画素のデータ電圧Vsigを順次供給する。   FIG. 1 shows a configuration of a pixel circuit according to the embodiment. The data line DL extends in the vertical direction and supplies a data signal (data voltage Vsig) about the display luminance of the pixel to the pixel circuit. One data line DL is provided for one column of pixels, and sequentially supplies the data voltage Vsig of the pixel to the pixels in the vertical direction.

このデータラインDLには、nチャネルの選択トランジスタT1のドレインが接続されており、この選択トランジスタT1のソースは、コンデンサCsの一端に接続されている。選択トランジスタT1のゲートは、水平方向に伸びるゲートラインGLに接続されている。このゲートラインGLには、水平方向の各画素回路の選択トランジスタT1のゲートが接続されている。   The data line DL is connected to the drain of an n-channel selection transistor T1, and the source of the selection transistor T1 is connected to one end of a capacitor Cs. The gate of the selection transistor T1 is connected to a gate line GL extending in the horizontal direction. The gate line GL is connected to the gate of the selection transistor T1 of each pixel circuit in the horizontal direction.

また、ゲートラインGLと同様に水平方向に伸びる容量セットラインCSが設けられており、この容量セットラインCSには、nチャンネルの電位制御トランジスタT2のゲートが接続されている。電位制御トランジスタT2のソースは電源ラインPVddに接続され、ドレインはコンデンサCsと選択トランジスタT1のソースに接続されている。なお、電源ラインPVddは垂直方向に伸びており、垂直方向の各画素に電源電圧PVddを供給する。   Further, similarly to the gate line GL, a capacitor set line CS extending in the horizontal direction is provided, and the gate of the n-channel potential control transistor T2 is connected to the capacitor set line CS. The source of the potential control transistor T2 is connected to the power supply line PVdd, and the drain is connected to the capacitor Cs and the source of the selection transistor T1. The power supply line PVdd extends in the vertical direction, and supplies the power supply voltage PVdd to each pixel in the vertical direction.

コンデンサCsの他端は、nチャンネルの駆動トランジスタT4のゲートに接続されている。駆動トランジスタT4のドレインは、nチャネルの駆動制御トランジスタT5のソースに接続され、ドレインは有機EL素子ELのアノードに接続されている。駆動制御トランジスタT5のドレインは、電源ラインPVddに接続されており、ゲートは、水平方向に伸びる発光セットラインESに接続されている。また、有機EL素子ELのカソードは、低電圧のカソード電源CVに接続されている。   The other end of the capacitor Cs is connected to the gate of the n-channel drive transistor T4. The drain of the drive transistor T4 is connected to the source of the n-channel drive control transistor T5, and the drain is connected to the anode of the organic EL element EL. The drain of the drive control transistor T5 is connected to the power supply line PVdd, and the gate is connected to the light emission set line ES extending in the horizontal direction. The cathode of the organic EL element EL is connected to a low voltage cathode power source CV.

さらに、駆動トランジスタT4のゲートには、nチャネルの短絡トランジスタT3のドレインが接続されており、この短絡トランジスタT3のソースは、駆動トランジスタT4のドレインに、またゲートはゲートラインGLに接続されている。   Furthermore, the drain of the n-channel short-circuit transistor T3 is connected to the gate of the drive transistor T4, the source of the short-circuit transistor T3 is connected to the drain of the drive transistor T4, and the gate is connected to the gate line GL. .

このように、本実施形態では、垂直方向にデータラインDLと、電源ラインPVddが配置され、水平方向にゲートラインGLと、発光セットラインESが配置されている。   Thus, in this embodiment, the data line DL and the power supply line PVdd are arranged in the vertical direction, and the gate line GL and the light emission set line ES are arranged in the horizontal direction.

次に、この画素回路の動作について、説明する。   Next, the operation of this pixel circuit will be described.

図2に示すように、この画素回路(データラインDLを含む)は、1水平期間において、ゲートラインGL、発光セットラインES、容量セットラインCSの状態(Hレベル,Lレベル)に応じて、(i)データセット(GL=Hレベル,ES=Lレベル)、(ii)プリチャージ(GL=Hレベル,ES=Hレベル)、(iii)リセット(GL=Hレベル,ES=Lレベル)、(iv)電位固定(GL=Lレベル,ES=Lレベル)、(v)発光(GL=Lレベル,ES=Hレベル)の4つの状態があり、これを繰り返す。なお、この書き込み期間において容量セットラインCSは、Lレベルである。   As shown in FIG. 2, this pixel circuit (including the data line DL) has one horizontal period according to the state (H level, L level) of the gate line GL, the light emission set line ES, and the capacitor set line CS. (I) Data set (GL = H level, ES = L level), (ii) Precharge (GL = H level, ES = H level), (iii) Reset (GL = H level, ES = L level), (Iv) There are four states of potential fixation (GL = L level, ES = L level) and (v) light emission (GL = L level, ES = H level), which are repeated. Note that in this writing period, the capacitor set line CS is at the L level.

また、データラインDLにおけるデータは、図に示すように、書き込み対象のラインが選択された段階でその水平ラインの各列のデータラインDLに順次データがセットされる。すなわち、データラインDLに対しては、データが画素毎のデータが点順次出力される。そして、すべてのデータラインDLにデータがセットされた後、各画素回路にそのデータ(データ電圧)が取り込まれる。   Further, as shown in the drawing, the data in the data line DL is sequentially set in the data line DL of each column of the horizontal line when the writing target line is selected. That is, for each data line DL, data for each pixel is output in a dot sequential manner. Then, after data is set in all the data lines DL, the data (data voltage) is taken into each pixel circuit.

なお、各種の電圧は次のように設定することが好適である。電源ラインPVddはPVdd,発光セットラインESはHレベル=PVdd,Lレベル=VVBB、ゲートラインGLはHレベル=VVDD、Lレベル=VVBB、容量セットラインCSはHレベル=VVDD、Lレベル=VVBB、カソード電源CV=CVにし、PVdd=8V、VVDD=10V、VVBB=−2V、CV=−2V程度に設定するとよい。   The various voltages are preferably set as follows. The power supply line PVdd is PVdd, the light emission set line ES is H level = PVdd, L level = VVBB, the gate line GL is H level = VVDD, L level = VVBB, and the capacitor set line CS is H level = VVDD, L level = VVBB, It is preferable to set the cathode power supply CV = CV, PVdd = 8V, VVDD = 10V, VVBB = −2V, and CV = −2V.

以下、書き込みの動作について、説明する。   Hereinafter, the write operation will be described.

(i)データセット(GL=Hレベル,ES=Lレベル,CS=Lレベル)
まず、発光セットラインES=Lレベルとして、電源ラインPVddからの電流を遮断すると共に、容量セットラインCS=Lレベルとして、選択トランジスタT1と容量CSの接続点の電圧を下げる。そして、この状態でゲートラインGLをHレベルとし、データラインDLに対応する各画素のデータ電圧を順次セットする。従って、データラインDLにデータにセットされた電圧が容量CSに印加される。なお、データラインDLには、データ電圧が点順次でセットされるが、各データラインDLは容量が接続されており、一旦印加されたデータ電圧が保持される。
(I) Data set (GL = H level, ES = L level, CS = L level)
First, the light emission set line ES is set to L level to cut off the current from the power supply line PVdd, and the capacitance set line CS is set to L level to lower the voltage at the connection point between the selection transistor T1 and the capacitor CS. In this state, the gate line GL is set to the H level, and the data voltage of each pixel corresponding to the data line DL is sequentially set. Accordingly, the voltage set in the data line DL is applied to the capacitor CS. Note that data voltages are set to the data lines DL in a dot-sequential manner, but each data line DL is connected to a capacitor, and the once applied data voltage is held.

(ii)プリチャージ
各データラインDLへのデータセットが終了した後、発光セットラインESをHレベルとする。これによって、駆動トランジスタT4のドレインが電源ラインPVddに接続され、また短絡トランジスタT3がオンになっているため、駆動トランジスタT4のゲートが電源電位PVdd近くにまでチャージされる。
(Ii) Precharge After the data set to each data line DL is completed, the light emission set line ES is set to H level. As a result, the drain of the drive transistor T4 is connected to the power supply line PVdd, and the short-circuit transistor T3 is turned on, so that the gate of the drive transistor T4 is charged close to the power supply potential PVdd.

(iii)リセット
その後、発光セットラインESをLレベルに戻し、駆動トランジスタT4を電源PVddから切り離す。これによって、図3に示すように、駆動トランジスタT4のゲート電位は、そのソース電位からしきい値電圧Vtnだけオフセットのかかった電位まで下がる。一方、トランジスタT4のドレイン電位は有機EL素子ELのしきい値電圧Veとなるため、駆動トランジスタT4のゲート電圧Vg=Ve+Vtnとなる。また、このときのコンデンサCsのデータラインDL側はデータラインDLのデータ電圧Vsigになっている。
(Iii) Reset Thereafter, the light emission set line ES is returned to the L level, and the drive transistor T4 is disconnected from the power source PVdd. As a result, as shown in FIG. 3, the gate potential of the driving transistor T4 is lowered from the source potential to a potential offset by the threshold voltage Vtn. On the other hand, since the drain potential of the transistor T4 becomes the threshold voltage Ve of the organic EL element EL, the gate voltage Vg of the drive transistor T4 becomes Ve + Vtn. At this time, the data line DL side of the capacitor Cs is at the data voltage Vsig of the data line DL.

(iv)電位固定
次に、ゲートラインGLをLレベルにセットして、選択トランジスタT1、短絡トランジスタT3をオフする。これによって、駆動トランジスタT4のゲート電圧Vg=Ve+Vtnに固定される。このとき、コンデンサCsの反対側の電圧はVsigであり、コンデンサCsには、Vsig−Vg=Vsig−(Ve+Vtn)の電圧が充電される。
(Iv) Potential Fixation Next, the gate line GL is set to L level, and the selection transistor T1 and the short-circuit transistor T3 are turned off. As a result, the gate voltage Vg of the driving transistor T4 is fixed to Ve + Vtn. At this time, the voltage on the opposite side of the capacitor Cs is Vsig, and the capacitor Cs is charged with a voltage of Vsig−Vg = Vsig− (Ve + Vtn).

(v)発光
電位が固定された後、発光セットラインESおよび容量セットラインCSをHレベルにする。これによって、図4に示すように、コンデンサCsの選択トランジスタT1側の電圧はPVddになり、従って駆動トランジスタT4のゲート電圧Vg=PVdd−Vsig+Ve+Vtnとなる。そして、駆動制御トランジスタT5もオンになるため、駆動トランジスタT4がそのゲートソース間電圧Vgsに応じた電流を流し、これが有機EL素子ELに供給される。ここで、駆動トランジスタT4のソース電位Vs=Ve+I・Rとなる。ここで、Iは有機EL素子ELに流れる電流値、Rは有機EL素子ELのオン抵抗である。従って、駆動トランジスタT4のゲートソース間電圧Vgs=Vg−Vs=PVdd−Vsig+Vtn−I・Rとなる。
(V) Light emission After the potential is fixed, the light emission set line ES and the capacitance set line CS are set to the H level. As a result, as shown in FIG. 4, the voltage on the selection transistor T1 side of the capacitor Cs becomes PVdd, and therefore the gate voltage Vg of the drive transistor T4 = PVdd−Vsig + Ve + Vtn. Since the drive control transistor T5 is also turned on, the drive transistor T4 passes a current corresponding to the gate-source voltage Vgs, which is supplied to the organic EL element EL. Here, the source potential of the driving transistor T4 is Vs = Ve + I · R. Here, I is a current value flowing through the organic EL element EL, and R is an on-resistance of the organic EL element EL. Therefore, the gate-source voltage of the driving transistor T4 is Vgs = Vg−Vs = PVdd−Vsig + Vtn−I · R.

有機EL素子ELのオン抵抗Rは、有機EL素子の面積を大きくし、有機EL素子の有機層を薄くすることで、かなり小さくすることができる。そして、駆動トランジスタT4におけるドレイン電流Iは、I=(1/2)β(Vgs−Vtn)2によって決定されるため、駆動トランジスタT4のしきい値電圧によらずに、データ電圧Vsigに応じた電流を駆動トランジスタT4に流すことができる。なお、βは駆動トランジスタT4増幅率であり、β=μεGW/GLで表され、μはキャリアの移動度、εは誘電率、GWはゲート幅、GLはゲート長である。 The on-resistance R of the organic EL element EL can be considerably reduced by increasing the area of the organic EL element and making the organic layer of the organic EL element thin. Since the drain current I in the driving transistor T4 is determined by I = (1/2) β (Vgs−Vtn) 2 , the drain current I corresponds to the data voltage Vsig regardless of the threshold voltage of the driving transistor T4. A current can be passed through the drive transistor T4. Here, β is the drive transistor T4 amplification factor, which is expressed by β = μεGW / GL, μ is the carrier mobility, ε is the dielectric constant, GW is the gate width, and GL is the gate length.

特に、駆動トランジスタT4のゲートソース間電圧Vgsは、PVddからデータ電圧Vsigを減算した電圧に基づいて決定される。従って、データ電圧Vsigは、pチャネルの駆動トランジスタのゲートに直接供給するデータ電圧Vsigと同一のものを利用することができる。従って、データラインDLを駆動する回路を従来と同様の構成にすることができる。   In particular, the gate-source voltage Vgs of the drive transistor T4 is determined based on a voltage obtained by subtracting the data voltage Vsig from PVdd. Therefore, the data voltage Vsig can be the same as the data voltage Vsig directly supplied to the gate of the p-channel driving transistor. Therefore, the circuit for driving the data line DL can be configured similarly to the conventional one.

上述の説明では、基本的に1画素についての動作についてのみ説明した。実際には、表示パネルは、マトリクス状に画素が配置されており、これらのそれぞれについて対応する輝度信号に応じたデータ電圧Vsigを供給して各有機EL素子を発光させる。すなわち、図5に示すように、表示パネルには、水平スイッチ回路HSRと、垂直スイッチVSRが設けられており、これらの出力によってデータラインDL、ゲートラインGL、その他発光セットラインES、容量セットラインCSなどの状態が制御される。特に、水平方向の各画素には、1つのゲートラインGLが対応づけられており、このゲートラインGLは垂直スイッチVSRよって、1つずつ順に活性化される。次に、1つのゲートラインGLが活性化される1水平期間の途中までの期間に、水平スイッチHSRによってすべてのデータラインDLにデータ電圧が点順次で供給され、すべてのデータラインDLにセットされる。そして、各データラインDLのデータ電圧が対応する1水平ライン分の各画素回路にデータが同時に書き込まれる(各画素に取り込まれたデータ電圧が確定する)。そして、各画素回路において、1垂直期間後まで書き込まれたデータ電圧に応じた発光がされる。   In the above description, basically only the operation for one pixel has been described. Actually, the display panel has pixels arranged in a matrix, and for each of them, the data voltage Vsig corresponding to the corresponding luminance signal is supplied to cause each organic EL element to emit light. That is, as shown in FIG. 5, the display panel is provided with a horizontal switch circuit HSR and a vertical switch VSR, and the data line DL, gate line GL, other light emission set line ES, and capacitor set line are output by these outputs. The state such as CS is controlled. In particular, one gate line GL is associated with each pixel in the horizontal direction, and the gate lines GL are sequentially activated one by one by the vertical switch VSR. Next, in the period until one half of the horizontal period in which one gate line GL is activated, the data voltage is supplied to all the data lines DL in a dot-sequential manner by the horizontal switch HSR and is set to all the data lines DL. The Then, data is simultaneously written into each pixel circuit for one horizontal line corresponding to the data voltage of each data line DL (the data voltage taken into each pixel is determined). Each pixel circuit emits light according to the data voltage written until after one vertical period.

次に、1水平ライン内の各画素に対するデータの書き込み手順について、図6に基づいて説明する。   Next, a data writing procedure for each pixel in one horizontal line will be described with reference to FIG.

まず、1水平期間の開始を示すイネーブル信号ENBのLレベルの後に、すべてのデータラインDLに点順次データ電圧Vsigを書き込む。すなわち、データラインDLには、容量などが接続されており、電圧信号をセットすることで、データラインDLにそのデータ電圧Vsigが保持される。そこで、各列の画素についてのデータ電圧Vsigを順次対応するデータラインDLにセットすることで、すべてのデータラインDLにデータ電圧Vsigをセットする。   First, the dot sequential data voltage Vsig is written to all the data lines DL after the L level of the enable signal ENB indicating the start of one horizontal period. That is, a capacitor or the like is connected to the data line DL, and the data voltage Vsig is held in the data line DL by setting a voltage signal. Therefore, the data voltage Vsig for the pixels in each column is sequentially set to the corresponding data line DL, thereby setting the data voltage Vsig to all the data lines DL.

そして、このデータのセットが終了した段階で、発光セットラインESをHレベルとしてプリチャージし、その後発光セットラインESをLレベルに戻してリセットを行う。そして、ゲートラインGLをLレベルに戻すことで、画素回路内のコンデンサCsの充電電圧が固定され、その後容量セットラインCSをHレベルとすることで駆動トランジスタT4のゲートがシフトして、当該水平ラインの全画素において、発光が行われる。   Then, at the stage when this data setting is completed, the light emission set line ES is precharged to the H level, and then the light emission set line ES is returned to the L level to perform the reset. Then, by returning the gate line GL to the L level, the charging voltage of the capacitor Cs in the pixel circuit is fixed, and thereafter, by setting the capacitance set line CS to the H level, the gate of the driving transistor T4 is shifted, and the horizontal Light is emitted in all pixels of the line.

このようにして、通常のビデオ信号(データ電圧Vsig)を順次データラインDLに書き込み、これを画素回路にセットして、発光させることができる。   In this way, a normal video signal (data voltage Vsig) can be sequentially written into the data line DL, and this can be set in the pixel circuit to emit light.

「実施形態の効果」
図1の示すように、画素回路に使用するトランジスタ(薄膜トランジスタ:TFT)をすべてnチャネルトランジスタとすることが好適である。nチャネルトランジスタは、その特性がpチャネルトランジスタに比べ優れている。このため、トランジスタの能動層をアモルファスシリコンとしても、十分動作が可能になる。そこで、能動層について、ポリシリコン化する処理を不要として歩留まりを改善することができる。
また、選択トランジスタT1と駆動トランジスタT4のゲートの間にコンデンサCsを挿入しても、従来の選択トランジスタを直接pチャネルの駆動トランジスタの制御端に接続した場合と同じ極性のデータ信号を利用することができる。
"Effect of the embodiment"
As shown in FIG. 1, it is preferable that all transistors (thin film transistors: TFTs) used in the pixel circuit are n-channel transistors. The characteristics of the n-channel transistor are superior to those of the p-channel transistor. For this reason, even if the active layer of the transistor is made of amorphous silicon, sufficient operation is possible. Therefore, the yield of the active layer can be improved by eliminating the need for polysilicon processing.
Even if the capacitor Cs is inserted between the gates of the selection transistor T1 and the driving transistor T4, a data signal having the same polarity as that in the case where the conventional selection transistor is directly connected to the control terminal of the p-channel driving transistor should be used. Can do.

「変形例」
図7には、変形例の画素回路の構成を示す。この例では、電位制御トランジスタT2の一端(ドレイン)が電源ラインPVddではなく、発光セットラインESに接続されている。この構成によっても、図1の例と同様の作用が得られる。また、電源としては同一のPVddに接続されるが、発光セットラインESは、電源ラインPVddとは別のラインであり、有機EL素子ELへ駆動供給する電源ラインPVddに比べその電圧変動がなく、安定した動作が得られる。すなわち、電位制御トランジスタT2による電圧Vnを設定する際に、電源ラインPVddの電圧降下の影響を受けることがない。
"Modification"
FIG. 7 shows a configuration of a pixel circuit of a modified example. In this example, one end (drain) of the potential control transistor T2 is connected to the light emission set line ES instead of the power supply line PVdd. With this configuration, the same operation as in the example of FIG. 1 can be obtained. Further, although the power supply is connected to the same PVdd, the light emission set line ES is a line different from the power supply line PVdd, and there is no voltage fluctuation compared to the power supply line PVdd that drives and supplies the organic EL element EL. Stable operation can be obtained. That is, when setting the voltage Vn by the potential control transistor T2, it is not affected by the voltage drop of the power supply line PVdd.

実施形態に係る画素回路の構成を示す図である。It is a figure which shows the structure of the pixel circuit which concerns on embodiment. 動作を説明するチャート図である。It is a chart figure explaining operation. データの書き込みを説明する図である。It is a figure explaining writing of data. 発光時を説明する図である。It is a figure explaining the time of light emission. パネルの全体構成を示す図である。It is a figure which shows the whole structure of a panel. データセットのタイミング例を示す図である。It is a figure which shows the example of timing of a data set. 変形例の画素回路の構成を示す図である。It is a figure which shows the structure of the pixel circuit of a modification.

符号の説明Explanation of symbols

Cs コンデンサ、CS 容量セットライン、CV カソード電源、DL データライン、EL 有機EL素子、ENB イネーブル信号、ES 発光セットライン、GL ゲートライン、HSR 水平スイッチ、PVdd 電源電圧、T1 選択トランジスタ、T2 電位制御トランジスタ、T3 短絡トランジスタ、T4 駆動トランジスタ、T5 駆動制御トランジスタ、VSR 垂直スイッチ、Vg 駆動トランジスタのゲート電圧、Vsig データ電圧。   Cs capacitor, CS capacitance set line, CV cathode power supply, DL data line, EL organic EL element, ENB enable signal, ES light emission set line, GL gate line, HSR horizontal switch, PVdd power supply voltage, T1 selection transistor, T2 potential control transistor , T3 short-circuit transistor, T4 drive transistor, T5 drive control transistor, VSR vertical switch, Vg drive transistor gate voltage, Vsig data voltage.

Claims (2)

電源と有機EL素子の間に直列に接続され、制御端の電位に応じた駆動電流を前記電源から前記有機EL素子に流す駆動トランジスタと、
この駆動トランジスタと前記電源との間に直列に配置され、前記駆動電流をオンオフする駆動制御トランジスタと、
前記駆動トランジスタと前記駆動制御トランジスタの間に一端が接続され、前記駆動トランジスタの制御端に他端が接続され、前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、
データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、
この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、
この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、を有し、
前記駆動トランジスタは、nチャネルトランジスタであり、
前記選択トランジスタと前記短絡トランジスタをオンすることにより、前記データ信号を前記駆動トランジスタの制御端へ供給し、
前記短絡トランジスタがオンされている期間に、前記駆動制御トランジスタをオンした後、一旦前記駆動制御トランジスタをオフし、更にその後、前記短絡トランジスタおよび前記選択トランジスタをオフしてから、前記電位制御トランジスタおよび前記駆動制御トランジスタをオンすることを特徴とする有機EL画素回路。
A driving transistor connected in series between the power source and the organic EL element, and causing a driving current corresponding to the potential of the control terminal to flow from the power source to the organic EL element;
A drive control transistor arranged in series between the drive transistor and the power source to turn on and off the drive current;
One end connected between the drive transistor and the drive control transistor, the other end connected to the control end of the drive transistor, and a short-circuit transistor for controlling whether the drive transistor is diode-connected,
A selection transistor for controlling whether to supply a data signal from a data line to the control terminal of the driving transistor;
A capacitor inserted between the selection transistor and the control terminal of the drive transistor;
A potential control transistor for turning on and off a connection between the selection transistor side of the capacitor and the power source;
The driving transistor is an n-channel transistor;
By turning on the selection transistor and the short-circuit transistor, the data signal is supplied to the control terminal of the drive transistor,
While the short-circuit transistor is turned on, the drive control transistor is turned on, then the drive control transistor is turned off, and then the short-circuit transistor and the selection transistor are turned off, and then the potential control transistor and An organic EL pixel circuit, wherein the drive control transistor is turned on.
請求項1に記載の回路において、
前記駆動制御トランジスタ、短絡トランジスタ、選択トランジスタおよび電位制御トランジスタをnチャネルトランジスタとすることを特徴とする有機EL画素回路。
The circuit of claim 1, wherein
An organic EL pixel circuit, wherein the drive control transistor, the short-circuit transistor, the selection transistor, and the potential control transistor are n-channel transistors.
JP2005092566A 2004-04-12 2005-03-28 Organic EL pixel circuit Active JP5121124B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005092566A JP5121124B2 (en) 2005-03-28 2005-03-28 Organic EL pixel circuit
TW094110695A TW200540774A (en) 2004-04-12 2005-04-04 Organic EL pixel circuit
KR1020050029920A KR100649513B1 (en) 2004-04-12 2005-04-11 Pixel circuit for use in organic electroluminescence panel and driving method thereof
US11/103,742 US7339562B2 (en) 2004-04-12 2005-04-12 Organic electroluminescence pixel circuit
CN200510064215A CN100593185C (en) 2004-04-12 2005-04-12 Organic EL pixel circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005092566A JP5121124B2 (en) 2005-03-28 2005-03-28 Organic EL pixel circuit

Publications (2)

Publication Number Publication Date
JP2006276250A JP2006276250A (en) 2006-10-12
JP5121124B2 true JP5121124B2 (en) 2013-01-16

Family

ID=37211107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005092566A Active JP5121124B2 (en) 2004-04-12 2005-03-28 Organic EL pixel circuit

Country Status (1)

Country Link
JP (1) JP5121124B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101214205B1 (en) * 2005-12-02 2012-12-21 재단법인서울대학교산학협력재단 Display device and driving method thereof
JP5148951B2 (en) * 2007-08-30 2013-02-20 エルジー ディスプレイ カンパニー リミテッド Image display device and driving method of image display device
RU2494473C1 (en) * 2009-07-10 2013-09-27 Шарп Кабусики Кайся Display device
KR101058107B1 (en) 2009-09-14 2011-08-24 삼성모바일디스플레이주식회사 Pixel circuit and organic light emitting display device using the same
KR101030002B1 (en) 2009-10-08 2011-04-20 삼성모바일디스플레이주식회사 Pixel and organic light emitting display using thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002202749A (en) * 2000-12-28 2002-07-19 Toshiba Corp Array substrate for display device, and display device
JP2003099000A (en) * 2001-09-25 2003-04-04 Matsushita Electric Ind Co Ltd Driving method of current driving type display panel, driving circuit and display device
JP3732477B2 (en) * 2001-10-26 2006-01-05 株式会社半導体エネルギー研究所 Pixel circuit, light emitting device, and electronic device
JP3832415B2 (en) * 2002-10-11 2006-10-11 ソニー株式会社 Active matrix display device
KR100490622B1 (en) * 2003-01-21 2005-05-17 삼성에스디아이 주식회사 Organic electroluminescent display and driving method and pixel circuit thereof
JP2004286816A (en) * 2003-03-19 2004-10-14 Toshiba Matsushita Display Technology Co Ltd Active matrix type display device and its driving method
JP3772889B2 (en) * 2003-05-19 2006-05-10 セイコーエプソン株式会社 Electro-optical device and driving device thereof
JP4297438B2 (en) * 2003-11-24 2009-07-15 三星モバイルディスプレイ株式會社 Light emitting display device, display panel, and driving method of light emitting display device

Also Published As

Publication number Publication date
JP2006276250A (en) 2006-10-12

Similar Documents

Publication Publication Date Title
KR100649513B1 (en) Pixel circuit for use in organic electroluminescence panel and driving method thereof
JP4501429B2 (en) Pixel circuit and display device
JP4974471B2 (en) Organic EL pixel circuit and driving method thereof
JP5207581B2 (en) Driving method of semiconductor device or display device
JP4826597B2 (en) Display device
US20090231308A1 (en) Display Device and Driving Method Thereof
JP2008164796A (en) Pixel circuit and display device and driving method thereof
JP2006215275A (en) Display apparatus
JP2010008523A (en) Display device
JP2004361640A (en) Pixel circuit, display device, and driving method for pixel circuit
JP2004246204A (en) Pixel circuit, display device, and driving method of pixel circuit
JP2006317696A (en) Pixel circuit, display device, and method for controlling pixel circuit
US20170193888A1 (en) Shift circuit, shift register, and display device
JP2006227237A (en) Display device and display method
US11094254B2 (en) Display device and method for driving same
JP4547605B2 (en) Display device and driving method thereof
JP2006243526A (en) Display device, and pixel driving method
JP4826870B2 (en) Pixel circuit, driving method thereof, active matrix device, and display device
JP5121124B2 (en) Organic EL pixel circuit
JP2010266493A (en) Driving method for pixel circuit and display apparatus
JP4182919B2 (en) Pixel circuit and display device
JP4999281B2 (en) Organic EL pixel circuit
JP2005215102A (en) Pixel circuit, display apparatus, and driving method for same
JP2008158303A (en) Display device
JP4747528B2 (en) Pixel circuit and display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121023

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5121124

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3