JP3343160B2 - The liquid crystal display device - Google Patents

The liquid crystal display device

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JP3343160B2
JP3343160B2 JP26155593A JP26155593A JP3343160B2 JP 3343160 B2 JP3343160 B2 JP 3343160B2 JP 26155593 A JP26155593 A JP 26155593A JP 26155593 A JP26155593 A JP 26155593A JP 3343160 B2 JP3343160 B2 JP 3343160B2
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tft
liquid crystal
ldd
drain
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JP26155593A
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Inventor
正文 国井
祐司 林
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ソニー株式会社
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はアクティブマトリクス型の液晶表示装置に関する。 The present invention relates to an active matrix liquid crystal display device. より詳しくは能動素子として集積形成される薄膜トランジスタの構造に関する。 More particularly to a structure of a thin film transistor to be integrated formed as an active element.

【0002】 [0002]

【従来の技術】薄膜トランジスタ(以下TFTと称する)はアクティブマトリクス型の液晶表示装置や密着型イメージセンサ等に応用できる為、近年その開発が活発に行なわれている。 BACKGROUND ART TFT (hereinafter referred to as TFT) because it can be applied to an active matrix type liquid crystal display device or a contact type image sensor or the like, its development has been actively carried out in recent years. 特に薄膜材料として多結晶シリコン(以下poly−Siと称する)は、表示部やセンサ部を構成するTFTに加えて、周辺駆動回路を構成するT T Particularly polycrystalline silicon (hereinafter referred to as poly-Si) thin film material, in addition to the TFT constituting the display unit and the sensor unit, which constitutes the peripheral driving circuits
FTを同一基板上に集積形成できる為注目を集めている。 It has attracted attention because that can be integrated and formed the FT on the same substrate.

【0003】アクティブマトリクス型液晶表示装置の画素をオン/オフする為のスイッチング素子として用いられるTFTについては、特に画素輝点欠陥の原因となるリーク電流を抑制する為、従来から様々な構造が提案され実用化されてきた。 [0003] For the TFT used as a switching element for turning on / off the pixels of an active matrix type liquid crystal display device, for suppressing the leakage current in particular causes the pixel bright spot defect, various structures conventionally proposed has been put into practical use is. 例えば、特公平3−38755号公報に開示されている様に、LDD(LightlyD For example, as disclosed in Japanese Patent Kokoku 3-38755, LDD (LightlyD
oped Drain)構造のTFT(以下LDD T TFT of oped Drain) structure (hereinafter referred to as LDD T
FTと称する)が開発されている。 Referred to as FT) has been developed. このLDD TFT This LDD TFT
はチャネル領域とドレイン領域端部との間にドレイン領域よりも薄い低濃度不純物領域を有している。 Has a thin lightly doped region than the drain region between the channel region and the drain region end. このLD The LD
D構造は、ドレイン領域端部での電界集中を緩和する事ができオフセットゲート構造と同様にリーク電流抑制効果がある為、アクティブマトリクス型液晶表示装置等の回路素子に応用されている。 D structure, because there is likewise leakage current suppression effect and the offset gate structure it is possible to reduce electric field concentration at the drain region end, and is applied to the circuit elements such as an active matrix type liquid crystal display device.

【0004】本発明の背景を明らかにする為に、図12 [0004] In order to clarify the background of the present invention, and FIG. 12
を参照して従来のLDD構造を簡潔に説明する。 It refers to the briefly explaining the conventional LDD structure. 石英基板1の表面には、所定の形状にパタニングされたpol On the surface of the quartz substrate 1 was patterned into a predetermined shape pol
y−Si膜が形成されている。 y-Si film is formed. このpoly−Si膜にはチャネル領域2とその両側にソース領域3、ドレイン領域5とが形成されている。 The poly-Si film source region 3 on both sides of the channel region 2 to the drain region 5 is formed. 又、チャネル領域2の両端部には、上述した低濃度不純物領域あるいはLDD領域6が介在している。 Further, at both ends of the channel region 2, a low concentration impurity region or LDD region 6 is interposed as described above. ゲート酸化膜7及びゲート窒化膜8 The gate oxide film 7 and gate nitride film 8
を介してゲート電極9がパタニング形成されておりTF TF gate electrode 9 are formed patterned via
Tを構成する。 Constitute the T. TFTの上には第1層間絶縁膜10が成膜されている。 On the TFT has first interlayer insulating film 10 is deposited. さらにその上には配線電極11がパタニング形成されておりコンタクトホールを介してソース領域3に電気接続されている。 As the wiring electrodes 11 on are electrically connected to the source region 3 via a contact hole is formed patterned further. さらに第2層間絶縁膜12 Further, the second interlayer insulating film 12
を介して画素電極13がパタニング形成されており、同様にコンタクトホールを介してドレイン領域5に電気接続されている。 The pixel electrodes 13 are formed patterned via and is electrically connected to the drain region 5 similarly via a contact hole.

【0005】TFTのリーク電流を減少させるもう一つの方法として、2個以上のゲート電極を設けた、所謂マルチゲート構造のTFTが従来から知られており、例えば特開昭58−171860号や特開昭58−1800 [0005] Another way of reducing the leakage current of the TFT, is provided with two or more gate electrodes, are known conventionally TFT so-called multi-gate structure, e.g., JP 58-171860 and JP HirakiAkira 58-1800
63号等に開示されている。 It disclosed in No. 63 and the like. 本発明の理解を容易にする為に、図13を参照してマルチゲート構造のTFTを簡潔に説明する。 To facilitate understanding of the present invention, briefly explaining the TFT of the multi-gate structure with reference to FIG. 13. 石英基板1の表面には所定の形状にパタニングされたpoly−Si膜が形成されている。 The surface of the quartz substrate 1 poly-Si films patterned in a predetermined shape is formed. このpoly−Si膜には互いに分離した一対のチャネル領域2が形成されており、両者は接続領域4により互いに接続されている。 The poly-Si pair of channel regions 2 separated from each other in the film is formed, both of which are connected to one another by a connecting region 4. なおこの接続領域4は一方のTFTに属するソース領域及び他方のTFTに属するドレイン領域を含んでいる為、以下の説明上場合によりソース/ドレイン領域4として表示する事もある。 Note for containing the drain regions belonging to the source region and the other TFT belonging to the connection area 4 one TFT, there also be displayed as the source / drain regions 4 optionally on the following description. 一方のチャネル領域2の端部にはソース領域3が形成されており、他方のチャネル領域2の端部にはドレイン領域5が形成されている。 The end of one of the channel region 2 are formed a source region 3, the drain region 5 are formed at the end of the other of the channel region 2. 又、ゲート酸化膜7を介して所定の形状にパタニングされた一対のゲート電極9が夫々チャネル領域2 Further, the gate oxide film 7 a pair of gate electrodes 9 which are patterned into a predetermined shape through the respective channel region 2
に整合して設けられている。 It is provided in alignment with the. 第1層間絶縁膜10を介して配線電極11がパタニング形成されており、ソース領域3に電気接続されている。 Wiring electrodes 11 via the first interlayer insulating film 10 is formed patterned and electrically connected to the source region 3. さらに、第2層間絶縁膜1 Further, the second interlayer insulating film 1
2を介して画素電極13がパタニング形成されており同じくコンタクトホールを介してドレイン領域5に電気接続されている。 2 pixel electrode 13 via are electrically connected to the drain region 5 via the same contact hole is formed patterned. このマルチゲートTFTは、等価回路的には複数のTFTを直列接続した構成となっている。 The multi-gate TFT is the equivalent circuit has a configuration connected in series a plurality of the TFT. リーク電流は複数のTFTのうち、オフ電流値の最も低いTFTに依存する為、リーク電流を抑制する事ができやはりアクティブマトリクス型液晶表示装置の画素スイッチング素子等に応用されている。 Leakage current of the plurality of TFT, to rely on the lowest TFT off current value, and is applied to the pixel switching element or the like that can be also active matrix liquid crystal display device to suppress leakage current.

【0006】図14は、マルチゲート構造のTFTを採用したアクティブマトリクス型液晶表示装置の1画素分を切り取って示した等価回路図である。 [0006] Figure 14 is an equivalent circuit diagram showing cut and one pixel of an active matrix type liquid crystal display device employing a TFT having a multi-gate structure. スイッチング素子はTFT1ないしTFTnの直列接続からなり、個々のゲート電極は夫々共通にゲート線に接続されている。 Switching elements to not TFT1 becomes a series connection of TFTn, the individual gate electrodes are respectively connected to the common gate line.
TFT1のソース領域端部は信号線に接続されている一方、TFTnのドレイン領域端部は画素電極を介して液晶を駆動する。 Source region end of the TFT1 is one that is connected to the signal line, the drain region end of TFTn drives the liquid crystal through the pixel electrodes. なお、液晶と並列に補助容量も接続されている。 Incidentally, also connected auxiliary capacitor on the liquid crystal in parallel.

【0007】 [0007]

【発明が解決しようとする課題】従来のLDD TFT [Problems that the Invention is to solve the above conventional LDD TFT
構造では、LDD領域の不純物ドーズ量は1×10 12 In the structure, the impurity dose of the LDD region is 1 × 10 12 ~
1×10 13 /cm 2程度である為、poly−Si膜中に不純物イオン打ち込みを行なった場合、ドーズ量の僅な変動でpoly−Si膜の比抵抗値が大きくばらついてしまう。 About 1 × 10 13 / cm 2 at which therefore, when subjected to impurity ion implantation into the poly-Si film, the specific resistance value of the poly-Si film with small quantity variation of dose will vary greatly. この為、LDD抵抗の変動が生じ易く、LDD For this reason, likely to occur fluctuation of LDD resistance, LDD
TFTのリーク電流のばらつきの原因となっていた。 It has been a cause of variations in the TFT the leak current.
リーク電流の高いTFTでは、特に周囲温度を高温(例えば50〜80℃)にした時に、リーク電流が温度に対して指数関数的に増大する為、液晶表示装置の画面上で所謂高温輝点欠陥が現われるという課題があった。 In high leakage current TFT, particularly when the ambient temperature to a high temperature (e.g. 50 to 80 ° C.), since the leakage current increases exponentially with temperature, the screen so-called high-temperature bright point on the defect of the liquid crystal display device there is a problem that appears. 又、 or,
TFTの活性領域として用いるpoly−Si膜の結晶性の微妙な差によって、活性領域中の不純物イオンの活性化率が異なる為、TFTの閾値電圧(Vth)がばらつくという課題があった。 By subtle differences in crystalline poly-Si film used as an active region of the TFT, for activation rate of impurity ions in the active region are different, there threshold voltage of TFT (Vth) is a problem that varies. さらに、TFTのゲート容量と補助容量との間の容量カップリングにばらつきが存在する為、アクティブマトリクス型液晶表示装置の画面に薄い筋状の輝線欠陥が現われる事があり解決すべき課題となっている。 Furthermore, since the variation in capacitive coupling between the gate capacitance and the auxiliary capacitance of the TFT is present, been a problem to be solved may be screen thin streak bright line defects of an active matrix liquid crystal display device appears there. この容量カップリングによる輝線欠陥は、特にドレイン電圧が比較的低い状態で画素電極に信号電荷を書き込む場合に顕著になる。 Bright line defects due to the capacitive coupling becomes remarkable especially when the drain voltage is written to the signal charges to the pixel electrode at a relatively low state.

【0008】一方、従来のマルチゲート構造のTFTではソース領域及びドレイン領域にドーピングされる不純物に水平方向拡散がある為、例えばP イオンをドーピングしたnチャネルTFTではチャネル長を5μm以下にする事ができないという課題があった。 On the other hand, since the impurity to be doped in the conventional source and drain regions in the TFT of the multi-gate structure is horizontal diffusion, for example, P + ions that the channel length in the doped n-channel TFT to 5μm or less there is a problem that can not be. チャネル長を短縮化すると不純物の水平方向拡散の為実効チャネル長が短くなり、リーク電流が極端に増大する。 When shortening the channel length becomes shorter effective channel length for the horizontal diffusion of impurities, the leakage current increases extremely. この為従来のマルチゲート構造ではTFTの微細化が困難であり、 For this reason in the conventional multi-gate structure, it is difficult to miniaturization of the TFT,
アクティブマトリクス型液晶表示装置の高精細化の障害になっていた。 It had become an obstacle to higher definition of the active matrix liquid crystal display device. これに加えて、従来のマルチゲート構造においてもLDD構造と同様に高温輝点欠陥が多発していた。 In addition, hot luminance point defect as with the LDD structure even in the conventional multi-gate structure was frequently.

【0009】加えて、TFTをLDD構造としても、信号電荷のホールド期間中薄膜トランジスタのリークによる点欠陥画素の発生は完全には抑制できない。 [0009] In addition, also as an LDD structure TFT, occurrence of a defective pixel points due to leakage during the hold period TFT of the signal charge can not be completely suppressed. 特に、全体的にリークレベルが大きくなる高温(例えば55℃) In particular, the overall high temperature leak level is increased (e.g., 55 ° C.)
では、点滅状態に至る点欠陥画素が多発してしまう。 In defective pixel point leading to blinking will frequently. そこで解析を試みた所、画素の点欠陥は液晶の交流駆動に関連しており、印加電圧の極性に依存しソース/ドレイン間にリーク電流が発生している事が判明した。 So where it attempts to parse, point defects of pixels is associated to the AC driving of the liquid crystal, it has been found that the leakage current is generated between the depending on the polarity of the applied voltage source / drain. 具体的には、正極性信号電荷の保持期間中連続してゲート電極と画素電極との間に高電界が印加されており、この為局在準位を介して流れるリーク電流は負極性信号電荷の保持期間よりも遥かに大きくなってしまい、正極性保持期間中高電位の画像信号レベルを十分ホールドできず結果的に液晶に対する交流駆動のバランスが崩れ、点滅する点欠陥画素が多発するという課題がある。 Specifically, a high electric field are applied between the positive polarity signal charge gate electrode and the pixel electrode continuously during the holding period, the leakage current flowing through this order localized level is negative signal charges will be of much larger than the holding period, the problem of balancing the AC drive to the positive polarity holding period domed potential image signal level of the liquid crystal consequently not sufficiently hold collapses, defective pixel occurs frequently that blinks is there.

【0010】さらに別の観点から見た従来の技術の課題を簡潔に説明する。 [0010] In addition briefly explaining the problem of the prior art as seen from a different point of view. アクティブマトリクス型液晶表示装置の大型化及び高精細化につれて画素数が顕著に増大すると、前述した様に画素欠陥による歩留り低下が製造コスト上重大な問題になる。 When the number of pixels as size and higher definition active matrix type liquid crystal display device increases significantly, a problem yield loss is significant production costs due to pixel defects as mentioned above. この対策の1つとして従来から冗長構成が採用されている。 Redundancy has conventionally been employed as one of the measures. 冗長構成とは、本来不必要であるが欠陥救済もしくは信頼性向上の為にやむを得ず導入する構造と一般的には位置付けられている。 Redundancy and is unnecessary originally are positioned in the structure and common to unavoidable introduced for repairing a defect or reliability. 例えば日経BP社発行「フラットパネルディスプレイ199 For example, Nikkei BP published by "flat panel display 199
1」p. 1 "p. 105〜108,p. 105~108, p. 201等に示す様に、画素駆動用スイッチング素子として用いられるTFTに起因する画素欠陥の救済策として、1画素に対して複数のスイッチング素子を設けたり、予備のスイッチング素子を設ける等の冗長構成が従来から知られている。 As shown in 201, etc., as a remedy for pixel defect due to a TFT used as a pixel-driving switching element, or a plurality of switching elements for one pixel, the redundant configuration, such as providing the spare switching element It is known from the prior art. しかしながらこれらの従来方法は上述した様に初期の製造歩留りをある程度確保する為にやむなく採用されたものであり、複数のスイッチング素子を設けるという冗長性の代償として製造工程の増加、配線の断線故障、接続工程の複雑化、周辺駆動回路の複雑化等が伴ない、多くの副次的な欠点を有していた。 However these conventional methods are those unavoidably adopted to ensure a certain degree the initial production yield as described above, an increase in the manufacturing process as a redundancy cost of providing a plurality of switching elements, the disconnection fault of the wiring, complication of the connection step, complex or the like of the peripheral driver circuit is not accompanied, it had many secondary disadvantages.

【0011】 [0011]

【課題を解決するための手段】上述した従来の技術の課題に鑑み、本発明はリーク電流が少なく、閾値電圧特性の制御が容易であり、ゲート容量カップリングの悪影響を受ける事がなく、安定した交流駆動の行なえる、微細化の可能なアクティブマトリクス型液晶表示装置用のT In view of the problems of the prior art described above SUMMARY OF THE INVENTION The present invention has less leakage current, it is easy to control the threshold voltage characteristics, without it adversely affected the gate capacitance coupling, stable line of the AC driving playable, T for an active matrix liquid crystal display device capable of miniaturization
FT構造を提供する事を第1目的とする。 That provides the FT structure is referred to as a first objective. かかる第1目的を達成する為に以下の手段を講じた。 In order to achieve the first objective has taken the following means. 即ち、本発明にかかる液晶表示装置は、基本的な構成要素として、マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の基板と、対向電極を有し前記一方の基板に対向配置された他方の基板と、両方の基板に保持された液晶層とを備えている。 That is, the liquid crystal display device according to the present invention, as basic components, the one having the one substrate that includes a switching element for driving the pixel electrode and the pixel electrodes arranged in a matrix, a counter electrode the other substrate opposed to the substrate, and a liquid crystal layer held both substrates. 本発明の特徴事項として、前記スイッチング素子は複数個の薄膜トランジスタを夫々のソース/ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有する。 As a feature of the present invention, the switching element has a multi-gate structure in which electrical connection to each other in series connected and the gate electrodes of the plurality of thin film transistors by a connecting region serving as a source / drain region of each. さらに、マルチゲート構造を構成する各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたLDD構造を有している。 Further, each thin film transistor included in the multi-gate structure has an LDD structure with low-concentration impurity regions of the source region and the drain region of the same conductivity type at least between the source region or the drain region and the channel region. そして該接続領 And the connection territory
域はソース領域及びドレイン領域と同じく、該低濃度不 Pass is also a source region and a drain region, low concentration not
純物領域より不純物濃度が高い。 Higher impurity concentration than the pure object region.

【0012】好ましくは、各薄膜トランジスタは、ソース領域及びドレイン領域の両方とチャネル領域の間に夫々低濃度不純物領域を備えている。 [0012] Preferably, the thin film transistors has a respective lightly doped region between both the channel region of the source region and the drain region. 又好ましくは、前記スイッチング素子は直列接続された一対の薄膜トランジスタからなり、一方はソース領域とチャネル領域の間にのみ低濃度不純物領域を有し、他方はドレイン領域とチャネル領域の間にのみ低濃度不純物領域を有する対称構造としても良い。 Further preferably, the low density only between the switching element comprises a pair of thin film transistors connected in series, one with a low concentration impurity region only between source and channel regions, the other is a drain region and the channel region it may be symmetrical structure having an impurity region. さらに好ましくは、各薄膜トランジスタは5μm以下のチャネル長を有している。 More preferably, the thin film transistors has a channel length of 5μm or less.

【0013】特に液晶の交流駆動を安定化する為、複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも1個は、他の低濃度不純物領域と異なる長さ寸法を有する様にした。 [0013] Especially for stabilizing the AC driving of the liquid crystal, at least one of the plurality of low-concentration impurity region provided in the plurality of thin film transistor-like has a length dimension that is different from the other low concentration impurity regions It was. 具体的には、画素電極に一番近い低濃度不純物領域が、他の低濃度不純物領域に比べて長くなる様にした。 Specifically, closest low concentration impurity regions in the pixel electrodes, was set to longer than the other low-concentration impurity regions. あるいは、複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも1個は、他の低濃度不純物領域と異なる濃度を有する様にしても良い。 Alternatively, at least one of the plurality of low-concentration impurity region provided in the plurality of thin film transistors, may be as having a concentration different from that of the other low-concentration impurity regions. 具体的には、画素電極に一番近い低濃度不純物領域が、他の低濃度不純物領域に比べて小さな濃度を有する。 Specifically, closest low concentration impurity regions in the pixel electrode has a smaller concentration as compared to other low-concentration impurity regions.

【0014】本発明の第2の目的は、1個の画素に対して複数のスイッチング素子を用いる事なくスイッチング素子自体に冗長性を持たせ、配線の複雑化及び周辺駆動回路の複雑化をもたらす事なく製造歩留り及び信頼性を改善する事である。 A second object of the present invention, to provide redundancy in the switching element itself without using a plurality of switching elements for one pixel, resulting in complication of complexity and peripheral driver circuit wiring it is to improve the manufacturing yield and reliability without. かかる第2の目的を達成する為に以下の手段を講じた。 In order to achieve the above second object of the present invention has taken the following means. 即ちマトリクス状に配列した画素用 That for pixels arranged in a matrix form
の電極とこの電極を駆動するスイッチング素子とを備え Provided with a electrode and a switching element for driving the electrodes
た表示用の基板において、前記スイッチング素子は基本的に複数個の薄膜トランジスタからなり各ゲート電極を共通接続したマルチゲート構造を有する。 In the substrate for display was, the switching element has a multi-gate structure in common connecting each gate electrode consists essentially of a plurality of thin film transistors. 特徴事項として個々の薄膜トランジスタは低濃度不純物領域であるL Individual TFT As a feature is a low concentration impurity region L
DD領域を備えたLDD型のリーク電流抑制構造を有しており、少なくとも2個の該薄膜トランジスタを夫々のソース/ドレイン領域を兼ねる接続領域によって直列接続し、該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高く、電流リーク故障に対する冗長性を付与している。 Has an LDD type of leakage current suppression structure with DD region, connected in series by a connecting region serving as a source / drain region of each of at least two of said thin film transistor, and said connection region a source region and a drain region similarly, higher impurity concentration than the low concentration impurity region, is imparted redundancy for current leakage failure. この場合、L In this case, L
DD型の薄膜トランジスタは、少なくともドレインとして機能する不純物領域とチャネル領域との間に、該不純物領域と同一導電型でより低濃度のLDD領域を有している。 DD-channel thin film transistor, between impurity regions and a channel region serving as at least a drain, and a lower concentration LDD region in the impurity region of the same conductivity type. 又、前記LDD型の薄膜トランジスタは該チャネル領域の両側で交互にドレインとして機能する不純物領域及び付随するLDD領域を有している。 In addition, the LDD-type thin film transistor has an LDD region impurity regions and associated functions as the drain alternately on both sides of the channel region.

【0015】 [0015]

【作用】本発明の第一側面によれば、画素スイッチング素子用TFTのゲート電極をマルチゲート構造とし、且つLDD構造を採用している。 According to a first aspect of the present invention, the gate electrode of the pixel switching element TFT for a multi-gate structure, and and employ an LDD structure. 両構造を組み合せる事により、夫々の長所が生かされるとともに短所が除かれるという顕著な相乗効果が得られる。 By combining both structures, remarkable synergistic effect that disadvantages are removed is obtained with advantages of each are kept alive. 即ち、リーク電流を低く抑制でき閾値電圧(Vth)及びゲート容量カップリングのばらつきを少なくし、チャネル長の短縮化を図る事ができる。 That is, to reduce the variation in suppression can threshold voltage (Vth) and the gate capacitance coupling low leakage current, it is possible to shorten the channel length. 特に、マルチゲート構造とLDD構造を組み合わせた画素スイッチング素子用TFTにおいて、 In particular, in the pixel switching element for TFT that combines the multi-gate structure and an LDD structure,
画素電極に近接する低濃度不純物領域(LDD領域)の長さ又は濃度を残りの低濃度不純物領域と異ならせる事により、画素電位の正極性保持期間中チャネル領域における電界の集中を小さく抑える事ができ局在準位を介してのリーク電流を抑制する。 By varying the low concentration impurity region (LDD region) of the length or concentration of the remaining low-concentration impurity region adjacent to the pixel electrode, it is possible to suppress small concentration of an electric field in the positive polarity holding period in the channel region of the pixel potential suppressing the leakage current through the possible localized level. さらに、リーク電流を低く抑えたまま高い駆動電流又はオン電流を得る事ができるので、アクティブマトリクス型液晶表示装置の高性能化に大きく寄与する。 Furthermore, since it is possible to obtain a high drive current or the on-current while suppressing the leakage current low, significantly contributes to the performance of active matrix liquid crystal display device. 又TFT設計の自由度が高くなる為液晶表示装置の開口率向上にも寄与できる。 Also that it is possible to perform the aperture ratio of the liquid crystal display device because it increases the degree of freedom of TFT design.

【0016】本発明の第二側面によれば、リーク電流抑制構造を有する薄膜トランジスタを2個以上直列接続してマルチゲート構造としており、スイッチング素子自体に電流リーク故障に対する冗長性を付与している。 According to a second aspect of the invention, it has a multi-gate structure connected in series two or more thin film transistor having a leakage current suppressing structure is imparted redundancy for current leakage fault to the switching element itself. 換言すると、複数個の薄膜トランジスタのうち少なくとも2 In other words, at least one of the plurality of thin film transistors 2
個は、TFT単独でも画素欠陥とならない程度にリーク電流が小さい。 This leakage current is small enough not the pixel defect in TFT alone. 従って、製造工程段階もしくは実使用状態で1個のTFTが電流リーク故障を生じても、残りのTFTが補完的に作用しスイッチング素子自体としては正常に動作可能としている。 Therefore, even if one of the TFT current leak failure in the manufacturing process steps or actual use, the rest of the TFT is operable normally as a complement to the action switching element itself. この様に単独のスイッチング素子自体に冗長性を持たせている為、配線及び周辺駆動回路の複雑化を招く事なく製造歩留り及び信頼性を従来に比し飛躍的に改善する事が可能である。 Because it was such a redundancy in a single switching element itself, it is possible that the dramatically improved compared with the conventional manufacturing yield and reliability without complicating wiring and peripheral driver circuits .

【0017】 [0017]

【実施例】以下図面を参照して本発明の好適な実施例を詳細に説明する。 EXAMPLES illustrating the preferred embodiments in detail of the present invention with reference to the drawings. 図1は本発明にかかるアクティブマトリクス型液晶表示装置の第1実施例を示しており、特に要部となるTFT周辺を拡大して表わした部分断面図である。 Figure 1 shows a first embodiment of an active matrix type liquid crystal display device according to the present invention, it is a partial sectional view showing an enlarged TFT periphery of particular main section. 図示するTFTはnチャネル型でありアクティブマトリクス型液晶表示装置の画素駆動用スイッチング素子を構成する。 TFT illustrated constitutes the pixel-driving switching element of an active matrix liquid crystal display device is an n-channel type. 絶縁基板例えば石英基板1の上にはパタニングされた多結晶半導体層例えばpoly−Si膜が形成されている。 Polycrystalline semiconductor layer for example poly-Si films patterned on top of the insulating substrate such as quartz substrate 1 is formed. この膜にはソース領域3と、ソース/ The source region 3 in this film, the source /
ドレイン領域(接続領域)4と、ドレイン領域5と、この3者の間に位置する一対のチャネル領域2とが形成されている。 A drain region (connection region) 4, and the drain region 5, and a pair of channel region 2 located between the three parties is formed. ソース領域3、ソース/ドレイン領域4及びドレイン領域5と、各チャネル領域2との間には夫々ソース領域及びドレイン領域と同一導電型の低濃度不純物領域即ちLDD領域6が合計4箇所形成されている。 Source region 3, the source / drain region 4 and the drain region 5, it is formed the low concentration impurity region or LDD region 6 places total 4 each source and drain regions of the same conductivity type between each channel region 2 there. 各チャネル領域2の上方には夫々ゲート絶縁膜を介して対応するゲート電極9が形成されている。 The above each channel region 2 a gate electrode 9 corresponding through each gate insulating film is formed. このゲート絶縁膜は2層構造を有しゲート酸化膜7とゲート窒化膜8とからなる。 The gate insulating film is a gate oxide film 7 and the gate nitride film 8 Metropolitan has a two-layer structure. 石英基板1はPSG等からなる第1層間絶縁膜10により被覆されている。 The quartz substrate 1 is covered with a first interlayer insulating film 10 made of PSG or the like. 第1層間絶縁膜10に形成されたコンタクトホールを介して、アルミニウム等からなる配線電極11がソース領域3に電気接続されている。 Via a contact hole formed in the first interlayer insulating film 10, wiring electrodes 11 made of aluminum or the like is electrically connected to the source region 3. 同じくコンタクトホールを介してITO等の透明導電材料からなる画素電極13がドレイン領域5に電気接続されている。 Also the pixel electrode 13 made of a transparent conductive material such as ITO through the contact hole is electrically connected to the drain region 5. この画素電極13はPSG等からなる第2層間絶縁膜12の上に成膜されている。 The pixel electrode 13 is formed on the second interlayer insulating film 12 made of PSG or the like.

【0018】引続き図1を参照して、本発明の機能的な利点について詳細に説明する。 [0018] Still referring to FIG. 1, it will be described in detail the functional advantages of the present invention. 先ず最初にリーク電流抑制機能について説明する。 First will be described the leakage current suppressing function. 一般に、TFTの活性領域となるpoly−Si膜は単結晶シリコンに比し欠陥密度が大きいのでリーク電流が増大する傾向にある。 Generally, poly-Si film to be the active region of the TFT tend to because leakage current increases the defect density is larger than the single crystal silicon. この為、通常水素拡散処理を施し欠陥密度を減少させてTF Therefore, usually to reduce the defect density subjected to hydrogen diffusion process TF
Tのリーク電流を下げる様にしている。 And in the manner reducing the leakage current of T. 水素化が進むとpoly−Siの欠陥準位が減少し、結晶粒界のエネルギー障壁が小さくなるのでLDD抵抗が減少する。 It reduces the defect level of the poly-Si if hydrogenation proceeds, LDD resistance decreases the energy barrier of the grain boundaries is reduced. LD LD
D抵抗は水素化の程度に大きく左右されるので、水素化の状態によってはウェハ内での個々のTFTのLDD抵抗が大きくばらつく。 Since D resistance is highly dependent on the degree of hydrogenation, depending on the state of the hydrogenation varies greatly LDD resistance of each TFT in the wafer. この結果、従来ある統計的な確率でリーク電流の大きい異常TFTが出現していた。 As a result, a large abnormal TFT the leak current was found at statistical probability that conventional. これに対し、本発明のマルチゲート構造LDD TFTでは、等価回路的に直列接続された複数のTFTのうち最もオフ電流の小さいTFTでリーク電流の実効値が決定される。 In contrast, in the multi-gate structure LDD TFT of the present invention, the effective value of the leakage current is determined by the most off-current small TFT of equivalent circuit connected in series to a plurality of the TFT. この為、水素化の程度の相違によるリーク電流のばらつきは激減した。 Therefore, variations in the leakage current due to the difference in the degree of hydrogenation was depleted.

【0019】次に閾値電圧の安定化機能を説明する。 [0019] Next will be described the stabilizing function of the threshold voltage. 水素化の程度はリーク電流ばかりでなくTFTの閾値電圧Vthにも影響を及ぼす。 The degree of hydrogenation also affects the threshold voltage Vth of the TFT as well as leakage current. 水素化が過度に進行するとT T When the hydrogenation proceeds excessively
FTのVthが低下し、ゲートオフの状態でも電流が流れる様になる。 Vth of FT decreases, becomes as current flows even when the gate-off. この為、従来のTFTでは所謂Vth輝点と呼ばれる画素欠陥が発生し問題となっていた。 Therefore, the pixel defect has been a by problems occur called conventional so-called Vth bright spots in TFT. これに対し、本発明のマルチゲート構造LDD TFTでは、Vthの値は直列接続された複数のTFTのうち最もVthの高いTFTで決定される。 In contrast, in the multi-gate structure LDD TFT of the present invention, the value of Vth is determined by the highest Vth TFT of the plurality of TFT connected in series. この結果、Vth As a result, Vth
のばらつきも抑制されVth輝点欠陥も激減した。 Also depleted even dispersion of suppressed Vth luminance point defect.

【0020】次に従来の単一ゲート構造LDD TFT [0020] Next, a conventional single-gate structure LDD TFT
で問題となっていたゲート容量カップリングのばらつきについても改善する事ができた。 It was also able to improve the variation of the gate capacitance coupling in has been a problem. 本発明のマルチゲート構造LDD TFTではTFT群の間でのゲート容量ばらつきは、単一のTFTのゲート容量ばらつきよりも小さいので、従来の単一ゲート型LDD TFTに比較すると輝線欠陥の程度を軽減する事ができた。 Gate capacitance variation between the multi-gate structure TFT group in LDD TFT of the present invention is smaller than the gate capacitance variation of a single TFT, reduce the extent of the emission line defects when compared to conventional single-gate LDD TFT I was able to.

【0021】さらに、チャネル長の短縮化について説明する。 Furthermore, it described shortening of the channel length. LDD領域を設けない従来のマルチゲート構造T Conventional multi-gate structure T is not provided with an LDD region
FTでは、ソース領域及びドレイン領域にドーピングされる不純物の水平方向拡散が大きいので、活性領域としてpoly−Si膜を用いた場合設定チャネル長を5μ In FT, since the horizontal diffusion of impurities to be doped into the source region and the drain region is large, the setting channel length when using a poly-Si film as an active region 5μ
mにすると実効チャネル長は3μm以下になってしまう。 Effective channel length when the m becomes a 3μm or less. この為ドレイン領域端部における電界集中が大きくなりリーク電流が増大する。 Therefore the electric field concentration is increased the leakage current increases at the drain region end. 従ってアクティブマトリクス型液晶表示装置の高精細化及び高開口率化にとっては不利である。 Therefore disadvantageous for high-definition and high aperture ratio of an active matrix liquid crystal display device. これに対し、本発明のマルチゲート構造L In contrast, multi-gate structure L of the present invention
DD TFTでは、LDD領域を設ける事によりドレイン領域端部での電界集中を緩和する事ができるので、設定チャネル長を5μm以下にする事が可能である。 In DD TFT, since it is possible to reduce the electric field concentration at the drain region end by providing the LDD region, it is possible to set the channel length to 5μm or less. 即ち、本発明によりアクティブマトリクス型液晶表示装置の高精細化及び高開口率化を図る事が可能になる。 That is, it becomes possible to achieve high definition and high aperture ratio of an active matrix liquid crystal display device according to the present invention.

【0022】以上に説明した本発明の利点をより明確に示す為、図9に本発明にかかるマルチゲート構造LDD [0022] To illustrate the advantages of the present invention described above more clearly, a multi-gate structure LDD according to the present invention in FIG. 9
TFTのゲート電圧対ドレイン電流曲線を示す。 Showing the gate voltage versus drain current curve of the TFT. 又、 or,
比較の為図10に従来のマルチゲート構造TFTのゲート電圧対ドレイン電流曲線を示す。 For Figure 10 the comparison indicates a gate voltage versus drain current curve of a conventional multi-gate structure TFT. なお、測定対象となったダブルゲートTFTサンプルの合計チャネル長は3 Incidentally, the total channel length of the double gate TFT samples became measuring object 3
μm+3μmであり、チャネル幅は3μmである。 A [mu] m + 3 [mu] m, the channel width is 3 [mu] m. 又、 or,
ソース/ドレイン間電圧を5Vに設定しソース/ゲート間電圧を−10〜+15Vに変化させた。 The setting source / drain voltage to 5V source / gate voltage is changed to -10 to + 15V. LDDのない従来のマルチゲートTFTではリーク電流が大きく上昇し、且つTFT特性はデプレッション型の曲線を示すのに対し、本発明のマルチゲート構造LDD TFTではリーク電流の上昇は全く見られない。 LDD without conventional multi-gate TFT at leak current greatly increases, and TFT characteristics to indicate depletion type curves, not seen at all increase the multi-gate structure LDD TFT in the leakage current of the present invention.

【0023】次に、図1に示したマルチゲート構造LD [0023] Next, a multi-gate structure LD shown in FIG. 1
D TFTの変形例を説明する。 The modification of the D TFT will be described. 一般に、アクティブマトリクス型液晶表示装置では寿命劣化を抑制する為に液晶層を交流駆動させている。 Generally, thereby an AC drive the liquid crystal layer in order to suppress the deterioration of life in an active matrix liquid crystal display device. この為、ソース側とドレイン側は交互に入れ替るのでLDD領域はソース端とドレイン端に対して対称的に設ける事が好ましい。 Therefore, the source side and drain side LDD region so interchanged alternately is preferably provided symmetrically with respect to the source end and the drain end. 前述した図1の例ではTFTが2個直列に接続されている。 In the example of FIG. 1 described above is connected TFT within two series. もちろんTFTの個数は3個以上であっても差し支えない。 Of course, the number of TFT is no problem even if three or more.
液晶を交流駆動させる為ソース側とドレイン側は交互に入れ替るので、LDDの構造及び位置関係はソース領域及びドレイン領域に関し対称的である事が好ましい。 Since the source and drain sides order to AC drive the liquid crystal alternating, it is preferred structure and positional relationship of the LDD is symmetrical relates the source and drain regions. 即ち、ソース領域及びドレイン領域は互いに等価で交換可能である事が好ましい。 That is, it is preferable source and drain regions are interchangeable in equivalent to each other. 従って、図1の実施例ではLD Thus, LD in the embodiment of FIG. 1
D領域を各ゲート電極の端面に接して4箇所設けてある。 The D region is provided at four positions in contact with the end faces of the gate electrode. しかしながら、LDD領域の配置は図1に示した実施例に限られる訳ではない。 However, the arrangement of the LDD region is not limited to the embodiment shown in FIG. 画素スイッチング素子用T T pixel switching element
FTの場合は、ソース/ドレインの対称性が保たれれば良い。 In the case of FT, it is sufficient kept the symmetry of the source / drain. 従って、例えば図2に示す様にソース領域3の端部とドレイン領域5の端部の2箇所のみにLDD領域6 Thus, LDD regions 6 only at two locations, for example the end portions of the drain region 5 of the source region 3 as shown in FIG. 2
を設けても良い。 It may be provided. あるいは、図3に示す様に内側のソース/ドレイン領域4の両端2箇所のみにLDD領域6を設けても良い。 Alternatively, an LDD region may be provided 6 only across two locations inside the source / drain regions 4 as shown in FIG. なお、理解を容易にする為に図2及び図3の実施例で図1に示した実施例と共通の部分については同一の参照番号を付してある。 Incidentally, are denoted by the same reference numbers are used for common parts as the embodiment illustrated in order to facilitate understanding in FIG. 1 in the embodiment of FIGS.

【0024】本発明にかかるマルチゲート構造LDD [0024] The multi-gate structure LDD according to the present invention
TFTは、画素スイッチング素子用に加えて、同一基板上に同時に形成される周辺回路例えば水平駆動回路や垂直駆動回路にも用いる事ができる。 TFT, in addition to the pixel switching element, can be used in the peripheral circuit, for example a horizontal drive circuit and vertical drive circuits are formed simultaneously on the same substrate. この例を図4に示す。 An example of this is shown in FIG. なお理解を容易にする為に、図1に示した構造と対応する部分については対応する参照番号を付してある。 Note that for ease of understanding, are denoted by the corresponding reference numbers are used for structural parts corresponding to those shown in FIG.
一般に、周辺回路に組み込まれるTFTの場合には、スイッチング素子と異なりドレイン側の方向が予め決まっている。 Generally, when the TFT incorporated to the peripheral circuit, the direction of the drain side unlike the switching element is determined in advance. 従って、図4に示す様にドレイン領域5の端部や、ソース/ドレイン領域4のドレイン側端部のみにL Therefore, the end portion of or the drain region 5 as shown in FIG. 4, only the drain-side end portion of the source / drain regions 4 L
DD領域6を設け、ソース領域3の端部やソース/ドレイン領域4のソース側端部にLDD領域を作らない様にしている。 The DD region 6 provided, and so as not made an LDD region in the source-side end portion of the end portion and the source / drain regions 4 of the source region 3. この様に、LDD領域を一部省略する事によりTFTのオン電流が増加し駆動能力が改善される。 Thus, TFT ON-current is improved increased driving capability by omitting a part of the LDD region.

【0025】次に、図5ないし図8を参照して本発明にかかるマルチゲート構造LDD−TFTの製造工程を詳細に説明する。 Next, a multi-gate structure LDD-TFT manufacturing process according to the present invention with reference to FIGS. 5 to 8 will be described in detail. 先ず図5の工程Aにおいて、石英基板1 First, in step A of FIG. 5, a quartz substrate 1
01上にLPCVD法でpoly−Si薄膜102を約75nmの膜厚で成膜する。 01 to film a poly-Si thin film 102 with a film thickness of approximately 75nm by LPCVD on. 必要ならば、この後Si イオンをイオンインプランテーションする事によりpol If necessary, pol By ion implantation of Si + ion after this
y−Si薄膜102を非晶質化し、続いて600℃程度の温度で炉アニールする事により多結晶シリコンを大粒径化する。 The y-Si thin film 102 is amorphous, followed by polycrystalline silicon to large grain size by the furnace annealing at a temperature of about 600 ° C.. なお、非晶質シリコンを予め形成する場合にはプラズマ化学気相成長法(PCVD法)を用いて15 In the case of pre-forming the amorphous silicon by using plasma chemical vapor deposition (PCVD method) 15
0〜250℃程度の温度で成膜しても良い。 0 to 250 may be formed at a temperature of about ℃. 次に工程B Next Step B
において、poly−Si薄膜102を所定のパタンにエッチングする。 In, etching the poly-Si thin film 102 in a predetermined pattern. 続いてpoly−Si薄膜102を酸化しその表面にゲート酸化膜103を約60nmの膜厚で形成する。 Followed by a film thickness of about 60nm gate oxide film 103 on the surface thereof by oxidizing the poly-Si thin film 102. その後、工程CにおいてTFT閾値電圧調整用にB イオンを打ち込む。 Thereafter, implanted B + ions in step C for adjusting TFT threshold voltage.

【0026】図6の工程Dにおいて、ゲート酸化膜10 [0026] In step D in FIG. 6, the gate oxide film 10
3の上にLPCVD法で窒化シリコン膜(Si 3 Silicon nitride film by LPCVD over the 3 (Si 3 N
4膜)104を約10〜20nmの膜厚で形成する。 4 film) is formed 104 with a thickness of about: 10 to 20 nm. 場合によってはこの窒化シリコン膜104の表面を酸化し、 Optionally oxidizing the surface of the silicon nitride film 104,
SiO 2膜を約1〜2nmの膜厚で形成する。 Forming a SiO 2 film with a thickness of about 1 to 2 nm. この様にして得られた複合ゲート絶縁膜は、SiO 2 /Si 34 Composite gate insulating film obtained in this manner, SiO 2 / Si 3 N 4
/SiO 2の3層構造となる為ONO構造と呼ばれている。 / 3-layer structure of SiO 2, and therefore are referred to as ONO structure. この様な構造にするのはゲート耐圧を十分確保し、 The gate breakdown voltage is to to such a structure is sufficiently secured,
信頼性を向上させる為である。 Because it is to improve the reliability. 続いて工程Eにおいて、 Then, in step E,
ゲート絶縁膜上に燐ドープの低抵抗多結晶シリコンを約350nmの膜厚で形成した後、所定の形状にパタニングして一対のゲート電極105を得る。 After the low-resistance polycrystalline silicon phosphorus doped was formed to have a thickness of about 350nm on the gate insulating film, to obtain a pair of gate electrodes 105 is patterned into a predetermined shape. このゲート電極の形成方法には以下の3通りがある。 The method of forming the gate electrode has the following three. 第1の方法は、ノンドープの多結晶シリコン薄膜を形成し、PClO 3ガスから燐を拡散させるものである。 The first method is to form a polycrystalline silicon thin film of non-doped, it is intended to diffuse the phosphorus from PClO 3 gas. 第2の方法は、PCl The second method, PCl
3ガスの代わりにPSG膜を用いて燐拡散を行なうものである。 Instead of the O 3 gas and performs phosphorus diffusion using PSG film. 第3の方法は、LPCVD法でSiH 4ガスとPH 3ガスの混合気体を熱分解しドープトpoly− A third method is to thermally decompose a gas mixture of SiH 4 gas and PH 3 gas by LPCVD doped poly-
Siを成膜するものである。 In which the formation of the Si. 何れの方法でも良いが、本実施例では第1番目の方法を採用した。 Or by any method but, in the present embodiment employs the first second method. なお本実施例では、各TFTのチャネル長Lを3μmに設定しチャネル幅Wが3μmとなる様にゲート電極をパタニングした。 In the present embodiment, the channel width W to set the channel length L of each TFT to 3 [mu] m was patterned gate electrode as a 3 [mu] m.
次にLDD領域を形成する工程Fに移る。 Turning now to step F of forming an LDD region. LDD領域を形成する為には、nチャネルTFTの場合、ゲート電極105を形成した後As 又はP イオンを0.5〜 To form a LDD region in the case of n-channel TFT, 0.5 to the As + or P + ions after forming the gate electrode 105
1.5×10 13 /cm 2のドーズ量で打ち込む。 Implanting a dose of 1.5 × 10 13 / cm 2. pチャネルTFTの場合には、As 又はP イオンの代わりにB イオンを0.1〜2.0×10 13 /cm 2のドーズ量で同様に打ち込めば良い。 In the case of p-channel TFT is, As + or P + alternatively B + ions may Uchikome similarly a dose of 0.1~2.0 × 10 13 / cm 2 of ion. 次に工程GにおいてSi 3 Si 3 N Next, in the step G
4膜104をゲート電極105の周囲に沿って所定の形状にカットする。 4 film 104 along the periphery of the gate electrode 105 is cut into a predetermined shape.

【0027】図7の工程Hにおいて、ゲート電極105 [0027] In Step H of FIG. 7, the gate electrode 105
の両側面から1μmの範囲をLDD領域106として残す様にレジスト107を形成する。 The range of 1μm from both sides to form a resist 107 as left as LDD regions 106. 続いて、不純物イオンを1〜3×10 15 /cm 2のドーズ量で打ち込みソース領域及びドレイン領域を形成する。 Then, a source region and a drain region implanted impurity ions at a dose of 1~3 × 10 15 / cm 2. nチャネルTFTの場合にはAs 又はP イオンを用い、pチャネルTF using As + or P + ions in the case of n-channel TFT, p-channel TF
Tの場合にはB イオンを打ち込む。 In the case of T is implanted B + ion. LDD領域106 LDD region 106
の長さ寸法は1μmに限られるものではないが、リーク電流低減の要求が厳しい画素スイッチング素子用TFT Although the length dimension are not limited to 1 [mu] m, the leakage current reduction demanding pixel switching element TFT for the
では、LDD長は0.5μm以上が望ましい。 In, LDD length is preferably not less than 0.5 [mu] m. この後工程IにおいてLPCVD法によりPSGからなる第1層間絶縁膜108を約600nmの膜厚で形成した後、10 After forming a film thickness of about 600nm the first interlayer insulating film 108 of PSG by the LPCVD method in this after step I, 10
00℃10分間の窒素雰囲気アニールを行ないソース領域、ドレイン領域、LDD領域を活性化させる。 Source regions subjected to nitrogen annealing 00 ° C. 10 minutes, drain region, to activate the LDD region. 続いて工程Jにおいてコンタクトホール109を第1層間絶縁膜108の所定箇所に形成する。 A contact hole 109 in the step J followed to form a predetermined portion of the first interlayer insulating film 108.

【0028】図8の工程Kにおいて配線電極110となる金属アルミニウムを約600nmの膜厚で堆積しパタニングする。 [0028] The metallic aluminum as the wiring electrode 110 in the step K in FIG. 8 is deposited in a thickness of about 600nm to patterning. この上にさらにPSGからなる第2層間絶縁膜111を約400nmの膜厚で形成する。 Forming a second interlayer insulating film 111, further comprising a PSG on the a thickness of about 400 nm. 次に工程Lにおいて、PCVD法により窒化シリコン膜(P−SiN Next, in step L, silicon nitride by a PCVD method film (P-SiN
x膜)112を約100nmの膜厚で形成する。 x film) 112 is formed at a thickness of about 100 nm. このP− The P-
SiNx膜112は水素を多量に含有する為、成膜後にアニールを行なう事によりTFTの水素化を効果的に実施できる。 SiNx film 112 for containing hydrogen in a large amount, can effectively implement TFT hydrogenation by performing annealing after film formation. 水素化によりpoly−Si膜102の欠陥密度を減少させ、欠陥に起因するTFTのリーク電流を抑制する事ができる。 Reducing the defect density of the poly-Si film 102 by hydrogenation, can be suppressed leakage current of the TFT due to the defect. 最後に工程MにおいてP−SiN P-SiN Finally, in Step M
x膜をエッチングにより全面除去し、コンタクトホールを開口した後ITO等の透明導電膜を約150nmの膜厚で形成する。 The x film was removed entirely by etching to form a transparent conductive film such as ITO after a contact hole with a thickness of approximately 150 nm. このITO膜を所定の形状にパタニングして画素電極113を得る。 Obtaining a pixel electrode 113 is patterned the ITO film into a predetermined shape.

【0029】なお上述した実施例においては、各TFT [0029] In the above embodiment, each TFT
のチャネル長を3μmに設定し、チャネル幅を3μmに設定し、LDD長を1μmに設定していたが、TFTの寸法はこれに限られるものでない事は勿論である。 Set channel length to 3 [mu] m, and set the channel width to 3 [mu] m, but sets the LDD length 1 [mu] m, it is not intended size of the TFT is not limited to this as a matter of course. 又、 or,
上述した実施例においては、TFTのゲート電極が多結晶シリコンで構成され、ゲート絶縁膜が多層構造を有し、配線電極が金属アルミニウムを用いているが、本発明はこれに限られるものではない。 In the embodiment described above, the gate electrode of the TFT formed of polycrystalline silicon, the gate insulating film has a multilayer structure, the wiring electrode is a metal aluminum, the invention is not limited thereto . ゲート電極は、例えばシリサイド,ポリサイド,Ta,Al,Cr,Mo, Gate electrode, for example a silicide, polycide, Ta, Al, Cr, Mo,
Ni等の金属、あるいはこれらの合金を用いる事もできる。 Metals such as Ni, or it may be used these alloys. 加えて、本発明はTFTとしてプレーナ型、正スタガ型又は逆スタガ型の何れにも適用可能である事は勿論である。 In addition, the present invention is planar as TFT, to any of staggered type or an inverted staggered it is applicable as a matter of course.

【0030】次に図11を参照して、本発明にかかるマルチゲート構造LDD TFTを用いて構成されたアクティブマトリクス型液晶表示装置の構成例を説明する。 [0030] Next, with reference to FIG. 11, a configuration example of an active matrix type liquid crystal display device constructed using a multi-gate structure LDD TFT according to the present invention.
本装置は、アクティブマトリクス基板21と対向基板2 The device includes an active matrix substrate 21 and the counter substrate 2
2とをスペーサ23により貼り合わせた構造を有し、両基板の間に液晶層が充填されている。 And 2 has a bonded structure by a spacer 23, a liquid crystal layer is filled between the two substrates. アクティブマトリクス基板21の表面にはマトリクス状に配列された画素電極24とこの画素電極24を駆動するスイッチング素子25とからなる液晶表示部26と、この液晶表示部2 The surface of the active matrix substrate 21 and the liquid crystal display unit 26 composed of a switching element 25 for driving the pixel electrode 24 and the pixel electrodes 24 arranged in a matrix, the liquid crystal display unit 2
6に接続される周辺駆動回路部27とが形成されている。 A peripheral drive circuit portion 27 connected to the 6 are formed. スイッチング素子25はマルチゲート構造LDD The switching element 25 is multi-gate structure LDD
TFTからなる。 Consisting of TFT. 又、場合によっては周辺駆動回路27 Further, the peripheral possibly driving circuit 27
を構成するTFTもこの構造としても良い。 TFT constituting the even may be this structure. 一方、対向基板22の内表面には対向電極が形成されている。 On the other hand, a counter electrode is formed on the inner surface of the counter substrate 22.

【0031】次に本発明にかかるアクティブマトリクス型液晶表示装置の第2実施例を説明する。 [0031] Next will be described a second embodiment of an active matrix type liquid crystal display device according to the present invention. 本実施例は特に交流駆動に起因するTFTのリーク電流増大防止構造に関係する。 This example relates to the increase in leakage current prevention structure of the TFT caused by the particular AC drive. 第2実施例の説明に入る前に、背景理解を容易にする為、図15を参照して交流駆動時の極性に依存するTFTの電流リーク現象を簡潔に説明する。 Before describing the second embodiment, for ease of background understanding, briefly described current leakage phenomenon of a TFT depends on the polarity during AC drive with reference to FIG. 15. 一般にアクティブマトリクス型液晶表示装置では、対向電極の電位V COMに対する画素電極の電位が正極性の充電と保持、負極性の充電と保持を繰り返しており、TFTは画素電極側と入力信号線側の双方でソースにもドレインにもなっている。 In the active matrix type liquid crystal display device is generally the potential of the pixel electrode with respect to the potential V COM of the common electrode is held with a positive polarity charge, and repeatedly holding the negative polarity charge, TFT's and the pixel electrode side input signal line side It has also become a drain to the source in both. この正極性保持と負極性保持でソース/ドレイン間のリーク電流の大きさが異なっている事が判明した。 That the magnitude of the leakage current between the source / drain are different it is found in the positive polarity hold and negative polarity hold. 画素電極とTFTのゲート電極間の電位差については、正極性保持の場合画素電極に高い信号電圧V The potential difference between the gate electrodes of the pixel electrode and the TFT, a high signal voltage when the pixel electrode of positive polarity hold V
Hが書き込まれる為、保持時間を通してオフ状態のゲート電圧V GOFFとの間に大きな電位差が生じる。 Since H is written, a large potential difference between the gate voltage V GOFF in the OFF state through the retention time occurs. 一方、負極性保持の場合、オフ状態のゲート電圧V GOFFに近い反転極性の電圧V Lが書き込まれる為、ゲート電極との間の電位差は小さい。 On the other hand, if a negative polarity hold, because the voltage V L of the inverted polarity near the gate voltage V GOFF in the OFF state is written, the potential difference between the gate electrode is small. 即ち、正極性保持の間のみ連続してゲート電極と画素電極との間に高電界がかかっている事を意味している。 That is, it means that a high electric field are taking between the positive polarity gate electrode and the pixel electrode is continuously only during the holding. 又、構造的にTFTが画素電極側と信号線側とで対称な場合でも、製造工程上の理由により、 Further, even structurally when TFT is symmetrical in the pixel electrode and the signal line, for reasons of production process,
TFTの画素電極側の方が信号線側よりもダメージを受け易くなっている。 Towards the pixel electrode side of the TFT becomes susceptible to damage than the signal line side. この為poly−Si膜中の欠陥準位を通して流れるリーク電流は負極性保持の場合よりも正極性保持の方が遥かに大きくなってしまい書き込まれた画素電位を十分保持できず輝点欠陥となって現われるのである。 Therefore leakage current flowing through the defect levels in the poly-Si film becomes sufficiently holding can not bright spot defective pixel potential written becomes much larger in the even positive retention than in the case of negative polarity hold than it appears Te. この対策として、画素電極側のリーク電流をより抑制する為構造的にTFTを非対称にすると、画素スイッチング用TFT設計の自由度が減る為液晶画素の開口率を犠牲にせざるを得なかったり、又TFTのオン電流を十分確保する事ができず画素電位の書き込み不足が生ずるという課題があった。 As a countermeasure, may not give the structurally the TFT asymmetrically order to further suppress the leakage current of the pixel electrode side, forced to sacrifice the aperture ratio of the liquid crystal pixels for reducing the degree of freedom of the pixel switching TFT design, also insufficient writing of it can not pixel potential to sufficiently secure the oN current of the TFT is a problem that occurs. 以下に説明する第2実施例は以上の課題を解決するもので、TFT設計の自由度を犠牲にする事なくTFTの高オン電流と低リーク電流を同時に達成する事を目的とする。 Second embodiment described below is intended to solve the above problems, and an object thereof is to simultaneously achieve high on-current and low leakage current of the TFT without sacrificing the freedom of TFT design.

【0032】図16はかかる第2実施例を示しており、 [0032] Figure 16 shows a second embodiment according,
特に要部となるTFT周辺を拡大して表わした部分断面図である。 It is a partial sectional view showing an enlarged TFT periphery of particular main section. 図示するTFTはnチャネル型でありアクティブマトリクス型液晶表示装置の画素駆動用スイッチング素子を構成する。 TFT illustrated constitutes the pixel-driving switching element of an active matrix liquid crystal display device is an n-channel type. 石英基板1の上にはパタニングされたpoly−Si膜が形成されている。 On a quartz substrate 1 is patterned by the poly-Si film is formed. この膜にはソース領域3と、ソース/ドレイン領域(接続領域)4と、 The source region 3 in this film, the source / drain region (connection region) 4,
ドレイン領域5と、この三者の間に位置する一対のチャネル領域2とが形成されている。 A drain region 5, and a pair of channel region 2 located between the three parties is formed. ソース領域3、ソース/ドレイン領域4及びドレイン領域5と、各チャネル領域2との間には夫々ソース領域及びドレイン領域と同一導電型の低濃度不純物領域即ちLDD領域61〜64が合計4個所形成されている。 Source region 3, the source / drain region 4 and the drain region 5, the low concentration impurity regions or LDD regions 61 to 64 total four positions forming of the same conductivity type and the respective source and drain regions between each channel region 2 It is. 各チャネル領域2の上方には夫々ゲート絶縁膜を介して対応するゲート電極9が形成されている。 The above each channel region 2 a gate electrode 9 corresponding through each gate insulating film is formed. このゲート絶縁膜は二層構造を有しゲート酸化膜7とゲート窒化膜8とからなる。 The gate insulating film is a gate oxide film 7 and the gate nitride film 8 Metropolitan has a two-layer structure. 石英基板1はPSG等からなる第1層間絶縁膜10により被覆されている。 The quartz substrate 1 is covered with a first interlayer insulating film 10 made of PSG or the like. 第1層間絶縁膜10に形成されたコンタクトホールを介して、アルミニウム等からなる配線電極11がソース領域3に電気接続されている。 Via a contact hole formed in the first interlayer insulating film 10, wiring electrodes 11 made of aluminum or the like is electrically connected to the source region 3. 同じくコンタクトホールを介してITOからなる画素電極13がドレイン領域5に電気接続されている。 Also the pixel electrode 13 made of ITO through the contact hole is electrically connected to the drain region 5. この画素電極13は第2層間絶縁膜12の上に成膜されている。 The pixel electrode 13 is formed on the second interlayer insulating film 12.

【0033】本実施例の特徴事項として複数個のTFT The plurality of TFT As a feature of this embodiment
に設けられた複数個のLDD領域のうち少なくとも1個は、他のLDD領域と異なる長さを有している。 At least one of the plurality of LDD regions provided in has a length different from the other LDD region. 即ち、 In other words,
第1及び第2のLDD領域61,62の長さを夫々1μ Husband the length of the first and second LDD regions 61 and 62 people 1μ
m、第3のLDD領域63の長さを0.5μm、第4のLDD領域64の長さを1.5μmとした。 m, it was 0.5μm the length of the third LDD regions 63, the length of the fourth LDD region 64 and 1.5 [mu] m. 第4のLD Fourth of LD
D領域64の長さを1.5μmとしたのは画素電極側のリーク電流を抑える為である。 The was 1.5μm the length of the D region 64 is to suppress the leakage current of the pixel electrode side. 第3のLDD領域63の長さを0.5μmとしたのは、第4のLDD領域64を他のLDD領域より長くした事によるオン電流の落ち込みを補償し、十分に高い書き込み電流を確保する為である。 Was the length of the third LDD regions 63 and 0.5μm is the fourth LDD region 64 compensates for the drop in the ON current due to the longer than the other LDD region, to ensure a sufficiently high write current because it is. 第3のLDD領域63の長さを0.5μmに短縮してもリーク電流が増大する惧れはない。 Not a fear that leakage current increases even by shortening the length of the third LDD regions 63 to 0.5 [mu] m. 前述した様に正極性電位を画素電極側が保持している場合に最も高い電界がかかるのは第4のLDD領域64である事が解析により明らかになっている。 It most high electric field when the pixel electrode side a positive potential as described above holds is applied is the fourth LDD region 64 is revealed by the analysis.

【0034】図17はnチャネル型LDD TFTのゲート電圧/ドレイン電流曲線を示すグラフである。 [0034] FIG. 17 is a graph showing the gate voltage / drain current curve of the n-channel LDD TFT. 実線は上述した第2実施例にかかるTFTの特性カーブを示し、点線は従来のTFTの特性カーブである。 The solid line represents the characteristic curve of the TFT according to the second embodiment described above, the dotted line shows the characteristic curve of the conventional of the TFT. この従来例はチャネル長Lが5μmでチャネル幅Wが3μmのシングルゲートLDD TFTであり、LDD長は1μ This conventional example is a single gate LDD TFT channel length L channel width W at 5μm is 3 [mu] m, LDD length is 1μ
m、LDD濃度は1×10 13 cm -2である。 m, LDD concentration is 1 × 10 13 cm -2. 測定は何れの場合も画素電極側がドレインとなる条件で行なった。 The measurement was conducted under the condition that the drain pixel electrode side in any case. ドレイン電圧は10Vである。 Drain voltage is 10V. 図から明らかな様に、第2 As is evident from the figure, the second
実施例にかかるTFTは従来のTFTに比べてリーク電流が1桁低く、且つオン電流が2倍以上大きいという非常に優れた特性を有している事がわかる。 TFT according to the embodiment has the leakage current by one digit lower than the conventional TFT, and on-current can be seen to have an excellent characteristic that greater than twice.

【0035】次に、図18ないし図20を参照して上述した第2実施例の製造工程を説明する。 Next, explaining the manufacturing process of the second embodiment described above with reference to FIGS. 18 to 20. 先ず石英基板2 First, a quartz substrate 2
01上にLPCVD法でpoly−Si膜202を約7 01 poly-Si film 202 by the LPCVD method on about 7
5nmの厚みで成膜する。 It is formed to a thickness of 5nm. 必要ならばこの後Si イオンをイオンインプランテーションする事により非晶質化し、続いて600℃程度の温度で炉アニールする事により、poly−Siを大粒径化する。 If necessary amorphized by ion implantation of Si + ions Thereafter, followed by the furnace annealing at a temperature of about 600 ° C., to large grain size of the poly-Si. なお最初から非晶質シリコンを成膜する場合にはPCVD法を用いて15 Note that if the initially deposited amorphous silicon using PCVD method 15
0〜250℃程度の温度で形成しても良い。 0 to 250 may be formed by ℃ temperature of about. この様にして大粒径化されたpoly−Si膜をTFTに合わせたパタンにエッチングする。 Etching the large grain size has been poly-Si film in this way the pattern tailored for the TFT. 続いてpoly−Si膜20 Followed by poly-Si film 20
2を酸化し、ゲート酸化膜203を約60nmの膜厚で形成する。 2 oxidizes to form a gate oxide film 203 with a film thickness of approximately 60 nm. このゲート酸化膜203上にLPCVD法でS S by LPCVD on the gate oxide film 203
34膜204を約10〜20nm成膜する。 i 3 N 4 film 204 is about 10~20nm deposition. 場合によってはSi 34膜204を酸化し、SiO 2膜を約1 Optionally oxidizing the the Si 3 N 4 film 204, about 1 SiO 2 film
〜2nm形成する。 ~2nm form. この様にして形成したゲート絶縁膜はSiO 2 /Si 34 /SiO 2の三層構造となる為O O for a gate insulating film formed in this manner as a three-layer structure of SiO 2 / Si 3 N 4 / SiO 2
NO構造と呼ばれている。 It has been called the NO structure. この様な構造にするのはゲート耐圧を十分確保し、信頼性を向上させる為である。 The gate breakdown voltage is to to such a structure is sufficiently secure, is to improve the reliability. この後TFTの閾値電圧Vthを制御する為、必要ならばB イオンを1〜8×10 12 cm -2程度のドーズ量で打ち込む。 To control the threshold voltage Vth of the rear TFT, if necessary B + ions implanted at a dose of about 1~8 × 10 12 cm -2. このゲート絶縁膜上に燐ドープの低抵抗多結晶シリコンを約350nm形成してゲート電極205とする。 A gate electrode 205 of the low-resistance polycrystalline silicon phosphorus doped with about 350nm is formed on the gate insulating film.
ゲート電極の形成方法には3通りある。 The method for forming the gate electrode is triplicate. 第1の方法は、 The first method,
ノンドープ多結晶シリコン薄膜を形成しPClO 3ガスから燐を拡散させる方法である。 A method for diffusing phosphorous from formed PClO 3 gas undoped polycrystalline silicon thin film. 第2の方法は、PCl The second method, PCl
3ガスの代わりにPSG膜を用い燐拡散を行なう方法である。 Instead of the O 3 gas is a method of performing phosphorus diffusion using PSG film. 第3の方法は、LPCVD法でSiH 4ガスとPH 3ガスの混合気体を熱分解しドープトpoly−S A third method is to thermally decompose a gas mixture of SiH 4 gas and PH 3 gas by LPCVD doped poly-S
iを成膜する方法である。 It is a method for forming the i. 何れの方法を用いても良いが、本実施例では第1の方法を採用した。 It may be used any method, but in this embodiment employs the first method. なお本例ではダブルゲートTFTのチャネル長Lは夫々2.5μmに設定し、チャネル幅Wは3μmに設定した。 Note the channel length L of the double gate TFT in this example was set to respectively 2.5 [mu] m, the channel width W was set to 3 [mu] m. 続いてLD Followed by LD
D領域206の形成工程に移る。 Turning to the formation process of D region 206. LDD領域を形成するには、nチャネルTFTの場合、ゲート電極205の形成後As 又はP イオンを0.5〜1.5×10 13 To form the LDD region in the case of n-channel TFT, after the formation of the gate electrode 205 As + or P + ions 0.5 to 1.5 × 10 13 /
cm 2のドーズ量で打ち込む。 implanted at a dose of cm 2. pチャネルTFTの場合はAs 又はP イオンの代わりにB イオンを0.1〜 0.1 The B + ions instead of As + or P + ions in the case of p-channel TFT
2.0×10 13 /cm 2のドーズ量で同様に打ち込めば良い。 Uchikome similarly a dose of 2.0 × 10 13 / cm 2. この後、ゲート電極205の周囲に沿ってSi 3 Thereafter, along the periphery of the gate electrode 205 Si 3 N
4膜204を所定の形状にカッティングする。 4 film 204 is cut into a predetermined shape.

【0036】次に図19の工程に移る。 [0036] Turning now to the step of FIG. 19. ゲート電極20 Gate electrode 20
5の両側面から一定の長さをLDD領域として残す様にレジスト207を形成する。 5 sides from a predetermined length of a resist 207 as left as LDD regions. nチャネルTFTを形成する為、As 又はP イオンを1〜3×10 15 /cm 2のドーズ量で打ち込みソース領域及びドレイン領域を設ける。 To form an n-channel TFT, As + or P + ions 1~3 × 10 15 / cm provided implanted source and drain regions at a dose of 2. なおpチャネルTFTを形成する場合にはB イオンを打ち込む。 Note in the case of forming a p-channel TFT are implanted B + ions. レジスト207のパタニング形状を適切に設定して、夫々所望の長さ寸法を有するLDD領域を残す。 The patterning shape of the resist 207 is appropriately set, leaving the LDD region having a respective desired length. 前述した様に、第1LDD領域208及び第2L As mentioned above, the 1LDD region 208 and the 2L
DD領域209の長さは1μm、第3LDD領域210 The length of the DD region 209 1 [mu] m, the 3LDD region 210
の長さは0.5μm、第4LDD領域211の長さは1.5μmである。 The length of 0.5 [mu] m, the length of the 4LDD region 211 is 1.5 [mu] m. この後LPCVD法で第1PSG膜212を約600nmの膜厚で形成し、1000℃10分間のN 2アニールを行ないソース領域、ドレイン領域、 The first 1PSG film 212 by LPCVD Thereafter was formed with a thickness of about 600 nm, a source region subjected to N 2 annealing 1000 ° C. 10 minutes, drain region,
LDD領域を活性化させる。 Activate the LDD region. 次いでコンタクトホール2 Then the contact hole 2
13を第1PSG膜212に開口する。 Opening 13 to the 1PSG film 212.

【0037】最後に図20の工程に移る。 [0037] Turning to the process of the last in Figure 20. 配線電極21 Wiring electrodes 21
4となるアルミニウムを約600nm形成しパタニングする。 4 become to aluminum is about 600nm formation patterning. この上にさらに第2PSG膜215を約400nm形成する。 The Still further the first 2PSG film 215 is about 400nm formed. 続いてPCVD法で窒化シリコン膜(P−Si Then the silicon nitride by a PCVD method film (P-Si
x膜)216を約100nm形成する。 N x film) 216 to about 100nm formation. P−SiN x膜は水素を多量に含有する為、成膜後にアニールする事でTFTの水素化を効果的に行なえる。 P-SiN x film for containing a large amount of hydrogen, effectively perform the hydrogenation of a TFT by annealing after film formation. 水素化によりpo po by hydrogenation
ly−Si膜の欠陥密度を減少させ、欠陥に起因するT Reducing the defect density of the ly-Si film, due to a defect T
FTのリーク電流を下げる事ができる。 It is possible to reduce the leakage current of the FT. 最後にP−Si Finally, P-Si
x膜をエッチング除去した後、コンタクトホールを開けITO薄膜を約150nm形成する。 After the N x film was removed by etching, to about 150nm forming an ITO thin film a contact hole. このITO薄膜を所定の形状にパタニングして画素電極217を形成する。 It is patterned the ITO film into a predetermined shape to form a pixel electrode 217.

【0038】図21は本発明にかかるアクティブマトリクス型液晶表示装置の第3実施例を示す模式的な断面図である。 [0038] FIG. 21 is a schematic sectional view showing a third embodiment of the active matrix liquid crystal display device according to the present invention. 基本的には上述した第2実施例と同一の構造を有しており、対応する部分には対応する参照番号を付して理解を容易にしている。 Basically it has the same structure as the second embodiment described above, and corresponding parts to facilitate understanding are denoted by corresponding reference numerals. 異なる点は、第1ないし第4 The difference is that the first to fourth
LDD領域61,62,63,64のうち少なくとも1 At least one of the LDD regions 61, 62, 63, and 64
個は、他のLDD領域と異なる濃度を有している事である。 Number is that has a concentration different from the other LDD region. 逆に、全てのLDD領域は同一の長さ1.0μmに設定されている。 Conversely, all the LDD region is set to the same length 1.0 .mu.m. 具体的には、画素電極13に一番近い第4のLDD領域64が、他のLDD領域61,62, Specifically, the fourth LDD region 64 closest to the pixel electrode 13, the other LDD region 61 and 62,
63に比べて小さな濃度を有している。 It has a smaller concentration as compared to 63. 例えば、ゲート電極9の形成後As 又はP イオンを0.1〜0.4 For example, after the formation of As + or P + ions of the gate electrode 9 0.1-0.4
×10 13 cm -2程度のドーズ量で打ち込み、次いで第4のLDD領域64のみをレジストで覆った後再びAs 又はP イオンを0.6〜1.2×10 13 cm -2程度のドーズ量で打ち込む。 × 10 13 cm -2 order of implantation with a dose, then the first 4 0.6 to 1.2 × about 10 13 cm -2 again As + or P + ions was covered only by a resist LDD region 64 of the implanted at a dose amount. この様にして第4のLDD領域64のみが濃度の低いTFTができるので、リーク電流を低く抑える事ができる。 Since only the fourth LDD region 64 in this manner can lower concentration TFT, it is possible to suppress the leakage current low. 本実施例では第1から第4までのL In this embodiment L from the first to the fourth
DD領域の長さは全て1μmである。 The length of the DD region are all 1 [mu] m. オン電流が不足する場合は前述した第2実施例と同様に第3のLDD領域63の長さを、例えば0.5μm程度に短くしてやれば、リーク電流を抑えたまま高いオン電流を確保する事ができる。 The length of the third LDD regions 63 as in the second embodiment when the previously described on-current is insufficient, for example if Shiteyare short as 0.5 [mu] m, possible to secure a high on-current while suppressing the leakage current can.

【0039】言うまでもなくTFTのLDD長、LDD [0039] Needless to say LDD length of a TFT, LDD
濃度、及びそれらの組み合わせは第2及び第3実施例で開示した場合に止まるものではない。 Concentration, and combinations thereof are not intended to stop when disclosed in the second and third embodiments. LDD長、LDD LDD length, LDD
濃度、及びそれらの組み合わせはTFTを使用するアクティブマトリクス型液晶表示装置の仕様が異なれば、当然それに合わせて最適化すべき性質のものだからである。 Concentration, and combinations thereof Different specifications of the active matrix type liquid crystal display device using the TFT, is because those very nature should be optimized accordingly. なお、第2及び第3実施例においてはTFTのチャネル長を2.5μmに設定し、チャネル幅を3μmに設定し、LDD長を1μmに設定していたが、TFTの寸法はこれに限られるものでないのは勿論である。 In the second and third embodiments set the channel length of the TFT 2.5 [mu] m, and set the channel width to 3 [mu] m, but sets the LDD length 1 [mu] m, the dimensions of the TFT is limited to not intended as a matter of course. 以上に説明した第2及び第3実施例によればTFT設計時の自由度が大きくなる為、画素電極パタンレイアウトを設計する際の自由度も大きくなり、結果的に画素開口率が最も大きくなる様にTFTを設計する事も可能になる。 Since the degree of freedom increases when accordance Invite TFT design the second and third embodiments described above, also increases the degree of freedom in designing the pixel electrode pattern layout, resulting in pixel aperture ratio becomes the largest it also becomes possible to design a TFT as. この様に本発明は液晶表示装置の開口率を改善する点にも大きな寄与がある。 Thus, the present invention is a large contribution to the point of improving the aperture ratio of the liquid crystal display device.

【0040】次に、スイッチング素子の冗長性という別の観点から本発明を詳細に説明する。 [0040] The invention will now be described in detail from another viewpoint redundancy switching element. 例えば、図1に示した第1実施例では、スイッチング素子は2個の薄膜トランジスタからなり各ゲート電極を共通接続したダブルゲート構造を有している。 For example, in the first embodiment shown in FIG. 1, the switching element has a double gate structure in common connected to the gate electrode consists of two thin-film transistors. なお、一般には3個以上のT It should be noted that, generally three or more of the T
FTの直列接続を含めてマルチゲート構造と称している。 It is referred to as a multi-gate structure, including a series connection of FT. 一対の薄膜トランジスタはリーク電流抑制構造を有している。 A pair of thin film transistors has a leakage current suppressing structure. 具体的にはLDD構造を有している。 It has an LDD structure in particular. この2 This 2
個のLDD TFTを直列接続して電流リーク故障に対する冗長性を確保するものである。 It is intended to ensure the redundancy for current leakage faults the number of LDD TFT connected in series. 以下、ダブルゲート構造LDD TFTからなるスイッチング素子の冗長性に関し、種々の欠陥モードを作成して評価を行なったので説明する。 Hereinafter relates redundancy switching element consisting of a double gate structure LDD TFT, it will be described since evaluated by creating a variety of failure modes.

【0041】先ず最初に図22を参照して評価の対象となったダブルゲートLDD TFTからなるスイッチング素子のモデル構造を説明する。 [0041] First the model structure of a switching element will be described comprising a double-gate LDD TFT as an object of evaluation with reference to FIG. 22. このスイッチング素子はTFT1とTFT2の直列接続からなる。 The switching element is composed of TFT1 and TFT2 in the series connection. TFT1の開放端側はソースとして接地し、TFT2の開放端側はドレインとして所定の電圧Vdsを印加する。 The open end side of the TFT1 is grounded as a source, TFT 2 of the open end side to apply a predetermined voltage Vds as the drain. 又共通接続されたゲートには所定のゲート電圧Vgsが印加される。 Also the commonly connected gates predetermined gate voltage Vgs is applied. この条件でスイッチング素子に流れるリーク電流を測定し評価するものである。 It is to evaluate by measuring the leakage current flowing through the switching element in this condition. TFT1のチャネル領域両側に設けられたLDD領域を,で表わし、TFT2 An LDD region is provided on both sides the channel region of the TFT 1, in stands, TFT 2
のチャネル領域両側に設けられたLDD領域を,で表わす。 An LDD region provided on both sides the channel region, represented by.

【0042】図22に示したモデルにおいて、4個のL [0042] In the model shown in FIG. 22, four L
DD領域〜の1個又は2個を模擬的に破壊したモードを複数種類作成し、リーク電流を測定した。 The mode simulating destruction of one or two DD region - a plurality of types created to measure the leakage current. その結果を以下の表1に示す。 The results are shown in Table 1 below.

【表1】 [Table 1]

【0043】表1において第1欄はダブルゲートLDD [0043] The first column in Table 1 is a double-gate LDD
TFTからなるスイッチング素子の各種欠陥モード1 Various failure modes of switching elements consisting of TFT 1
〜12を挙げている。 It cites 12. なお、これらのモードの中には比較の為シングルゲートLDD TFTに関する欠陥モードも含まれている。 Incidentally, also it includes defects modes for single gate LDD TFT for comparison in these modes. 本モデルではTFTの寸法はチャネル幅が50μmに設定され、チャネル長が2.5μmに設定され、LDD長は1μmに設定されている。 The dimensions of the TFT in this model is set channel width to 50 [mu] m, the channel length is set to 2.5 [mu] m, LDD length is set to 1 [mu] m. 特に、 In particular,
リーク電流の測定を容易とする為、チャネル幅を実際のスイッチング素子用TFTの16.7倍に設定した。 To facilitate the measurement of leakage current was set to 16.7 times the actual switching elements for TFT channel width. 図1の第2欄は各モードについて欠陥の生じたLDD領域の箇所を示している。 The second column of Figure 1 illustrates a portion of the LDD region a defective for each mode. 第2欄中〜は図22に示した4個のLDD領域の位置に夫々対応している。 During the second column to are respectively corresponding to the positions of the four LDD regions shown in FIG. 22. 例えばモード1では全てのLDD領域〜に○印が付されている。 For example, all the modes 1 LDD region - the ○ mark is attached. 従って、モード1は欠陥のないダブルゲートLDD Therefore, mode 1 is a double-gate LDD free of defects
TFTを表わしている。 It represents the TFT. モード2ではLDD領域に×印が付されている。 × mark is attached to the LDD region in mode 2. 従って、このモード2は図22を参照するとTFT2のドレイン側LDD領域に欠陥がある事を意味している。 Therefore, this mode 2 is means that there is a defect in the drain of TFT2 side LDD region Referring to FIG. 22. なお、この欠陥は人為的にLD It should be noted that this defect is artificially LD
D領域を削除する事によりシミュレートしている。 It is simulated by deleting the D area. 以下同様に、各モードについて欠陥LDD領域の箇所を表わしている。 Similarly, it represents the location of the defect LDD region for each mode. 但し、モード8及びモード10は比較の為に挙げられたシングルゲートLDD TFTからなるスイッチング素子であり、LDD領域,に該当する部分がないので−印を付してある。 However, the mode 8 and mode 10 is a switching element composed of a single gate LDD TFT listed for comparison, there is no portion corresponding to the LDD region, - are marked. 表1の第3欄は各モードについてリーク電流を測定した結果を表わしている。 The third column of Table 1 represents the results of the leakage current was measured for each mode. なおこのリーク電流は図22を参照するとVgs=−6V Note This leakage current refers to FIG. 22 Vgs = -6 V
に設定し、Vds=+10Vに設定して測定したものである。 Set, it is measured by setting the Vds = + 10V. 最後に表1の第4欄は各モード毎に評価結果を表わす判定を示している。 Finally the fourth column of Table 1 shows the determination representing the evaluation results for each mode. モード1〜モード9については部分的にLDD欠陥が含まれている場合でも、スイッチング素子として正常に動作し画素欠陥が認められない事を表わしている。 Even if for modes 1 9 contain partially LDD defects, it represents that no work correctly and pixel defect as a switching element is permitted. 一方、モード10〜モード12についてはスイッチング素子が正常に動作せず、画素欠陥が現われる事を示している。 On the other hand, the switching element does not operate normally for mode 10 mode 12 indicates that the pixel defect appears.

【0044】以上の条件により作成された表1に基き、 [0044] Based on Table 1, which is created by the above conditions,
ダブルゲート構造LDD TFTからなるスイッチング素子の冗長性につき考察を加える。 Redundancy switching element consisting of a double gate structure LDD TFT per a consideration. モード1は4個のL Mode 1 is four L
DD領域〜に全て欠陥がない場合を示しており、リーク電流は当然ながら7.8pAと低く画素欠陥は現われない。 All DD region ~ shows a case where there is no defect, leakage current pixel defect does not appear as low as 7.8pA course. 次にモード2〜モード5は4個のLDD領域〜 Next, mode 2 to mode 5 four of the LDD region -
のうち何れか1箇所が破壊もしくはダメージを受けた場合である。 Any one location of is when receiving the destruction or damage. この場合には、一対のTFTのうち一方は完全に正常に動作する為、リーク電流は低く画素欠陥は発生しない。 In this case, to operate fully normally one of a pair of TFT, leakage current pixel defects less does not occur. 又、モード6,7については片方のTFT In addition, one of the TFT for mode 6 and 7
に含まれるLDD領域が両方ともダメージを受けた場合である。 It is when the LDD region included in the damaged both. この時にも残りのTFTが正常に動作する為リーク電流は低く画素欠陥は発生しない。 Leakage current for the rest of the TFT operates normally even when this pixel defect less does not occur. 一方モード8は比較の為シングルゲートLDD TFTからなるスイッチング素子を表わしており、LDD領域の破壊がない限りリーク電流を抑制でき画素欠陥は発生しない。 Meanwhile mode 8 represents a switching element composed of a single gate LDD TFT for comparison, the pixel defect can suppress the leakage current unless destruction of the LDD region does not occur. しかしながら、モード10に示す様にシングルゲートLDD However, single-gate LDD as shown in mode 10
TFTの一方のLDD領域(モード10ではドレイン側LDD領域)がダメージを受けるとリーク電流が極端に増大し画素欠陥となる。 When one of the LDD region of the TFT (the drain-side LDD region in Mode 10) is damaged leakage current is extremely increased pixel defect. 従ってシングルゲート構造では何等冗長性が得られず、LDD領域の破壊は直ちに画素欠陥に繋がる。 Therefore whatever redundancy can not be obtained in the single-gate structure, destruction of the LDD region immediately lead to pixel defects. さらに、モード9,11はダブルゲート構造で両TFTの夫々に1箇所ずつLDD領域のダメージが生じた場合を表わしている。 Further, mode 9 and 11 represents a case where damage of the LDD region, one point to each of the two TFT occurs in double-gate structure. モート9では一方のT One of the T in the remote 9
FTのドレイン側LDD領域と他方のTFTのソース側LDD領域が破壊されている。 Source side LDD region on the drain side LDD region and the other TFT in the FT is destroyed. この場合でも、他方のTFTのドレイン側LDD領域が効果的に機能しリーク電流を抑制できる。 In this case, the drain-side LDD region of the other TFT can be suppressed effectively functions leakage current. これに対してモード11では各TFTのドレイン側LDD領域,が同時に破壊されている。 In mode 11 contrast the drain side LDD region of each TFT, but are destroyed at the same time. この時に限り、リーク電流が増大し画素欠陥が発生する。 Only when this pixel defect leakage current increases occurs. 従って、ダブルゲート構造では、少なくともドレインとして機能する不純物領域とチャネル領域との間にLDD領域を設ける事により、所望の冗長性を確保する事が可能になる。 Therefore, the double gate structure, by providing the LDD region between the impurity region and the channel region serving as at least a drain, it becomes possible to secure a desired redundancy. 但し、ダブルゲート構造のスイッチング素子を液晶画素駆動に用いた場合、交流駆動を行なうのでソース領域とドレイン領域は交互に入れ替わり互いに等価である。 However, when using a switching element of a double gate structure in the liquid crystal pixel driving, the source region and the drain region since the AC drive are mutually equivalent alternated. 従ってこの場合には図1に示した第1実施例の様に、一対のチャネル領域の両側に合計4箇所のLDD領域を設ける事が最適な構造となる。 Thus as in the first embodiment shown in FIG. 1 in this case, by providing an LDD region a total of four locations on each side of the pair of channel regions it is the optimum structure. 最後にモード12は4個のLDD領域が全て破壊された場合を示しており、当然ながらリーク電流が増大し画素欠陥が現われる。 Finally mode 12 shows the case destroyed all four LDD region, leakage current pixel defects appear increase naturally. 但し、モード12が発生する確率は統計的に極めて低く、電流リーク性の画素欠陥を事実上完全になくす事ができる。 However, the probability of mode 12 occurs statistically extremely low, it can be eliminated virtually completely current leakage of the pixel defect.

【0045】以上の考察から明らかな様に、ダブルゲート構造を構成する一対のLDD TFTのうち少なくとも一方が単独でも十分リーク電流を抑制する機能を保持している時画素欠陥は発生しない事が理解される。 [0045] As apparent from the above discussion, it understood that the pixel defect does not occur when at least one of the pair of LDD TFT constituting the double gate structure retains the function of suppressing a sufficient leakage current alone It is. 1個のTFTが製造工程中でリーク電流の増大をもたらす様なダメージを受ける確率、あるいはリーク電流増大に繋がる結晶欠陥を有する確率は、10万画素につき1〜数画素にすぎず、10 -5のオーダーである事が経験的に確認されている。 Probability of having a crystal defect leading probability one TFT is damaged, such as results in an increase in leakage current during the manufacturing process or leakage current increases, is only 1 to the number of pixels per 10 million pixels, 10 -5 it has been confirmed empirically is of the order. 従って、直列接続された一対のTFTが同時にダメージを受け、あるいは同時にリーク電流増大に繋がる結晶欠陥を有していて実際の画素欠陥が発生する確率は(10 -52 =10 -10となり、100億分の1程度である。 Therefore, the probability that the actual pixel defect series connected pair of the TFT have a crystal defect simultaneously damaged, or simultaneously lead to increased leakage current is generated (10-5) 2 = 10 -10, and the 1 about 100 parts per billion. 従って、事実上画素欠陥は消滅する事になる。 Therefore, it virtually pixel defects disappear. 実際に本発明にかかるダブルゲート構造LDD In fact the double-gate structure LDD according to the present invention
TFTからなるスイッチング素子を用いてアクティブマトリクス型液晶表示装置を作成し、約3300万画素分を検査したところ、スイッチング素子の電流リークが原因となって生じる画素輝点欠陥は全く発生しておらず、 Create an active matrix type liquid crystal display device using a switching element consisting of TFT, were examined about 33 million pixels, the pixel bright spot defect caused current leakage of the switching element is caused are not occur at all ,
本発明にかかるダブルゲートLDD TFTの冗長性効果は絶大である事が明らかである。 Redundancy effect of double-gate LDD TFT according to the present invention is clear that a great.

【0046】一方、従来のLDD領域を備えていないマルチゲート構造TFTをスイッチング素子として利用した場合、電流リーク欠陥に対する冗長性は得られない。 [0046] On the other hand, when using a multi-gate structure TFT that does not have a conventional LDD region as a switching element, not redundancy obtained for current leakage defects.
なぜなら従来のマルチゲート構造TFTは1個のTFT Because the conventional multi-gate structure TFT 1 single TFT
で十分にリーク電流を抑える事ができない為に考案されたものであり、冗長性に必要な「1個のTFTでリーク電流が十分に低い」という条件を満たしていないからである。 In are those well-designed in order to not be able to suppress the leakage current, "the leakage current in one of the TFT is sufficiently low" necessary redundancy is because does not meet the condition that.

【0047】又従来のシングルゲート構造LDD TF [0047] The conventional single-gate structure LDD TF
Tを画素駆動用スイッチング素子に採用した場合、画素欠陥の大部分が、スイッチング素子のオフ状態における電流リーク増大故障に起因している事が明らかになっている。 When employing a T in the pixel-driving switching element, most of the defects in pixels, that are due to current leakage increases fault in the off state of the switching element is revealed. この様にTFTの電流リークが画素欠陥の大部分を占めているのは、プラズマ工程、ラビング工程等の製造処理中静電気が画素電極を通して画素電極側のTFT The current leakage of the as TFT occupies most of the pixel defects, plasma process, a rubbing process such as a TFT manufacturing process in static electricity of the pixel electrode side through the pixel electrode
ドレイン端部に位置するPN接合を破壊する事が主な原因であると考えられている。 Destroying the PN junction located at the drain end is believed to be the main cause. この様なリーク欠陥は従来のシングルゲート構造スイッチング素子を用いたアクティブマトリクス型液晶表示装置の場合、10万画素につき1〜数画素の割合で発生しており製造工程上の対策では静電気の発生を制御できず、完全に画素欠陥を撲滅する事ができなかった。 For such leakage defects active matrix type liquid crystal display device using a conventional single-gate structure switching elements, the generation of static electricity in the protection of the 100,000 pixels per generated to have a manufacturing process in a ratio of 1 to the number of pixels can not be controlled, it was not able to completely eradicate the pixel defect. 又静電ダメージ以外にはTFTの素子領域を構成するpoly−Siの結晶欠陥に起因するリーク電流増大も欠陥原因の1つであり、これも製造工程上の改善では対処する事が困難であった。 Besides Mataseiden damage is one of the leakage current also increased defects caused due to crystal defects in poly-Si constituting the device region of the TFT, it is also a difficult to deal with the improvement of the manufacturing process It was.

【0048】さらにアクティブマトリクス型液晶表示装置の製造歩留りを改善する為、従来から種々の冗長構成が採用されてきた。 [0048] have further to improve the production yield of the active matrix type liquid crystal display device, and various redundant conventionally been employed. 例えば1画素に対して複数のスイッチング素子を設けたり、予備のスイッチング素子を設ける等の構成が従来から知られている。 For example or a plurality of switching elements for one pixel, the configuration of the example, by providing a spare switching elements are known in the art. しかしながらこれらの従来方法は初期の製造歩留りをある程度確保する為やむなく採用されるものであり、複数のスイッチング素子を1個の画素に対して設けるという冗長性の代償として、製造工程の増加、配線の断線故障、接続工程の複雑化、周辺駆動回路の複雑化等といった多くの欠点が生じていた。 However, the method conventional for these are those unavoidably employed to some extent ensure initial manufacturing yield, a plurality of switching elements at the expense of redundancy of providing for one pixel, the manufacturing process increases, the wiring disconnection failure, complication of the connection step, a number of disadvantages such as complexity, etc. of the peripheral driver circuit has occurred. これに対して本発明ではダブルゲート構造LD Double gate structure LD in the present invention, on the other hand
D TFTを採用する事により単独のスイッチング素子自体に冗長性を持たせており上述した従来の欠点は一切存在しない。 Conventional drawbacks described above and to provide redundancy to a single switching element itself by adopting the D TFT is absent at all. 即ち、製造工程の増加はなく欠陥画素をリペアする必要もなく、周辺駆動回路の変更も勿論必要ない。 That is, there is no need of repairing the defective pixel is not increased manufacturing steps, not of course necessary changes in the peripheral driver circuit. 以上述べた様に、ダブルゲート構造LDD TFT As mentioned above, the double-gate structure LDD TFT
によって得られる冗長性の利点は絶大であり実に図り知れないものがある。 Redundancy benefits provided by certain things immeasurable indeed a great. 特に次世代の高品位テレビジョンシステム用に開発される数100万画素以上を含むアクティブマトリクス型液晶表示装置に対して、本発明は極めて有効な技術となる。 Particularly for active matrix liquid crystal display device comprising several million pixels or more, which is developed for the next generation high definition television system, the present invention is extremely effective technique.

【0049】なお本実施例ではダブルゲート構造LDD [0049] The double-gate structure LDD In this embodiment,
TFTを例にとってスイッチング素子の冗長性を説明したが、以上の説明から理解できる様に本発明はこれに限られるものではない。 Described redundancy switching element TFT as an example, but the present invention As can be understood from the above description is not limited thereto. 例えば、1個のスイッチング素子に含まれるTFTは2個に限られず3個以上のマルチゲート構造としても良い。 For example, TFT may have a multi-gate structure 3 or more is not limited to two included in one of the switching elements. 又スイッチング素子の構成要素としてTFTに代え単結晶シリコンウェハ上に形成したMOSFETの直列接続であっても良い。 Or it may be a series connection of MOSFET formed on a single crystal silicon wafer instead of the TFT as a component of the switching element. さらにレーザアニールpoly−Si TFTの直列接続でも良いし、アモルファスシリコンTFTの直列接続としても良い。 It may be further connected in series in the laser annealing poly-Si TFT, it may be a series connection of an amorphous silicon TFT. これらのトランジスタ素子はLDD TFTと同様に所定の電流リーク抑制構造を備えている。 These transistor elements has a predetermined current leakage suppression structure similar to the LDD TFT. 又アクティブマトリクス液晶表示装置として利用する場合、画素の大きさや補助容量の大きさも本実施例に限られるものではない事は当然である。 Also when used as active matrix liquid crystal display device, it is not limited to be the embodiment the size of the size and the auxiliary capacitance of pixel is natural.

【0050】最後に参考として、表1に示した各モード1〜12の具体的な構成について説明する。 [0050] As a final reference, description will be given of a specific configuration of each mode 12 shown in Table 1. 先ず最初にモード1については、図23に示すスイッチング素子構成を採用した。 First, the first mode 1, employing the switching element configuration shown in Figure 23. この例ではスイッチング素子はnチャネル型からなる一対のTFTを直列接続しており、例えばアクティブマトリクス液晶表示装置の画素駆動に用いられる。 The switching element in this example a pair of TFT formed of an n-channel type are connected in series, for example, used in a pixel driving an active matrix liquid crystal display device. 液晶画素は一般に交流駆動する為、スイッチング素子のソース側とドレイン側は交互に入れ替わる。 Since the liquid crystal pixels which typically AC drive, the source and drain sides of the switching element alternates. 従って、LDD TFTの構造、位置関係はソース及びドレイン領域に対して対称でなくてはならない。 Therefore, the structure of the LDD TFT, the positional relationship must be symmetrical with respect to the source and drain regions. 即ち、ソース及びドレイン領域は互いに等価で交換可能でなくてはならない。 That is, the source and drain regions must be interchangeable in equivalent to each other. 従って基本的な構成となるモード1では、L Therefore, in mode 1 the basic structure, L
DD領域は一対のゲート電極の端面に接して4箇所設けてある。 DD region are provided at four positions in contact with the end face of the pair of gate electrodes. 以下具体的にその構成を説明する。 Describing specifically the structure below. 石英等からなる絶縁基板1の上にはパタニングされた多結晶半導体層例えばpoly−Si膜が形成されている。 Polycrystalline semiconductor layer for example poly-Si film on an insulating substrate 1 made of quartz or the like was patterned is formed. この膜にはソース領域3とソース/ドレイン領域4とドレイン領域5と、この3者の間に位置する一対のチャネル領域2 The source region 3 and the source / drain region 4 and the drain region 5 in this film, a pair of channel region 2 located between the three parties
とが形成されている。 Door is formed. ソース領域3、ソース/ドレイン領域4及びドレイン領域5と、各チャネル領域2との間には同一導電型の低濃度不純物領域即ちLDD領域6が合計4箇所形成されている。 Source region 3, the source / drain region 4 and the drain region 5, the low concentration impurity regions or LDD regions 6 are formed places total of four of the same conductivity type between each channel region 2. 図22に示したモデルと対応させる為、4個のLDD領域には〜の符号が付してある。 Order to correspond to the model shown in FIG. 22, the four LDD regions are denoted by the reference numerals of. 各チャネル領域2の上方にはゲート絶縁膜を介してゲート電極9が形成されている。 The above each channel region 2 a gate electrode 9 through the gate insulating film is formed. 絶縁基板1は層間絶縁膜10により被覆されている。 Insulating substrate 1 is covered with the interlayer insulating film 10. 層間絶縁膜10に形成されたコンタクトホールを介して配線電極11がソース領域3に電気接続されている。 Wiring electrodes 11 via a contact hole formed in the interlayer insulating film 10 is electrically connected to the source region 3. 同じくコンタクトホールを介して画素電極13がドレイン領域5に電気接続されている。 Also the pixel electrode 13 through the contact hole is electrically connected to the drain region 5.

【0051】図24は図23に示したスイッチング素子のドレイン電流(Ids)/ゲート電圧(Vgs)特性を示すグラフである。 [0051] Figure 24 is a graph showing the drain current (Ids) / gate voltage (Vgs) characteristic of a switching element shown in FIG. 23. 表1において先に示した様に、ゲート電圧Vgsを−6Vに設定した場合のリーク電流は7.8pAであった。 As shown above in Table 1, the leakage current in the case of setting the gate voltage Vgs to -6V was 7.8PA. この様にダブルゲート構造LDD Double-gate structure LDD in this manner
TFTを採用する事によりスイッチング素子のリーク電流を大幅に抑制できリーク電流増大等に起因する画素欠陥を劇的に減少させる事に成功した。 It was able to reduce the pixel defect due to significantly reduced Leak current increases like the leakage current of the switching element dramatically by employing the TFT.

【0052】図25はモード2に対応するスイッチング素子構造を示している。 [0052] Figure 25 shows the switching device structure corresponding to the mode 2. このモード2では一方のLDD One of the LDD In this mode 2
TFTのドレイン端側に位置するLDD領域が除かれており、等価的に考えると当該LDD部分にダメージが生じた事を意味している。 And an LDD region is eliminated which is located the drain end of the TFT, the damage to the LDD portion is means that caused Given equivalently. 即ちLDD領域を除く事は当該部分の静電破壊あるいは結晶欠陥等をシミュレートしていると考えられる。 That is considered to be the exception of LDD region simulates the electrostatic breakdown or the crystal defects or the like of the parts. なお層間絶縁膜、配線電極、 Note interlayer insulating film, the wiring electrode,
画素電極等の構造については図23に示した第1モードと同一であるので図示を省略してある。 The structure of such a pixel electrode is not shown because it is the first mode and the same shown in FIG. 23. 以下全てのモードについて同様である。 It is the same for all of the mode below.

【0053】図25に示したモード2のスイッチング素子について、ドレイン電流/ゲート電圧特性を測定した結果を図26のグラフに示す。 [0053] For Mode 2 of the switching element shown in FIG. 25, showing the results of measurement of the drain current / gate voltage characteristics in the graph of FIG. 26. モード1と同一条件下でのリーク電流は表1に示した様に27.7pAと高くなるが、画素欠陥となる程ではなくリーク電流は十分低く抑えられている。 Mode 1 and the leakage current under the same conditions is as high as 27.7pA as shown in Table 1, the leakage current not enough to become pixel defect is suppressed sufficiently low. 即ち、モード2の意味するところは、L In other words, the meaning of mode 2, L
DD領域にダメージが生じてもスイッチング素子自体は正常に動作可能であり所望の冗長性が得られている事である。 Even if damage to DD region is that the desired redundancy switching element itself is normally operable is obtained.

【0054】次にモード3については、図25に示したモード2の極性を反転する事により実現できる。 [0054] The following mode 3 can be realized by inverting the polarity of the mode 2 shown in FIG. 25. 即ちスイッチング素子のドレイン電圧の極性を反転させ、ソース端側となるLDD領域を省いた条件として、ドレイン電流/ゲート電圧特性を測定した。 That reverses the polarity of the drain voltage of the switching element, as a condition for omitting the LDD region to be a source end, the drain current was measured / gate voltage characteristics. このモード3は図23の構造を参照すると、ソース端側の接合にダメージや結晶欠陥がある場合をシミュレートしていると考えられる。 When this mode 3 refers to the structure of FIG. 23, it is considered that simulates the case where there is damage or crystal defects in the junction of the source terminal side. モード1と同条件下でのリーク電流測定結果は9.0pAであり、リーク電流差は測定誤差範囲内になっており、実質上ソース端側のダメージはリーク特性に影響しない事が分かる。 Mode 1 and leakage current measurement result in the same conditions was 9.0 Pa, the leakage current difference has become within the measurement error range, damage substantially the source end side it is seen that does not affect the leak characteristics.

【0055】次に図27はモード4に対応するモデル構造を示しており、LDD領域が除かれている。 [0055] Next Figure 27 shows a model structure corresponding to the mode 4, LDD region has been removed. 即ちこの部分にダメージ又は結晶欠陥が発生した事をシミュレートしている。 That damage or crystal defects are simulated that has occurred in this part. この場合のリーク電流は表1に示す様に14.6pA程度であり僅かに上昇するが十分に低い値であり画素欠陥とはならない。 The leakage current in this case is not a is pixel defects slightly sufficiently low rises is about 14.6pA as shown in Table 1.

【0056】次にモード5については図27に示したモード4のスイッチング素子に対してTFTのドレイン電圧の極性を反転させる事により実現した。 [0056] The following mode 5 is realized by reversing the polarity of the drain voltage of the TFT to the switching elements of the mode 4 illustrated in FIG. 27. 即ち図27に示すドレイン側とソース側を入れ替える事により、等価的にLDD領域を除いた事になる。 That by interchanging the drain side and source side shown in FIG. 27, so that the excluding equivalently LDD region. ドレイン電圧の極性を反転させた条件でドレイン電流/ゲート電圧特性を測定したところモード1と同一条件でのリーク電流は6.6pA程度でありその差は誤差範囲内である。 Leakage current of the drain current / gate voltage characteristics in the mode 1 and the same condition was measured under the condition that reverses the polarity of the drain voltage is the difference is about 6.6pA is within an error range. 従って、実質上LDD領域にダメージが加わってもスイッチング素子のリーク特性に影響しない事が分かる。 Therefore, it can be seen that even subjected to any damage to substantially LDD region does not affect the leakage characteristics of the switching element.

【0057】図28はモード6に対応するスイッチング素子のモデルを表わしている。 [0057] Figure 28 represents a model of the switching element corresponding to the mode 6. 即ち一方のTFT側のL That is of one of the TFT side L
DD領域,が両方とも除去されたものである。 DD region, in which There were both removed. この場合のリーク電流は13.1pA程度であり僅かに上昇するが十分に低い値であり、やはり画素欠陥とはならない。 Leakage current in this case is slightly sufficiently low rises is about 13.1PA, not again the pixel defect.

【0058】モード7については、図28に示したモード6のソース側とドレイン側を入れ替える事により実現した。 [0058] For mode 7, it was achieved by replacing the source side and the drain side of the mode 6 shown in FIG. 28. 即ち、等価的に一対のLDD領域,を同時に除去した事になる。 That is, it is removed equivalently pair of LDD regions, at the same time. この場合のリーク電流は25.5pA Leak current in this case is 25.5pA
とやや高くなるが、これも画素欠陥となる程ではなくリーク電流は十分低く抑えられている。 When it is slightly higher, which is also a leakage current not enough to become pixel defect is suppressed sufficiently low.

【0059】モード8は比較の為作成されたものであり、シングルゲート構造のLDD TFTからなるスイッチング素子である。 [0059] mode 8 has been created for comparison, which is a switching element consisting of LDD TFT of the single gate structure. チャネル幅は50μmに設定され、チャネル長は2.5μmに設定され、LDD長は1 The channel width is set to 50 [mu] m, the channel length is set to 2.5 [mu] m, LDD length is 1
μmに設定されている。 It is set to μm. モード1と同一条件で測定されたリーク電流は24.6pA程度であり画素欠陥は発生しない。 Mode 1 and measured leakage current under the same conditions pixel defect is about 24.6pA does not occur. 即ち、シングルゲート構造であってもLDD T In other words, LDD T be a single gate structure
FTが正常である場合に限りスイッチング素子は正常に動作する。 Switching element only when FT is normal to work properly. しかしながら当然の様にシングルゲート構造では所望の冗長性を得る事はできない。 However, it is impossible to obtain the desired redundancy is naturally single-gate structure as of.

【0060】図30はモード9に対応するスイッチング素子のモデルを表わしている。 [0060] Figure 30 represents a model of the switching element corresponding to the mode 9. 即ちダブルゲートを構成する一方のTFTからLDD領域が除かれ、同じく他方のTFTからLDD領域が除かれている。 That LDD region is removed from one of the TFT constituting the double gate, LDD region is removed again from the other of the TFT. この場合におけるモード1と同一条件下のリーク電流は14.7 Leakage current mode 1 under the same conditions in this case 14.7
pA程度であり僅かに上昇するが十分に低い値であり、やはり画素欠陥とはならない。 Is about pA slightly increased but is sufficiently low, not too the pixel defect. 即ち、一対のLDD TF That is, the pair of LDD TF
Tに同時にダメージが加わっても依然としてスイッチング素子自体の正常な動作を確保でき所望の冗長性が得られる。 Still desired redundancy can ensure the normal operation of the switching element itself can be obtained even subjected to any damage at the same time T. 特にモード9の場合ドレイン側に位置するLDD LDD particularly located on the drain side in modes 9
領域が残されておりこの存在がリーク電流抑制に大きく寄与している。 The presence and region is left largely contributes to the leakage current suppression.

【0061】図31は比較例として設けられたモード1 [0061] Figure 31 is mode 1, which is provided as a comparative example
0に対応するスイッチング素子のモデル構造を表わしている。 It represents the model structure of the corresponding switching element to 0. このスイッチング素子は、シングルゲート構造のLDD TFTからなりドレイン側のLDD領域が除去されている。 The switching element, LDD region on the drain side consists LDD TFT of single gate structure is removed. なお比較の為ダブルゲート構造と同様に、チャネル幅は50μmに設定され、チャネル長は2.5μmに設定され、LDD長は1.0μmに設定されている。 Note Like the double gate structure for comparison, the channel width is set to 50 [mu] m, the channel length is set to 2.5 [mu] m, LDD length is set to 1.0 .mu.m.

【0062】このモード10のドレイン電流/ゲート電圧特性を図32のグラフに示す。 [0062] A drain current / gate voltage characteristic of this mode 10 in the graph of FIG. 32. このグラフから明らかな様にリーク電流は大きく上昇し、モード1と同一条件ではリーク電流が1nA以上となる。 Apparent leak current as from this graph greatly increased, a leakage current equal to or greater than 1nA in mode 1 the same conditions. 同時に短チャネル化によりTFTの閾値電圧Vthが大きくデプレッション側にシフトし、画素欠陥となる。 Shifted to the threshold voltage Vth of the TFT is greater depletion side by short channel simultaneously, the pixel defect.

【0063】図33はモード11に対応するスイッチング素子のモデル構造を表わしている。 [0063] Figure 33 represents a model structure of the switching element corresponding to the mode 11. このモードでは一方のTFTのドレイン側からLDD領域が除去され、 In this mode LDD regions are removed from the drain side of one of the TFT,
他方のTFTのドレイン側からもLDD領域が除去されている。 LDD region is removed from the drain side of the other of the TFT.

【0064】図33に示したモード11のスイッチング素子についてドレイン電流/ゲート電圧特性を測定した結果を図34のグラフに示す。 [0064] The results of the drain current / gate voltage characteristics were measured for the switching elements of the mode 11 shown in FIG. 33 shown in the graph of FIG. 34. リーク電流が著しく増大しており、モード1と同一測定条件でリーク電流は34 Leakage current is significantly increased, mode 1 leak current under the same measurement conditions and 34
0pA程度である。 It is about 0pA.

【0065】最後に図35は比較例としてモード12に対応するスイッチング素子構造を示している。 [0065] Finally, Figure 35 shows the switching device structure corresponding to the mode 12 as a comparative example. このモードはダブルゲート構造を有しているが全てのLDD領域〜が除去されており、結果的にLDD構造を採用しない従来のダブルゲート構造となっている。 This mode has the double-gate structure are all LDD region - is removed, and consequently a conventional double gate structure that does not employ the LDD structure.

【0066】図36は図35に示したモード12のスイッチング素子のドレイン電流/ゲート電圧特性を示すグラフである。 [0066] Figure 36 is a graph showing the drain current / gate voltage characteristics of the switching devices in mode 12 shown in FIG. 35. 図示する様にリーク電流は著しく増大しており、モード1と同一測定条件でリーク電流は488pA Leakage current As shown is significantly increased, mode 1 leak current under the same measurement conditions as 488pA
程度である。 It is the degree.

【0067】モード11,12の何れの場合も最早画素欠陥を抑える事はできない。 [0067] can not be longer possible to suppress the pixel defect in any case of mode 11 and 12. 従ってリーク欠陥を抑える為の冗長性を確保する為には、ダブルゲート構造を構成する2個のTFTの各々が、そのTFTと等価な単独T Therefore in order to ensure redundancy for suppressing leakage defects, each of the two TFT constituting the double gate structure, the TFT equivalent alone T
FTを画素駆動用スイッチング素子として用いた場合でも画素欠陥が生じない程度にリーク電流が小さい事が必要である事が分かる。 It to the extent that the pixel defect does not occur even when using FT as pixel-driving switching element it is necessary leakage current is small can be seen.

【0068】 [0068]

【発明の効果】以上説明した様に、本発明の一側面によれば、画素駆動用のスイッチング素子は、マルチゲート構造にLDD構造を付加したTFTからなる為、微細化してもリーク電流を低く抑制でき且つTFT閾値電圧のばらつきの少ない状態を容易に実現できるという効果がある。 As has been described above, according to one aspect of the present invention, a switching element for driving pixels, since composed of TFT obtained by adding an LDD structure in a multi-gate structure, a low leakage current even if miniaturization there is an effect that a small variation state of inhibition can and TFT threshold voltage can be easily realized. 加えて、ゲート容量カップリングのばらつきを低く抑える事もできるという効果がある。 In addition, there is an effect that it is also possible to suppress the variation of the gate capacitance coupling. この為、高精細、高解像度、高開口率のアクティブマトリクス型液晶表示装置を実現できその効果は絶大なものがある。 Therefore, the effect high-definition, high resolution can be realized an active matrix type liquid crystal display device having a high aperture ratio there is enormous. 又、 or,
複数個の低濃度不純物領域のうち少なくとも1個は他の低濃度不純物領域と異なる長さ又は異なる濃度とする事により、TFTのリーク電流を低く抑えたまま高いオン電流を得る事ができるので、アクティブマトリクス型液晶表示装置の高性能化に大きく寄与する。 At least one of the plurality of low-concentration impurity region by the length or different concentrations different from other low-concentration impurity regions, since it is possible to obtain a high on-current while suppressing the leakage current of the TFT low, greatly contributes to high performance of an active matrix liquid crystal display device. 又TFT設計の自由度が高くなる為画素開口率の向上にも寄与する。 Also contributing to the improvement for the pixel aperture ratio freedom of TFT design is increased.
本発明の他の側面によれば、スイッチング素子は複数個の薄膜トランジスタからなり各ゲート電極を共通接続したマルチゲート構造を有する。 According to another aspect of the present invention, the switching element has a multi-gate structure in common connecting each gate electrode made of a plurality of thin film transistors. 個々の薄膜トランジスタはリーク電流抑制構造を有しており、少なくとも2個の薄膜トランジスタを直列接続して電流リーク故障に対する冗長性を付与している。 Individual thin film transistor has a leakage current suppressing structure is imparted redundancy for current leakage faults connected in series at least two thin film transistors. この様に、スイッチング素子自体に冗長性を付与した為、配線や周辺駆動回路を複雑化する事なく、スイッチング素子のリーク電流欠陥を大幅に抑制する事が可能になり、例えば液晶画素駆動に用いた場合画素欠陥の発生を従来に比し顕著に抑える事ができ歩留りや信頼性が格段に改善できるという効果がある。 Use Thus, since imparted with redundancy in the switching element itself, without complicating the wiring and the peripheral driving circuits, the leakage current defect of a switching element becomes possible to greatly suppress, for example, a liquid crystal pixel driving yield and reliability generation when a pixel defect had can be suppressed significantly as compared with the prior art there is an effect that it greatly improved. この様に本発明はアクティブマトリクス型液晶表示装置の性能向上に多大な効果を奏するものである。 Thus, the present invention is intended to achieve the great effect on the performance improvement of an active matrix type liquid crystal display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明にかかるアクティブマトリクス型液晶表示装置の第1実施例の要部となるTFTを示す模式的な部分断面図である。 1 is a schematic partial sectional view showing a TFT serving as a main part of a first embodiment of an active matrix type liquid crystal display device according to the present invention.

【図2】図1に示したTFTの変形例を示す模式的な断面図である。 2 is a schematic sectional view showing a modified example of a TFT shown in FIG.

【図3】同じく図1に示したTFTの他の変形例を示す模式的な断面図である。 Figure 3 is a similarly schematic sectional view showing another modified example of the TFT shown in FIG.

【図4】同じく図1に示したTFTのさらに別の変形例を示す模式的な断面図である。 [4] which is also a schematic sectional view showing still another modification of the TFT shown in FIG.

【図5】図1に示したTFTの製造工程図である。 5 is a manufacturing process diagram of a TFT shown in FIG.

【図6】同じく製造工程図である。 [6] which is also a manufacturing process diagram.

【図7】同じく製造工程図である。 7 is a same manufacturing process diagrams.

【図8】同じく製造工程図である。 [8] which is also a manufacturing process diagram.

【図9】本発明にかかるnチャネル型マルチゲートLD n-channel type according to the present invention; FIG multi-gate LD
D TFTのゲート電圧/ドレイン電流特性を示すグラフである。 It is a graph showing the gate voltage / drain current characteristic of the D TFT.

【図10】従来のnチャネル型マルチゲートTFTのゲート電圧/ドレイン電流特性を示すグラフである。 10 is a graph showing the gate voltage / drain current characteristics of a conventional n-channel multi-gate TFT.

【図11】本発明にかかるマルチゲート構造LDD T Multi-gate structure LDD T according to [11] the present invention
FTを用いて構成されたアクティブマトリクス型液晶表示装置の一例を示す斜視図である。 Is a perspective view showing an example of an active matrix type liquid crystal display device constructed using the FT.

【図12】従来のLDD構造TFTを示す断面図である。 12 is a sectional view showing a conventional LDD structure TFT.

【図13】従来のマルチゲート構造TFTを示す断面図である。 13 is a sectional view showing a conventional multi-gate structure TFT.

【図14】従来のマルチゲート構造TFTをスイッチング素子に用いたアクティブマトリクス型液晶表示装置における1画素分の等価回路図である。 [14] The conventional multi-gate structure TFT is an equivalent circuit diagram of one pixel of an active matrix type liquid crystal display device using a switching element.

【図15】従来のアクティブマトリクス型液晶表示装置における画素電位の変化を示す波形図である。 15 is a waveform diagram showing changes in pixel potential in a conventional active matrix type liquid crystal display device.

【図16】本発明にかかるアクティブマトリクス型液晶表示装置の第2実施例の要部となるTFTを示す模式的な部分断面図である。 16 is a schematic partial sectional view showing a TFT serving as a main part of a second embodiment of an active matrix type liquid crystal display device according to the present invention.

【図17】本発明にかかるnチャネル型マルチゲートL n-channel type according to Figure 17 the present invention the multi-gate L
DD TFTのゲート電圧/ドレイン電流特性を示すグラフである。 Is a graph showing the gate voltage / drain current characteristic of the DD TFT.

【図18】図16に示したTFTの製造工程図である。 18 is a manufacturing process diagram of a TFT shown in FIG. 16.

【図19】同じく製造工程図である。 [19] which is also a manufacturing process diagram.

【図20】同じく製造工程図である。 [20] which is also a manufacturing process diagram.

【図21】本発明にかかるアクティブマトリクス型液晶表示装置の第3実施例の要部となるTFTを示す模式的な部分断面図である。 21 is a schematic partial sectional view showing a TFT serving as a main part of a third embodiment of an active matrix type liquid crystal display device according to the present invention.

【図22】本発明にかかるスイッチング素子の冗長モデルを表わす模式図である。 22 is a schematic diagram showing a redundancy model according the switching element of the present invention.

【図23】本発明にかかるスイッチング素子の冗長性の説明に供する断面図である。 23 is a cross-sectional view for redundancy description of the switching element according to the present invention.

【図24】同じく冗長性の説明に供するドレイン電流/ [Figure 24] same drain current subjected to the redundancy of the description /
ゲート電圧特性図である。 The gate voltage characteristic diagram.

【図25】同じく冗長性の説明に供する断面図である。 FIG. 25 is a sectional view similarly subjected to redundancy of explanation.

【図26】同じく冗長性の説明に供するドレイン電流/ [26] Also the drain current subjected to redundancy Description /
ゲート電圧特性図である。 The gate voltage characteristic diagram.

【図27】同じく冗長性の説明に供する断面図である。 27 is a likewise cross-sectional view for redundancy description.

【図28】同じく冗長性の説明に供する断面図である。 28 is a likewise cross-sectional view for redundancy description.

【図29】同じく冗長性の説明に供する断面図である。 29 is a likewise cross-sectional view for redundancy description.

【図30】同じく冗長性の説明に供する断面図である。 Figure 30 is a sectional view similarly subjected to redundancy of explanation.

【図31】同じく冗長性の説明に供する断面図である。 31 is a likewise cross-sectional view for redundancy description.

【図32】同じく冗長性の説明に供するドレイン電流/ [Figure 32] Similarly the drain current subjected to redundancy Description /
ゲート電圧特性図である。 The gate voltage characteristic diagram.

【図33】同じく冗長性の説明に供する断面図である。 33 is a likewise cross-sectional view for redundancy description.

【図34】同じく冗長性の説明に供するドレイン電流/ [34] Also the drain current subjected to redundancy Description /
ゲート電圧特性図である。 The gate voltage characteristic diagram.

【図35】同じく冗長性の説明に供する断面図である。 FIG. 35 is a sectional view similarly subjected to redundancy of explanation.

【図36】同じく冗長性の説明に供するドレイン電流/ [36] Also the drain current subjected to redundancy Description /
ゲート電圧特性図である。 The gate voltage characteristic diagram.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 石英基板 2 チャネル領域 3 ソース領域 4 ソース/ドレイン領域(接続領域) 5 ドレイン領域 6 LDD領域 7 ゲート酸化膜 8 ゲート窒化膜 9 ゲート電極 10 第1層間絶縁膜 11 配線電極 12 第2層間絶縁膜 13 画素電極 1 quartz substrate 2 channel region 3 a source region 4 the source / drain region (connection region) 5 drain region 6 LDD region 7 gate oxide film 8 the gate nitride film 9 gate electrode 10 first interlayer insulating film 11 wiring electrode 12 second interlayer insulating film 13 pixel electrode

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−218070(JP,A) 特開 平2−247619(JP,A) 特開 昭63−64363(JP,A) 特開 昭63−200534(JP,A) 特開 平5−121439(JP,A) 特開 平5−289103(JP,A) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 1-218070 (JP, a) JP flat 2-247619 (JP, a) JP Akira 63-64363 (JP, a) JP Akira 63- 200534 (JP, A) JP flat 5-121439 (JP, A) JP flat 5-289103 (JP, A)

Claims (12)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の基板と、 対向電極を有し前記一方の基板に対向配置された他方の基板と、 両方の基板に保持された液晶層とを備えた液晶表示装置であって、前記スイッチング素子は、複数個の薄膜トランジスタを夫々のソース/ドレイ ン領域を兼ねる接続領域によって直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し、 各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたLDD構造を有し、 該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高い事を特徴とする液晶表示装 And 1. A pixel electrodes arranged in a matrix and one substrate having a switching element for driving the pixel electrode, and the other substrate on which the oppositely disposed on one of the substrate has a counter electrode, both a liquid crystal display device provided with a held on the substrate the liquid crystal layer, the switching element are each connected in series with and each of the gate electrodes of a plurality of thin film transistors by a connecting region serving as a source / drain region of each has a multi-gate structure in which electrical connection, the thin film transistors has an LDD structure with low-concentration impurity regions of the source region and the drain region of the same conductivity type at least between the source region or the drain region and the channel region, the connection region like the source and drain regions, the liquid crystal display instrumentation, characterized in that higher impurity concentration than the low concentration impurity regions 置。 Location.
  2. 【請求項2】 少なくとも画素電極に一番近いソース領域又はドレイン領域の間に備えられた低濃度不純物領域と画素電極に一番遠いソース領域又はドレイン領域とチャネル領域の間に備えられた低濃度不純物領域とを有する事を特徴とする請求項1記載の液晶表示装置。 Low concentrations provided between wherein at least the farthest source region and a drain region in the low concentration impurity region and a pixel electrode provided between the closest source or drain region to the pixel electrode and the channel region the liquid crystal display device according to claim 1, characterized in that it has an impurity region.
  3. 【請求項3】 各薄膜トランジスタは、ソース領域及びドレイン領域の両者とチャネル領域の間に夫々低濃度不純物領域を備えている事を特徴とする請求項1記載の液晶表示装置。 Wherein each thin film transistor, liquid crystal display device according to claim 1, characterized in that it comprises a respective lightly doped region between the two and the channel region of the source and drain regions.
  4. 【請求項4】 前記スイッチング素子は、直列接続された一対の薄膜トランジスタからなり、一方はソース領域とチャネル領域の間にのみ低濃度不純物領域を有し、他方はドレイン領域とチャネル領域の間にのみ低濃度不純物領域を有する事を特徴とする請求項1記載の液晶表示装置。 Wherein said switching element comprises a pair of thin film transistors connected in series, one with a low concentration impurity region only between source and channel regions, the other is only between the drain region and the channel region the liquid crystal display device according to claim 1, characterized in that it has a low concentration impurity region.
  5. 【請求項5】 各薄膜トランジスタは5μm以下のチャネル長を有する事を特徴とする請求項1記載の液晶表示装置。 5. A liquid crystal display device of the thin-film transistor according to claim 1, wherein it has a channel length of 5μm or less.
  6. 【請求項6】 複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも1個は、他の低濃度不純物領域と異なる長さを有する事を特徴とする請求項1記載の液晶表示装置。 6. At least one of the plurality of low-concentration impurity region provided in the plurality of thin film transistor liquid crystal according to claim 1, characterized in that it has a different length from other low-concentration impurity regions display device.
  7. 【請求項7】 マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の基板と、対向電極を有し前記一方の基板に対向配置された他方の基板と、両方の基板に保持された液晶層とを備えた液晶表示装置であって、 前記スイッチング素子は、複数個の薄膜トランジスタを直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し、 各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたLDD構造を有し、 該複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも1個は、他の低濃度不純物領域と異なる長さを有し、 画素電極に一番近い低濃度不純物領 And 7. The pixel electrodes arranged in a matrix and one substrate having a switching element for driving the pixel electrode, and the other substrate on which the oppositely disposed on one of the substrate has a counter electrode, both a liquid crystal display device provided with a held on the substrate the liquid crystal layer, the switching element has a multi-gate structure in which electrical connection with each other a plurality of thin film transistors connected in series and each of the gate electrodes, each of the thin film transistors at least it has a LDD structure with low-concentration impurity regions of the source region and the drain region of the same conductivity type between the source region or the drain region and the channel region, a plurality of low provided in plurality several TFTs At least one of the doped region has a length different from other low-concentration impurity region, nearest the low concentration impurity territory to the pixel electrode が、他の低濃度不純物領域より長い事を特徴とする液晶表示装置。 But the liquid crystal display device and wherein the longer than other low concentration impurity regions.
  8. 【請求項8】 マトリクス状に配列した画素電極とこの画素電極を駆動するスイッチング素子とを備えた一方の基板と、対向電極を有し前記一方の基板に対向配置された他方の基板と、両方の基板に保持された液晶層とを備えた液晶表示装置であって、 前記スイッチング素子は、複数個の薄膜トランジスタを直列接続し且つ各ゲート電極を互いに電気接続したマルチゲート構造を有し、 各薄膜トランジスタは、少なくともソース領域又はドレイン領域とチャネル領域の間にソース領域又はドレイン領域と同一導電型の低濃度不純物領域を備えたLDD構造を有し、 該複数個の薄膜トランジスタに設けられた複数個の低濃度不純物領域のうち少なくとも1個は、他の低濃度不純物領域と異なる濃度を有する事を特徴とする液晶表示装置。 And 8. The pixel electrodes arranged in a matrix and one substrate having a switching element for driving the pixel electrode, and the other substrate on which the oppositely disposed on one of the substrate has a counter electrode, both a liquid crystal display device provided with a held on the substrate the liquid crystal layer, the switching element has a multi-gate structure in which electrical connection with each other a plurality of thin film transistors connected in series and each of the gate electrodes, each of the thin film transistors at least it has a LDD structure with low-concentration impurity regions of the source region and the drain region of the same conductivity type between the source region or the drain region and the channel region, a plurality of low provided in plurality several TFTs at least one of the doped regions, the liquid crystal display device which is characterized in that it has a density different from that of the other low-concentration impurity regions.
  9. 【請求項9】 画素電極に一番近い低濃度不純物領域が、他の低濃度不純物領域に比べて小さな濃度を有する事を特徴とする請求項8記載の液晶表示装置。 9. closest low concentration impurity regions in the pixel electrodes, the liquid crystal display device according to claim 8, characterized in that it has a smaller density than the other low-concentration impurity regions.
  10. 【請求項10】 マトリクス状に配列した画素用の電極 10. The electrode for pixels arranged in a matrix form
    とこの電極を駆動するスイッチング素子とを備えた表示 Display provided with a switching element for driving the electrodes
    用の基板であって、前記スイッチング素子は、複数個の薄膜トランジスタからなり各ゲート電極を共通接続したマルチゲート構造を有し、 個々の薄膜トランジスタは低濃度不純物領域であるLD A substrate of use, the switching element has a multi-gate structure in common connecting each gate electrode made of a plurality of thin film transistors, each thin film transistor is a low-concentration impurity regions LD
    D領域を備えたLDD型のリーク電流抑制構造を有しており、 少なくとも2個の該薄膜トランジスタを夫々のソース/ Has an LDD type of leakage current suppression structure with D region, each of at least two of said thin film transistor source /
    ドレイン領域を兼ねる接続領域によって直列接続し、 該接続領域はソース領域及びドレイン領域と同じく、該低濃度不純物領域より不純物濃度が高いものであり、電流リーク故障に対する冗長性を付与した事を特徴とする Connected in series by a connecting area also serving as a drain region, the connection region between the source region and the drain region also are those higher impurity concentration than the low concentration impurity region, and wherein the imparted with redundancy for current leakage failure make
    表示用の基板。 Substrate for a display.
  11. 【請求項11】 前記LDD型の薄膜トランジスタは、 Wherein said LDD-type thin film transistor is
    少なくともドレインとして機能する不純物領域とチャネル領域との間に、該不純物領域と同一導電型でより低濃度のLDD領域を有する事を特徴とする請求項10記載の表示用の基板。 Between the impurity region and the channel region serving as at least a drain, a substrate for a display according to claim 10, wherein it has a lower concentration LDD region at the same conductivity type and said impurity region.
  12. 【請求項12】 前記 LDD型の薄膜トランジスタは該チャネル領域の両側で交互にドレインとして機能する不純物領域及び付随するLDD領域を有する事を特徴とする請求項11記載の表示用の基板。 12. The LDD-type thin film transistor substrate for a display according to claim 11, characterized in that it has an LDD region impurity regions and associated functions as the drain alternately on both sides of the channel region.
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