JP5955951B2 - 浮動ブリッジを含む容量測定用の集積回路 - Google Patents
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Description
2つの部分が、相互干渉を引き起こすべきではなく、そして、特に接地された要素は、浮動している要素を妨害してはならない;
浮動部分と接地された部分との間のシグナルの転送が、統合することができないチョークコイルや光カプラ(optocoupleurs)などのデカップリングコンポーネントを必要とする;
浮動部分の電気供給が、接地電源から生成又は転送されなければならず、再び、統合されることが困難であるデカップリングコンポーネント(チョークコイル、DC/DCコンバータ)を必要とする;
を発生させる。
ガード電位を電気的に基準とし、そして容量電極に接続可能な、第一電子システムと;
グラウンド電位を電気的に基準とし、そして、接続手段によって前記第一電子システムに接続された第二電子システムと;
これらの電位間にAC電圧差を課すように、前記ガード電位及びグラウンド電位にそれぞれ接続された励起手段と;
を含む容量測定デバイスであって、
前記容量測定デバイスが、グラウンドを基準とする集積回路をさらに含み、前記集積回路が、
ガード電位を基準とし、さらに、前記第一電子システムが実施される第一設置領域;及び
グラウンド電位を基準とし、前記第二電子システムが実施される第二設置領域;
を含むことを特徴とする、前記容量測定デバイスにより達成される。
ガード電位に電気的に接続され、そして、少なくとも部分的に、及び少なくとも片側に沿って、第一設置領域の表面を覆うように配置された遮蔽表面(une surface de blindage)と;
ガード電位に電気的に接続され、そして、少なくとも部分的に、及び少なくとも片側に沿って、第一及び第二設置領域の表面を覆うように配置された遮蔽表面と;
を含むことができる。
同じパッケージ内に統合された第一及び第二設置領域をそれぞれ含む、異なった2つのチップ、又は、
同じ基板上に第一及び第二設置領域を含む1つのチップ
を含むことができる。
ガード電位に接続されたPドープ基板と;
第一Nドープウェルと;
第一ウェルに含まれる2つのN及びPドープウェルであり、前記2つのN及びPドープウェルが第一及び第二設置領域のうちの1つにそれぞれ該当する;
とを含む、トリプルウェルCMOS技術を実施することにより製造することができる。
パッケージ内で並置されたチップ1又はそれ以上の組み立て;
チップの3Dスタッキング(チップ・レベル・パッケージング(chip level packaging));又は
チップの直接接続(フリップチップ(flip chip));
を実施することによって製造することができる。
(i)第一電子システムと容量電極及び/又はガード電位の要素との接続を可能にする、第一接続要素と、
(ii)一方で、第二電子システムと外部処理電子機器(electroniq ue de traitement externe)との接続を可能とし、そして、もう一方で、前記第二電子システムの供給を可能とする第二接続要素と
をさらに含むことができ、前記第一及び第二接続要素は、ガード電位に接続する接続要素の少なくとも1つによって分離している。
グラウンド電位を基準とし、励起手段を介してその回路が閉じているAC供給電圧源;並びに
AC供給電圧源の端子の電圧を整流(redressement)することによって、ガード電位を基準とする電圧源をアウトレットにおいて発生させるように、それらの入力で、前記AC供給電圧源及びガード電位にそれぞれ接続されている、整流及びフィルタリング手段;
を、さらに含むことができる。
−ガード電位を基準とするオシレーターによって通電し、そしてグラウンド電位を基準とする電圧フォロワ−バッファ、
−グラウンド電位を基準とするオシレーター、
のコンポーネントセットの1つをさらに含むことができる。
マスターモードに設定されたデバイスの励起手段が、スレーブモードに設定されたデバイスのガード電位とグラウンド電位間の類似AC電圧差を課し;及び
スレーブモードに設定されたデバイスの励起手段が、少なくとも部分的に不活化される。
接触及び/又は非接触のヒューマン・マシン・インターフェース;
3D測定システム;
衝突防止システム;
近接検知部(detecteur de proximite);
のうちの任意の1つで提案される。
図1は、本発明に係る静電容量測定デバイスの、一般的な電気回路図を示す。
図2は、同じパッケージに別々のチップ2つを含む集積回路の形態における、容量測定デバイスの実施態様を示す。
図3は、同じパッケージに別々のチップ2つを含む集積回路の形態で製造される、容量測定デバイスの内部構成を示す。
図4は、単一のチップを含む集積回路の形態における、容量測定デバイスの実施態様を示す。
図5は、単一のチップを含む集積回路の形態で製造される、容量測定デバイスの内部構成を示す。
図6は、CMOS技術における本発明に係るデバイスの実施態様例を示す。
図7は、CMOS技術における本発明に係るデバイスの実施態様例における、電子の電位レベルの分布を示す。
図8は、集積回路の態様で製造された、本発明に係るデバイスの設置を示す。
を検討することで明らかになるであろう。
全てのデバイスのガード電位4に接続する;
スレーブモードに設定されたデバイスのバッファ7、及びオシレーター3を不活化する;
マスターモードに設定されたデバイスのバッファ7の出力、及びオシレーター3の出力をスレーブモードに設定されたデバイスに伝達する;
ように、それぞれ設定されている。
スレーブモードに設定されたデバイスのオシレーター3を不活化する;
マスターモードに設定されたデバイスのオシレーター3の出力を、スレーブモードに設定されたデバイスに伝達し、そして、それぞれのスレーブデバイス用のバッファ7を使用する;
の設定を使用することができる。
ガード電位4で接続されている基板50に相当する第一Pドープウェル50、
第二Nドープウェル60、
第二ウェル60に含まれ、そして取得領域38及び処理領域39のコンポ―ネント63、64を含む、第三Pドープウェル61及び第三Nドープウェル62、
を含む。
gndグラウンド基準電位5;vddグラウンド5を基準とした電源の電圧レベル;gndfガード基準電位4;及びvddfガード電位4を基準とした電源の電圧レベル
が定義されている。
(i)vdd ≧ gnd
(ii)vdd ≧ gndf(何時でも、gndfはvddに対して振動する電位である。)
(iii)vddf ≧ gndf(vddf−gndf=Vfであるとき、供給電圧はガード電位4を基準とする。)
が定義されている。
電位gndf、すなわちガード電位4のPドープ基板50;
電位gndのウェル62のトランジスタ64を有する、電位vddgの第二Nドープウェル60及び第三Nドープウェル62。前記トランジスタ64は、デフォルトによって遮断される接合を有することを可能とする;
電位vddfのウェル61のトランジスタ63を有する、電位gndfの第三Pドープウェル61。前記トランジスタ63は、デフォルトによって遮断される接合を有することを可能とする;
の通りに区分される。
電位gndf、すなわちガード電位4においてのPドープ基板50;
電位gndfのウェル62のトランジスタ64を有する、電位vddfの第二Nドープウェル60及び第三Nドープウェル62。前記トランジスタ64は、デフォルトによって遮断される接合を有することを可能とする;
電位vddのウェル61のトランジスタ63を有する、電位gndの第三Pドープウェル61。前記トランジスタ63は、デフォルトによって遮断される接合を有することを可能とする;
において区分することができる。
集積回路20は、例えば、接続側に配置されたピン23、24と接続する側を有するパッケージ、又は、パッケージの下でマトリクス内に配置されたピンと接続するマトリックスを有するパッケージを含むことができ;
チップ21、22、又は40をワイヤー又ははんだボール(「ボールバウンディッド(ball bounded)」)により接続することができ;
集積回路20は「フリップチップ」技術により生産することができ、これにより、中間パッケージなしで、チップをプリント回路に直接接続することができ;
チップ20、21を3D組み立て技術(チップレベルパッケージング)により組み立てることができる。
Claims (19)
- ガード電位(4)を電気的に基準とし、そして容量電極(10)に接続可能な、第一電子システム(1)と;
グラウンド電位(5)を電気的に基準とし、そして、接続手段(6)によって前記第一電子システム(1)に接続された第二電子システム(2)と;
これらの電位(4,5)間にAC電圧差を課すように、前記ガード電位(4)及びグラウンド電位(5)にそれぞれ接続された励起手段(3,7)と;
を含む容量測定デバイスであって、
前記容量測定デバイスが、グラウンドを基準とする集積回路(20)をさらに含み、前記集積回路(20)が、
ガード電位(4)を基準とし、前記第一電子システム(1)が実施される第一設置領域(38);及び
グラウンド電位(5)を基準とし、前記第二電子システム(2)が実施される第二設置領域(39);
を含むことを特徴とする、前記容量測定デバイス。 - ガード電位(4)に電気的に接続された遮蔽表面(50,71)をさらに含むことを特徴とし、前記遮蔽表面(50,71)が、第一設置領域(38)の表面を少なくとも部分的に及び少なくとも片側に沿って覆うように配置される、請求項1に記載のデバイス。
- ガード電位(4)に電気的に接続された遮蔽表面(50,71)をさらに含むことを特徴とし、前記遮蔽表面(50,71)が、第一及び第二設置領域(38,39)の表面を少なくとも部分的に及び少なくとも片側に沿って覆うように配置される、請求項1又は2に記載のデバイス。
- 前記集積回路(20)が、同じパッケージ(20)内に統合された第一及び第二設置領域(38,39)をそれぞれ含む異なった2つのチップ(21,22)を含むことを特徴とする、請求項1〜3のいずれか1項に記載のデバイス。
- 前記集積回路(20)が、同じ基板上の第一及び第二設置領域(38,39)を含む1つのチップ(40)を含むことを特徴とする、請求項1〜4のいずれか1項に記載のデバイス。
- 前記集積回路(20)が、次の技術、すなわち、CMOS、シリコンオンインシュレータ(SOI)のうちの少なくとも1つを実施することによって製造される少なくとも1つのチップ(21,22,40)を含むことを特徴とする、請求項1〜5のいずれか1項に記載のデバイス。
- 前記チップ(40)を、マルチプルウェルCMOS技術の実施により製造することを特徴とする、請求項5に記載のデバイス。
- 前記チップ(40)を、トリプルウェルCMOS技術の実施により製造すること、及び、
ガード電位(4)に接続されたPドープ基板(50)と;
第一Nドープウェル(60)と;
第一ウェル(60)に含まれる2つのN及びPドープウェル(61,62)と;
を含むことを特徴とし、
前記2つのN及びPドープウェル(61,62)が、第一及び第二設置領域(38,39)のうちの1つにそれぞれ該当する、請求項7に記載のデバイス。 - 前記集積回路(20)を、以下の技術の少なくとも1つ、すなわち:
パッケージ内で並置されたチップ1又はそれ以上の組み立て;
チップの3Dスタッキング(チップ・レベル・パッケージング);又は
チップの直接接続(フリップチップ);
の実施によって製造することを特徴とする、請求項1〜8のいずれか1項に記載のデバイス。 - 前記集積回路が、さらに、
(i)第一電子システム(1)と容量電極(10)及び/又はガード電位(4)の要素との接続を可能にする第一接続要素(23)、
(ii)一方で、第二電子システム(2)と外部処理電子機器との接続を可能とし、そして、もう一方で、前記第二電子システム(2)の供給を可能とする第二接続要素(24)を含むことを特徴とし、前記第一及び第二接続要素(23,24)が、ガード電位(4)に接続する接続要素の少なくとも1つによって分離している、請求項1〜9のいずれか1項に記載のデバイス。 - 前記集積回路が、ガード電位(4)を基準とする電源(Vf)の少なくとも1つを生じさせる手段(8、9)を、さらに含むことを特徴とする、請求項1〜10のいずれか1項に記載のデバイス。
- 前記集積回路が、さらに:
グラウンド電位(5)を基準とし、励起手段(7)を介してその回路が閉じている前記AC供給電圧源(8);及び
整流及びフィルタリング手段(9)であって、AC供給電圧源(8)の端子の電圧を整流することによって、ガード電位(4)を基準とする供給電圧(Vf)を、アウトレット(16)において発生させるように、それらの入力で、前記AC供給電圧源(8)及びガード電位(4)にそれぞれ接続されている前記整流及びフィルタリング手段(9);
を含むことを特徴とする、請求項11に記載のデバイス。 - 前記励起手段が、さらに、
ガード電位(4)を基準とするオシレーター(3)によって通電し、そしてグラウンド電位(5)を基準とするボルテージフォロワ−バッファ(7)と;
グラウンド電位(5)を基準とするオシレーターと;
のコンポーネントセットを含むことを特徴とする、請求項1〜12のいずれか1項に記載のデバイス。 - 前記接続手段(6)が、コンデンサーを直列で含むことを特徴とする、請求項1〜13のいずれか1項に記載のデバイス。
- 第一電子システム(1)が、キャパシタンスを測定するために、容量電極(10)を連続的にポーリングすることを可能とするスキャン手段(17)を含むことを特徴とする、
請求項1〜14のいずれか1項に記載のデバイス。 - マスタースレーブモードにおける操作を可能とする、マスターモードに設定されたデバイスの励起手段(3、7)の出力をスレーブモードに設定されたデバイスに伝達する伝達手段を更に含むことを特徴とし、それによって、
前記マスターモードに設定されたデバイスの前記励起手段(3,7)が、前記スレーブモードに設定されたデバイスのガード電位(4)及びグラウンド電位(5)間の類似AC電圧差を課し;及び
前記スレーブモードに設定されたデバイスの励起手段(3,7)が、少なくとも部分的に不活化される、請求項1〜15のいずれか1項に記載のデバイス。 - 複数の容量電極(10)、及び請求項1〜16のいずれか1項に記載の容量測定デバイスの少なくとも1つを含む、オブジェクトの位置の検出及び/又は測定用のシステム。
- ディスプレースクリーン上に配置される透明電極(10)を含むことを特徴とする、請求項17に記載のシステム。
- 以下の機器:
接触及び/又は非接触のヒューマン・マシン・インターフェース;
3D測定システム;
衝突防止システム;
近接検知部;
のいずれか1つについての、請求項1〜16のいずれか1項に記載のデバイスの少なくとも1つの使用。
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