JP5938144B2 - フラッシュメモリ適応アルゴリズム用の方法、装置及び製造 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 166
- 238000000034 method Methods 0.000 title claims description 8
- 230000003044 adaptive effect Effects 0.000 title description 4
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000003860 storage Methods 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims 7
- 230000003247 decreasing effect Effects 0.000 claims 3
- 238000012544 monitoring process Methods 0.000 claims 2
- 206010011906 Death Diseases 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002900 effect on cell Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010396 two-hybrid screening Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3413—Circuits or methods to recover overprogrammed nonvolatile memory cells detected during program verification, usually by means of a "soft" erasing step
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Description
本発明は、コンピュータ可読メモリと、排他的にではないが特に、消去動作のプリプログラミング段階中に必要とされるプログラミングパルスの数が、後続のプログラム動作中に使用されるプログラム電圧を調整するために利用され得るフラッシュメモリ消去及びプログラミング用のアルゴリズムのための方法、装置及び製品と、に関する。
近年、様々なタイプの電子メモリが開発されている。幾つかの例示的なメモリタイプは、電気的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）及び電気的プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）である。ＥＥＰＲＯＭが、容易に消去可能であるが、しかし記憶容量における密度を欠いているのに対して、ＥＰＲＯＭは、安価で高密度であるが、容易には消去されない。「フラッシュ」ＥＥＰＲＯＭ、すなわち、フラッシュメモリは、これらの２つのメモリタイプの利点を組み合わせる。このタイプのメモリは、車両、産業用制御システム等のような大きな電子機器から、ラップトップコンピュータ、携帯音楽プレーヤ、携帯電話などの小さな携帯電子機器まで多くの電子製品に用いられている。
フラッシュメモリは、各メモリセル内に単一ビットが保持される多数のメモリセルで一般に構成される。しかし、MirrorBit（商標）フラッシュメモリとして周知のより最近の技術は、メモリセルの両側に物理的に別個の２ビットを記憶することによって、従来のフラッシュメモリの密度を２倍にする。ビットの読み出し又は書き込みは、セルの反対側のビットと無関係に行われる。メモリセルは、半導体基板に形成されたビット線で構成される。酸化物−窒化物−酸化物（ＯＮＯ）誘電体層は基板及びビット線の上に形成される。窒化物は、２つの絶縁層間の電荷蓄積層として働く。次に、ワード線が、ビット線に垂直にＯＮＯ層の上に形成される。ビット線への印加電圧と共に、制御ゲートとして働くワード線への電圧の印加は、メモリセルアレイにおけるその位置からの、又はその位置へのデータの読み出し又は書き込みを可能にする。MirrorBit（商標）フラッシュメモリは、ＮＯＲフラッシュ及びＮＡＮＤフラッシュを含む異なるタイプのフラッシュメモリに適用され得る。
本発明の非限定的で非包括的な実施形態が、以下の図面に関連して説明される。
本発明の様々な実施形態が、図面に関連して詳細に説明され、図面において、同様の参照数字は、幾つかの図を通して同様の部分及びアセンブリを表す。様々な実施形態への言及は、本発明の範囲を限定せず、本発明の範囲は、本明細書に添付された請求項の範囲によってのみ限定される。更に、本明細書で説明されるどんな例も、限定的であるようには意図されず、単に、特許請求される本発明の多くの可能な実施形態の幾つかを説明するだけである。
本明細書及び特許請求の範囲の全体を通して、以下の用語は、文脈が別段の指示をしていない限り、少なくとも本明細書に明確に関連する意味をとる。以下で確認される意味は、必ずしも用語を限定せず、単に用語の実例的な例を提供するだけである。「a」、「an」及び「the」の意味は、複数の言及を含み、「in」の意味は、「in」及び「on」を含む。本明細書で用いられているように、句「一実施形態において」は、必ずしも同じ実施形態を指さないが、指しても良い。同様に、本明細書で用いられているように、句「幾つかの実施形態において」は、複数回用いられる場合に、必ずしも同じ実施形態を指さないが、指しても良い。本明細書で用いられているように、用語「又は」は、包括的「or」演算子であり、文脈が明確に別段の指示をしていない限り、用語「及び／又は」に等しい。用語「〜に部分的に基づいて」、「〜に少なくとも部分的に基づいて」、又は「〜に基づいて」は、排他的ではなく、文脈が明確に別段の指示をしていない限り、記載されていない追加の要素に基づくことを可能にする。用語「結合される」は、接続されるアイテム間の直接電気接続、又は１つ若しくは複数の受動若しくは能動中間装置を通した間接接続を少なくとも意味する。用語「信号」は、少なくとも１つの電流、電圧、電荷、温度、データ、又は他の信号を意味する。
簡潔に言うと、本発明は、セクタを含むメモリセル領域を含むメモリ装置に関し、各セクタは、メモリセルを含む。メモリ装置は、メモリセルに対するプログラム動作及び消去動作を制御するように構成されるメモリコントローラを更に含む。メモリセルに対する消去動作中に、プリプログラミングが行われるが、プリプログラミングでは、消去されているセクタにおける各プログラムされていないメモリセルは、プログラムベリファイが終了するまで、プログラム電圧で少なくとも１つのプログラミングパルスを適用することによってプログラムされる。次に、プログラム電圧は、プログラムベリファイが終了するまでに印加されたプログラミングパルスの数に基づいて調整される。そのセクタにおける後続のプログラム動作中に、プログラミングパルスが、調整されたプログラム電圧で印加される。
図１は、本発明の実施形態が用いられ得るメモリ環境を示す。図に示されている全てのコンポーネントが、本発明を実施するために必要とされ得るわけではなく、コンポーネントの配置及びタイプにおける変化は、本発明の趣旨又は範囲から逸脱せずになされ得る。例えば、本発明の幾つかの実施形態はMirrorBit（商標）ＮＯＲフラッシュメモリと関連して説明されているが、本明細書で説明される構成は、様々な他のタイプのフラッシュメモリなど、他のタイプの超小型電子メモリ又は装置を製造する際に使用されても良い。
図示のように、メモリ１００は、アレイメモリ１１０及びメモリコントローラ１３０を含む。メモリコントローラ１３０は、信号経路１０６を通じてアドレス指定データ及びプログラムデータを通信するように配置される。例えば、信号経路１０６は、８、１６、又はそれを超えるデータＩ／Ｏ線を提供することができる。メモリコントローラ１３０もまた、信号経路１０３を通じてアレイメモリ１１０にアクセスするように構成される。例えば、メモリコントローラ１３０は、信号経路１０３を介して、アレイメモリ１１０の一部において、読み出し、書き込み、消去し、且つ他の動作を実行することができる。更に、単一の線として示されているが、信号経路１０３及び／又は信号経路１０６は、複数の信号線及び／又は母線にわたって分配されても良い。
アレイメモリ１１０は、メモリコントローラ１３０を介してアクセスされ得るメモリセクタ１２０（セクタ１−ｉとして個々に識別される）を含む。メモリセクタ１２０は、例えば、個々に又は一括してアクセスされ得るメモリセルを有する２５６、５１２、１０２４、２０４８、又はより多くのセクタを含むことができる。他の例において、メモリセクタの数及び／又は配置は、異なることができる。一実施形態において、例えば、セクタ１２０は、より一般的にはメモリブロックと呼ぶことができ、且つ／又はビット線、ワード線及び／若しくはセクタ配列と異なる構成を有するように構成することができる。
メモリコントローラ１３０は、デコーダコンポーネント１３２、電圧発生コンポーネント１３４、及びコントローラコンポーネント１３６を含む。一実施形態において、メモリコントローラ１３０は、アレイメモリ１１０と同じチップ上に位置しても良い。別の実施形態において、メモリコントローラ１３０は、異なるチップ上に位置しても良く、又はメモリコントローラ１３０の一部が、別のチップ上又はチップ外に位置しても良い。例えば、デコーダコンポーネント１３２、コントローラコンポーネント１３４、及び電圧発生コンポーネント１３６は、異なるチップ上に位置することができるが、しかし同じ回路基板上に一緒に位置することができる。他の例において、メモリコントローラ１３０の他のインプリメンテーションが可能である。例えば、メモリコントローラ１３０は、プログラム可能なマイクロコントローラを含むことができる。
デコーダコンポーネント１３２は、アドレス指定信号経路１０６を介してメモリアドレスを受信するように、且つアレイメモリ１１０のアーキテクチャに従って個別セクタ、アレイ又はセルを選択するように配置される。
デコーダコンポーネント１３２は、例えば、様々なアドレス指定方式のいずれかに基づいてセクタ、アレイ及び／又はセルを選択するためのマルチプレクサ回路、増幅回路、組み合わせ論理などを含む。例えば、メモリアドレスの一部（又はビットグループ）は、アレイメモリ１１０内のセクタを識別することができ、別の一部（又は別のビットグループ）は、特定のセクタ内のコアセルアレイを識別することができる。
電圧発生コンポーネント１３４は、１つ又は複数の供給電圧（図示せず）を受信するように、且つ読み出し、書き込み、消去、プリプログラミング、ソフトプログラミング、及び／又は過少消去検証動作のために必要とされる様々な基準電圧を供給するように配置される。例えば、電圧発生コンポーネント１３４は、コントローラコンポーネント１３６によって制御できる１つ又は複数のカスコード回路、増幅回路、レギュレータ回路、及び／又はスイッチ回路を含むことができる。
コントローラコンポーネント１３６は、メモリ１００の読み出し、書き込み、消去、及び他の動作を調整するように配置される。一実施形態において、コントローラコンポーネント１３６は、上流のシステムコントローラ（図示せず）からデータを受信及び送信するように配置される。かかるシステムコントローラは、例えば、プロセッサと、信号経路１０６を通じて通信するための実行可能なプロセッサ命令をロードできるスタティックランダムアクセスメモリ（ＳＲＡＭ）と、を含むことができる。別の実施形態において、コントローラコンポーネント１３６は、メモリコントローラ１３０の他の部分と同様に、システムコントローラ又はシステムコントローラの一部に埋め込まれるか、さもなければ組み込まれても良い。メモリコントローラは、コード化されたプロセッサ実行可能コードを自身に有するプロセッサ可読媒体を含んでも良く、プロセッサ実行可能コードは、メモリコントローラ１３０における１つ又は複数のプロセッサによって実行された場合に、動作を可能にする。
コントローラコンポーネント１３６の実施形態は、状態機械及び／又は比較回路を含むことができる。状態機械及び比較回路は、メモリ１００の読み出し、書き込み、消去、又は他の動作を実行するための無数のアルゴリズムのいずれかを呼び出すための様々な回路のどれでも含むことができる。状態機械及び比較回路はまた、例えば、比較器、増幅回路、センス増幅器、組み合わせ論理などを含むことができる。
幾つかの実施形態において、メモリ１００は、フラッシュベースのＮＡＮＤセル、ＮＯＲセル、又は２つのハイブリッドなどのフラッシュベースのメモリセルを含むフラッシュベースのメモリである。メモリコントローラ１３０は、良好な読み出しマージンのビット配分が維持されるように、プログラム性能を経時的に変化させるように適応する適応的な方法で、消去及びプログラム動作を実行するように配置される。
図２は、メモリの別個のセクションの部分上面図を示す。コアセクション２０１は、例えば、図１のセクタ１２０の一部における実施形態であっても良く、アレイコアメモリセルを含んでも良い。周辺セクション２０２は、例えば、図１のメモリコントローラ１１０又は図１のメモリコントローラ１１０の一部における実施形態であっても良い。
コアセクション２０１は、コアポリシリコン線２４１、導電領域２４２、及び基板２０５の一部を含む。コアポリシリコン線２４１の一部は、個別メモリセル（図２には示されず）のゲートに結合され、且つワード線、ソース選択ゲート線、及び／又はドレーン選択ゲート線として構成することができる。導電領域２４２の一部は、例えば、ソース／ドレーン領域及び／又は導電線を形成するための、基板２０５のｐ型及び／又はｎ型ドープ領域を含むことができる。例えば、導電領域２４２は、ビット線及び／又は他の信号線の一部を形成することができる。また、幾つかの実施形態において、個別導電領域２４２は、個別コアポリシリコン線２４１の下に少なくとも部分的に延びる。
一実施形態において、コアセクション２０１は、ＮＯＲ配列で配置され、個別メモリセルは、個別導電領域２４２を介して個々にアクセスすることができる。別の実施形態において、コアセクション２０１は、ＮＡＮＤ配列で配置され、個別メモリセルは、個別導電領域２４２を通して、個々にではなく一括してアクセスすることができる。他の実施形態において、ハイブリッドアーキテクチャを用いることができる。例えば、コアセクション２０１は、ＮＡＮＤベースの部分及びＮＯＲベースの別の部分を有するように構成することができる。また、図２には示されていないが、コアセクション２０１は、誘電体層、導電層、又は他の層などの様々な相互接続層及び／又はパッシベーション層のいずれかを含んでも良い。例えば、導電領域２４２は、誘電体スペーサ層の下に配置することができる。
周辺セクション２０２は、周辺ポリシリコン線２５１、導電領域２５２、及び相互接続部２５３を含む。周辺ポリシリコン線２５１の一部は、個別周辺機器（図２には示されず）に結合される。
導電領域２５２の一部は、例えば、ソース、ドレーン又は他のタイプのウェルなどの導電性特徴を形成するための、基板２０５のｐ型及び／又はｎ型ドープ領域を含むことができる。相互接続部２５３は、周辺セクション２０２における部分を電気的に連結する、且つ／又はコアセクション２０１を周辺セクション２０２と電気的に結合する導電線を含むことができる。例えば、相互接続部２５３は、金属線及びビアの組み合わせを含むことができる。また、図２には示されていないが、周辺セクション２０２はまた、様々な他の相互接続部及び／又はパッシベーション層のいずれを含んでも良い。
図３は、メモリ装置３００の実施形態のブロック図を示す。メモリ装置３００は、メモリコントローラ３３０及びメモリセル３１０を含む。
メモリセル３１０は、例えば、セクタを含むメモリセル領域を含んでも良く、各セクタは、メモリセルを含む。メモリコントローラ３３０は、メモリセル３１０に対するプログラム動作及び消去動作を制御するように構成される。メモリコントローラ３３０が、メモリセル３１０に対して消去動作を実行する場合に、消去動作は、実際の消去に先立って行われるプログラミング段階を含む。消去動作中に行われるこのプログラミング段階は、「プリプログラミング」と呼ばれても良い。
プリプログラミング中に、プログラムベリファイが終了するまで、少なくとも１つのプログラミングパルスが、消去されているセクタにおける各メモリセルに対して、プログラム電圧で印加される。（プログラムベリファイが終了するまでに）印加されたプログラミングパルスの数は、記憶される。次に、プログラム電圧は、プログラムベリファイが終了するまでに印加されるプログラミングパルスの数に基づいて調整される。消去動作の後に続くプログラミング動作中に、プログラミングパルスは、プログラムされる各ビットに印加され、最近調整されたプログラム電圧が用いられる。
図４は、メモリ装置４００の実施形態のブロック図を示し、メモリ装置４００は、図３のメモリ装置３００の実施形態として用いられても良い。メモリ装置４００は、メモリアレイ４０２と、メモリアレイ４０２内に位置する個別メモリセル４０３と、を含む。メモリセル４０３は、メモリアレイ４０２においてＮ＋１行及びＭ＋１列に配置される。一実施形態において、メモリアレイ４０２の各行は、ビット線ＢＬ０〜ＢＬＮの２つによってアクセスされる。メモリアレイ４０２の各列は、ワード線ＷＬ０〜ＷＬＭの１つによってアクセスされる。従って、メモリセル４０３のそれぞれは、セルの対応するビット線及び対応するワード線を活性化することによってアクセスすることができる。一実施形態において、メモリアレイ４０２の各列は、データワードを定義する。Ｎ＋１が、例えば８の値を有する場合に、メモリアレイ４０２の各列におけるセルは、１バイトのデータを定義する。
メモリセル４０３は、異なる実施形態において異なる方法でビットを記憶するフラッシュメモリセルであっても良い。様々な実施形態において、単一セルが、１つ又は複数のビットを記憶しても良い。例えば、幾つかのメモリセルが、単一セル装置であり、幾つかのメモリセルが、デュアルセル装置であり、以下においてより詳細に説明されるように、幾つかの実施形態において、閾値電圧の１を超える別個のレベルが、セル当たり１を超えるビットを表すために用いられても良い。幾つかの実施形態において、フラッシュメモリは、フローティングゲートトランジスタから作製されたメモリセルアレイに情報を記憶する。例えばＮＯＲゲートフラッシュにおいて、トランジスタは、トランジスタが１つではなく２つのゲート、即ちフローティングゲート及び制御ゲートを有するという点を除いて、標準的な金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）に似ている。他の金属酸化物半導体トランジスタにおけるように、上部には制御ゲート（「ＣＧ」）があるが、しかしその下には、酸化物層によって一面に絶縁されたフローティングゲート（「ＦＧ」）がある。ＦＧは、ＣＧとＭＯＳＦＥＴチャネルとの間に置かれる。ＦＧが、絶縁層によって電気的に絶縁されるので、そこに置かれたどんな電子も、そこに閉じ込められ、通常状態下では、長年にわたって放電しない。ＦＧが電荷を保持する場合に、それは、電界をＣＧから遮り（部分的にキャンセルし）、これは、セルの閾値電圧（「ＶＴ」）を変える。ＭＯＳＦＥＴの閾値電圧は、通常、ゲート電圧として定義され、逆転層が、トランジスタの絶縁層（酸化物）と基板（本体）との間の界面に形成される。読み出し中に、電圧がＣＧに印加され、ＭＯＳＦＥＴチャネルは、セルのＶＴに依存して導通するか又は絶縁性のままであり、セルのＶＴが、今度は、ＦＧ上の電荷によって制御される。装置用の電圧閾値の決定を可能にする、ＭＯＳＦＥＴチャネルを通る電流フローが感知され、閾値電圧が、今度は、装置内に記憶される２進データに関する情報を提供する。
単一セル装置において、トランジスタの各制御ゲートは、記憶された情報を表す単一電荷量を記憶する。そのデフォルト又は「プログラムされていない」状態において、それは、２進法の「１」値と論理的に等しい。何故なら、電流が、制御ゲートへの適正電圧の印加の下でチャネルを通って流れるからである。
デュアルセル装置において、各制御ゲートは、記憶された情報を表す２つの電荷量を記憶する。即ち、２つの物理的に別個の電荷量が、フローティングゲートの両側に記憶される。フローティングゲートの一側におけるデータの読み出し又は書き込みは、フローティングゲートの反対側に記憶されるデータとは無関係に行われる。この技術において、ＦＧは、２つのミラーリングされたか又は相補的な部分に分割され、そのそれぞれは、独立情報を記憶するように構築される。各デュアルセルは、従来のセルのように、ソース及びドレーンと共にゲートを有する。しかしながら、デュアルセルにおいて、ソース及びドレーンへの接続は、２ビットの記憶を可能にするために動作において逆にされても良い。メモリセルのそれぞれは、多層で構成される。電荷トラップ誘電体層が、半導体基板上に形成される。電荷トラップ誘電体層は、一般に、３つの別個の層、即ち、第１の絶縁層、電荷トラップ層、及び第２の絶縁層から構成することができる。ワード線が、ビット線とほぼ垂直に電荷トラップ誘電体層上に形成される。１ビットが、一配置において接続されるソース及びドレーンにより記憶され、且つ相補ビットが、別の配置において接続されるソース及びドレーンにより記憶されるように、プログラミング回路は、制御ゲートとして働くワード線に信号を適用すること及びビット線接続を変更することによって、セル当たりの２ビットを制御する。
単一レベルセル（「ＳＬＣ」）装置において、各セルは、単に１ビットの情報を記憶し、セルは、「プログラムされていない」（「１」値を有する）か又は「プログラムされている」（「０」値を有する）。また、自身のセルのフローティングゲートに印加すべき電荷の複数のレベル間で選択することによって、セル当たり１を超えるビットを記憶できるマルチレベルセル（「ＭＬＣ」）装置が存在する。これらの装置において、ＦＧにおける電荷のレベルをより正確に決定するために、（電流フローが単に存在するかしないかではなく）電流フローの量が感知される。
例として、デュアルセル装置はまた、１つのトランジスタが１６の異なる状態と一致するように、セルあたり４ビットを記憶するＭＬＣ装置であっても良い。これは、フラッシュ装置用に、より大きな容量、より小さなダイサイズ、及びより低いコストを可能にする。
メモリ装置４００は、温度感知装置４６１、コントローラ４３６、デコーダ４８１、デコーダ４８２、電圧レギュレータ４８３、電圧レギュレータ４８４、チャージポンプ４８５、及びチャージポンプ４８６を更に含む。
チャージポンプ４８５は、ブーストビット線電圧を供給するように配置される。チャージポンプ４８６は、ブーストワード線電圧を供給するように配置される。電圧レギュレータ４８３は、チャージポンプ４８５からブースト電圧を受信するように、且つコントローラ４３６からの制御に基づいて、調整されたブーストビット線電圧を供給するように配置される。同様に、電圧レギュレータ４８４は、チャージポンプ４８６からブースト電圧を受信するように、且つコントローラ４３６からの制御に基づいて、調整されたブーストワード線電圧を供給するように配置される。
デコーダ４８１及びデコーダ４８２は、それぞれコントローラ４３６からアドレスバス情報を受信でき、コマンドに関連する所望のメモリセル（例えばメモリ位置）のアクセス又は選択を容易にするために、且つコントローラ４３６によって制御されるタイミングに従ってビット線（デコーダ４８１）及びワード線（デコーダ４８２）に、必要とされる電圧を供給するために、かかる情報を利用することができる。
デコーダ４８１はまた、幾つかの実施形態においてセクタデコーダを含んでも良い。かかるものとして、デコーダ４０９は、メモリ装置４００内の特定の列又は列グループのアクセス又は選択を容易にするように配置されても良い。例えば、或る列グループは、セクタを定義しても良く、別の列グループは、別のセクタを定義しても良い。別の実施形態において、部分４０１は、特定のメモリアレイ４０４に対するアレイデコーダを含んでも良い。更に、アレイデコーダの実施形態は、別々にか又はセクタデコーダと共に働くように構成することができる。
メモリコントローラ４３６はまた、メモリアレイ４０２に対する読み出し、書き込み、及び／又は消去のために、活性化及び非活性化個別ワード線ＷＬ０〜ＷＬＭを制御するように構成される。例えば、メモリコントローラ４１０は、列ＷＬ１〜ＷＬＭの１つを選択して、その列を活性化するために、セレクト信号をデコーダ４８２に供給することができる。更に、メモリコントローラ４３６は、書き込まれるか又は読み出される特定の行ＢＬ０〜ＢＬＮ（又はセクタ）を選択するために、セレクト信号をデコーダ４８１に供給することができる。読み出し動作は、記憶されたビットの値を読み出すために用いられるが、しかしビットを変更しない。プログラム動作は、プログラムされていない値からプログラムされた値にビットを変更するビット変更動作である。消去動作は、プログラムされた値からプログラムされていない値にビットを変更するビット変更動作である。
一実施形態において、特定のメモリセル４０３に対するプログラム動作は、以下のように実行される。コントローラ４３６は、電圧レギュレータ４８１によって供給されるブースト電圧をメモリセル用の適切なビット線に結合させるように、且つ電圧レギュレータ４８４によって供給されるブースト電圧をメモリセル用の適切なワード線に結合するように、配置される。これらの電圧は、特定の期間にわたってメモリセル４０３に供給される。幾つかの実施形態において、パルス幅は、１００〜２００ｎｓ程度である。パルスが完了した後の時点で、セルの閾値電圧が、プログラムされたビットになるための適正電圧に達したかどうかを決定するために、プログラムベリファイが実行される。そうならば、ビットのプログラミングは、完了する。そうでなければ、プログラムベリファイが成功するか又は動作時間が終了するまで、同様のパルス繰り返しが実行される。
幾つかの実施形態において、ビットが、各メモリセルの左側及び右側の両方に記憶される。これらの実施形態の幾つかにおいて、プログラミング動作中に、各プログラミングパスに関し、プログラミングパスが、最初にメモリセルの左側に対して行われ、続いて右側に対して行われる。メモリコントローラ４０３が、プログラムされる各左側ビット用に、左側ビットのプログラミングの実行を制御しているときに、ブーストワード線電圧は、メモリセルの制御ゲートに印加され、ブーストビット線電圧は、メモリセルの左側に印加され、メモリセルの右側は接地される。幾つかの実施形態において、ブーストワード線電圧は、ブーストビット線電圧に先立って印加される。しかしながら、ワード線電圧の印加は、それ自体では、セルのプログラミングにほとんど効果がない。ワード線電圧がメモリセルに印加された後で、ビット線電圧が印加される。幾つかの実施形態において、ブーストワード線電圧は、約８又は９ボルトであり、ブーストビット線電圧は、約５ボルトである。ブーストワード線電圧及びブーストビット線電圧の両方が、メモリセルに印加されると、それは、プログラミングパルスの始まりである。
それらの実施形態において、プログラムされる左側ビットがプログラミングパルスを受信した後で、プログラムされる右側ビットが、プログラミングパルスをほぼ同じ方法で受信し、相違は、プログラムされることになる各右側ビット用に、セルの右側がブーストビット線電圧を受信し、セルの左側が接地されるということである。
それらの実施形態において、プログラミングパルスが、メモリ側部の両側に印加された後で、プログラムされるセルの全てがまだ、成功裡にプログラムされたわけではない場合には、プログラムベリファイが成功するか、又は動作時間が終了するまで、（再び、交互の左側及び右側パスを用いて）同様のパルス繰り返しが実行される。
メモリ装置４００の実施形態は、メモリ装置４００の寿命にわたって厳格なＶＴ分配を維持することによって、メモリ装置４００の寿命にわたり良好な読み出しマージンを維持する。各メモリ装置４００は、ＶＣＣウィンドウ、温度ウィンドウ、及びそれが作用しなければならない装置ウィンドウの寿命を有する。これらの要因の結果として読み出しマージンが小さくなりすぎる場合に、ビットが不正確に読み出される可能性がある。
メモリ装置４００の幾つかの実施形態において、メモリ装置４００の寿命にわたるメモリ装置４００のプログラム性能は、「バスタブ曲線」である。寿命初期（ＢＯＬ）において、特定のプログラム性能があり、装置が古くなるにつれて、メモリセルは、プログラムすることが著しく簡単になる。次に、プログラム性能は、寿命末期（ＥＯＬ）の近くで、ビットをプログラムできる速度が再び減速し始めるまで、比較的長い期間にわたってかなり一定のままである。メモリ装置４００が、ＢＯＬにおいてプログラム性能のために調整され、そのプログラム性能に対して許容可能な読み出しマージンが達成された場合に、適応調整を適用せずにメモリ装置４００が循環し古くなるにつれて、読み出しマージンは劣化することになろう。メモリ装置４００の幾つかの実施形態は、メモリ装置４００の寿命にわたってメモリ装置４００のプログラム性能を追跡する適応調整を適用し、その結果、読み出しマージンは、維持される。
メモリ装置４００の幾つかの実施形態において、消去動作は、セクタごとに実行される。消去動作の初めに、バルクプログラミング動作が、セクタ上で実行され、バルクプログラミング動作が完成した後で、セクタにおける各ビットがプログラムされた状態であることを保証するために、セクタにおける各プログラムされていないビットをプログラムする。消去動作の一部として行われるこのバルクプログラミング段階は、「プリプログラミング」と呼ばれても良い。プリプログラミングの後で、コントローラ４３６は、消去されているセクタにおけるビットのそれぞれをプログラムされた状態からプログラムされていない状態に変化させるために、消去動作の実行を制御する。
プリプログラミング中に、ビットの幾つかは、プログラムされていない状態からプログラムされた状態に変更され、パルスは、上記のように、プログラムベリファイが終了するまで印加される。そのセクタにおいて印加されたパルス数が記憶される。
そのセクタ用の記憶されたパルス数は、そのセクタ用のさらに後のプログラミング動作において使用される。この記憶された数は、必要な場合に、プログラム電圧を調整するために後続のプログラミング動作を調整するように用いられる。「プログラム電圧」は、一般に、メモリセルに印加されるブーストワード線電圧であるが、しかしそれは、幾つかの実施形態においてビット線電圧であっても良い。プログラム電圧の変更は、プログラミング速度を変化させる。
各メモリ装置４００用に、印加されるプログラミングパルスの最適数が存在する。ビットが、単に１つ又は２つのプログラミングパルスなどの比較的少数のプログラミングパルス後にプログラムされる場合に、読み出しマージンは、減少する。最後のプリプログラミング段階中に必要とされる記憶されたパルス数は、後続のプログラム動作において使用されるプログラム電圧を調整するために用いられる。プログラムベリファイが終了するまでに、最適数より少数のパルスが必要とされる場合に、プログラミングが速く行われすぎ、従って、プログラム電圧は、低減される。プログラムベリファイが終了するまでに、最適数より多くのパルスが必要とされる場合に、プログラミングは、ゆっくりと行われすぎ、その結果、プログラム電圧は、上昇される。正確に最適数のパルスが用いられる場合に、プログラム電圧は、不変のままである。例えば、プログラム電圧は、ＢＯＬにおいて９．５Ｖであっても良く、装置の寿命にわたって徐々に約８．５Ｖまで減少しても良く、メモリ装置４００のＥＯＬの近くで再び上昇しても良い。各場合において、変化は、最後の消去動作のプリプログラミング段階中のプログラムベリファイ用に必要とされる記憶されたパルス数に基づいている。幾つかの実施形態において、第１の消去動作の前に用いられる初期値は、工場で調整される。
幾つかの実施形態において、ＥＯＬの近くの時点で、プログラム電圧が、ＢＯＬにおけるその開始値の近くの値に戻る場合に、これは、ＥＯＬが近く、且つ装置がすぐに交換されるべきであるという、ユーザへの警告又は表示を合図するために用いられても良い。
幾つかの実施形態において、メモリ装置４００は、モノリシックであり、図４に示されている装置の全ては、同じチップ上に一緒に位置する。他の実施形態において、図４に示されているコンポーネントの幾つかは、異なるチップ上に位置しても良く、又は装置の一部は、異なるチップ上に位置しても良い。装置の幾つかは、異なるチップ上だが、しかし同じ回路基板上に一緒に位置しても良い。
メモリ装置４００の幾つかの実施形態において、消去動作は、セクタごとに実行され、一方でプログラミング及びプリプログラミング動作は、ビット単位の動作として実行される。上記のように、「プリプログラミング中に、ビットの幾つかは、プログラムされていない状態からプログラムされた状態に変更され、パルスは、上記のように、プログラムベリファイが終了するまで印加される。そのセクタにおいて印加されたパルス数が記憶される。そのセクタ用の記憶されたパルス数は、そのセクタ用のその後のプログラミング動作において使用される」。プリプログラミングが、ビット単位の動作なので、セクタ用に記憶されたパルス数は、異なる実施形態において異なる可能性がある。幾つかの実施形態において、最も速いビット及び最も遅いビットが、追跡される。幾つかの実施形態において、調整は、バスタブ曲線と一致し、その結果、バスタブ曲線を下る途中で、最も速いビットが速すぎる場合に、プログラム電圧は、次のプログラムに対して低減される。バスタブ曲線を上がる途中で、最も遅いビットが遅すぎる場合に、プログラム電圧は、上へと調整される。単にセクタ全体の最小及び最大パルス計数を追跡することによって、この調整が可能になる。従って、幾つかの実施形態において、「そのセクタに印加されるパルス数が記憶される」ということは、（セクタにおける全てのビットに対する）最小及び最大パルス計数が記憶されることを意味する。これは、他の実施形態において他の方法で行われても良い。
現代の半導体装置は、半導体材料の基板表面上に製造された集積回路として典型的に作製される。処理は、ウエハを成長させることによって始まり、それは、チョクラルスキー法を用いて典型的に行われる。様々な装置が、堆積、除去プロセス（エッチングなど）、パターニング及びドーピングを含む一連のステップを用いてウエハ上に形成される。かかるステップの少数のステップ又は数百ものステップが、様々な設計において用いられても良い。パターニングステップは、フォトリソグラフィ又は他のリソグラフィ方法によって実行されても良い。例えば、ウエハは、フォトレジストでコーティングされても良く、フォトレジストは、フォトマスキングを通して光を露光する装置で露光され、フォトマスクによってブロックされていないウエハ部分を光にさらす。フォトレジストが、光に露光されなかったエリアにのみ残るように、露光された領域が除去される。これは、フォトマスク上のパターンに従って層をエッチングできるようにする。装置がウエハ上に形成された後で、適切に装置を相互接続すること及びワイヤへの装着のためにチップエッジに金属線を導くことを含む様々なバックエンド処理及びパッケージングが実行される。
設計者は、製作者によって提供される設計規則セットに従って装置設計を作成し、設計に基づいた一連の設計ファイルを作成する。様々な設計ツールが、設計の作成、設計のシミュレーション、及びレイアウト規則の逸脱に対する設計のチェックの際に、設計者によって使用されても良い。完成した場合に、設計ファイルは、製作者に提供され、設計ファイルは、装置を製作する際に使用されるフォトマスクを生成するために用いられる。設計ファイルは、ネットワークを介することを含む様々な方法で通信されても良い。
図４のメモリ装置４００の実施形態は、例えばプロセッサ及び他のコンポーネント又はかかるコンポーネントのシステムを含む様々なコンポーネント及び／又はシステムのいずれかに組み込むことができる。図５は、システム５９０の一実施形態を示すが、システム５９０は、メモリ５２０を組み込んでも良く、メモリ５２０は、図４のメモリ装置４００の実施形態である。メモリ５２０は、プロセッサ５９２、入力装置５９３、及び／又は出力装置５９４のいずれか１つに直接又は間接的に接続することができる。一実施形態において、メモリ５２０は、それがシステム５９０から取り外し可能なように、構成されても良い。別の実施形態において、メモリ５２０は、システム５９０のコンポーネント又はコンポーネントの一部に永続的に接続されても良い。
多くの実施形態において、システム５９０のメモリ５２０、プロセッサ５９２、入力装置５９３、及び／又は出力装置５９４は、より大きなシステムの一部として機能するように組み合わせて構成される。例えば、システム５９０は、携帯電話、ハンドヘルド装置、ラップトップコンピュータ、パーソナルコンピュータ、及び／又はサーバ装置に組み込まれても良い。追加又は代替として、システム５９０は、感知、撮像、コンピューティング、又は他の機能に関連する機能など、様々な処理、コントローラ、及び／又はデータ記憶機能のいずれも実行することができる。従って、システム５９０は、かかる機能を使用し得る種々様々な装置（例えば、デジタルカメラ、ＭＰ３プレーヤ、ＧＰＳユニットなど）のいずれにも組み込むことができる。
上記の仕様、例、及びデータは、本発明の構成の製造及び使用の説明を提供する。本発明の多くの実施形態が、本発明の趣旨及び範囲から逸脱せずに作成され得るので、本発明はまた、添付された特許請求の範囲に存在する。
Claims (11)
- セクタを含むメモリセル領域と、
メモリコントローラであって、
消去動作中に、第１のメモリセルの状態が第１の状態に変わるように１つ又は複数の第１のプログラミングパルスを前記セクタの前記第１のメモリセルに印加し、続いて前記第１の状態から第２の状態に遷移するように前記セクタの全てのメモリセルを制御し、
プログラム動作中に、第２のプログラミングパルスを前記セクタの第２のメモリセルに印加して前記第２のメモリセルを前記第１の状態に遷移させる、ように構成されるメモリコントローラと、
を含むメモリ装置であって、
前記メモリコントローラが、前記１つ又は複数の第１のプログラミングパルスの数に基づいて前記第２のプログラミングパルスの電圧を決定するように構成され、
前記メモリコントローラが、前記第２のプログラミングパルスの電圧における変化を経時的に監視するように構成され、且つ、前記第２のプログラミングパルスの電圧が初期値から減少した後で、前記第２のプログラミングパルスの前記電圧が前記第２のプログラミングパルスの電圧の前記初期値近くの値に戻る場合に、寿命末期の警告表示を提供するように構成される、メモリ装置。 - 前記１つ又は複数の第１のプログラミングパルスの前記数が、プログラミングパルスの所定の目標数未満である場合に、前記メモリコントローラが、前記第２のプログラミングパルスの電圧を低減するように構成される、請求項１に記載のメモリ装置。
- 前記１つ又は複数の第１のプログラミングパルスの前記数が、プログラミングパルスの所定の目標数より多い場合に、前記メモリコントローラが、前記第２のプログラミングパルスの電圧を上昇させるように構成される、請求項１に記載のメモリ装置。
- 前記メモリコントローラが、
前記１つ又は複数の第１のプログラミングパルスの前記数が、プログラミングパルスの所定の目標数未満である場合に、前記第２のプログラミングパルスの電圧を低減するように、且つ
前記１つ又は複数の第１のプログラミングパルスの前記数が、プログラミングパルスの所定の目標数より多い場合に、前記第２のプログラミングパルスの電圧を上昇させるように構成される、請求項１に記載のメモリ装置。 - 前記第２のプログラミングパルスの電圧が、ワード線電圧又はビット線電圧の１つである、請求項１に記載のメモリ装置。
- 前記メモリセル領域における各メモリセルが、フラッシュメモリセルである、請求項１に記載のメモリ装置。
- 前記セクタにおける各メモリセルが、少なくとも１つのビットを記憶するように構成される、請求項１に記載のメモリ装置。
- メモリ装置のメモリセル領域におけるセクタを消去することであって、
第１のメモリセルの状態が第１の状態に変化するまで、１つ又は複数の第１のプログラミングパルスを前記セクタにおける前記第１のメモリセルに印加することと、
前記１つ又は複数の第１のプログラミングパルスの数を記憶することと、
前記第１の状態から前記第２の状態に遷移するように、前記セクタの全てのメモリセルを制御することと、を含むことと、
前記１つ又は複数の第１のプログラミングパルスの前記数に基づいて、第２のプログラミングパルスの電圧を決定することと、
第２のメモリセルを前記第２の状態から前記第１の状態に遷移させるために、前記第２のプログラミングパルスを前記セクタの前記第２のメモリセルに印加することと、
前記第２のプログラミングパルスの電圧における変化を経時的に監視することと、
前記第２のプログラミングパルスの電圧が初期値から減少した後で、前記第２のプログラミングパルスの前記電圧が前記第２のプログラミングパルスの電圧の前記初期値近くの値に戻る場合に、寿命末期の警告表示を提供することと、
を含む方法。 - コード化されたプロセッサ実行可能コードを自身に有するプロセッサ可読記憶媒体であって、前記プロセッサ実行可能コードが、１つ又は前記複数のプロセッサによって実行される場合に、
メモリ装置のメモリセル領域におけるセクタを消去することであって、
第１のメモリセルの状態が第１の状態に変化するまで、プログラム電圧で１つ又は複数の第１のプログラミングパルスを前記セクタにおける前記第１のメモリセルに印加することと、
前記少なくとも１つの第１のプログラミングパルスの数を記憶することと、を含むことと、
前記１つ又は複数の第１のプログラミングパルスの前記数に基づいて、第２のプログラミングパルスの電圧を決定することと、
第２のメモリセルを前記第２の状態から前記第１の状態に遷移させるために、前記第２のプログラミングパルスを前記セクタの前記第２のメモリセルに印加することと、
前記第２のプログラミングパルスの電圧における変化を経時的に監視することと、
前記第２のプログラミングパルスの電圧が初期値から減少した後で、前記第２のプログラミングパルスの前記電圧が前記第２のプログラミングパルスの電圧の前記初期値近くの値に戻る場合に、寿命末期の警告表示を提供することと、
を含む動作を可能にするプロセッサ可読記憶媒体。 - 前記メモリコントローラが、前記セクタの各メモリセルにそれぞれの１つ又は複数の第１のパルスを印加するように構成され、且つ、それぞれのメモリセルを前記第１の状態に遷移させるために必要とされる前記１つ又は複数の第１のパルスの最小数を記憶するように構成され、前記メモリコントローラが、１つ又は複数の第１のパルスの前記最小数に基づいて、前記第２のプログラミングパルスの電圧を決定するように構成される、請求項１に記載のメモリ装置。
- 前記メモリコントローラが、前記セクタの各メモリセルにそれぞれの１つ又は複数の第１のパルスを印加するように構成され、且つ、それぞれのメモリセルを前記第１の状態に遷移させるために必要とされる前記１つ又は複数の第１のパルスの最大数を記憶するように構成され、前記メモリコントローラが、１つ又は複数の第１のパルスの前記最大数に基づいて、前記第２のプログラミングパルスの電圧を決定するように構成される、請求項１に記載のメモリ装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/486,972 | 2012-06-01 | ||
| US13/486,972 US8842477B2 (en) | 2012-06-01 | 2012-06-01 | Method, apparatus, and manufacture for flash memory adaptive algorithm |
| PCT/US2013/042673 WO2013181101A2 (en) | 2012-06-01 | 2013-05-24 | Method, apparatus, and manufacture for flash memory adaptive algorithm |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015518231A JP2015518231A (ja) | 2015-06-25 |
| JP5938144B2 true JP5938144B2 (ja) | 2016-06-22 |
Family
ID=49670089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015515096A Active JP5938144B2 (ja) | 2012-06-01 | 2013-05-24 | フラッシュメモリ適応アルゴリズム用の方法、装置及び製造 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8842477B2 (ja) |
| JP (1) | JP5938144B2 (ja) |
| KR (1) | KR101634264B1 (ja) |
| CN (1) | CN104520933B (ja) |
| WO (1) | WO2013181101A2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9588702B2 (en) | 2014-12-30 | 2017-03-07 | International Business Machines Corporation | Adapting erase cycle parameters to promote endurance of a memory |
| US9496043B1 (en) | 2015-06-24 | 2016-11-15 | International Business Machines Corporation | Dynamically optimizing flash data retention or endurance based on data write frequency |
| KR102295528B1 (ko) | 2015-08-25 | 2021-08-30 | 삼성전자 주식회사 | 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 |
| KR102389077B1 (ko) * | 2015-11-05 | 2022-04-22 | 에스케이하이닉스 주식회사 | 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법 |
| KR20190007252A (ko) * | 2017-07-12 | 2019-01-22 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작방법 |
| CN111727477A (zh) * | 2020-05-06 | 2020-09-29 | 长江存储科技有限责任公司 | 3d nand闪存的控制方法和控制器 |
| US11763910B2 (en) * | 2021-10-20 | 2023-09-19 | Micron Technology, Inc. | Multi-command memory accesses |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4039812B2 (ja) * | 2001-01-15 | 2008-01-30 | 松下電器産業株式会社 | 不揮発性記憶装置 |
| US7324374B2 (en) | 2003-06-20 | 2008-01-29 | Spansion Llc | Memory with a core-based virtual ground and dynamic reference sensing scheme |
| US7339834B2 (en) * | 2005-06-03 | 2008-03-04 | Sandisk Corporation | Starting program voltage shift with cycling of non-volatile memory |
| KR101012129B1 (ko) * | 2005-08-01 | 2011-02-07 | 샌디스크 코포레이션 | 자기 조정 최대 프로그램 루프에 의한 비휘발성 메모리의프로그래밍 |
| JP4901348B2 (ja) * | 2006-07-20 | 2012-03-21 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
| ITRM20070167A1 (it) | 2007-03-27 | 2008-09-29 | Micron Technology Inc | Non-volatile multilevel memory cell programming |
| US7679961B2 (en) * | 2007-04-25 | 2010-03-16 | Micron Technology, Inc. | Programming and/or erasing a memory device in response to its program and/or erase history |
| US7489543B1 (en) | 2007-07-25 | 2009-02-10 | Micron Technology, Inc. | Programming multilevel cell memory arrays |
| US7663926B2 (en) | 2007-07-27 | 2010-02-16 | Micron Technology, Inc. | Cell deterioration warning apparatus and method |
| US7916543B2 (en) * | 2007-10-22 | 2011-03-29 | Micron Technology, Inc. | Memory cell operation |
| KR100960479B1 (ko) * | 2007-12-24 | 2010-06-01 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 동작 방법 |
| KR100953045B1 (ko) * | 2008-05-23 | 2010-04-14 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 프로그램 방법 |
| US8064252B2 (en) | 2008-11-21 | 2011-11-22 | Micron Technology, Inc. | Multi-pass programming in a memory device |
| US7920427B2 (en) * | 2009-02-13 | 2011-04-05 | Micron Technology, Inc. | Dynamic soft program trims |
| US8036035B2 (en) * | 2009-03-25 | 2011-10-11 | Micron Technology, Inc. | Erase cycle counter usage in a memory device |
| US8139419B2 (en) | 2009-12-08 | 2012-03-20 | Micron Technology, Inc. | Programming methods and memories |
| KR101222063B1 (ko) * | 2011-02-28 | 2013-01-15 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 및 그 동작방법 |
| JP2013143155A (ja) * | 2012-01-06 | 2013-07-22 | Powerchip Technology Corp | 不揮発性半導体記憶装置とその書き込み方法 |
-
2012
- 2012-06-01 US US13/486,972 patent/US8842477B2/en active Active
-
2013
- 2013-05-24 JP JP2015515096A patent/JP5938144B2/ja active Active
- 2013-05-24 KR KR1020147037178A patent/KR101634264B1/ko active IP Right Grant
- 2013-05-24 CN CN201380041113.XA patent/CN104520933B/zh active Active
- 2013-05-24 WO PCT/US2013/042673 patent/WO2013181101A2/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN104520933A (zh) | 2015-04-15 |
| KR101634264B1 (ko) | 2016-06-28 |
| KR20150011018A (ko) | 2015-01-29 |
| US20130322181A1 (en) | 2013-12-05 |
| CN104520933B (zh) | 2018-06-01 |
| JP2015518231A (ja) | 2015-06-25 |
| WO2013181101A3 (en) | 2014-01-23 |
| WO2013181101A2 (en) | 2013-12-05 |
| US8842477B2 (en) | 2014-09-23 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A871 | Explanation of circumstances concerning accelerated examination |
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| A975 | Report on accelerated examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160422 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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