JP5922226B2 - 低ミスマッチ及び低消費のトランスインピーダンス利得回路 - Google Patents

Description

本発明は、本明細書において説明されるように、ダイオード接続されるトランジスタにより、動的視覚センサ（ＤＶＳ）での光センシングシステムを時間的に識別するための低ミスマッチ及び低消費のトランスインピーダンス利得回路に言及する。

本発明は、電子回路の分野を含み、特に、低消費の縮小された面積のアナログ集積回路を含む。その回路は、特に、電圧電流前置増幅器もしくは言い換えるとトランスインピーダンスのカテゴリーに関する。

動的視覚センサ（ＤＶＳ）は、それらは特にそのようであるとは限らないが、ビデオカメラ多様性の新しい集積回路である。商業用ビデオカメラでは、当該装置は、フォトグラムの後にフォトグラムを記録する。ＤＶＳでは、フォトグラムは存在しない。集積回路は、ビデオカメラと同様に、光センサ行列を含む。ビデオカメラでは、各光センサは、固定周波数でサンプリングされる。しかしながら、ＤＶＳでは、画素はサンプリングされない。画素ごとにそれがセンシングする光の時間導関数を計算し、これが特定のレベル（しきい値）を超える場合に画素は事象（イベント）を外部に表示する。事象は通常、２次元光センサ行列内の画素の（ｘ，ｙ）座標から構成される。このような方法で、ＤＶＳの出力は、それらがセンシングする強度における変化を検出する種々の画素の（ｘ，ｙ）座標のフローから構成される。このタイプのＤＶＳセンサは、２００６年（非特許文献１に対するビジュアルサプリメントにおける「相対強度変化に応答する１２８×１２８の１２０ｄＢの３０ｍＷの非同期視覚センサ」）にリヒトシュタイナ、デルブリュック及びポッシュにより初めて報告され、続いてＰ．リヒトシュタイナ及びＣ．ポッシュ、Ｔ．デルブリュックにおいてより詳細に報告された（非特許文献２の「１２８×１２８の１２０ｄＢの１５μｓのレイテンシー非同期時間コントラスト視覚センサ」）。

より最近には、ポッシュは新しいプロトタイプを報告した（２０１０年のＩＥＥＥによる国際固体素子回路会議のＣ．ポッシュ、Ｄ．マトリン及びＲ．ウォルゲナントによる非特許文献３の「ロスレスの画素レベルの画像圧縮を用いたＱＧＶＡの１４３ｄＢの動的レンジ非同期アドレス事象のＰＷＭ動的画像センサ」）。

ISSCC Dig. Of Tech. Papers, San Fransisco, 2006, vol., pp 508-509 (27.9) IEEE J. Solid-State Circuits, vol. 43, No. 2, pp. 566-576, Feb. 2008 ISSCC, Dig of Tech Paper, pp. 400-401, February 2010

しかしながら、これらのＤＶＳセンサでは、光センサによりセンシングされる光電流Ｉ_ｐｈは対数変換により最初に電圧に変換される。この電圧は最初に増幅され、その時間導関数が続いて計算される。極めて重要なパラメータは、この最初の増幅での電圧利得である。増幅が大きくなればなるほど、センサは「時間コントラスト」に対する感度はより大きくなるであろう。問題は、この増幅が行列の各画素内で実行されるべきであり、マイクロチップでの電力及び面積をほとんど消費しない回路により実行されるべきであるということである。さらに、重要なことは、それが１つの画素からもう１つの画素に対しては利得値においてほとんどバラツキを受けない回路により実行され、もし反対の場合には、それはお互いに比較して種々の画素の挙動内に多くの変化を導入し、それによりセンサの全体感度を減少させるであろう、ということである。現在まで報告されるＤＶＳは、コンデンサを有する回路に基づく電圧増幅段を利用する。集積アナログ回路では、コンデンサは相互間に低いバラツキを有し、それ故に電圧増幅段を実行するのに非常に適している。しかしながら、ＤＶＳでは、およそ２０から１００まで（もしくはそれ以上）の電圧利得を取得することが望ましい。コンデンサを用いてそれを実行する場合は、少なくとも２つのコンデンサが必要とされ、それに比例する値は所望の利得の値に等しい。もしコンデンサの面積がそれらの値に比例する場合は、これはコンデンサの１つが他方のコンデンサの２０倍から１００倍までの面積を有するべきであることを意味する。結局は、画素の面積の大部分はコンデンサで消費される。

別の可能性として、もし各段の利得が乗算されるならば、２つの連続的な段により電圧利得が取得されてもよい。しかしながら、２つの連続的な段の間に必要とされる同期はまた長すぎて、それ故にＤＶＳのスピードを劇的に減少させる。

上述された目的を達成して上述された制限を回避するために、本発明は、ダイオード構成で接続されるトランジスタにより、動的視覚センサ（ＤＶＳ）での光センシングシステムを時間的に識別するための低ミスマッチ及び低消費のトランスインピーダンス利得回路から構成される。

従って、本発明は、少なくとも１つのフォトダイオードを使用する、動的視覚センサ（ＤＶＳ）での光センシングシステムを時間的に識別するための低ミスマッチ及び低消費のトランスインピーダンス利得回路に言及し、当該低ミスマッチ及び低消費のトランスインピーダンス利得回路は、それが少なくとも２つの直列接続のトランジスタを備え、トランジスタの各トランジスタはダイオード構成で接続され、フォトダイオードの出力に設けられることを特徴とする。
フォトダイオードの出力電流はコピーされて増幅されてトランジスタに電源供給され、トランジスタのドレインソース間チャネルを介して流れ、直列接続の最後のトランジスタのソースは、接地電圧と定電圧と制御された電圧とから選択される電圧に接続される。従って、ＤＶＳカメラとしてまた知られる、動的視覚センサを使用するカメラの画素は、低ミスマッチ及び低消費のトランスインピーダンス利得回路に対する入力電流を生成するための少なくとも１つの光センサを必要とする。しかしながら、もし上記低ミスマッチ及び低消費のトランスインピーダンス利得回路が別の状況で使用されれば、入力電流はフォトダイオードではない別の回路もしくは素子から発生してもよい。実際には、これらの段のいくつかが縦続接続で使用される場合には、例えば、第１の段だけがフォトダイオードからの電流を受信し、残りの段はトランジスタからそれを受信する。

本発明のより好ましい実施態様では、少なくとも２つのトランジスタは、指数型電流−電圧特性を有する。

本発明の別の好ましい実施態様では、トランジスタは、ＦＥＴ（電界効果トランジスタ）の種類のトランジスタであり、弱反転で極性化される。

低ミスマッチ及び低消費のトランスインピーダンス利得回路は、フォトダイオードにおいて生成される電流の極性及び利得を制御するための手段を備え、極性及び利得を制御するための手段は、少なくとも１つのフォトダイオードと少なくとも２つのトランジスタとの間に設けられるカレントミラーで構成される。上記カレントミラーは、より高速な回路応答を得ることにより低ミスマッチ及び低消費のトランスインピーダンス利得回路の出力を改善させる。

カレントミラーは、電流をコピーして反転する手段を備える。

カレントミラーは、電流増幅手段を備える。

カレントミラーは、フォトダイオードと直列接続され、カレントミラーの出力電流は、少なくとも２つのトランジスタのドレインソース間チャネルを介して流れる。

本発明の実施態様では、低ミスマッチ及び低消費のトランスインピーダンス利得回路は、カレントミラーと少なくとも２つのトランジスタとの間のカレントミラーの利得を自動的に制御するための極性化回路を備え、上記極性化回路は、カレントミラーと少なくとも直列接続のトランジスタとの間に設けられる。

本発明のさらなる好ましい実施態様では、低ミスマッチ及び低消費のトランスインピーダンス利得回路は、出力電圧のフォトダイオードにより生成される電流に対する対数依存性を有する。

さらに、本発明は、トランスコンダクタンス回路より前段として上記低ミスマッチ及び低消費のトランスインピーダンス利得回路を設けることにより電圧増幅段を生成するためのＤＶＳでの光センシングシステムを時間的に識別するための低ミスマッチ及び低消費のトランスインピーダンス利得回路の使用を考慮する。

本発明はまた、トランスコンダクタンス回路の後段として上記低ミスマッチ及び低消費のトランスインピーダンス利得回路を設けることにより電圧増幅段を生成するためのＤＶＳでの光センシングシステムを時間的に識別するための低ミスマッチ及び低消費のトランスインピーダンス利得回路の使用を含む。

またさらに、本発明はまた、上記低ミスマッチ及び低消費のトランスインピーダンス利得回路の出力信号の連続電圧を除去し、それによりすべての画素間のバラツキを減少させる出力に信号を送信するための信号微分回路の前段としてＤＶＳでの光センシングシステムを時間的に識別するための低ミスマッチ及び低消費のトランスインピーダンス利得回路の使用を含む。

１つの単一段を備える、本発明の実施形態の例である。 回路が２つの段から構成される、本発明の実施形態の例である。 回路が２つの段を備え、その各段は「３」に等しい利得を有する回路での実施形態の例である。

図面において導入される番号を参照して、本発明の種々の特定の実施形態が以下に例示的に説明されるが、限定されるものではない。

本発明では、対数変換により光電流を電圧に変換する回路は、同一のマイクロチップ内の種々の画素間の低いバラツキの利得により電圧増幅を黙示的に実行する。

従って、図１は、本発明の目的である回路の最も基本的な実施形態を図示する。上記特定の実施形態は、利得Ａを有するカレントミラー（２）により増幅される光電流Ｉ_ｐｈを生成するフォトダイオード（１）を備える。増幅された電流は自然数Ｎ個のトランジスタ（３、４及び５）のチェーン回路へと導かれ、そのすべてはそれらのゲートがそれらのドレインに接続され、それはダイオード接続構成により知られる。留意すべきことは、実際には任意の数Ｎ個のトランジスタであってもよいが、図１には３つのトランジスタが図示されるということである。

ＮＭＯＳＦＥＴトランジスタを有する実施形態の事象では、弱反転で極性化される各トランジスタ（３、４及び５）において形成された電圧差は近似的に同一であり次式に等しい。

このように、最上のトランジスタで取得される電圧は近似的に次式で表される。

集積回路の実施形態では、カレントミラーの利得に対応するパラメータＡ及び、通常「特定電流」と呼ばれ、ＦＥＴトランジスタのパラメータ特性に対応するパラメータＩ_ｇは、画素から画素へと大きい変化を受ける一方で、Ｕ_Ｔはすべての画素に対して等しい物理定数である。通常「勾配係数」として知られるＦＥＴの別のパラメータ特性に対応するパラメータｎは画素から画素へと比較的低い変化を受ける。出力電圧Ｖ_Ｎを微分回路に対して取る場合は、それは次式で表される出力を供給する。

この回路が以前の技術により取得される利得に対してＮ個の係数（ここで、Ｎは各段でのトランジスタの数である。）を加算するという方法において、画素から画素へと大きいバラツキを受けるパラメータＡ及びＩ_ｇは干渉しない。

実際には、非常に高いＮ個の値を使用することは不可能であり、３個もしくは４個の値に制限される。しかしながら、図１に図示されるように、縦続接続において異なる段を接続することが可能である。これが図２で図示され、ここで、第１の段はＮ_１個の直列接続されるトランジスタを有し、第２の段はＮ_２個の直列接続されるトランジスタを有する。

第１のブロックＶ_Ｎ１（３）で形成される電圧は、Ｖ_Ｑに接続されるソースを有するトランジスタ（１１）のゲートへと伝送され、次式で表される電流を生成する。

出力を回路Ｖ_Ｎ１から取得する場合には、以下の近似的な結果が得られる。

前と同じように、画素間の高いバラツキ指標のパラメータが最後の式において現れない。この方法は、より連続的な段を拡大させることを可能とする。

図３は、各段が付加的な利得「３」である２つの段を有する例示的な実施形態を図示する。それはカレントミラーの可能な実施形態を図示する。上記の付加的な利得を得るために、３つのＦＥＴトランジスタ（３’、４’及び５’）は、複数の段の各段において縦続接続で使用された。電流Ｉ_２を生成するために、ＦＥＴトランジスタ（１１）は、電圧Ｖ_Ｑに接続されるソースを有する第２の段の入力において設けられる。

カレントミラーは、アナログ集積回路設計に関する文献において十分に知られた基本的な回路である。これらは、その入力分岐での電流を出力分岐にコピーし、上記出力分岐に対して選択的な増幅もしくは減衰を与える。図３では、第１の段のカレントミラーは、それらのゲートがそれぞれの低電圧Ｖ_ａ及びＶ_ｂに接続される２つのＰＭＯＳＦＥＴトランジスタ（６、７）と、フォトダイオード（１）を第１のＰＭＯＳトランジスタ（６）に接続するノードにおいて「仮想接地」状態を生成するのに十分に高い利得を有する電圧増幅器（８）との３つの素子により形成され、それ故に回路の速度を著しく改善させる。それは異なる利得を発生させるであろう異なる電圧Ｖ_ｃ及びＶ_ｄにより極性化されてもよいが、第２の段のカレントミラー（８、９及び１０）は第１の段のカレントミラーと同一である。

各画素に対して繰り返されるこれらの回路は、電圧Ｖ_ａ、Ｖ_ｂ、Ｖ_ｃ、Ｖ_ｄ及びＶ_Ｑを固定化するために、すべての画素間で共有化される多数の極性化回路により補間されるべきである。

ＤＶＳカメラを使用する特定のケースでは、少なくとも１つのフォトダイオードが各画素において光を捕捉するために必要とされる。従って、ＤＶＳカメラの各画素では、トランスインピーダンス段（すなわち、縦続接続の段）が存在するであろう。

もし各段がＤＶＳカメラの段とは異なる状況で使用されれば、入力電流はフォトダイオードではないもう１つの回路から発生してもよい。実際には、例えば、これらの段のいくつかが縦続接続で使用される場合には、第１の段だけがダイオードから電流を受信する。残りの段はトランジスタからそれを受信する。

Claims (8)

1. 少なくとも１つのフォトダイオード（１）を使用する、動的視覚センサでの光センシングシステムを時間的に識別するための低ミスマッチ及び低消費のトランスインピーダンス利得回路であって、
   上記低ミスマッチ及び低消費のトランスインピーダンス利得回路は、少なくとも２つの直列接続のトランジスタ（３，４，５）を備え、
   上記少なくとも２つの直列接続のトランジスタ（３，４，５）の各トランジスタはダイオード構成で接続され、上記フォトダイオード（１）の出力に設けられ、
   上記低ミスマッチ及び低消費のトランスインピーダンス利得回路は、上記少なくとも１つのフォトダイオード（１）において生成された電流の極性及び利得を制御するように構成されたカレントミラー（２）を備え、
   上記カレントミラー（２）は、電流をコピーして反転する手段と、電流増幅手段とを備え、上記カレントミラー（２）は上記少なくとも１つのフォトダイオード（１）と上記少なくとも２つの直列接続のトランジスタ（３，４，５）との間に設けられ、
   上記少なくとも２つの直列接続のトランジスタ（３，４，５）は、上記少なくとも２つの直列接続のトランジスタ（３，４，５）のドレインソース間チャネルを介して流れる上記カレントミラー（２）の出力電流である上記フォトダイオードのコピーにより電源供給され、
   最後の直列接続のトランジスタは、接地電圧と定電圧と制御された電圧との間で選択される電圧に接続されるそのソースを有する、低ミスマッチ及び低消費のトランスインピーダンス利得回路。
2. 上記少なくとも２つの直列接続のトランジスタは、指数型電流−電圧特性を有する請求項１記載の低ミスマッチ及び低消費のトランスインピーダンス利得回路。
3. 上記少なくとも２つの直列接続のトランジスタはＦＥＴトランジスタであって、上記ＦＥＴトランジスタは弱反転で極性化される請求項２記載の低ミスマッチ及び低消費のトランスインピーダンス利得回路。
4. 上記低ミスマッチ及び低消費のトランスインピーダンス利得回路は、上記カレントミラー（２）と上記少なくとも２つの直列接続のトランジスタ（３，４，５）との間に配置された上記カレントミラー（２）の利得を自動的に制御するための極性化回路を備える請求項１記載の低ミスマッチ及び低消費のトランスインピーダンス利得回路。
5. 上記低ミスマッチ及び低消費のトランスインピーダンス利得回路は、上記出力電圧と、上記フォトダイオード（１）により生成される上記電流との間の対数依存性を有する請求項１から４のうちのいずれか１つに記載の低ミスマッチ及び低消費のトランスインピーダンス利得回路。
6. トランスコンダクタンス回路（１１）の前段として上記低ミスマッチ及び低消費のトランスインピーダンス利得回路を設けることにより電流増幅段を生成するための、請求項１から５において定義される上記低ミスマッチ及び低消費のトランスインピーダンス利得回路の使用。
7. トランスコンダクタンス回路の後段として上記低ミスマッチ及び低消費のトランスインピーダンス利得回路を設けることにより電圧増幅段を生成するための、請求項１から５において定義される上記低ミスマッチ及び低消費のトランスインピーダンス利得回路の使用。
8. 上記トランスインピーダンス利得回路の出力信号の連続電圧を除去する、上記信号のための微分回路の前段として上記ミスマッチ及び低消費のトランスインピーダンス利得回路を配置することにより複数の画素間のミスマッチを減少させるために請求項１から５において定義される低ミスマッチ及び低消費のトランスインピーダンス利得回路の使用。

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