JP5874546B2 - 半導体装置の実装構造 - Google Patents

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Description

本発明は、半導体装置とシステムボードとの実装構造に関する。
近年、情報機器のより一層の高機能化に伴い、情報機器に搭載される半導体装置もより高密度化、高性能化が求められる。こうした要求に対応するための半導体装置の実装技術の一つとして、ビルドアップ基板を用いた実装構造が挙げられる。
ビルドアップ基板を用いた半導体装置の実装構造において、例えば、ビルドアップ基板は、ガラスエポキシ樹脂等のコア層の上下両面に配線層が形成されたリジッド基板である。上側配線層と、下側配線層とは、コア層を貫通するビアによって電気的に接続されている。ビルドアップ基板上には、CPU、メモリ素子等の複数の半導体素子が実装され1つの半導体装置を構成している。半導体装置は、ビルドアップ基板の背面に形成された複数の実装端子によって、サーバー、スーパーコンピュータ等の情報機器に内蔵されたシステムボード上に実装される。
このとき、半導体装置が発生する高周波ノイズを増加させる要因であるインダクタンス成分を小さくするため、高周波ノイズを除去するためのコンデンサ等のチップ部品を、例えば半導体装置の直下のシステムボードの裏面に複数個配置する実装構造が挙げられる。また、さらに高周波ノイズを除去するために、チップ部品を半導体装置のなるべく近傍に配置するのが効果的であることから、例えばシステムボードの半導体装置を実装する位置に開口部を設け、開口部内において、半導体装置のビルドアップ基板の裏面に、コンデンサ等のチップ部品を複数個配置する実装構造が挙げられる。
特開2008−227310号公報
今後、情報機器に搭載される半導体装置の更なる高密度化、高性能化が求められる。そうなると、上述の実装構造でも、例えばコア層を貫通するめっきスルーホールのインダクタンス成分がノイズを増加させる要因となりうる。
本技術は、上記に鑑み、基板上に配設された半導体素子を含む半導体装置において、インダクタンス成分を低減して高周波ノイズを効果的に除去できる半導体装置の実装構造を提供することを目的とする。
開示の半導体装置の実装構造によれば、開口が設けられた実装基板と、前記開口の淵部に設けられ前記淵部に収納される枠部と、前記枠部から突出する突出部からなる枠状部材と、前記実装基板上に配設され、前記枠状部材の突出部で支持されたコアレス基板と、前記コアレス基板上に配設された半導体素子とを含む半導体装置の実装構造が提供される。
開示の半導体装置によれば、コアレス基板の裏面にチップ部品を配置できるため、高周波ノイズを増加させる要因であるインダクタンス成分を減らし、高周波ノイズを効果的に除去することができるという効果を奏する。
本実施形態の半導体装置を搭載した電子装置の例を示す図である。 ビルドアップ基板を用いた半導体装置の実装構造の図である。 コアレス基板を用いた半導体装置の実装構造の問題点について説明する図である。 本実施形態の半導体装置の実装構造を示す図である。 本実施形態の枠状部材の効果について説明する図である。 本実施形態の半導体装置の実装構造の製造方法について説明する図である。 本実施形態の半導体装置の実装構造の製造方法について説明する図である。 本実施形態の半導体装置の実装構造の製造方法について説明する図である。 本実施形態の枠状部材の変形例について説明する図である。
以下に、本件の開示する半導体装置の実装構造の実施形態を、図面を参照しながら説明する。
まず始めに、図1に、本実施形態の半導体装置を搭載したサーバー(電子装置)200の例を示す。サーバー200は、一対の取り付け部202によって図示しないラックにネジ止めされ、半導体装置を実装したシステムボードを筐体210内に搭載している。
半導体装置を搭載した電子装置として、例示的に、ラックマウント型のサーバーを例示したが、スーパーコンピュータ、PC、PDA(パーソナル・デジタル・アシスタンツ)、携帯電話、デジタルカメラ、テスター、その他の電子装置であってもよい。
次いで、比較例として、図2(A)を用いてビルドアップ基板を用いた半導体装置100の実装構造の例について説明する。ビルドアップ基板10は、ガラスエポキシ樹脂等のコア層の上下両面に配線層が形成されたリジッド基板である。上側配線層と、下側配線層とは、コア層を貫通するビアによって電気的に接続されている。
ビルドアップ基板10上には、CPU20、メモリ素子等の周辺素子22等の複数の半導体素子が実装され1つの半導体装置100を構成している。
半導体装置100は、ビルドアップ基板10の背面に形成された複数の実装端子40によって、情報機器に内蔵されたシステムボード80上に実装され、その接続部は樹脂等の接着剤90で固着される。
半導体装置100が実装されたシステムボード80の裏面には、システムボード80内を通過する電気信号に発生する高周波ノイズを除去するためのコンデンサ等のチップ部品30が複数個配置されている。これらのチップ部品30は、半導体装置100が発生する高周波ノイズを増加させる要因であるインダクタンス成分を小さくするため、半導体装置100のなるべく近傍に配置するのが効果的であるため、半導体装置100の周囲ではなく、直下のシステムボード80の裏面に設けられている。しかしながら、半導体装置の高密度化、高性能化が進むにつれ、図2(A)に示す実装構造では、半導体装置100が発生する高周波ノイズを効果的に除去できない恐れがある。
次に、比較例として、図2(B)を用いて、さらに高周波ノイズを除去するためのビルドアップ基板を用いた半導体装置の実装構造の例について説明する。図2(B)に示す半導体装置の実装構造においては、システムボード82には、半導体装置110を実装する位置に開口部84が設けられている。そして、前記開口部84内において、半導体装置110のビルドアップ基板10の裏面に、コンデンサ等のチップ部品30が複数個配置されている。この様にすることで、図2(A)の実装構造に比べて、半導体装置110の近傍にチップ部品30が配置されるため、高周波ノイズを増加させる要因であるインダクタンス成分がさらに低減できる。
しかしながら、今後、更に情報機器に搭載される半導体装置の更なる高密度化、高性能化が求められると、上述のビルドアップ基板を用いた実装構造でも、例えばコア層を貫通するめっきスルーホールのインダクタンス成分がノイズを増加させる要因となりうる。
そこで、発明者は、上記図2(B)の実装構造で用いられているビルドアップ基板10のコア層を貫通するめっきスルーホールのインダクタンス成分を減らすため、ビルドアップ基板10の代わりに、コア層の無いコアレス基板を用いることを検討した。コアレス基板は、文字通りと芯となるコア層が無く、複数の絶縁層と複数の配線層とが積層された柔軟性を有する薄型の配線基板である。
図3は、コアレス基板を用いた半導体装置の実装構造の製造工程について説明する図である。
まず、図3(A)を参照して、システムボード82には、半導体装置120を実装する位置に予め開口部84が設けられている。開口部84の周囲には、半導体装置120を実装するための例えば100μmの厚さの接着シート92が貼り付けられる。接着シート92中には、複数の貫通孔が形成され、その貫通孔内には、半導体装置120の接続電極となる導電性インク42が充填される。予め裏面に複数のチップ部品30が形成されたコアレス基板14は、位置合わせして、接着シート92の上に搭載される。
次いで、図3(B)を参照して、コアレス基板14を搭載した状態で、システムボード82が圧接装置のステージ50に設置される。コアレス基板14周辺のシステムボード82上には、コアレス基板14とシステムボード82との間隔を調整するためのスペーサ54が配置される。
次いで、図3(C)を参照して、圧接装置のステージ50を加熱した状態で、加熱した圧接装置の上金型52によって、コアレス基板14の上面を押圧して、コアレス基板14がシステムボード82に圧着される。その際に、熱で膨張したコアレス基板14は、開口部84内において、重力で下方に撓み、その結果、開口部84淵部周辺の溶融した接着シート92が開口部84内に流れだしてしまう。この状態で、常温に戻し、接着シート92を固化させると、コアレス基板14は、開口部84内において、下方に反ったままの状態で固定されてしまう。コアレス基板14とシステムボード82との電気的接続をする導電性インク42も、コアレス基板14の外周部と開口部84近傍とでは、その高さが大きく異なってしまう。コアレス基板14の反り量は、開口部84内の中心で最大118μmにもなり、コアレス基板14の平坦性が大きく失われてしまう。反り量によっては、反ったコアレス基板14の上に、CPU20、メモリ素子等の周辺素子22等の複数の半導体素子を実装するのは、困難となる場合がある。
図3(D)は、コアレス基板14を用いた半導体装置120をシステムボード82に実装した最終形態を示す。コアレス基板14上には、CPU20、メモリ素子等の周辺素子22等の複数の半導体素子が実装され、さらに、CPU20と周辺素子22は、熱接合部材70によって覆われる。その状態で、半導体装置120とシステムボード82とは、システムボード82の裏面に設けられたボルスタープレート72と、熱接合部材36の上面に設けられたヒートスプレッダー70によって挟みこまれる。そして、ヒートスプレッダー70は、スプリングナット74と打ち込みネジ76によって、システムボード82を押さえつけた状態で固定される。コアレス基板14が反った状態のまま、CPU20はコアレス基板14に実装されているので、CPU20と熱接合部材36との密着性は良くない。
この状態で、システムを稼働させると、CPU20の熱が、ヒートスプレッダーによって放出されにくいので、CPU20の温度が定格値以上に上昇してしまう。よって、コアレス基板14が、熱膨張によりさらに反ってしまうことになる。システムがONの時と、OFFの時の熱挙動の差は、例えば58.7μmにもなる。また、CPU20の温度が定格値以上に上昇してしまい、CPU20の動作や寿命の問題が発生する虞がある。
このように、ビルドアップ基板を単純にコアレス基板に置き換えるのは、難しいことがわかった。
そこで、発明者は、上記コアレス基板14の反りを減らし、熱放出性が良く、信頼性の高い以下の実施の形態を考案した。
以下に図面を参照して、本開示の技術にかかる実施の形態を詳細に説明する。
図4は、開示の技術を適用した実施形態の半導体装置の実装構造を示す図である。
図4(A)に、コアレス基板を用いた半導体装置の実装構造の断面図、図4(B)は
枠状部材の構造を説明する図である。
本実施形態によれば、システムボード82の半導体装置120を実装する位置にある開口部84の淵部に、枠状部材60が嵌め込まれている。
図4(B)を参照して、枠状部材60は、ベースとなる枠部62と枠部62の上部から突出した突起部64の一体構成からなる。断面はL字形状または左右逆のL字形状となる。枠部62は、システムボード82の開口部84の開口部淵部に設けられた溝部86に嵌め込まれ、突起部64は、枠部62上部において、開口部84の内側に設けられ、システムボード82表面から突出した形状を有する。
次いで、図5を用いて、枠状部材の効果について説明する。図5(A)は、図4(A)の破線で囲った部分の拡大図で、ベースとなる枠部62と枠部62の上部から突出した突起部64の一体構成からなる枠状部材60とした例で、図5(B)は、突起部のない枠部だけの枠状部材65とした例を示す。
図5(A)の例では、枠状部材60は、その突起部64によってコアレス基板14を下方から支持してコアレス基板14の反りを減らす働きと、製造過程において、溶融した接着シート92が開口部84内に流れだすのを防ぐ働きを有する。
図5(B)の例においても、枠状部材65は、その上端面によってコアレス基板14を下方から支持してコアレス基板14の反りを減らす働きと、製造過程において、溶融した接着シート92が開口部84内に流れだすのを防ぐ働きを有する。しかしながら、枠状部材65の上端面とコアレス基板14との間は、単に接触しているだけで、接着剤などで固定されてはいない。よって、実装構造の製造過程で、コアレス基板14が熱で撓んでしまうと、図示したB点から、開口部84方向へ撓んでしまうことになり、撓み量が大きくなってしまう。枠状部材65は、接着シート92の厚み分に相当するL2面でしか固定されないことになり、枠状部材65はコアレス基板14とは、全く接続されていないことになる。
図5(A)の例では、枠状部材60の突起部64の上端面とコアレス基板14との間は、単に接触しているだけで、接着剤などで固定されてはいない。しかしながら、図示したA点からすぐ左側は、コアレス基板14は、接着シート92で固定されている。よって、実装構造の製造過程で、コアレス基板14が熱で撓んでも、図示したA点からしか開口部84方向へ撓まないことになる。よって、図5(B)の例の様に、B点から撓むのに比べて、撓み量を小さくすることができる。枠状部材60は、接着シート92の厚み分に相当するL2面と、接着シート92を挟んで対向するL1面とL3面とで、枠コアレス基板14と接続されることになる。
次いで、図6〜図8を用いて、本実施形態の半導体装置の実装構造の製造方法について説明する。
まず、図6(A)を参照して、例えば、20mm〜30mm四方の開口部84を有するシステムボード82と、枠状部材60を準備する。
次いで、図6(B)を参照して、開口部84の表面淵部に形成された溝部86内に、枠状部材60が設置される。この状態で、枠状部材60の突起部64だけが、システムボード82の表面より突出した形となる。
次いで、図6(C)を参照して、複数の貫通孔94が形成された接着シート92が、突起部64外周の半導体装置120の搭載位置のシステムボード82の上に張り付けられる。接着シート92の厚さは、例えば100μmとする。次いで、接着シート92の上に、樹脂などからなるPETフィルム96を貼り付ける。PETフィルム96には、接着シート92の貫通孔94の位置に合わせて貫通孔を形成しておく。PETフィルム96は、開口部84、枠状部材60の突起部64をも覆う様に配置される。
次いで、図6(D)を参照して、PETフィルム96の上に、接着シート92の貫通孔94の位置に合わせて貫通孔が形成されたメタルマスク98が配置される。
次いで、図7(A)を参照して、メタルマスク98の上から、貫通孔内に導電性のインクを流しこみ、接着シート92の貫通孔94内に上に、接続端子となる導電性インク42が形成される。
次いで、図7(B)を参照して、メタルマスク98が除去され、PETフィルム96が剥離される。接着シート92の貫通孔94内に上に、接続端子となる導電性インク42が形成された接続部が完成する。
次いで、図7(C)を参照して、予め裏面に複数のチップ部品30が形成されたコアレス基板14が、位置合わせされて接着シート92の上に搭載される。次いで、コアレス基板14周辺のシステムボード82上に、コアレス基板14とシステムボード82との間隔を調整するためのスペーサ54が配置される。
次いで、図8(A)を参照して、コアレス基板14を搭載した状態で、システムボード82が圧接装置のステージ50に設置される。次いで、圧接装置のステージ50を加熱した状態で、加熱した圧接装置の上金型52によって、コアレス基板14の上面を例えば荷重30〜50Kg/cmで押圧して、コアレス基板14がシステムボード82に圧着される。その際に、熱で膨張したコアレス基板14は、開口部84内において、重力で下方に撓んだとしても、開口部84周辺部は、枠状部材60によって支持されているので、コアレス基板14の撓みを大幅に少なくすることができる。
次いで、図8(B)を参照して、常温に戻し、接着シート92を固化させても、コアレス基板14の反り量は、開口部84内の中心で最大でもせいぜい26μm程度にまで抑えることができる。また、開口部84淵部周辺の溶融した接着シート92が開口部84内に流れだすことはないので、コアレス基板14とシステムボード82との電気的接続をする導電性インク42の高さを、コアレス基板14の外周部から開口部84近傍にかけて一定に保つことができる。
次いで、図8(C)を参照して、コアレス基板14上に、CPU20、メモリ素子等の周辺素子22等の複数の半導体素子がアンダーフィル材を介して実装される。コアレス基板14上の反りがほとんど無いので、CPU20、周辺素子22の表面を水平に保つことができ、平坦性の良い半導体装置130が得られる。
この、半導体装置130をシステムボード82に実装した形態において、システムを稼働させると、CPU20の熱が、ヒートスプレッダーによって放出されやすいので、CPU20の温度上昇を低く抑えることができる。そのため、コアレス基板14の、熱膨張による反りも少なくすることができ、システムがONの時と、OFFの時の熱挙動の差は、例えば42.8μmにまで下げることが可能となる。
最後に、図9を用いて、本実施形態で用いた枠状部材60の変形例について説明する。
図9(A)は、本実施形態で用いた枠状部材60の平面図と、平面図のA−A’面での断面図を示す。図9(A)に示す、本実施形態で用いた枠状部材60では、大きく開いた開口部84が設けられ、枠状部材60の枠部62が、コアレス基板40の底面のチップ部品30と接触しないような構造となっている。
図9(B)に示す、第1の変形例では、枠状部材66には、複数の小さい開口部87が設けられている。この開口部87は、コアレス基板40の底面のチップ部品30の位置毎に設けられているため、チップ部品30と接触しないような構造となっている。
図9(C)に示す、第2の変形例では、枠状部材68には、例えば4個のやや大きめの開口部88が設けられている。この開口部88は、コアレス基板40の底面にエリア毎に設けられたチップ部品30の位置に設けられているため、チップ部品30と接触しないような構造となっている。
本実施形態によれば、コアレス基板の裏面にチップ部品を配置できるため、高周波ノイズを増加させる要因であるインダクタンス成分を減らし、高周波ノイズを効果的に除去することができるという効果を奏する。また、製造過程で、コアレス基板の反りが少なく、信頼性の高い半導体装置の実装構造を提供することができる。
以上、実施形態について詳述したが、本発明の態様は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
以上の実施形態に関し、以下の付記を開示する。
(付記1)
開口が設けられた実装基板と、
前記開口周囲の溝部に設けられ前記溝部に収納される枠部と、前記枠部から突出する突出部からなる枠状部材と、
前記実装基板上に配設され、前記枠状部材の突出部で支持されたコアレス基板と、
前記コアレス基板上に配設された半導体素子と
を含む
ことを特徴とする半導体装置の実装構造。
(付記2)
前記枠部の上面は、前記実装基板の表面と同一面にあり、
前記突出部は、前記実装基板の表面より突出している
ことを特徴とする付記1に記載の半導体装置の実装構造。
(付記3)
前記突出部は、前記枠部の開口内側に設けられ、枠状形状をしている
ことを特徴とする付記2に記載の半導体装置の実装構造。
(付記4)
さらに、前記実装基板と前記コアレス基板との間に接着部材が配設されていることを特徴とする付記1に記載の半導体装置の実装構造。
(付記5)
さらに、前記実装基板の開口内の前記コアレス基板の表面には、チップ部品が配設されていることを特徴とする付記1に記載の半導体装置の実装構造。
(付記6)
開口が設けられた実装基板と、
前記開口の淵部に設けられ前記淵部に収納される枠部と、前記枠部から突出する突出部からなる枠状部材と、
前記実装基板上に配設され、前記枠状部材の突出部で支持されたコアレス基板と、
前記コアレス基板上に配設された半導体素子と
を含む
ことを特徴とする電子装置。
(付記7)
実装基板に開口を設ける工程と、
前記開口周囲に溝部を設ける工程と、
枠部と、前記枠部から突出する突出部からなる枠状部材を、前記淵部に配設する工程と、
前記実装基板上で、前記枠状部材が配設された周囲に接着シートを張り付ける工程と、
前記接着シートに形成された貫通孔内に導電性インクを充填する工程と、
前記接着シート上にコアレス基板を配設する工程と、
前記コアレス基板上に半導体素子を配設する工程と
を含む
ことを特徴とする半導体装置の実装構造の製造方法。
10 ビルドアップ基板
14 コアレス基板
20 CPU
22 周辺素子
30 チップ部品
40 実装端子
42 導電性インク
50 圧接装置のステージ
52 圧接装置の上金型
54 スペーサ
60、65、66、68 枠状部材
62 枠部
64 突起部
80、82 システムボード
84、87、88 開口部
86 溝部
90 接着剤
92 接着シート
94 貫通孔
96 PETフィルム
98 メタルマスク
100、110、120、130 半導体装置
200 電子装置

Claims (5)

  1. 開口が設けられた実装基板と、
    前記開口周囲の溝部に設けられ前記溝部に収納される枠部と、前記枠部から突出する突出部からなる枠状部材と、
    前記実装基板上に配設され、前記枠状部材の突出部で支持されたコアレス基板と、
    前記コアレス基板上に配設された半導体素子と
    を含む
    ことを特徴とする半導体装置の実装構造。
  2. 前記枠部の上面は、前記実装基板の表面と同一面にあり、
    前記突出部は、前記実装基板の表面より突出している
    ことを特徴とする請求項1に記載の半導体装置の実装構造。
  3. 前記突出部は、前記枠部の開口内側に設けられ、枠状形状をしている
    ことを特徴とする請求項2に記載の半導体装置の実装構造。
  4. さらに、前記実装基板と前記コアレス基板との間に接着部材が配設されている
    ことを特徴とする請求項1に記載の半導体装置の実装構造。
  5. さらに、前記実装基板の開口内の前記コアレス基板の表面には、チップ部品が配設されている
    ことを特徴とする請求項1に記載の半導体装置の実装構造。
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