JP5850614B2 - 半導体ウェハダイシング方法 - Google Patents

半導体ウェハダイシング方法 Download PDF

Info

Publication number
JP5850614B2
JP5850614B2 JP2010281107A JP2010281107A JP5850614B2 JP 5850614 B2 JP5850614 B2 JP 5850614B2 JP 2010281107 A JP2010281107 A JP 2010281107A JP 2010281107 A JP2010281107 A JP 2010281107A JP 5850614 B2 JP5850614 B2 JP 5850614B2
Authority
JP
Japan
Prior art keywords
wafer
radiant energy
chip
slot
rear surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010281107A
Other languages
English (en)
Other versions
JP2011135075A (ja
Inventor
エー ホシヤー ポール
エー ホシヤー ポール
ジェイ サラティーノ ニコラス
ジェイ サラティーノ ニコラス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xerox Corp
Original Assignee
Xerox Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xerox Corp filed Critical Xerox Corp
Publication of JP2011135075A publication Critical patent/JP2011135075A/ja
Application granted granted Critical
Publication of JP5850614B2 publication Critical patent/JP5850614B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Processing Of Stones Or Stones Resemblance Materials (AREA)

Description

本発明は、半導体ウェハダイシング方法並びに半導体ウェハから切り出されたチップ及びそのチップ複数個からなるアレイに関し、特にレーザ光等の輻射エネルギを用いたダイシング（賽の目状の切断）に関する。
図７に、一従来技術に係る半導体ウェハダイシング方法を示す。この従来技術は、半導体ウェハ（以下単に「ウェハ」とも呼ぶ）を動力付のブレードで切断（スクライビング）して複数個のチップ乃至ダイを切り出す、というものであり、その一例としては特許文献１（譲受人：本願出願人）に記載の方法がある。同文献に記載の方法では、ブレードを用いウェハを後面から切削（カッティング）し、それにより形成される後面スロットに連通するよう、ブレードを用いそのウェハを今度は前面から切削する。前面からの切削に際しては、図示の如く、その部位が後面スロットの内法に収まるよう位置決めして切削を行う。また、ブレードをウェハに入鋸（ソーイング）することで生じる機械的応力の影響、例えばクラックの発生を緩和するため、切削に先立ち、ウェハ前面をエッチングし切削対象部位に溝を発生させる工程を実行する。
別の例としては特許文献５に記載の方法がある。同文献に記載の方法では、まずブレードを用いウェハを半ばまで切削し、次に、そのウェハに付随するシリコンキャップ部（センサ、マイクロマシン等のウェハ上構造物を保護する部分）の内部に、レーザを用い複数の改質層を発生させる。ウェハ及びキャップ部からなる複合的な構造体は、その改質層と改質層の間に生じるクラックによって複数片に分断される。レーザの使途がキャップ部における改質層の生成であり、ウェハそのものにおける改質層の生成やその切削ではないことに留意されたい。
米国特許第４８１４２９６号明細書 米国特許第４８６００７５号明細書 米国特許第５１５３４２１号明細書 米国特許第５７５３９５９号明細書 米国特許第７４９８２３８号明細書
しかしながら、その端部同士が接触するよう複数個のチップを“ぴっしり”並べることで形成されるリニアマルチチップアレイでは、ある間隔を目標にしてチップ間隔を揃えることが求められる。例えば、その上に各複数個のセンサが並んでいるフォトセンサチップ複数個を“ぴっしり”並べフォトセンサチップアレイとして使用する場合、チップとチップの境目を跨ぎ隣り合うセンサ同士の間隔が、個々のチップ上でのセンサ間隔ｘと等しくなるようにすることが求められる。即ち、異チップ間センサ間隔をチップ内センサ間隔ｘと等しくしなければならないが、従来技術でこれを実現するには、切断に伴う損傷がチップ端に（ほとんど）生じないようウェハを高精度でダイシングする必要があった。
本発明の他の実施形態に係る半導体ウェハダイシング方法は、ウェハ後面を切削して基準スロットを形成するステップと、基準スロットに対し位置決めしつつウェハ後面を切削して後面スロットを形成するステップと、基準スロットを基準に第１チップ端理想位置を定めるステップと、後面スロットに連なるよう第１チップ端理想位置に対し輻射エネルギのエッジ位置を合わせ、ウェハ内にその輻射エネルギを供給することで、その供給経路沿いにウェハの結晶構造を変化させて第１群の改質域を発生させるステップと、基準スロットを基準に第２チップ端理想位置を定めるステップと、後面スロットに連なるよう第２チップ端理想位置に対し輻射エネルギのエッジ位置を合わせ、ウェハ内にその輻射エネルギを供給することで、その供給経路沿いにウェハの結晶構造を変化させて第２群の改質域を発生させるステップと、第１群及び第２群の改質域の並びを境にウェハを分断するステップと、を有する。
本発明に係る半導体ウェハダイダイシング方法は、第１チップ端理想位置に対する第１エッジ位置の位置合わせと、第２チップ端理想位置に対する第２エッジ位置の位置合わせと、を、ウェハの厚みに応じて調整する。
本発明に係る半導体ウェハダイダイシング方法は、単一チップ端当りについて、第１輻射エネルギ経路と第２輻射エネルギ経路とを用い、第１輻射エネルギ経路を形成する第１エッジ位置における分断精度よりも第２輻射エネルギ経路を形成する第２エッジ位置における分断精度が精細である。
本発明に係る半導体ウェハダイダイシング方法は、第１輻射エネルギ経路と第２輻射エネルギ経路との間の境目部分に、ウェハの製造に役立つ形状的な特徴が設けられる。
チップ群が切り出される半導体ウェハの典型的なウェハマップを示す図である。 ブレード入鋸と輻射エネルギを併用したダイシングで半導体ウェハから切り出されたチップ群を示す断面図である。 ブレード入鋸と輻射エネルギの併用で図２中の半導体ウェハをダイシングしチップを切り出す方法の一例を示す模式図である。 図３に示した部分の平面図である。 ブレード入鋸と輻射エネルギの併用で半導体ウェハをダイシングしチップを切り出す方法の別例を示す模式図である。 ブレード入鋸と輻射エネルギの併用で半導体ウェハから切り出されるチップの端面を示す図である。 一従来技術に係る半導体ウェハダイシング方法を示す図である。
図１に、チップ群が切り出されるウェハ１００の典型的なウェハマップを示す。このウェハ１００はシリコンウェハであるが、本件技術分野で既知の他の半導体ウェハでもかまわない。また、この図はウェハ１００におけるチップ乃至ダイ（以下「チップ」と称する）のレイアウト例を示したものであり、これに従いウェハ１００を縦横に切断することで複数個のチップ、例えばアレイ化して使用されるフォトセンサチップ群を得ることができる。そうしたリニアマルチチップアレイでは、前述の如く、その端部同士が接触するようチップを複数個“ぴっしり”並べて使用する。そのため、チップとチップの境目を挟み隣り合うセンサ同士の間隔が目標間隔付近となるよう、ウェハを高精度に切断乃至ダイシングしてチップ端の損傷を抑える必要がある。具体的には、チップ同士の境目でセンサ間隔が目標間隔から大きく外れないよう、チップの切り出しを所定の公差以内、例えば±約３μｍ以内の精度で行うことや、縦切断線（縦ストリート）１０２の幅を最小限に抑えること、例えば８０μｍ以内の幅にすることが求められる。縦切断線１０２の幅を抑えるのは、ウェハ製造現場でのウェハ処理に当たり、その線１０２が監視乃至整列の基準線として使用されるからである。
図２に、ブレード入鋸と輻射エネルギの併用で半導体ウェハから切り出される複数個のチップ１０４の断面を示す。切り出し元となったウェハは図１に示した半導体ウェハ１００であり、後述の通り輻射エネルギを併用してダイシングされている。その輻射エネルギとしては、レーザ光源に発するレーザビームを使用するのが望ましいが、レーザ以外の輻射エネルギ乃至輻射エネルギ源を使用し本発明を実施することもできる。また、ウェハ１００のうちチップ１０４が切り出される部分の外側、即ち図１中で縦切断線１０２Ａと線１１０に挟まれている部分１０８には基準スロット（基準カット）１０６が形成されている。この基準スロット１０６は、その前面１１５又は後面１１４からウェハ１００を切削することで形成することができる。基準スロット１０６を形成する位置は、前面１１５又は後面１１４に基準切れ込み（小基準子）を設け、その位置を基準にして定めるとよい。基準スロット１０６を形成する手段としては、ブレードの入鋸等、本件技術分野で既知の切削手段を任意に使用することができる。
このウェハ１００から複数個のチップ１０４を切り出す際には、その後面１１４にブレード入鋸等の手段で後面スロット（後面カット）１１２を形成する一方、そのウェハ１００の内部にレーザビーム等の輻射エネルギを供給し、それによってウェハ１００内に複数個の改質域を発生させる。チップ１０４は、改質域の並びに沿いウェハ１００を分断することで得ることができる。改質域及びそれを形成するための輻射エネルギについてはまた後で説明する。後面スロット１１２及び改質域を形成する位置の目標（理想位置）は、本件技術分野で既知の如く、基準スロット１０６を基準にして定めることや、既知位置を示す小基準子等を基準にして定めることができる。
図３に、図２に示したウェハ１００をブレード入鋸と輻射エネルギの併用でダイシングし、チップ１０４Ａ（一部のみ図示）やチップ１０４Ｂを切り出す方法の例を模式的に示す。本方法では、まず、ウェハ１００にブレードを２回入鋸して後面スロット１１２を形成する。入鋸回数は、形成したい後面スロット１１２の幅や、使用するブレード１２０の厚みを踏まえ、後述の通り１回にすることもできる。入鋸回数を２回にすると形成される後面スロット１１２が広めになるので、接触型イメージセンサアレイアセンブリ等の多チップ横並び型アセンブリにおける公差を高水準にすることができる。また、こうして後面スロット１１２を形成するのは、レーザビームによるダイシングを可能にするためである。即ち、レーザビーム等の輻射エネルギでウェハ１００をその全厚１２２に亘りダイシングするのは無理かもしれないが、後面スロット１１２を形成して薄くした部位ならば成功裏にダイシングすることができよう。例えば、２００〜３００μｍ程度の厚み１２４まで薄くするのが望ましい。
次いで、図３及びそれと同じ部分の平面図たる図４に示す如く、ウェハ１００内に輻射エネルギを供給し、その供給経路上に改質域１２８，１３６を発生させる。その際には、まず、輻射エネルギたるレーザビーム１２６のエッジ１３０を、一方のチップ端を配したい位置（第１チップ端理想位置）１３２や後面スロット１１２に対し所定の位置関係となるよう位置決めする。例えば、基準スロット１０６の位置を基準に第１チップ端理想位置１３２を定めておき、図３中の方向１３４に沿い後面スロット１１２に連なるよう、第１チップ端位置１３２又はそこから所定距離離れた場所にビームエッジ１３０を位置決めする。次に、輻射エネルギたるビーム１２６を、その供給経路沿いに複数個の改質域（第１群の改質域）１２８が生じるようウェハ１００内に供給する。使用するビーム１２６は例えば周期的なパルスレーザビーム、その輻射源は例えば合焦赤外レーザ光源である。そして、改質域１２８の並びを境に且つ第１チップ端理想位置１３２にてウェハ１００を分断することで、チップ１０４Ｂ相当部分（及び境目部分１３５）をウェハ１００から分離させる。その分断手段としては本件技術分野で既知の諸手段を使用することができる。例えば、図示しないダイシングフィルムを用い引張応力を発生させるとよい。改質域１２８の並びを境にウェハ１００を破断させてもよい。第１チップ端位置１３２に対する分断位置の精度については後述する。
同様に、輻射エネルギたるレーザビーム１２６のエッジ１３８を、もう一方のチップ端を配したい位置（第２チップ端理想位置）１４０や後面スロット１１２に対し所定の位置関係となるよう位置決めする。例えば、基準スロット１０６の位置を基準に第２チップ端理想位置１４０を定めておき、図３中の方向１３４に沿い後面スロット１１２に連なるよう、第２チップ端理想位置１４０又はそこから所定距離離れた場所にビームエッジ１３８を位置決めする。次に、輻射エネルギたるビーム１２６を、その供給経路沿いに複数個の改質域（第２群の改質域）１３６が生じるようウェハ１００内に供給する。使用するビーム１２６は例えば周期的なパルスレーザビームである。そして、改質域１２８の並びを境に且つ第２チップ端理想位置１４０にてウェハ１００を分断することで、チップ１０４Ａ相当部分（及び境目部分１３５）をウェハ１００から分離させる。これにより、本方法によるダイシングが終了する。その分断手段としては本件技術分野で既知の諸手段を使用することができる。例えば、図示しないダイシングフィルムを用い引張応力を発生させるとよい。改質域１３６の並びを境にウェハ１００を破断させてもよい。第２チップ端理想位置１４０に対する分断位置の精度については後述する。
なお、ウェハ１００内に各複数個の改質域１２８，１３６を発生させるには、例えば、使用する輻射エネルギの焦点を調整していけばよい。即ち、輻射エネルギ供給による部位毎の昇温及びそれに続く除熱で複数個の改質域１２８，１３６が生じるよう、輻射エネルギたるレーザビーム１２６の焦点を調整していけばよい。その場合、個々の改質域形成対象部位では、ビーム１２６の作用で少なくとも部分的に液化し結晶構造が脆化する等、そのウェハ１００の結晶構造に変化が現れる。改質域１２８，１３６における結晶構造を実質的に消失させ、ウェハ形成素材を実質的に粒状化させること、即ち砂状にすることもできる。ウェハ１００の前面１１５及び後面１１４における昇温及び性質変化については、ビーム１２６の焦点を適宜調整して抑えることができる。なお、本願でいう改質域とは、半導体ウェハの内部乃至表面にあり、輻射エネルギに曝された結果、分子レベルの物理変化が生じている部分のことである。
ウェハ１００からチップ１０４を分離させる際には、図２〜図４に示す如く、ウェハ１００上の既知位置、例えば小基準子や基準スロット１０６の位置を基準にしてチップ端理想位置１３２，１４０を定め、その位置１３２，１４０（基準までの距離）を保ちながらウェハ１００、レーザビーム１２６又はその双方を逐次変位させていくとよい。こうすることで、端壁１４２を有するチップ１０４をウェハ１００から切り出すことができる。
ウェハ１００からチップ１０４を分離させる際には、更に、第１チップ端理想位置１３２と第２チップ端理想位置１４０の間にあり、その幅１４６が後面スロット１１２の幅１４４よりも小さい境目部分１３５を、ウェハ１００の他の部分から分離させるのが望ましい。この部分１３５は使用されないので無地でもかまわないが、ウェハ１００の製造に役立つ形状的な特徴を１個又は複数個設けるのが望ましい。例えば、図示しないが、ウェハ製造現場におけるウェハ処理で使用される監視及び配置の基準線等である。境目部分１３５にそうした形状的特徴を設けることで、チップ１４０として使用できない部分１３５をウェハ１００の製造に役立てることができる。しかも、その形状的特徴を、ダイシングによって境目部分１３５もろとも分離、除去することができる。
対応するチップ端理想位置１３２，１４０に対しビームエッジ１３０，１３８を位置決めする際には、後面スロット１１２におけるウェハ厚１２４に従い輻射エネルギのビーム拡がりに対処するとよい。例えば、その部位の厚み１２４が小さめならビームエッジ１３０，１３８を対応するチップ端理想位置１３２，１４０の近くに位置決めし、大きめなら遠くに位置決めする、といった具合である。レーザビーム１２６は、方向１３４に沿い進むにつれそれと直交する方向に拡がっていくので、厚み１２４が大きめの場合にそのエッジ１３０，１３８を理想位置１３２，１４０から遠ざけることで、そのビーム拡がりの影響を抑えることができる。
ウェハ１００内に改質域１２８，１３６を発生させる際には、そのためのレーザビーム１２６を、図示の如くウェハ１００の前面１１５に対しほぼ直交する方向から入射してもよいし、その面１１５に対し鋭角をなす方向から入射してもよい。前者の場合、ウェハ１００からチップ１０４を分離させるとき、ウェハ１００の前面１１５と端壁４２の表面１４８との境に略方形断面の尖り１５０が発生する。後者の場合、後面スロット１１２のエッジがチップ端理想位置１３２，１４０から外向きに拡がりテーパ状になるので、隣接チップ間の接触面積が小さめになる。即ち、端壁１４２の表面１４８のうちウェハ１００の前面１１５に近い部位が、隣接する他のチップ１０４側のそれと直に接触することがなくなる。そのため、接触部分に突起等の欠陥が生じ、それが妨げになってしまい目標とする隣接チップ間公差が達成できない、といったことが生じにくくなる。
ウェハ１００内に改質域１２８，１３６を発生させる際には、また、チップ端理想位置１３２，１４０を基準にした改質域形成処理を繰返し実行し、その位置１３２，１４０に精度よくチップ端を発生させるようにしてもよい。例えば、理想位置１３２から第１所定距離の位置に第１の改質域を発生させる一方、理想位置１３２から第２所定距離（第２所定距離＜第１所定距離）の位置に第２の改質域を発生させるようにしてもよい。ウェハ１００からチップ１０４を分離させる際には、まず第１の改質域にてウェハ１００を分断する。この段階で発生するエッジや面は粗くてもよく、高い精度は求められない。その後は、第２の改質域にてウェハ１００を分断し、チップ端を概ねその理想位置１３２にて発生させる。
ウェハ１００の端面例えば１４２の形成位置は、そのウェハ１００上の既知位置又は各チップ１０４上の既知位置を基準に、できるだけ高精度となるよう定めるのが望ましい。ここに、図７に示した従来技術で実現できる端面位置精度がおよそ±３μｍであるところ、図１〜図４に示した方法では、およそ±１〜２μｍという高い端面位置精度を実現することができ、従って接触又は対向するチップ間の位置公差をより小さくすることができる。ひいては、より高精度なチップ乃至そのアレイを実現すること、例えばその分解能がより高いフォトセンサチップ及びそのアレイを実現することができる。
参考実施例として、図５に、ブレード入鋸と輻射エネルギの併用でウェハ１００をダイシングしチップを切り出す方法の別例を模式的に示す。この例は、ウェハ１００上の隣接チップ端間を分断するに当たり、輻射エネルギ例えばレーザビーム１２６の供給を１回で済ませる例である。この例では、ウェハ１００のうちチップの切り出し元部位より外側にある部分１０８に、切削によって基準スロット１０６を形成する。また、ウェハ１００の後面１１４に、前掲の後面スロット１１２のそれと同様の要領による切削で後面スロット２００を形成する。更に、その供給経路に沿い一群の改質域２０２が発生するよう、ウェハ１００内に輻射エネルギを供給する。例えば、スロット１０６の位置を基準にしてチップ端理想位置２０４を定め、そのチップ端理想位置２０４に対し且つ前掲の如く後面スロット２００に連なるよう位置決めしつつ、輻射エネルギたる周期パルス状のレーザビーム１２６を供給する。ビーム１２６の供給経路は、そのビーム１２６がチップ端理想位置２０４上に概ね集中するよう、或いはその一部がチップ端理想位置２０４に被さるように定める。そして、改質域２０２の並びに沿いウェハ１００を分断することで、改質域２０２の各側に位置するチップ例えば２０６Ａ及び２０６Ｂをそのウェハ１００から分離させる。こうした処理を好適に活用できるのは、チップ端の位置に関する要求精度が低めの場合である。例えば、チップ端の位置公差がおよそ±５μｍなら、この図に示した処理を好適に適用することができる。
ただ、図１〜図４を参照して説明した通り、縦切断線１０２に沿った切断にも横切断線１５２に沿った切断にも、やはり、図１〜図４に示した方法を適用するのが望ましい。ブレードの種類や輻射エネルギ供給の回数を、縦切断時，横切断時間で同じ種類、同じ回数にすることができるからである。但し、縦切断及び横切断のうちエッジの精細度乃至精度があまり肝要でない方についてなら、輻射エネルギ供給の回数を図５の如く１回とするのが有益である。通常は、他のチップ端とぶつかるチップ端に沿った方向よりも、チップ長手方向の方がエッジ精細度の肝要度が低いので、輻射エネルギの供給を１回にするならチップ長手方向沿い切断の方がよいであろう。このほか、レーザビーム供給１回で縦切断線を形成しても要求精度を満たせる場合等に、図５に示した方法を好適に適用することができる。
複数回の輻射エネルギ供給で複数群の改質域を発生させ、その並びを境に分断してウェハ１００から所要部分を分離させる方法、例えば図１〜図４に示した方法には、少なくとも次のような利点がある：
１）使用する縦切断線１０２の幅をプロセス制御上の必要に応じ随意に定めることができる。それでいて、必要な長さになるよう精度よく、またチップ同士を精度よく並べるのに差し支える不要なエッジ凹凸を発生させることなく、個々のチップを切り出すことができる。即ち、本方法によれば、不要なエッジ凹凸の発生を抑え又は防ぐことができる；
２）輻射エネルギのビーム幅１５４がどうであれ、その（シリコン）ウェハ上で隣り合っている個々のチップの端部例えば尖り１５０を、その深さを問わず、対応する理想位置に精度よく配することができる；
３）チップ端理想位置１３２，１４０等に対する輻射エネルギのビーム位置を厚み１２４の違いに応じて調整し、厚み１２４の違いによるビーム拡がりの違いに対処することができる。これは、図５に示す如く輻射エネルギのビームを１回供給するだけの輻射エネルギ供給動作では、隣接チップへの浸透が生じるため実現できないことの一つである；
４）単一チップ端当たりの輻射エネルギ供給回数を複数回にし、初回は粗く、次いで精細に分断することができる。即ち、余分な素材の大半を粗な分断で除去し、精細な分断で精細なエッジを形成することができる。
図６に、ブレード入鋸と輻射エネルギの併用でウェハから切り出されるチップ１０４の端面１４８を示す。ここでは図２〜図４に示したチップ１０４を例にして説明するが、図５に示したチップでも同様である等、ブレード入鋸と輻射エネルギの併用で形成されるどのようなチップに対しても以下の説明を適用しうるものと理解されたい。まず、このチップ１０４は、前面１１５、後面１１４及びそれらの間を結ぶ端面１４８を有している。その面１４８には、前面１１５及び後面１１４に連なる略平坦部１６０があり、その略平坦部１６０上には、複数個の窪み１６２が規則的に並んでいる。窪み１６２はいずれもほぼ同じ大きさであり、その間隔もほぼ均一になっている。
それらのうち窪み１６２は改質域１２８，１３６の名残、略平坦部１６０はウェハ１００の端面１４８のうち改質域１２８，１３６を囲んでいた部分の名残である。即ち、改質域１２８，１３６内のウェハ形成素材は改質により例えば粒状乃至砂状になっているので、ウェハ１００が分断され改質域１２８，１３６が露わになるとそこから脱落し（或いは容易に除去可能な状態となり）、その跡を示す窪み１６２が面１４８上に現れる。そのため、窪み１６２の大半は、その全周１６４に亘り略平坦部１６０に囲まれている。図示しないが、ウェハ１０４の前面１１５、後面１１４又はその双方に連通する窪み１６２が幾つか発生することもある。縦エッジ１６８に連通する窪み１６６、即ち複数の端壁面に跨る窪みも発生しうる。
窪み１６２の設け方としては、図示しないが、複数個の窪み１６２が方向１７０に沿いある間隔で一列に並ぶようにする設け方がある。即ち、窪み１６２が方向１３４に沿い並びも重なりもしない設け方である。方向１７０に沿った窪み１６２の間隔は等間隔にするのが望ましい。
窪み１６２の設け方としては、更に、複数個の窪み１６２が方向１３４沿いに並んで個々の集まり１７２を形成し、その集まり１７２が方向１７０に沿いある間隔で複数個並ぶようにする設け方もある。図６に示した例では個々の集まり１７２がそれぞれ２個の窪み１６２で構成されているが、集まり１７２を構成する窪み１６２の個数はこれとは違う個数にすることもできる。また、この例では、集まり１７２を構成する窪み１６２の個数を、どの集まり１７２でも同じ個数にしてある。ウェハ１００の前面１１５及び後面１１４から窪み１７２までの距離、方向１３４に沿った窪み１６２同士の間隔、方向１７０に沿った集まり１７２同士の間隔等も均一である。
１００ 半導体ウェハ、１０２，１０２Ａ 縦切断線、１０４，１０４Ａ，１０４Ｂ，２０６Ａ，２０６Ｂ チップ、１０６ 基準スロット（基準カット）、１０８ ウェハの一部分、１１０ 線、１１２，２００ 後面スロット（後面カット）、１１４ ウェハ後面、１１５ ウェハ前面、１２０ ブレード、１２２ ウェハ全厚、１２４ 後面スロット内ウェハ厚、１２６ レーザビーム、１２８，１３６，２０２ 改質域、１３０，１３８ ビームエッジ、１３２，１４０，２０４ チップ端理想位置、１３４ 後面スロット及びビームの方向、１３５ チップ間の境目部分、１４２ 端壁、１４４ 後面スロット幅、１４６ チップ端理想位置間の隙間の幅、１４８ 端壁の表面、１５０ 尖り、１５２ 横切断線、１５４ ビーム幅、１６０ 略平坦部、１６２ 窪み、１６４ 窪みの全周、１６６ 縦エッジに通ずる窪み、１６８ 縦エッジ、１７０ 窪み並び方向、１７２ 窪みの集まり。

Claims (4)

  1. ウェハ後面を切削して基準スロットを形成するステップと、
    基準スロットに対し位置決めしつつウェハ後面を切削して後面スロットを形成するステップと、
    基準スロットを基準に第１チップ端理想位置を定めるステップと、
    後面スロットに連なるよう第１チップ端理想位置に対し輻射エネルギのエッジ位置を合わせ、ウェハ内にその輻射エネルギを供給することで、その供給経路沿いにウェハの結晶構造を変化させて第１群の改質域を発生させるステップと、
    基準スロットを基準に第２チップ端理想位置を定めるステップと、
    後面スロットに連なるよう第２チップ端理想位置に対し輻射エネルギのエッジ位置を合わせ、ウェハ内にその輻射エネルギを供給することで、その供給経路沿いにウェハの結晶構造を変化させて第２群の改質域を発生させるステップと、
    第１群及び第２群改質域の並びを境にウェハを分断するステップと、
    を有し、第１群の改質域を発生させる際の輻射エネルギ供給経路と、第２群の改質域を発生させる際の輻射エネルギ供給経路と、の間隔が、後面スロットの幅より小さい半導体ウェハダイシング方法。
  2. 第１チップ端理想位置に対する第１エッジ位置の位置合わせと、
    第２チップ端理想位置に対する第２エッジ位置の位置合わせと、
    を、ウェハの厚みに応じて調整する、請求項１に記載の半導体ウェハダイシング方法。
  3. 単一チップ端当りについて、第１輻射エネルギ経路と第２輻射エネルギ経路とを用い、
    第１輻射エネルギ経路を形成する第１エッジ位置における分断精度よりも第２輻射エネルギ経路を形成する第２エッジ位置における分断精度が精細である、請求項１に記載の半導体ウェハダイシング方法。
  4. 第１輻射エネルギ経路と第２輻射エネルギ経路との間の境目部分に、ウェハの製造に役立つ形状的な特徴が設けられる、請求項１に記載の半導体ウェハダイシング方法。
JP2010281107A 2009-12-23 2010-12-17 半導体ウェハダイシング方法 Expired - Fee Related JP5850614B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/646,590 2009-12-23
US12/646,590 US8129258B2 (en) 2009-12-23 2009-12-23 Method for dicing a semiconductor wafer, a chip diced from a semiconductor wafer, and an array of chips diced from a semiconductor wafer

Publications (2)

Publication Number Publication Date
JP2011135075A JP2011135075A (ja) 2011-07-07
JP5850614B2 true JP5850614B2 (ja) 2016-02-03

Family

ID=44149892

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010281107A Expired - Fee Related JP5850614B2 (ja) 2009-12-23 2010-12-17 半導体ウェハダイシング方法

Country Status (3)

Country Link
US (1) US8129258B2 (ja)
JP (1) JP5850614B2 (ja)
CN (1) CN102157447B (ja)

Families Citing this family (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) * 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
KR20120043933A (ko) * 2010-10-27 2012-05-07 삼성전자주식회사 반도체 장치의 제조방법
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8828848B2 (en) * 2011-12-16 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Die structure and method of fabrication thereof
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US20140061864A1 (en) * 2012-09-04 2014-03-06 Samsung Electro-Mechanics Co., Ltd. Semiconductor substrate having crack preventing structure and method of manufacturing the same
CN103841506B (zh) * 2012-11-20 2017-09-01 清华大学 热致发声器阵列的制备方法
CN103841507B (zh) 2012-11-20 2017-05-17 清华大学 热致发声装置的制备方法
CN103841504B (zh) * 2012-11-20 2017-12-01 清华大学 热致发声器阵列
US8809166B2 (en) * 2012-12-20 2014-08-19 Nxp B.V. High die strength semiconductor wafer processing method and system
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
JP6763239B2 (ja) * 2016-08-29 2020-09-30 セイコーエプソン株式会社 電気光学装置の製造方法、電気光学装置および電子機器
US10720360B2 (en) 2016-07-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die singulation and structures formed thereby
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10943895B2 (en) 2019-01-14 2021-03-09 Xerox Corporation Method of fabricating a plurality of linear arrays with submicron y-axis alignment
US11025796B2 (en) 2019-01-14 2021-06-01 Xerox Corporation Plurality of linear sensor arrays comprising plural process direction widths and photosites with submicron y-axis alignment between arrays
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4860075A (en) 1985-12-13 1989-08-22 Xerox Corporation Replaceable image sensor array
US4814296A (en) * 1987-08-28 1989-03-21 Xerox Corporation Method of fabricating image sensor dies for use in assembling arrays
US5128282A (en) * 1991-11-04 1992-07-07 Xerox Corporation Process for separating image sensor dies and the like from a wafer that minimizes silicon waste
US5153421A (en) 1991-11-04 1992-10-06 Xerox Corporation Architecture for analog and digital image sensor arrays
US5580831A (en) * 1993-07-28 1996-12-03 Fujitsu Limited Sawcut method of forming alignment marks on two faces of a substrate
US6165813A (en) 1995-04-03 2000-12-26 Xerox Corporation Replacing semiconductor chips in a full-width chip array
JP2006086509A (ja) * 2004-08-17 2006-03-30 Denso Corp 半導体基板の分断方法
JP2007134454A (ja) * 2005-11-09 2007-05-31 Toshiba Corp 半導体装置の製造方法
JP2007214243A (ja) * 2006-02-08 2007-08-23 Renesas Technology Corp 半導体装置の製造方法
JP2007235008A (ja) * 2006-03-03 2007-09-13 Denso Corp ウェハの分断方法およびチップ
JP2008147412A (ja) * 2006-12-11 2008-06-26 Matsushita Electric Ind Co Ltd 半導体ウェハ，半導体装置及び半導体ウェハの製造方法ならびに半導体装置の製造方法

Also Published As

Publication number Publication date
JP2011135075A (ja) 2011-07-07
US8129258B2 (en) 2012-03-06
CN102157447A (zh) 2011-08-17
CN102157447B (zh) 2015-04-01
US20110147898A1 (en) 2011-06-23

Similar Documents

Publication Publication Date Title
JP5850614B2 (ja) 半導体ウェハダイシング方法
KR102439404B1 (ko) 웨이퍼의 생성 방법
JP6494382B2 (ja) ウエーハの生成方法
US8993924B2 (en) Target object processing method and target object processing apparatus
US9120178B2 (en) Method of radiatively grooving a semiconductor substrate
WO2014030519A1 (ja) 加工対象物切断方法
TW201735143A (zh) ＳｉＣ晶圓的生成方法
JP5899513B2 (ja) 基板製造方法、および改質層形成装置
JP6345742B2 (ja) 基板処理方法
TW201631227A (zh) 晶圓的生成方法
TWI771533B (zh) 晶圓之雷射加工方法
JP2016197700A (ja) ウエーハの生成方法
TW201210732A (en) Laser processing method
JP2005268752A (ja) レーザ割断方法、被割断部材および半導体素子チップ
JP6366485B2 (ja) ウエーハの生成方法
JP2007317935A (ja) 半導体基板、基板割断方法、および素子チップ製造方法
JP2010003817A (ja) レーザーダイシング方法及びレーザーダイシング装置
KR20150044851A (ko) 가공 대상물 절단 방법
JP6531885B2 (ja) 内部加工層形成単結晶部材およびその製造方法
TW201709290A (zh) 元件晶片之製造方法
US10373855B2 (en) Method for processing a wafer and method for processing a carrier
JP6008565B2 (ja) 光デバイスウエーハの加工方法
TWI548478B (zh) 借助於雷射將由易脆裂的材料製成的圓的平板分割成多個矩形單板的方法
JP4086796B2 (ja) 基板割断方法
KR102445075B1 (ko) 웨이퍼의 레이저 가공 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151201

R150 Certificate of patent or registration of utility model

Ref document number: 5850614

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees