JP5807725B2 - 半導体装置とその半導体装置を用いた自動車 - Google Patents

半導体装置とその半導体装置を用いた自動車 Download PDF

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Description

この発明は、大電流のスイッチングなどに用いられる半導体装置とその半導体装置を用いた自動車に関する。
特許文献1にはトランジスタの駆動方式が開示されている。この駆動方式は、ゲートに電圧を印加するための制御電源がシャットダウンした場合に、主電源に接続されたゲートオフ電源と呼ばれる電源の電圧がゲートに印加される。これにより、制御電源がシャットダウンした場合に、トランジスタアーム短絡などの発生を回避する。トランジスタとしてはデプレッション型(ノーマリオン)を採用している。
日本特開2004−242475号公報
トランジスタを制御するための電圧を供給する部分に何らかの異常が生じトランジスタに所定の電圧を供給できなくなることがある。この場合、トランジスタのゲート電圧とソース電圧が0V又は0Vに近い値となり、ノイズなどの影響でトランジスタがオンしてしまうことがあった。これにより電源の電荷が無駄に消費されてしまう問題があった。
この問題を回避するために、トランジスタのソース電圧はゲート電圧よりも高くしておく必要がある。特許文献1では数百ボルトの主電源の電圧を低下させてゲートオフ電源を生成するので、装置が複雑となったり損失が増大したりする問題があった。また主電源の電圧には動作時サージなどが重畳されるので、ゲートオフ電源が不安定となる問題もあった。
本発明は上述の問題を解決するためになされたものであり、トランジスタを制御するための電圧を供給する部分が正常に機能しない場合に、トランジスタが電源をショートすることを防止できる半導体装置と、それを用いた自動車を提供することを目的とする。
本願の発明にかかる半導体装置は、高電圧電源によりドレインとソースの間に電圧が印加されるトランジスタと、該高電圧電源よりも電圧の低い低電圧電源の電圧から、該トランジスタのソース電圧とゲート電圧を生成する駆動装置と、該低電圧電源と接続された分圧回路と、を備え、該ソース電圧が一定値より低くなったときに、該分圧回路の出力電圧を該ソースに印加することを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、トランジスタに電圧を供給する部分が正常に機能しない場合に、ノイズの影響によりトランジスタがオンして電源がショートすることを防止できる。
本発明の実施の形態1に係る自動車の模式図である。 図1の自動車の内部の半導体装置を示す回路図である。 本発明の実施の形態1に係る半導体装置の動作時の各部の電圧値を示す表である。 本発明の実施の形態2に係る半導体装置の回路図である。 本発明の実施の形態3に係る半導体装置の回路図である。 本発明の実施の形態4に係る半導体装置の回路図である。 本発明の実施の形態5に係る半導体装置の回路図である。 本発明の実施の形態6に係る半導体装置の回路図である。 本発明の実施の形態7に係る半導体装置の回路図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。なお、本発明の実施の形態における電圧は特記しない限りグラウンドとの電位差である。
実施の形態1.
図1は、本発明の実施の形態1に係る自動車の模式図である。この自動車はエンジン10とモータ12を有し、これらを組み合わせて走行するハイブリッド車である。モータ12はインバータ14に接続されている。インバータ14はリレー16を介して高電圧電源18から電圧供給を受ける。このインバータ14は、ECU(Electronic Control Unit)20と制御用電源系22によって制御される。制御用電源系22は低電圧電源24から電圧供給を受ける。
図2は、図1の自動車の内部の半導体装置を示す回路図である。MOS(Metal−Oxide Semiconductor)構造を有するトランジスタ30は、前述のインバータを構成する素子の一部である。トランジスタ30はノーマリオフ型のデバイスであるエンハンスメント型電界効果トランジスタである。ノーマリオフ型のトランジスタはゲート−ソース間電圧(Vgs)が0Vのときドレインとソースの間はオフとなり、Vgsが閾値電圧(例えば0.6V)を超えるとオンとなる。トランジスタ30のドレインとソースの間には高電圧電源18により電圧が印加される。トランジスタ30はこの電圧をオンオフしてモータに電流供給する。高電圧電源18の電圧は例えば600V〜1200Vのいずれかである。高電圧電源18により電圧が供給される領域を高電圧系と称する。
トランジスタ30のゲート(b点)とソース(a点)には駆動装置40が接続されている。駆動装置40は、高電圧電源18よりも電圧の低い低電圧電源24を用いて発生される制御用電源の電圧から、トランジスタ30のソース電圧とゲート電圧を生成する部分である。駆動装置40の電圧は、低電圧電源24から、制御用電源を構成するトランス駆動回路42、トランス44、及び整流・平滑回路46によって発生される。なお、低電圧電源の電圧は例えば12Vであり、駆動装置40に加えられる制御用電源の電圧は例えば15Vである。
低電圧電源24には分圧回路50が接続されている。分圧回路50は低電圧電源24の電圧を所定の電圧に分圧するものである。分圧回路50は、抵抗素子50a、50bを備えている。抵抗素子50aと抵抗素子50bの接続部が分圧回路50の出力となっている。そして、分圧回路50の出力は抵抗素子52の一端に接続されている。抵抗素子52は、低電圧電源24と高電圧電源18を電気的に分離するために形成されている。抵抗素子52の抵抗値は例えば2MΩ以上であることが好ましい。
抵抗素子52の他端にはツェナーダイオード54が接続されている。ツェナーダイオード54のアノードはトランジスタ30のソースに接続され、カソード(c点)は抵抗素子52を介して分圧回路50の出力に接続されている。c点の電圧は分圧回路50の出力により5Vに保たれている。ツェナーダイオード54の降伏電圧は、分圧回路50の出力電圧(c点の電圧)より低い。本発明の実施の形態1に係るツェナーダイオード54の降伏電圧は例えば2Vである。
抵抗素子50bのうち、抵抗素子50aと接続される部分と反対側は抵抗素子56を介してグラウンドと接続されている。これにより、分圧回路50のグラウンドと高電圧系のグラウンドは抵抗素子56で接続されている。抵抗素子56の抵抗値は例えば2MΩ以上であることが好ましい。抵抗素子56により、低電圧系(低電圧電源24により電圧が供給される領域をいう)のグラウンドと高電圧系のグラウンドの電位差を若干の差を許しつつ一定の範囲内に収めることができる。
図3は、本発明の実施の形態1に係る半導体装置の動作時の各部の電圧値を示す表である。まず、正常動作環境下においてトランジスタ30をオンするときは、駆動装置40はソース電圧よりもゲート電圧を高くする。具体的には、ソース電圧を5Vとしゲート電圧を15Vとする。正常動作環境下においてトランジスタをオフするときは、ゲート電圧よりもソース電圧を高くする。具体的にはソース電圧を5Vとしゲート電圧を0Vとする。つまり、正常動作環境下におけるVgs(ゲート電圧−ソース電圧)はトランジスタ30をオンするときは10Vとし、オフするときは−5Vとする。トランジスタ30をオンするときのVgsは、ノイズの影響を受けてもオン状態を維持できるようにトランジスタ30の閾値電圧より十分大きくする。トランジスタ30をオフするときにVgsをマイナスの電圧値とするのはトランジスタ30がノイズの影響を受けてもオフ状態を維持できるようにするためである。
このように、駆動装置40は、ECUからの駆動信号に対応した電圧をトランジスタ30のゲートに印加し、かつソースには5Vの電圧を印加する。これによりトランジスタ30は、高電圧電源18から印加された高電圧をスイッチングする。
次に、制御用電源のトランス駆動回路42、トランス44、もしくは整流・平滑回路46、又は駆動装置40に異常が生じて、トランジスタ30のゲートとソースに所定の電圧を供給できなくなった場合について説明する。この場合、制御用電源(図2参照)は電圧を発生できずトランジスタ30のゲート電圧とソース電圧が0V又は0Vに近い値となる。このとき、Vgsが0Vとなってしまう。ゲート電圧とソース電圧が0V又は0Vに近い値となると、ノイズの影響でトランジスタ30がオンして高電圧電源18の電力を無駄に消費したり、過電流が流れてトランジスタ30が破損したりすることがある。
本発明の実施の形態1では、ツェナーダイオード54のカソード(c点)の電圧は5Vとなっているから、異常が生じてソース電圧が3V以下に低下した場合にツェナーダイオード54に降伏電圧である2V以上の逆電圧が印加される。例えば、ソース電圧が0Vとなった場合、ツェナーダイオード54に5Vの逆電圧が印加されてツェナーダイオード54が降伏し、ソース電圧として3Vが印加される。
このように、制御用電源又は駆動装置40の異常により駆動装置40が所定の電圧を供給できなくなった場合に、分圧回路50の出力電圧をソース(a点)に印加してソース電圧をゲート電圧よりも高くする。つまり、Vgs<0とする。よって、トランジスタ30に電圧を供給する部分が正常に機能しない場合に、ノイズの影響によりトランジスタ30がオンして高電圧電源18がショートすることを防止できる。本発明は閾値電圧が低い(例えば0.6V)トランジスタを用いる場合において特に有効である。なお、本発明の実施の形態1に係る半導体装置を自動車に搭載すれば、制御用電源系の異常時にシステムを安定的に停止するフェールセーフ機能を有する自動車を提供できる。以下の実施の形態に係る半導体装置についても同様である。
本発明の実施の形態1に係る半導体装置では、ツェナーダイオード54を用いて分圧回路50の出力電圧をソースに印加することとしたので、非常に簡素な構成で上記効果を得ることができる。また、ツェナーダイオード54の降伏電圧を変更することで、異常時にソースに印加する電圧を任意に変更できる。
駆動装置40の中においてゲート電圧とソース電圧は別々に生成される。図2に示されるように、ソース電圧は、整流・平滑回路46から供給された電圧を抵抗素子40a、40bで分圧して生成する。そして、図2のd点とe点がともに0Vとなり駆動装置40に電圧が供給されなくなると駆動装置40の出力はなくなりゲート電圧とソース電圧は0Vとなる。このとき分圧回路50からソースに印加される電圧は、ソース(a点)とd点及びe点の間に抵抗素子40a、40bがあるため、維持できる。
本発明は、トランジスタ30のソース電圧が一定値より低くなったときに、低電圧電源24に接続された分圧回路50の出力電圧をソースに印加してトランジスタ30を確実にオフ状態とするものである。この特徴を逸脱しない範囲において様々な変形が可能である。例えば、ツェナーダイオード54ではなくスイッチを用いて分圧回路50の出力電圧をソースへ印加してもよい。
トランジスタ30はエンハンスメント型としたが、ノーマリオン型のデバイスであるデプレッション型のトランジスタ又は接合型FETを用いてもよい。ノーマリオン型のデバイスは閾値電圧が負でありVgsが0Vのときにソース−ドレイン間はオンであり、Vgsが負の閾値電圧より低くなるときオフとなる。ノーマリオン型のデバイスを用いた場合、制御用電源又は駆動装置40に異常が生じてトランジスタのゲート電圧とソース電圧が0V又は0Vに近い値になるとノイズの影響を受けなくてもトランジスタがオンして高電圧電源18の電力を無駄に消費したり過電流が流れたりする可能性が高いが、本実施の形態によればそれを防止することができる。ノーマリオン型のデバイスを用いる場合は、正常時のソース電圧、及びツェナーダイオードのカソード電圧を図3に記載の電圧値より高く(例えば10V)とすることで、異常時に一層安定的にトランジスタをオフすることができる。また、トランジスタ30はMOS型に限定されず、バイポーラトランジスタでもよい。トランジスタ30は、珪素で形成されてもよいが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成すると好ましい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。また、トランジスタ30として絶縁ゲート型バイポーラトランジスタ(IGBT)を用いてもよい。
抵抗素子52は、図2に示す位置に限らず、分圧回路50の出力と、ツェナーダイオード54と、ソースを結ぶ配線に直列に接続されればよい。
実施の形態2.
図4は、本発明の実施の形態2に係る半導体装置の回路図である。本発明の実施の形態2に係る半導体装置は、インバータ回路の下アームを構成するトランジスタのソースに分圧回路の出力電圧を印加することを特徴とする。
U相アームは上アームを構成するトランジスタ100と下アームを構成するトランジスタ102を有している。V相アームは上アームを構成するトランジスタ104と下アームを構成するトランジスタ106を有している。W相アームは上アームを構成するトランジスタ108と下アームを構成するトランジスタ110を有している。
そして、下アームを構成するトランジスタ102、106、110のソースにはそれぞれツェナーダイオード54a、54b、54cのアノードが接続されている。そして、ツェナーダイオード54a、54b、54cのカソードには、それぞれ抵抗素子52a、52b、52cを介して、分圧回路50の出力が接続されている。トランジスタ102、106、110について、各トランジスタのゲートとソースには実施の形態1と同様に駆動装置が接続される。これらの駆動装置には低電圧電源24から制御用電源によって発生された制御用電圧が印加される。トランジスタ100、104、108については、各トランジスタのゲートとソースに電圧レベルシフト回路を内蔵した駆動回路(不図示)が接続される。
トランジスタ100、102、104、106、108、110の正常動作環境下の動作は実施の形態1と同様である。そして、下アームを構成するトランジスタ102、106、110のいずれかのソースのソース電圧が低下した場合は、ソース電圧が低下したソースに対してツェナーダイオードを介して分圧回路50の出力電圧が印加される。
このように、下アームを構成するトランジスタに分圧回路50の出力電圧を印加して下アームのトランジスタを確実にオフ状態とすることで、アーム短絡を抑制できる。図4では3相交流インバータを示したが、この技術は上アームと下アームを有するインバータに広く応用できる。
実施の形態3.
図5は、本発明の実施の形態3に係る半導体装置の回路図である。本発明の実施の形態3に係る半導体装置は、ECUから駆動装置へ出される信号に応じて分圧回路50の出力電圧をツェナーダイオード54のカソードに印加するかしないかを切り替えることを特徴とする。
ツェナーダイオード54のカソードと抵抗素子52の間にスイッチ120が接続されている。スイッチ120は、抵抗素子52とツェナーダイオード54を介して、分圧回路50の出力とトランジスタ30のソースを電気的に接続又は分離するものである。スイッチ120のオンオフはECU101から出される遮断信号Siによって制御される。遮断信号Siとは、ECU101が、駆動装置40内の温度、電流、又は電圧波形の目標値との差が一定値を超えた旨の通知を駆動装置40から受けてトランジスタ30を遮断すべきと判断したときに駆動装置40へ出す信号である。
スイッチ120は、トランジスタ30を遮断する信号である遮断信号Siが外部(ECU101)から駆動装置40へ伝送された場合にオンとなり分圧回路50の出力とソースを電気的に接続し、それ以外の場合はオフとなり分圧回路50の出力とソースを電気的に分離する。
本発明の実施の形態3に係る半導体装置によれば、遮断信号Siが出されたときに分圧回路50からソース電圧を印加できるので高電圧電源18がショートすることを防止できる。
実施の形態4.
図6は、本発明の実施の形態4に係る半導体装置の回路図である。本発明の実施の形態4に係る半導体装置は、駆動装置40が異常を示す異常信号を外部に出力しているか否かに応じて分圧回路50の出力電圧をツェナーダイオード54のカソードに印加するかしないかを切り替えることを特徴とする。
スイッチ120のオンオフは駆動装置40から出される異常信号Saによって制御される。異常信号Saは、例えば、駆動装置40内の温度、電流、又は電圧波形の目標値との差が一定値を超えたとき、又はトランジスタ30の異常を検出したときに駆動装置40内の保護回路がECU101へ出す信号である。
スイッチ120は、駆動装置40が異常を示す異常信号Saを外部(ECU101)に出力している場合に分圧回路50の出力とソースを電気的に接続し、それ以外の場合は分圧回路50の出力とソースを電気的に分離する。
本発明の実施の形態4に係る半導体装置によれば、異常信号Saが出されたときに分圧回路50からソース電圧を印加できるので高電圧電源18がショートすることを防止できる。
実施の形態5.
図7は、本発明の実施の形態5に係る半導体装置の回路図である。本発明の実施の形態5に係る半導体装置は、遮断信号か異常信号が出されているときに分圧回路50の出力とソースを電気的に接続し、それ以外の場合は分圧回路50の出力とソースを電気的に分離する。
本発明の実施の形態5に係る半導体装置はOR回路122を備えている。遮断信号Siと異常信号SaがOR回路122の入力となる。そして、OR回路122の出力によりスイッチ120のオンオフを切り替える。
本発明の実施の形態5に係る半導体装置によれば、遮断信号Si又は異常信号Saが出されたときに分圧回路50からソース電圧を印加できるので高電圧電源18がショートすることを防止できる。
実施の形態6.
図8は、本発明の実施の形態6に係る半導体装置の回路図である。本発明の実施の形態6に係る半導体装置は、複数のブロック内のトランジスタのソースに対し、個別に分圧回路50の出力を印加することを特徴とする。
本発明の実施の形態6に係る半導体装置は昇圧ブロック150とインバータブロック152を備えている。昇圧ブロック150とインバータブロック152にはそれぞれトランジスタが配置されている。つまり、昇圧ブロック150には第1トランジスタ150aが形成され、インバータブロック152には第2トランジスタ152aが形成されている。
昇圧ブロック150とインバータブロック152は個別に駆動装置を有している。具体的には、昇圧ブロック150内に収容され、第1トランジスタ150aのゲート電圧とソース電圧を生成する駆動装置を第1駆動装置と称する。また、インバータブロック152内に収容され、第2トランジスタ150bのゲート電圧とソース電圧を生成する駆動装置を第2駆動装置と称する。第1駆動装置と第2駆動装置は実施の形態1の駆動装置と同じである。
ツェナーダイオード54aのカソードには第1スイッチ120aが接続されている。第1スイッチ120aは、分圧回路50の出力と第1トランジスタ150aのソースを電気的に接続又は分離するものである。第1スイッチ120aのゲートは抵抗素子158を介して昇圧ブロック150の第1駆動装置に接続されている。第1スイッチ120aは第1駆動装置が異常を示す第1異常信号Saを外部に出力しているときに分圧回路50の出力と第1トランジスタ150aのソースを電気的に接続し、第1異常信号Saが出力されていないときに、分圧回路50の出力と第1トランジスタ150aのソースを電気的に分離する。
ツェナーダイオード54bのカソードには第2スイッチ120bが接続されている。第2スイッチ120bは、分圧回路50の出力と第2トランジスタ152aのソースを電気的に接続又は分離するものである。第2スイッチ120bのゲートは抵抗素子159を介してインバータブロック152の第2駆動装置に接続されている。第2スイッチ120bは第2駆動装置が異常を示す第2異常信号Saを外部に出力しているときに分圧回路50の出力と第2トランジスタ152aのソースを電気的に接続し、第2異常信号が出力されていないときに、分圧回路50の出力と第2トランジスタ152aのソースを電気的に分離する。
本発明の実施の形態6に係る半導体装置によれば、異常信号を出しているブロックにおけるトランジスタのソースにのみ分圧回路50の出力電圧を印加できる。
実施の形態7.
図9は、本発明の実施の形態7に係る半導体装置の回路図である。本発明の実施の形態7に係る半導体装置は、低電圧電源24の電圧が所定値以下となったときに、高電圧電源18とトランジスタを電気的に分離することを特徴とする。
本発明の実施の形態7に係る半導体装置は、駆動装置やトランジスタを内部に有する半導体システム160を備えている。半導体システム160には、制御用電源162を介して低電圧電源24の電圧が供給される。そして駆動装置が低電圧電源24の電圧からトランジスタのゲート電圧とソース電圧を生成する。トランジスタのドレインとソースには高電圧電源18の電圧が印加される。
高電圧電源18とトランジスタを電気的に接続する配線の途中には分離部164が形成されている。分離部164はマグネットリレーで形成されている。この分離部164は低電圧電源24と電気的に接続されている。そして、分離部164は、低電圧電源24の電圧が所定値以下となったときに、高電圧電源18とトランジスタを電気的に分離する。つまりリレーをオープンとする。従って、低電圧電源24の電圧が所定値以下となったときにトランジスタが高電圧電源18をショートすることを抑制できる。
なお所定値とは、例えばトランジスタのオン状態又はオフ状態を維持することができなくなる電圧のことをいう。この場合、低電圧電源24の電圧が所定値より低下するとトランジスタをオン状態又はオフ状態とする電圧を生成できなくなる。
ここまでで説明した実施の形態1−7に係る半導体装置の特徴を適宜組み合わせてもよい。なお、実施の形態2−7に係る発明は少なくとも実施の形態1と同程度の変形が可能である。
10 エンジン、 12 モータ、 14 インバータ、 16 リレー、 18 高電圧電源、 20 ECU、 22 制御用電源系、 24 低電圧電源、 30 トランジスタ、 40 駆動装置、 40a,40b 抵抗素子、 42 トランス駆動回路、 44 トランス、 46 整流・平滑回路、 50 分圧回路、 50a,50b 抵抗素子、 52 抵抗素子、 54 ツェナーダイオード、 56 抵抗素子、 120 スイッチ、 122 OR回路、 150 昇圧ブロック、 152 インバータブロック

Claims (13)

  1. 高電圧電源によりドレインとソースの間に電圧が印加されるトランジスタと、
    前記高電圧電源よりも電圧の低い低電圧電源の電圧から、前記トランジスタのソース電圧とゲート電圧を生成する駆動装置と、
    前記低電圧電源と接続された分圧回路と、を備え、
    前記ソース電圧が一定値より低くなったときに、前記分圧回路の出力電圧を前記ソースに印加することを特徴とする半導体装置。
  2. アノードが前記ソースに接続され、カソードが前記分圧回路の出力に接続されたツェナーダイオードを備え、
    前記ツェナーダイオードの降伏電圧は、前記分圧回路の出力電圧より低いことを特徴とする請求項1に記載の半導体装置。
  3. 前記分圧回路の出力と、前記ツェナーダイオードと、前記ソースを結ぶ配線に直列に接続された抵抗素子を備えたことを特徴とする請求項2に記載の半導体装置。
  4. 前記高電圧電源の電圧は600V〜1200Vのいずれかであり、
    前記低電圧電源の電圧は12Vであり、
    前記抵抗素子の抵抗値は2MΩ以上であることを特徴とする請求項3に記載の半導体装置。
  5. 前記駆動装置は、前記トランジスタをオンするときは、前記ソース電圧よりも前記ゲート電圧を高くし、前記トランジスタをオフするときは、前記ゲート電圧よりも前記ソース電圧を高くすることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
  6. 前記トランジスタは、インバータ回路の下アームを構成することを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
  7. 前記分圧回路の出力と前記ソースを電気的に接続又は分離するスイッチを備え、
    前記スイッチは、前記トランジスタを遮断する信号である遮断信号が外部から前記駆動装置へ伝送された場合、又は前記駆動装置が異常を示す異常信号を外部に出力している場合に前記分圧回路の出力と前記ソースを電気的に接続し、それ以外の場合は前記分圧回路の出力と前記ソースを電気的に分離することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
  8. 昇圧ブロックと、
    インバータブロックと、を備え、
    前記トランジスタは、前記昇圧ブロックに形成された第1トランジスタと前記インバータブロックに形成された第2トランジスタを有し、
    前記駆動装置は、前記第1トランジスタのゲート電圧とソース電圧を生成する第1駆動装置と、前記第2トランジスタのゲート電圧とソース電圧を生成する第2駆動装置とを有し、
    前記分圧回路の出力と前記第1トランジスタのソースを電気的に接続又は分離する第1スイッチと、
    前記分圧回路の出力と前記第2トランジスタのソースを電気的に接続又は分離する第2スイッチと、を備え、
    前記第1スイッチは前記第1駆動装置が異常を示す第1異常信号を外部に出力しているときに前記分圧回路の出力と前記第1トランジスタの前記ソースを電気的に接続し、前記第1異常信号が出力されていないときに、前記分圧回路の出力と前記第1トランジスタの前記ソースを電気的に分離し、
    前記第2スイッチは前記第2駆動装置が異常を示す第2異常信号を外部に出力しているときに前記分圧回路の出力と前記第2トランジスタの前記ソースを電気的に接続し、前記第2異常信号が出力されていないときに、前記分圧回路の出力と前記第2トランジスタの前記ソースを電気的に分離することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
  9. 前記トランジスタはノーマリオフ型であることを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
  10. 前記トランジスタはノーマリオン型であることを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
  11. 前記トランジスタはワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
  12. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項11に記載の半導体装置。
  13. モータと、
    高電圧電源によりドレインとソースの間に電圧が印加され、前記モータに電流供給するトランジスタと、
    前記高電圧電源よりも電圧の低い低電圧電源の出力電圧から、前記トランジスタのソース電圧とゲート電圧を生成する駆動装置と、
    前記低電圧電源と接続された分圧回路と、を備え、
    前記ソース電圧が一定値より低くなったときに、前記分圧回路の出力電圧を前記ソースに印加することを特徴とする自動車。
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