JP5803821B2 - 制御装置、第1制御部、第2制御部、及び画像形成装置 - Google Patents
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Description
請求項8の発明は、請求項1〜請求項7の何れか1項記載の制御装置と、前記第1制御部に接続される少なくとも1つの機器として、画像形成を行なうための画像形成部と、を備えた画像形成装置である。
請求項9の発明は、少なくとも1つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第1記憶部を備えた第1制御部であって、前記第1記憶部に記憶されるデータが、システムタイマのカウント周期以下の周期で複写される第2記憶部を備え、中央処理装置から読出要求を受けたときに、前記第2記憶部に複写されたデータを読出し、前記中央処理装置に供給する第2制御部に、全二重方式のシリアルバスを介して、接続することを特徴とする第1制御部である。
請求項10の発明は、少なくとも1つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第1記憶部を備えた第1制御部に、全二重方式のシリアルバスを介して接続され、少なくとも第1制御部と全二重方式のシリアルバスを介してデータの送受信を制御する中央処理装置、及び、前記第1記憶部に記憶されるデータが、システムタイマのカウント周期以下の周期で複写される第2記憶部を備え、中央処理装置から読出要求を受けたときに、前記第2記憶部に複写されたデータを読出し、前記中央処理装置に供給することを特徴とする第2制御部である。
本実施形態では、アドレスカウンタ66のカウント値は、入出力制御レジスタ群32から複写レジスタ群24への全データの書込が終了してから次の周期の先頭データの書込が開始されるまでの期間内の何れかのタイミング、及びデータの複写中にエラーが発生したタイミングの少なくとも一方において、リセットされる。また、アドレスカウンタ94は、入出力制御レジスタ群32からの全データの読出が終了してから次の周期の先頭データの読出が開始されるまでの期間内の何れかのタイミング、及びデータの複写中にエラーが発生したタイミングの少なくとも一方において、リセットされる。
11 制御装置
12 主制御部
14 機器制御部
16 機器群
22 シリアライザ・デシリアライザ制御部
24 複写レジスタ群
26 CPUバス
30 シリアライザ・デシリアライザ制御部
32 入出力制御レジスタ群
34 駆動・受信回路
40 シリアルバス
50 CPUバスインタフェース
52 コントローラ
52a 複写レジスタ更新回路
52b 読出選択回路
52c 書込選択回路
54 パケット生成回路
58 パラレルシリアル変換回路
60 シリアルパラレル変換回路
64 パケットデコード回路
66 アドレスカウンタ
68 割込信号遅延回路
70 タイマ
72 制御レジスタ
80 コントローラ
80a レジスタデータ転送回路
82 シリアルパラレル変換回路
86 パケットデコード回路
88 パケット生成回路
92 パラレルシリアル変換回路
94 アドレスカウンタ
96 タイマ
98 制御レジスタ
Claims (10)
- 少なくとも1つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第1記憶部を備えた第1制御部と、
前記第1記憶部に記憶されるデータが、システムタイマのカウント周期以下の周期で複写される第2記憶部を備える第2制御部と、
前記第1制御部と前記第2制御部とを接続する全二重方式のシリアルバスと、
を有し、
前記第2制御部は、
中央処理装置から前記第1記憶部に書込まれたデータの読出要求を受けたときに、前記第2記憶部に複写されたデータを読出し、前記中央処理装置に供給することを特徴とする制御装置。 - 前記複写が、前記中央処理装置の動作の基準となるシステムタイマのカウント周期以下の周期で、前記全二重方式のシリアルバスを介して前記第1記憶部に記憶された各データが読出されて送信され前記第2記憶部に書込まれるように動作する
請求項1に記載の制御装置。 - 前記第1記憶部に記憶され先頭アドレスから順に読出した同じサイズの各データから、各データの書込先のアドレスを指定せずに複数のパケットを生成して、前記全二重方式のシリアルバスを介して第2制御部へ送信する読出送信手段と、
前記読出送信手段で送信されるデータに対して、前記第2記憶部の先頭アドレスから前記複数のパケットの送信順にデータを書込む書込手段と、を備え、前記読出送信手段と前記書込手段とが前記複写の機能を果たす
請求項2に記載の制御装置。 - 前記第1制御部は、
機器から第1制御部に対して割込が発生したとき、当該機器から発せられた割込要因のデータがさらに記憶される前記第1記憶部と、
前記割込が発生したときに、割込要因のデータを基に割込用のパケットを生成して前記第2制御部に送信する読出送信手段と、を備え、
前記第2制御部は、
前記第2記憶部に対する書込の開始及び終了を検出する検出手段と、
前記割込用のパケットを受信した後に前記検出手段により前記書込の開始及び終了が検出された場合に、前記中央処理装置に割込を通知する通知手段と、を備えた
請求項2に記載の制御装置。 - 前記第1制御部は、
前記読出送信手段の読出処理に用いられ、前記第1記憶部からデータを読み出すときの読出元のアドレスをカウントする第1アドレスカウンタと、
前記第1記憶部からの全データの読出が終了してから当該データの読出周期における次の周期の先頭データの読出が開始されるまでの期間内の何れかのタイミング、及び読出エラーが発生したタイミングの少なくとも一方において、前記第1アドレスカウンタのカウント値が、前記第1記憶部の先頭アドレスを示すカウント値となるように初期化する第1初期化手段と、を更に備え、
前記第2制御部は、
前記書込手段の書込処理に用いられ、前記第1記憶部から読出されたデータを前記第2記憶部に書込むときの書込先のアドレスをカウントする第2アドレスカウンタと、
前記第1記憶部から前記第2記憶部への全データの書込が終了してから当該データの書込周期における次の周期の先頭データの書込が開始されるまでの期間内の何れかのタイミング、及び書込エラーが発生したタイミングの少なくとも一方において、前記第2アドレスカウンタのカウント値が、前記第2記憶部の先頭アドレスを示すカウント値となるように初期化する第2初期化手段とを更に備えた、
請求項3記載の制御装置。 - 前記中央処理装置の読出命令に応じて、前記第2制御部では、前記全二重方式のシリアルバスを介して、前記第1制御部の前記第1記憶部に記憶されているデータを読出す第1の読出処理と、前記第2制御部に属する前記第2記憶部に記憶されているデータを読出す第2の読出処理とを選択可能にした
請求項1〜請求項5の何れか1項記載の制御装置。 - 前記中央処理装置の書込命令に応じて、第1制御部で生成され前記機器の駆動を制御するデータの書込を第1制御部に属する前記第1記憶部に対して行なう第1の書込処理と、前記書込を前記第1記憶部及び前記全二重方式のシリアルバスを介して、前記第2制御部の前記第2記憶部の双方に対して行なう第2の書込処理とを選択可能にした
請求項1〜請求項6の何れか1項記載の制御装置。 - 請求項1〜請求項7の何れか1項記載の制御装置と、
前記第1制御部に接続される少なくとも1つの機器として、画像形成を行なうための画像形成部と、
を備えた画像形成装置。 - 少なくとも1つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第1記憶部を備えた第1制御部であって、
前記第1記憶部に記憶されるデータが、システムタイマのカウント周期以下の周期で複写される第2記憶部を備え、中央処理装置から読出要求を受けたときに、前記第2記憶部に複写されたデータを読出し、前記中央処理装置に供給する第2制御部に、全二重方式のシリアルバスを介して、接続することを特徴とする第1制御部。 - 少なくとも1つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第1記憶部を備えた第1制御部に、全二重方式のシリアルバスを介して接続され、少なくとも第1制御部と全二重方式のシリアルバスを介してデータの送受信を制御する中央処理装置、及び、前記第1記憶部に記憶されるデータが、システムタイマのカウント周期以下の周期で複写される第2記憶部を備え、
中央処理装置から読出要求を受けたときに、前記第2記憶部に複写されたデータを読出し、前記中央処理装置に供給することを特徴とする第2制御部。
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