JP6540156B2

JP6540156B2 - 制御装置及び画像形成装置

Info

Publication number: JP6540156B2
Application number: JP2015067400A
Authority: JP
Inventors: 保明水戸部
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2015-03-27
Filing date: 2015-03-27
Publication date: 2019-07-10
Anticipated expiration: 2035-03-27
Also published as: US9578196B2; JP2016187157A; US20160286066A1

Description

この発明は、制御装置及び画像形成装置に関する。

従来、制御装置に関する技術としては、例えば、特許文献１に開示されたものが既に提案されている。

特許文献１は、少なくとも１つの機器が接続され、機器の駆動を制御するデータ及び機器の状態を示すデータの各々が記憶される第１記憶部、及び第１記憶部に記憶された各データを読出して送信する読出送信手段を備えた機器制御部と、中央処理装置、第２記憶部、及び機器制御部から送信されたデータを第２記憶部に書込む書込手段を備えた主制御部と、主制御部と機器制御部とを接続する全二重方式のシリアルバスと、を有し、読出送信手段及び書込手段は、中央処理装置の動作の基準となるシステムタイマのカウント周期以下の周期で、第１記憶部に記憶された各データが読出されて送信され第２記憶部に書込まれるように動作する制御装置である。

特開２０１４−００３３７７号公報

この発明は、主制御部に二次接続された従制御部からの割込情報を、主制御部に一次接続された従制御部を介して主制御部に送信する場合に比較して、二次接続された従制御部からの割込情報の同時処理（リアルタイム）性を向上させることを目的とする。

請求項１に記載された発明は、１つ以上の第２の機器が接続され、前記第２の機器から出力される割込情報を記憶する第２の割込情報記憶部、前記第２の割込情報記憶部に割込情報が記憶されることに基づいて割込信号を送信するとともに前記第２の割込情報記憶部に記憶された割込情報を読み出して送信する第２の割込制御部を備えた第２の従制御部と、
１つ以上の第１の機器が接続され、前記第１の機器から出力される第１の割込情報及び前記第２の従制御部から送信される第２の割込情報を記憶する第１の割込情報記憶部、第２の従制御部から受信した割込信号を送信するとともに前記第１の割込情報記憶部に記憶された割込情報を読み出して送信する第１の割込制御部を備えた第１の従制御部と、
前記第１及び第２の従制御部を制御する主制御部と、
前記主制御部と前記第１の従制御部とを接続する全二重方式のシリアルバスと、
前記第１の従制御部と前記第２の従制御部とを接続する全二重方式のシリアル又はパラレルバスと、
前記第２の従制御部から前記第１の従制御部に前記割込信号を送信する単方向の伝送路と、
を備えた制御装置である。

請求項２に記載された発明は、前記第２の従制御部は、前記割込情報を前記シリアル又はパラレルバスを介して前記第１の従制御部に送信する請求項１に記載の制御装置である。

請求項３に記載された発明は、前記第１の従制御部は、第２の従制御部から受信した割込信号を前記シリアルバスを介して前記主制御部に送信する請求項１又は２に記載の制御装置である。

請求項４に記載された発明は、前記主制御部は、第１の従制御部から割込信号を受信すると、前記第１の割込情報記憶部に記憶された第１又は第２の割込情報を読み出す請求項１乃至３のいずれかに記載の制御装置である。

請求項５に記載された発明は、画像情報に基づいて記録媒体に画像を形成する画像形成部と、
前記画像形成部を制御する制御装置と、
を備え、
前記制御装置として請求項１乃至４のいずれかに記載の制御装置を用いた画像形成装置である。

請求項６に記載された発明は、原稿の画像を読み取る画像読取部と、
前記画像読取部で読み取られた画像情報に基づいて記録媒体に画像を形成する画像形成部と、
前記画像読取部及び前記画像形成部を制御する制御装置と、
を備え、
前記制御装置として請求項１乃至４のいずれかに記載の制御装置を用いた画像形成装置である。

請求項７に記載された発明は、前記画像形成部は、前記制御装置に接続され、
前記画像読取部は、前記制御装置を介して前記画像形成部に接続されている請求項６に記載の画像形成装置である。

請求項１に記載された発明によれば、主制御部に二次接続された従制御部からの割込情報を、主制御部に一次接続された従制御部を介して主制御部に送信する場合に比較して、二次接続された従制御部からの割込情報の同時処理（リアルタイム）性を向上させることができる。

請求項２に記載された発明によれば、割込情報を専用の伝送路を介して送信する場合に比較して、専用の伝送路を減少させることができる。

請求項３に記載された発明によれば、割込情報を専用の伝送路を介して送信する場合に比較して、専用の伝送路を減少させることができる。

請求項４に記載された発明によれば、主制御部が割込信号に基づいて第１の割込情報記憶部に記憶された第１又は第２の割込情報を読み出すように構成しない場合に比較して、第１又は第２の割込情報を早期に取得することが可能となる。

請求項５に記載された発明によれば、制御装置として請求項１乃至４のいずれかに記載の制御装置を用いない場合に比較して、二次接続された従制御部からの割込情報の同時処理（リアルタイム）性を向上させることができる。

請求項６に記載された発明によれば、制御装置として請求項１乃至４のいずれかに記載の制御装置を用いない場合に比較して、二次接続された従制御部からの割込情報の同時処理（リアルタイム）性を向上させることができる。

請求項７に記載された発明によれば、請求項６に記載の画像形成装置を用いない場合に比較して、画像形成部及び画像読取部からの割込情報の同時処理（リアルタイム）性を向上させることができる。

この発明の実施の形態１に係る制御装置を適用した画像形成装置を示すブロック図である。この発明の実施の形態１に係る制御装置を示すブロック図である。主制御部のデータ送受信部を示すブロック図である。第１の機器制御部のデータ送受信部を示すブロック図である。第２の機器制御部のデータ送受信部を示すブロック図である。

以下に、この発明の実施の形態について図面を参照して説明する。

[実施の形態１]
図１はこの発明の実施の形態１に係る制御装置を適用した画像形成装置の全体の概要を示すブロック図である。

＜画像形成装置の全体の構成＞
実施の形態１に係る画像形成装置１は、例えばカラー複写機として構成されたものである。画像形成装置１は、図１に示されるように、大別して、原稿の画像を読み取る画像読取装置３と、画像読取装置３により読み取られた原稿の画像データや外部のパーソナルコンピュータ等のホスト装置から送られてくる画像データに基づいて記録媒体に画像を形成する画像形成手段の一例としての画像形成部２と、画像読取装置３及び画像形成部２を制御する制御装置４とを備えている。

画像形成部２は、感光体ドラムや現像装置、用紙搬送装置、二次転写装置、定着装置などを駆動する少なくとも１つ以上の駆動モータからなる第１の外部デバイスＥ（機器）２１、あるいは記録媒体の一例としての記録用紙を検知する少なくとも１つ以上の用紙センサからなる第１の外部デバイスＦ（機器）２２などの少なくとも１つ以上の第１の外部機器を有している。なお、画像形成部２は、感光体ドラム等を用いた電子写真法により画像を形成するものに限らず、インクジェット方式等の他の方式によって画像を形成するものであっても良い。

また、画像読取装置３は、原稿を送り出す送出ロールや捌きロール、原稿を原稿読取位置へ搬送する複数の搬送ロール、原稿を排出する排出ロールから構成される原稿搬送機構を駆動する駆動モータからなる第２の外部デバイスＡ（機器）３１、画像読取素子やミラーを搭載したキャリッジ（移動体）を駆動する駆動モータからなる第２の外部デバイスＢ（機器）３２、原稿の画像を読み取る画像読取素子からなる第２の外部デバイスＣ（機器）３３、原稿の主走査方向や副走査方向のサイズを検知するサイズ検知センサからなる第２の外部デバイスＤ（機器）３４などの少なくとも１つ以上の第２の外部機器を有している。

制御装置４は、画像読取装置３で実行される原稿の画像を読み取る読取動作、及び画像形成部２で実行される記録媒体に画像を形成する画像形成動作などを制御する。

制御装置４は、図１に示されるように、画像形成部２を制御する第１の従制御部の一例としての第１の機器制御部４１と、画像読取装置３を制御する第２の従制御部の一例としての第２の機器制御部４２と、第１及び第２の機器制御部４１，４２の双方を制御する主制御部４０とを備える。主制御部４０と第１の機器制御部４１とは、全二重方式のシリアルバス４３を介して接続されている。シリアルバス４３は、図２に示されるように、主制御部４０からみた場合に送信用となる信号線Ｔｘ、及び受信用となる信号線Ｒｘを備えた全二重の伝送路である。また、第１の機器制御部４１と第２の機器制御部４２は、全二重方式のシリアルバス４４（又はパラレルバス）を介して接続されている。この実施の形態では、第１の機器制御部４１と第２の機器制御部４２とを全二重方式のシリアルバス４４により接続している。さらに、制御装置４は、第１の機器制御部４１から第２の機器制御部４２に後述する割込情報を送信する単方向の伝送路としての信号線４５を別途備えている。このように、第１の機器制御部４１は、シリアルバス４３を介して主制御部４０と一次的に接続（以下、「一次接続」という。）されている。一方、第２の機器制御部４２は、主制御部４０に一次接続された第１の機器制御部４１とシリアルバス４４を介して接続されており、主制御部４０と二次的に接続（以下、「二次接続」という。）されている。

主制御部４０は、図２に示されるように、制御手段の一例としてのメインＣＰＵ（Central Processing Unit）４６と、データ送受信部４７とを備えている。メインＣＰＵ４６は、プログラムに基づいて図示しないＲＡＭ（Random Access Memory）等に記憶されたデータを参照しつつ画像形成部２及び画像読取装置３を統括的に制御する。なお、メインＣＰＵ４６が実行するプログラムは、ＨＤＤ（hard disk drive）、フレキシブルディスクやＤＶＤ（Digital Versatile Disc）ディスク、光磁気ディスクやＵＳＢ（Universal Serial Bus)メモリ（不図示）等の図示しないＲＯＭ（Read Only Memory）に予め記憶されたものであってもよいし、不図示の通信ＩＦを介して接続された他の装置から送信されて事後的にＲＯＭに記憶されるものであってもよい。

メインＣＰＵ４６は、ＣＰＵバス４８を介してデータ送受信部４７と接続されている。ＣＰＵバス４８は、複数の信号線を備えたパラレルバスである。

データ送受信部４７は、メインＣＰＵ４６からＣＰＵバス４８を介して第１及び第２の機器制御部４１,４２に送信するパラレル信号からなる制御情報を受け取ると、制御信号を予め定められた規則に基づいてパケット化し、各パケットをシリアル信号に変換してシリアルバス４３を介して第１の機器制御部４１に送信する。また、データ送受信部４７は、第１及び第２の機器制御部４１，４２からシリアルバス４３，４４を介してシリアル形式のパケットを受信すると、当該受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットを復号化（デコード）して、パケットに含まれるデータを取り出す。

データ送受信部４７は、図３に示されるように、ＣＰＵバスインタフェース５０、コントローラ５１、パケット生成回路５２、バッファ５３、パラレルシリアル変換回路５４、シリアルパラレル変換回路５５、バッファ５６、パケットデコード回路５７を備えている。

ＣＰＵバスインタフェース５０は、パラレスバスからなるＣＰＵバス４８を介してメインＣＰＵ４６と通信するための通信インタフェースである。コントローラ５１は、データ送受信部４７を構成するＣＰＵバスインタフェース５０、コントローラ５１、パケット生成回路５２、バッファ５３、パラレルシリアル変換回路５４、シリアルパラレル変換回路５５、バッファ５６、パケットデコード回路５７と接続され、プロトコル制御やこれら各構成要素の動作タイミング等を制御することで、データ送受信部４７全体を制御するものである。

パケット生成回路５２は、メインＣＰＵ４６から送信される制御信号に基づいて所要の規則に従いパケットを生成する。バッファ５３は、パケット生成回路５２で生成されたパケットを一時的に記憶する。パラレルシリアル変換回路５４は、バッファ５３に一時的に記憶されたパラレル形式のパケットをシリアル形式のパケットに変換して、シリアルバス４３を介して第１の機器制御部４１に送信する。ここで、第１の機器制御部４１に送信されるパケットは、第１の機器制御部４１を介して第２の機器制御部４２に送信されるパケットをも含むものである。

一方、シリアルパラレル変換回路５５は、第１の機器制御部４１からシリアルバス４３を介して受信したシリアル形式のパケットをパラレル形式のパケットに変換する。ここで、第１の機器制御部４１から受信されるパケットは、第２の機器制御部４２から送信されたパケット（情報）をも含むものである。バッファ５６は、シリアルパラレル変換回路５５で変換されたパラレル形式のパケットを一時的に記憶する。パケットデコード回路５７は、バッファ５６に一時的に記憶されたパラレル形式のパケットを復号化（デコード）して、当該パケットに含まれるデータ（含む割込情報）を取り出す。パケットデコード回路５７から出力されるデータは、ＣＰＵバスインタフェース５０に送られる。

第１の機器制御部４１は、図２に示されるように、データ送受信部６０と、割込制御部６１と、外部デバイスコントローラ６２と、第１の記憶部の一例としての複数の割込情報格納バッファ６３ａ〜６３ｃとを備えている。

データ送受信部６０は、主制御部４０からシリアルバス４３を介してシリアル形式のパケットを受信すると、受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットをデコードして、パケットに含まれるデータを取り出す。また、データ送受信部６０は、主制御部４０及び第２の機器制御部４２に送信する情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換してシリアルバス４３を介して主制御部４０に送信するとともに、シリアルバス４４を介して第２の機器制御部４２に送信する。さらに、データ送受信部６０は、第２の機器制御部４２からシリアルバス４４を介してシリアル形式のパケットを受信すると、当該受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットを復号化（デコード）して、パケットに含まれるデータを取り出す。

割込制御部６１は、第２の機器制御部４２から信号線４５を介して入力される割込信号を受信し、当該割込信号に基づいて割込処理を制御する。

割込情報格納バッファ６３は、画像形成部２の外部デバイス２１，２２から出力される第１の割込情報及び第２の機器制御部４２から送信される第２の割込情報を一時的に記憶する第１の記憶部を構成する。割込情報格納バッファ６３は、第２の機器制御部４２から送信される第２の割込情報を記憶する第２の機器制御部用の割込情報格納バッファ６３ａと、画像形成部２の外部デバイス２１，２２から出力される第１の割込情報を記憶する第１の機器制御部用の割込情報格納バッファ６３ｂ，６３ｃとを有している。第１の機器制御部用の割込情報格納バッファ６３ｂ，６３ｃは、第１の機器制御部４１に接続された外部デバイス２１，２２の数（図示例では２）だけ設けられている。なお、第１の記憶部としては、書き込み及び読み出し領域をアドレスにより指定するメモリからなるものを使用しても良い。

外部デバイスコントローラ６２は、画像形成装置１の画像形成部２を構成する外部デバイス２１、２２に個別に接続されている。外部デバイスコントローラ６２は、図示しない入出力制御レジスタ群の出力レジスタに機器を制御するためのデータが書込まれると、そのデータに応じた駆動信号を当該出力レジスタに対応する機器に出力する。機器は出力された駆動信号に応じて駆動される。また、接続された機器から当該機器の状態を示す信号が入力されると、その信号に応じたデータを当該機器の状態を示すデータ用の入力レジスタに書込む。また、外部デバイスコントローラ６２は、接続された外部デバイス２１，２２から割込み状態を示す信号が入力されると、その割込み状態を示す信号に応じたデータ（割込情報）を割込情報格納バッファ６３ｂ，６３ｃに書込む。機器の状態を示すデータは、例えば、機器がセンサである場合には、センサの検出結果を示すデータであってもよいし、機器がモータである場合には、モータの回転状態を示すデータであってもよい。

また、割込制御部６１は、第２の機器制御部４２から信号線４５を介して入力される割込信号を受信すると、第２の機器制御部４２に接続された外部デバイス３１〜３４の割込み状態を示す信号に応じたデータ（割込情報）を割込情報格納バッファ６３ａに書込む。割込み状態を示す情報としては、例えば、用紙検知センサが記録用紙の通過を予め定められた時間内に検出しなかったジャムに関する情報や、センサ自体の故障に関する情報などである。なお、割込み状態を示す情報は、シリアルバス４４を介して受信される。

データ送受信部６０は、図４に示されるように、コントローラ６５、主制御部４０から制御信号を受信するためのシリアルパラレル変換回路６６、バッファ６７、パケットデコード回路６８、第２の機器制御部４２へ制御信号を送信するためのパケット生成回路６９、バッファ７０、パラレルシリアル変換回路７１、第２の機器制御部４２からデータを受信するためのシリアルパラレル変換回路７２、バッファ７３、パケットデコード回路７４、主制御部４０ヘデータを送信するためのパケット生成回路７５、バッファ７６及びパラレルシリアル変換回路７７を備えている。

コントローラ６５は、各構成要素と接続され、プロトコル制御や各構成要素の動作タイミング等を制御することで、データ送受信部６０の全体を制御する。

シリアルパラレル変換回路６６は、主制御部４０からシリアルバス４３を介して受信したシリアル形式のパケットをパラレル形式のパケットに変換する。バッファ６７は、シリアルパラレル変換回路６６で変換されたパラレル形式のパケットを一時的に記憶する。パケットデコード回路６８は、バッファ６７に一時的に記憶されたパラレル形式のパケットを復号化（デコード）して、パケットに含まれるデータを取り出す。

パケット生成回路６９は、第２の機器制御部４２へ送信するためのパケットを生成する。バッファ７０は、パケット生成回路６９で生成されたパケットを一時的に記憶する。パラレルシリアル変換回路７１は、バッファ７０に一時的に記憶されたシリアル形式のパケットをパラレル形式のパケットに変換して、シリアルバス４４を介して第２の機器制御部４２に送信する。

シリアルパラレル変換回路７２は、第２の機器制御部４２からシリアルバス４３を介して受信したシリアル形式のパケットをパラレル形式のパケットに変換する。バッファ７３は、シリアルパラレル変換回路７２で変換されたパラレル形式のパケットを一時的に記憶する。パケットデコード回路７４は、バッファ７３に一時的に記憶されたパラレル形式のパケットを復号化（デコード）して、パケットに含まれるデータを取り出す。

また、パケット生成回路７５は、主制御部４０へ送信するためのパケットを生成する。バッファ７６は、パケット生成回路７５で生成されたパケットを一時的に記憶する。パラレルシリアル変換回路７７は、バッファ７６に一時的に記憶されたパラレル形式のパケットをシリアル形式のパケットに変換して、シリアルバス４３を介して主制御部４０に送信する。

また、割込情報格納バッファ６３ａに記憶される割込の発生を示すデータは、第２の機器制御部４２からシリアルバス４４を介して送信されたものである。この第２の機器制御部４２から送信された割込の発生を示すデータは、第１の機器制御部４１内で生成された割込の発生を示すデータと同様に、パラレルシリアル変換回路７７でシリアル形式のパケットに変換されて、主制御部４０へ送信される。

＜第２の機器制御部の構成＞
第２の機器制御部４２は、図２に示されるように、データ送受信部８０と、割込制御部８１と、外部デバイスコントローラ８２と、複数の割込情報格納バッファ８３ａ〜８３ｄとを備えている。

データ送受信部８０は、第１の機器制御部４１からシリアルバス４４を介してシリアル形式のパケットを受信すると、受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットをデコードして、パケットに含まれるデータを取り出す。また、データ送受信部８０は、第１の機器制御部４１に送信する情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換してシリアルバス４４を介して第１の機器制御部４１に送信する。

割込制御部８１は、外部デバイスコントローラ８２を介して割込の発生を示すデータが割込情報格納バッファ８３ａ〜８３ｄのいずれか１つ以上に書き込まれたことを検知すると、割込信号を生成して専用の信号線４５を介して第１の機器制御部４１に送信する。

割込情報格納バッファ８３ａ〜８３ｄは、画像読取装置３の外部デバイス３１〜３４から出力される外部デバイス３１〜３４の割込み状態を示すデータを一時的に記憶する第２の割込情報記憶部として機能する。情報格納バッファ８３ａ〜８３ｄは、第２の機器制御部４２に接続された外部デバイス３１〜３４に対応した数だけ設けられている。

外部デバイスコントローラ８２は、画像形成装置１の画像読取装置３を構成する外部デバイス３１〜３４に個別に接続されている。外部デバイスコントローラ８２は、図示しない入出力制御レジスタ群の出力レジスタに外部デバイス３１〜３４を制御するためのデータが書込まれると、そのデータに応じた駆動信号を当該出力レジスタに対応する外部デバイス３１〜３４に出力する。外部デバイス３１〜３４は出力された駆動信号に応じて駆動される。また、接続された外部デバイス３１〜３４から当該機器の状態を示す信号が入力されると、その信号に応じたデータを当該機器の状態を示すデータ用の入力レジスタに書込む。状態を示すデータは、例えば、機器がセンサである場合には、センサの検出結果を示すデータであってもよいし、機器がモータである場合には、モータの回転状態を示すデータであってもよい。

また、第２の割込制御部８１は、複数の割込情報格納バッファ６３ａ〜６３ｃに割込の発生を示すデータが書込まれると、割込信号を生成させる。生成された割込信号は、第２の割込制御部８１によって信号線４５を介して第１の機器制御部４１に送信される。なお、第２の割込制御部８１は、複数の割込情報格納バッファ６３ａ〜６３ｃに割込の発生を示すデータが書込まれたことを検知して割込信号を生成させるものではなく、外部デバイスコントローラ８２が割込情報格納バッファ６３ａ〜６３ｃに割込の発生を示すデータを書込む信号（ライト信号）に基づいて（ライト信号と同時に）割込信号を生成させるものであっても良い。

データ送受信部８０は、図５に示されるように、コントローラ８４、シリアルパラレル変換回路８５、バッファ８６、パケットデコード回路８７、パケット生成回路８８、バッファ８９及びパラレルシリアル変換回路９０を備えている。

コントローラ８４は、各構成要素と接続され、プロトコル制御や各構成要素の動作タイミング等を制御することで、データ送受信部８０の全体を制御する。

シリアルパラレル変換回路８５は、第１の機器制御部４１からシリアルバス４４を介して受信したシリアル形式のパケットをパラレル形式のパケットに変換する。バッファ８６は、シリアルパラレル変換回路８５で変換されたパラレル形式のパケットを一時的に記憶する。パケットデコード回路８７は、バッファ８６に一時的に記憶されたパラレル形式のパケットを復号化（デコード）して、パケットに含まれるデータを取り出す。

また、パケット生成回路８８は、第１の機器制御部４１へ送信するためのパケットを生成する。バッファ８９は、パケット生成回路８８で生成されたパケットを一時的に記憶する。パラレルシリアル変換回路９０は、バッファ８９に一時的に記憶されたシリアル形式のパケットをパラレル形式のパケットに変換して、シリアルバス４４を介して第１の機器制御部４１に送信する。

割込情報格納バッファ８３ａ〜８３ｄに記憶される割込の発生を示すデータは、パラレルシリアル変換回路９０でシリアル形式のパケットに変換されて、第１の機器制御部４１へ送信される。

なお、データ送受信部４７、データ送受信部６０、データ送受信部８０、外部デバイスコントローラ６１、外部デバイスコントローラ８２の各々は、ＡＳＩＣ(Application Specific Integrated Circuit)やＦＰＧＡ(Field Programmable Gate Array)等のハードウェアにより構成される。

＜制御装置の作用＞
この実施の形態１に係る制御装置４は、次のようにして、画像形成装置１の画像形成部２及び画像読取装置３からの割込みを示すデータを制御する。

第２の機器制御部４２は、図２に示されるように、第２の機器制御部４２に接続されている第２の外部デバイス３１〜３４の何れかから割込みを示すデータが割込情報格納バッファ８３ａ〜８３ｄに書き込まれたことを外部デバイスコントローラ８２が検知すると、外部デバイスコントローラ８２は、その旨を示す信号を第２の割込制御部８１に送信する。すると、第２の割込制御部８１は、第２の割込信号を生成し、専用の信号線４５を介して割込信号を第１の機器制御部４１の第１の割込制御部６１に送信する。なお、割込信号としては、外部デバイスコントローラ８２が第２の割込制御部８１に送信する割込みを示すデータが割込情報格納バッファ８３ａ〜８３ｄに書き込まれたことを示す信号そのものを用いても良い。

第２の割込信号を受信すると、第１の機器制御部４１に設けられた第１の割込制御部６１は、データ送受信部６０によって割込信号に対応したパケットを主制御部４０へ送信する。

その際、データ送受信部６０は、図４に示されるように、パケット生成回路７５により割込信号に対応したパケット信号を生成し、当該パケット信号をバッファ回路７６に一時的に記憶するとともに、パラレルシリアル回路７７によりシリアル信号に変換してシリアルバス４３を介して割込信号に対応したパケットを主制御部４０へ送信する。

このとき、第１の機器制御部４１の割込制御部６１は、図２に示されるように、割込信号に対応したパケットを第２の機器制御部４２から受信すると同時に、データ送受信部６０を介して第２の機器制御部４２に割込情報格納バッファ６３ａ〜６３ｃのいずれかに書き込まれた割り込みを示すデータを読み出す（リードする）ためのパケット（リード制御信号）を送信する。

その際、データ送受信部６０は、第１の割込制御部６１からの指令を受けて、図４に示されるように、パケット生成回路６９により第２の機器制御部４２の割込情報格納バッファ６３ａ〜６３ｃに書き込まれた割り込みを示すデータを読み出すためのパケットを生成し、当該パケットをバッファ７０に一時的に記憶するとともに、パラレルシリアル回路７１によりシリアル信号に変換してシリアルバス４４を介して読み出すためのパケット（リード制御信号）を第２の機器制御部４２へ送信する。

第２の機器制御部４２のデータ送受信部８０は、図５に示されるように、パケット（リード制御信号）を受信すると、当該リード制御信号をデコードして対応する割込情報格納バッファ６３ａ〜６３ｃから割り込みを示すデータを読み出して、シリアルバス４４を介して第１の機器制御部４１に送信する。

第１の機器制御部４１のデータ送受信部６０は、図２に示されるように、第１の機器制御部４１からシリアルバス４４を介して送信された割り込みを示すデータを受信すると、当該第１の機器制御部４１から送信された割り込みを示すデータを第２の機器制御部用の割込情報格納バッファ６３ａに格納する。

一方、主制御部４０は、図２に示されるように、第１の機器制御部４１から割込信号を示すパケットを受信すると、当該パケットの内容をデコードして、第１の機器制御部４１に設けられた第２の機器制御部用の割込情報格納バッファ６３ａに格納された割り込みを示すデータに対応した割込みパケットを受け取り、割込みパケットの内容を処理解析する。そして、主制御部４０のメインＣＰＵ４６は、解析された割込みパケットの内容に基づいて第１の機器制御部４１を介して第２の機器制御部４２の割込み状態を解消するように制御する。

このように、上記実施の形態では、第２の機器制御部４２に接続された外部機器３１〜３４において割込み状態が発生した場合であっても、第２の機器制御部４２から専用の信号線４５を介して送信される割込信号が主制御部４０に送信され、主制御部４０によって第１の機器制御部４１に設けられた割込情報格納バッファ６３に格納された割込みを示すデータを読み取りに行くまでの間に、第２の機器制御部４２から送信された割込み状態を示すデータが第１の機器制御部４１に設けられた第２の機器制御部用の割込情報格納バッファ６３ａに格納される。

そのため、主制御部４０は、当該主制御部４０に第１の機器制御部４１を介して二次的に第２の機器制御部４２からの割込みを示すデータであっても、第２の機器制御部４２から割込信号が専用の信号線４５を介して直ちに第１の機器制御部４１に送信されるため、第１の機器制御部４１は、当該第１の機器制御部４１に直接接続された外部デバイス２１，２２に生じた割込み状態と殆ど時間差を生じることなく読み出して対応することができ、同時処理（リアルタイム）性が向上される。

更に説明すると、従来は、主制御部４０に第１の機器制御部４１を接続し、当該第１の機器制御部４１に第２の機器制御部４２を接続（二次接続）した場合、第２の機器制御部４２で発生した割込み状態を、まず、第２の機器制御部４２から第１の機器制御部４１にパケットで送信し、第１の機器制御部４１がパケットの内容を解析して、第２の機器制御部４２で発生した割込み状態を示すパケットを作成して主制御部４０に送信し、主制御部４０がパケットの内容を解析することで、第２の機器制御部４２で割込み状態が発生したことを判断する必要があった。

これに対して、本実施の形態の場合には、第２の機器制御部４２で発生した割込み状態を、専用の信号線４５を介して第１の機器制御部４１に送信し、第１の機器制御部４１が直ちに第２の機器制御部４２で割込み状態が発生したことを検知して対応することが可能となる。このとき、第１の機器制御部４１の割込制御部６１は、割込信号を主制御部４０に送信すると同時に、第２の機器制御部４２から割込状態を示すデータを読み出して当該第１の機器制御部４１に設けられた第２の機器制御部用の割込情報格納バッファ６３ａに格納する。そのため、第１の機器制御部４１は、主制御部４０からの指令により第２の機器制御部用の割込情報格納バッファ６３ａに格納された割込状態を示すデータを読み出すにあたり、第１の機器制御部４１の他の割込情報格納バッファ６３ｂ，６３ｃに格納された割込状態を示すデータを読み出す動作との間に実質的に時間差が生じることがない。

なお、前記実施の形態では、主制御部に対して第１の機器制御部４１を介して第２の機器制御部４２を接続した場合について説明したが、第２の機器制御部４２を介して更に第３の機器制御部を接続するように構成しても良い。この場合には、第２の機器制御部４２が第１の機器制御部と同様に後段の第３の機器制御部からの割込情報を記憶する記憶部を備えるように構成すれば良い。

１…画像形成装置
２…画像形成部
３…画像読取装置
４…制御装置
４１…主制御部
４１…第１の機器制御部
４２…第２の機器制御部
４５…専用の信号線

Claims

１つ以上の第２の機器が接続され、前記第２の機器から出力される割込情報を記憶する第２の割込情報記憶部、前記第２の割込情報記憶部に割込情報が記憶されることに基づいて割込信号を送信するとともに前記第２の割込情報記憶部に記憶された割込情報を読み出して送信する第２の割込制御部を備えた第２の従制御部と、
１つ以上の第１の機器が接続され、前記第１の機器から出力される第１の割込情報及び前記第２の従制御部から送信される第２の割込情報を記憶する第１の割込情報記憶部、第２の従制御部から受信した割込信号を送信するとともに前記第１の割込情報記憶部に記憶された割込情報を読み出して送信する第１の割込制御部を備えた第１の従制御部と、
前記第１及び第２の従制御部を制御する主制御部と、
前記主制御部と前記第１の従制御部とを接続する全二重方式のシリアルバスと、
前記第１の従制御部と前記第２の従制御部とを接続する全二重方式のシリアル又はパラレルバスと、
前記第２の従制御部から前記第１の従制御部に前記割込信号を送信する単方向の伝送路と、
を備えた制御装置。
前記第２の従制御部は、前記割込情報を前記シリアル又はパラレルバスを介して前記第１の従制御部に送信する請求項１に記載の制御装置。
前記第１の従制御部は、第２の従制御部から受信した割込信号を前記シリアルバスを介して前記主制御部に送信する請求項１又は２に記載の制御装置。
前記主制御部は、第１の従制御部から割込信号を受信すると、前記第１の割込情報記憶部に記憶された第１又は第２の割込情報を読み出す請求項１乃至３のいずれかに記載の制御装置。
画像情報に基づいて記録媒体に画像を形成する画像形成部と、
前記画像形成部を制御する制御装置と、
を備え、
前記制御装置として請求項１乃至４のいずれかに記載の制御装置を用いた画像形成装置。
原稿の画像を読み取る画像読取部と、
前記画像読取部で読み取られた画像情報に基づいて記録媒体に画像を形成する画像形成部と、
前記画像読取部及び前記画像形成部を制御する制御装置と、
を備え、
前記制御装置として請求項１乃至４のいずれかに記載の制御装置を用いた画像形成装置。
前記画像形成部は、前記制御装置に接続され、
前記画像読取部は、前記制御装置を介して前記画像形成部に接続されている請求項６に記載の画像形成装置。