JP5713136B2 - 制御装置、第１制御装置、第２制御装置、画像形成装置 - Google Patents

Description

本発明は、制御装置、第１制御装置、第２制御装置、画像形成装置に関する。

装置本体の各部の状態を検出する状態検出手段と、前記装置本体の各部の駆動を行なう駆動手段と、前記状態検出手段により検出した入力データの状態に基づいて、前記装置本体の全体を制御する制御指令手段と、前記状態検出手段により検出した入力データを記憶する機能を有する入力ユニットと、前記駆動手段を駆動するための出力データを記憶する機能を有する出力ユニットと、前記制御指令手段と前記入力ユニット又は前記出力ユニットの複数ユニットとの間でデータを送受信するネットワーク手段と、前記ネットワーク手段にデータを送受信するタイミング制御手段と、前記入力ユニットから前記ネットワーク手段を介して受信した複数回分の受信データを記憶する受信データバッファと、前記受信データバッファを比較する比較手段と前記比較手段の比較結果に応じて、受信データを無効にするデータ無効手段とを具えたことを特徴とする画像形成装置が知られている（例えば、特許文献１参照）。

また、制御信号を生成する制御部と、前記制御部の制御信号をシリアルデータとして同期クロックの立下りで送信する第一の送信部と、前記制御部の制御信号をシリアルデータとして同期クロックの立ち上がりで送信する第二の送信部と、前記第一の送信部の出力と前記第二の送信部の出力を前記同期クロックの半クロック毎に切換えて出力する切換え手段と、前記切換え手段の出力を転送する通信線と、前記第一の送信部から前記通信線を介して転送されたシリアルデータを同期クロックの立上がりで受信する第一の受信部と、前記第二の送信部から前記通信線を介して転送されたシリアルデータを同期クロックの立ち下がりで受信する第二の受信部と、を備えたことを特徴とする画像形成装置も知られている（例えば、特許文献２参照）。

特開平１０−１９０９００号公報 特開２００７−０９６６６０号公報

本発明は、必要以上に高速な伝送路を用いなくても従来と同等の性能を確保できる制御装置、第１制御装置、第２制御装置、画像形成装置を得ることを目的とする。

請求項１の発明は、少なくとも１つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第１記憶部を備えた第１制御部と、前記第１記憶部に記憶されるデータが複写される第２記憶部を備えた第２制御部と、前記第１制御部と前記第２制御部とを接続する全二重方式のシリアルバスとを有し、

前記第２制御部は、前記第２記憶部に複写されるデータの前記第２記憶部に対する書込の開始及び終了を検出する検出手段と、前記第１制御部から割込用のパケットを受信した場合に、前記検出手段により前記書込の開始及び終了が検出されるまで待機した後に、中央処理装置に割込を通知する通知手段と、を備える制御装置である。

請求項２に記載の発明は、前記請求項１に記載の発明において、前記第１制御部は、前記第１記憶部に記憶されたデータを、先頭アドレスから順に読出し、読み出した同じサイズの各データから、各データの書込先のアドレスを指定せずに複数のパケットを生成して送信し、前記第２制御部は、前記第２記憶部に複写されるデータとして、前記第２記憶部の先頭アドレスから前記複数のパケットの送信順にデータを書込む。

請求項３に記載の発明は、前記請求項１又は請求項２記載の発明において、前記第１制御部は、当該第１制御部での読出処理に用いられ、前記第１記憶部からデータを読み出すときの読出元のアドレスをカウントする第１アドレスカウンタと、前記第１記憶部からの全データの読出が終了してから当該データの読出周期における次の周期の先頭データの読出が開始されるまでの期間内の何れかのタイミング、及び読出エラーが発生したタイミングの少なくとも一方において、前記第１アドレスカウンタのカウント値が、前記第１記憶部の先頭アドレスを示すカウント値となるように初期化する第１初期化手段とを更に備え、前記第２制御部は、当該第２制御部での書込処理に用いられ、前記第１記憶部から読出されたデータを前記第２記憶部に書込むときの書込先のアドレスをカウントする第２アドレスカウンタと、前記第１記憶部から前記第２記憶部への全データの書込が終了してから当該データの書込周期における次の周期の先頭データの書込が開始されるまでの期間内の何れかのタイミング、及び書込エラーが発生したタイミングの少なくとも一方において、前記第２アドレスカウンタのカウント値が、前記第２記憶部の先頭アドレスを示すカウント値となるように初期化する第２初期化手段とを更に備えている。

請求項４に記載の発明は、前記請求項１〜請求項３の何れか１項記載の発明において、前記中央処理装置の読出命令に応じて、前記第２制御部では、前記全二重方式のシリアルバスを介して、前記第１制御部の前記第１記憶部に記憶されているデータを読出す第１の読出処理と、前記第２制御部に属する前記第２記憶部に記憶されているデータを読出す第２の読出処理とを選択可能にしたものである。

請求項５の発明は、請求項１〜請求項４の何れか１項記載の発明において、前記中央処理装置の書込命令に応じて、第１制御部で生成され前記機器の駆動を制御するデータの書込を第１制御部に属する前記第１記憶部に対して行なう第１の書込処理と、前記書込を前記第１記憶部及び前記全二重方式のシリアルバスを介して、前記第２制御部の前記第２記憶部の双方に対して行なう第２の書込処理とを選択可能にしたものである。

請求項６に記載の発明は、少なくとも１つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第１記憶部を備え、前記第１記憶部に記憶されるデータが複写される第２記憶部と、前記第２記憶部に複写されるデータの前記第２記憶部に対する書込の開始及び終了を検出する検出手段と、割込用のパケットを受信した場合に、前記検出手段により前記書込の開始及び終了が検出されるまで待機した後に、中央処理装置に割込を通知する通知手段と、備える第２制御装置に、全二重方式のシリアルデバイスを介して接続された第１制御装置である。
請求項７に記載の発明は、少なくとも１つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第１記憶部を備えた第１制御装置に、全二重方式のシリアルデバイスを介して接続されると共に、前記第１記憶部に記憶されるデータが複写される第２記憶部と、前記第２記憶部に複写されるデータの前記第２記憶部に対する書込の開始及び終了を検出する検出手段と、前記第１制御装置から割込用のパケットを受信した場合に、前記検出手段により前記書込の開始及び終了が検出されるまで待機した後に、中央処理装置に割込を通知する通知手段と、備えた第２制御装置である。
請求項８の発明は、請求項１〜請求項５の何れか１項記載の制御装置と、前記第１制御部に接続される少なくとも１つの機器として、画像形成を行なうための画像形成部と、
を備えた画像形成装置である。

請求項１に記載の発明によれば、必要以上に高速な伝送路を用いなくても従来と同等の性能を確保でき、機器制御部に接続される機器の変更があっても、上記伝送路を構成する信号線の増加及び主制御部の作り替えを不要とすることができる。

請求項２に記載の発明によれば、アドレスを指定しない分、送信データ量が削減されると共に、第１記憶部のデータを第２記憶部に書込むためのパケットとは別のパケットを送信することも可能となる。

請求項３に記載の発明によれば、中央処理装置に割込が通知されてから、割込要因を読出しにいくまでのＣＰＵのアイドル時間を削減できる。

請求項４に記載の発明によれば、パケットにアドレスが指定されていなくても、第２記憶部の間違ったアドレスに第１記憶部のデータが複写されることを抑制できる。

請求項５に記載の発明によれば、中央処理装置によるデータの読出先を変更できる。

請求項６に記載の発明によれば、中央処理装置によるデータの書込先を変更できる。

請求項７に記載の発明によれば、必要以上に高速な伝送路を用いなくても従来と同等の性能を確保でき、機器制御部に接続される機器の変更があっても、上記伝送路を構成する信号線の増加及び主制御部の作り替えを不要とすることができる。

第１実施形態〜第３実施形態に係る画像形成装置の構成例を示す図である。 第１実施形態に係る主制御部のＳｅｒＤｅｓ制御部の構成例を示す図である。 第１実施形態及び第２実施形態に係る機器制御部のＳｅｒＤｅｓ制御部の構成例を示す図である。 第２実施形態に係る主制御部のＳｅｒＤｅｓ制御部の構成を示す図である。 割込信号遅延回路の構成を示す図である。 割込信号の発生タイミングを説明する説明図である。 割込信号発生の流れをフローチャートで示した図である。 第３実施形態に係る主制御部のＳｅｒＤｅｓ制御部の構成を示す図である。 第３実施形態に係る機器制御部のＳｅｒＤｅｓ制御部の構成を示す図である。 第３実施形態において（１）の手法を用いる場合の主制御部のアドレスカウンタのリセットタイミングを例示したタイミングチャートである。 第３実施形態において（２）の手法を用いる場合の主制御部のアドレスカウンタのリセットタイミングを例示したタイミングチャートである。 第３実施形態において（３）の手法を用いる場合の主制御部のアドレスカウンタのリセットタイミングを例示したタイミングチャートである。 第３実施形態において（４）の手法を用いる場合の主制御部のアドレスカウンタのリセットタイミングを例示したタイミングチャートである。 第３実施形態において（５）の手法を用いる場合の主制御部のアドレスカウンタのリセットタイミングを例示したタイミングチャートである。 第３実施形態において（６）の手法を用いる場合の主制御部のアドレスカウンタのリセットタイミングを例示したタイミングチャートである。 主制御部のＳｅｒＤｅｓ制御部の他の構成例を示す図である。 従来の制御装置の構成を例示した図である。

以下、図面を参照して、実施形態について詳細に説明する。

［第１実施形態］

図１は、第１実施形態に係る画像形成装置１０の構成例を示す図である。この画像形成装置１０は、主制御部１２及び機器制御部１４がシリアルバス４０を介して接続された制御装置１１と、機器制御部１４に接続された各種機器を含む機器群１６とを含んで構成されている。シリアルバス４０は、主制御部１２から見た場合には送信用となる信号線Ｔｘ、及び受信用となる信号線Ｒｘを備えた全二重の伝送路である。

機器群１６に含まれる各機器は、画像形成を行なうための機器であって、例えば、感光体や現像ロール等を回転させるモータ、用紙検出のためのセンサ、或いはトナー濃度を検出するためのセンサ等が含まれる。なお、ここでは画像形成装置１０を、電子写真方式で画像形成を行なう画像形成装置として説明したが、インクジェット方式で画像形成を行なう画像形成装置であってもよい。

主制御部１２は、ＣＰＵ（中央処理装置：Central Processing Unit）２０、シリアライザ・デシリアライザ制御部２２（以下、ＳｅｒＤｅｓ制御部２２という）、及び複写レジスタ群２４を備えている。

ＣＰＵ２０は、不図示の不揮発性の記憶部に記憶されたプログラムを実行し、画像形成装置１０全体を制御する。なお、ＣＰＵ２０が実行するプログラムを記憶するための記憶部は、ＨＤＤ（ハードディスクドライブ）、フレキシブルディスクやＤＶＤディスク、光磁気ディスクやＵＳＢ（Universal Serial Bus)メモリ等（不図示）であってもよいし、不図示の通信ＩＦを介して接続された他の装置の記憶媒体であってもよい。

ＣＰＵ２０は、ＣＰＵバス２６を介してＳｅｒＤｅｓ制御部２２と接続されている。ＣＰＵバス２６は、複数の信号線を備えたパラレルバスである。

ＳｅｒＤｅｓ制御部２２は、ＣＰＵ２０からＣＰＵバス２６を介して機器制御部１４に送信する情報（パラレル信号）を受け取ると、該パラレル信号をパケット化し、各パケットをシリアル信号に変換してシリアルバス４０を介して機器制御部１４に送信する。また、ＳｅｒＤｅｓ制御部２２は、機器制御部１４からシリアルバス４０を介してシリアル形式のパケットを受信すると、当該受信したパケットをパラレル形式のパケットに変換し、該パラレル形式のパケットをデコードして、該パケットに含まれるデータを取り出す。

複写レジスタ群２４は、複数のレジスタ（記憶領域）を含むメモリで構成されている。機器制御部１４に含まれる入出力制御レジスタ群３２の各レジスタの記憶内容が、この複写レジスタ群２４に複写される。ここで、複写とは、入出力制御レジスタ群３２からレジスタに記憶されたデータを読出して、該読出したデータをシリアルバス４０を介して主制御部１２に送信し、複写レジスタ群２４の各レジスタに書込む一連の処理をいう。

機器制御部１４は、シリアライザ・デシリアライザ制御部３０（以下、ＳｅｒＤｅｓ制御部３０という）、入出力制御レジスタ群３２、及び駆動・受信回路３４を備えている。

ＳｅｒＤｅｓ制御部３０は、主制御部１２からシリアルバス４０を介してシリアル形式のパケットを受信すると、該受信したパケットをパラレル形式のパケットに変換し、パラレル形式のパケットをデコードして、該パケットに含まれるデータを取り出す。また、ＳｅｒＤｅｓ制御部３０は、主制御部１２に送信する情報（パラレル信号）をパケット化し、各パケットをシリアル信号に変換してシリアルバス４０を介して主制御部１２に送信する。

入出力制御レジスタ群３２は、複数のレジスタ（記憶領域）を含むメモリで構成されている。入出力制御レジスタ群３２の複数のレジスタは、入力レジスタと、出力レジスタとを含んでいる。入力レジスタには、各機器の状態を示すデータが書込まれる。出力レジスタには、主制御部１２のＣＰＵ２０から送信された各機器を制御するデータが書込まれる。また、入出力制御レジスタ群３２には、割込の発生を示すデータが書込まれるレジスタ（以下、割込レジスタという）、及び割込要因を示すデータが書込まれるレジスタ（以下、割込要因レジスタという）も含まれる。

入出力制御レジスタ群３２の各レジスタに記憶された記憶内容は、前述したように、主制御部１２の複写レジスタ群２４に複写される。本実施形態では、ＣＰＵ２０は、複写レジスタ群２４に複写されたデータを読み出すことにより、入出力制御レジスタ群３２に書込まれたデータと同じデータを参照することができる。この他、本実施形態では、ＣＰＵ２０は、シリアルバス４０を介して入出力制御レジスタ群３２に書込まれたデータを読出して取得することもできる。なお、本実施形態において、複写レジスタ群２４のメモリサイズ、及び入出力制御レジスタ群３２のメモリサイズは、互いに等しく、入出力制御レジスタ群３２から複写レジスタ群２４への複写の際には、入出力制御レジスタ群３２から読み出されたデータは、当該データが記憶されていた入出力制御レジスタ群３２のレジスタに対応する複写レジスタ群２４のレジスタに書込まれるものとする。

駆動・受信回路３４は、画像形成装置１０を構成する機器群１６の各機器に接続される。駆動・受信回路３４は、入出力制御レジスタ群３２の出力レジスタに機器を制御するためのデータが書込まれると、そのデータに応じた駆動信号を当該出力レジスタに対応する機器に出力する。機器は出力された駆動信号に応じて駆動される。また、接続された機器から当該機器の状態を示す信号が入力されると、その信号に応じたデータを当該機器の状態を示すデータ用の入力レジスタに書込む。状態を示すデータは、例えば、機器がセンサである場合には、センサの検出結果を示すデータであってもよいし、機器がモータである場合には、モータの回転状態を示すデータであってもよい。

画像形成装置１０全体を制御するＣＰＵ２０は、入力レジスタに書込まれたデータから機器の状態を把握し、出力レジスタに制御用のデータを書込むことにより各機器の駆動を制御している。

ただし、本実施形態では、後述するように、システムタイマの周期以下の周期で、入出力制御レジスタ群３２のデータが複写レジスタ群２４へ複写されるため、ＣＰＵ２０は、機器の状態等を把握する際には、わざわざシリアルバス４０を介して入出力制御レジスタ群３２からデータを取得しなくても、主制御部１２に設けられた複写レジスタ群２４に複写されたデータを読み出すことで、機器の状態等を把握することができる。

図２は、主制御部１２のＳｅｒＤｅｓ制御部２２の構成例を示す図である。ＳｅｒＤｅｓ制御部２２は、ＣＰＵバスインタフェース５０、コントローラ５２、パケット生成回路５４、バッファ５６、パラレルシリアル変換回路５８、シリアルパラレル変換回路６０、バッファ６２、パケットデコード回路６４、及びアドレスカウンタ６６を備えている。

ＣＰＵバスインタフェース５０は、ＣＰＵバス２６を介してＣＰＵ２０と通信するためのインタフェースである。コントローラ５２は、ＳｅｒＤｅｓ制御部２２を構成する各構成要素と接続され、プロトコル制御や各構成要素の動作タイミング等を制御することで、ＳｅｒＤｅｓ制御部２２全体を制御する。

パケット生成回路５４は、パケットを生成する。バッファ５６は、パケット生成回路５４で生成されたパケットを一時的に記憶する。パラレルシリアル変換回路（シリアライザ）５８は、バッファ５６に一時的に記憶されたパラレル形式のパケットをシリアル形式のパケットに変換して、シリアルバス４０を介して機器制御部１４に送信する。

シリアルパラレル変換回路（デシリアライザ）６０は、機器制御部１４からシリアルバス４０を介して受信したシリアル形式のパケットをパラレル形式のパケットに変換する。バッファ６２は、シリアルパラレル変換回路６０で変換されたパラレル形式のパケットを一時的に記憶する。パケットデコード回路６４は、バッファ６２に一時的に記憶されたパラレル形式のパケットをデコードして、当該パケットに含まれるデータを取り出す。

アドレスカウンタ６６は、複写レジスタ群２４に入出力制御レジスタ群３２から読出され転送されたデータを書込むときの書込先のアドレスを生成してコントローラ５２に出力する。複写レジスタ群２４へのデータの複写は、入出力制御レジスタ群３２から読出され送信された予め定められたサイズのデータを複写レジスタ群２４の先頭アドレスから順に書込んでいくことにより行なわれるため、予め定められたサイズのデータが書込まれる毎に、当該サイズ分インクリメントされたアドレスが出力される。アドレスカウンタ６６は、複写レジスタ群２４への全データの書込が終了した後、次に書込を開始する前にリセットされる（先頭アドレスのカウント値となる）。

コントローラ５２には、複写レジスタ更新回路５２ａ、読出選択回路５２ｂ、及び書込選択回路５２ｃが、コントローラ５２の機能として設けられている。

複写レジスタ更新回路５２ａは、入出力制御レジスタ群３２の各レジスタから読出され転送されたデータを複写レジスタ群２４に書込んで複写レジスタ群２４の内容を更新する。

読出選択回路５２ｂは、ＣＰＵ２０から、入出力制御レジスタ群３２に書込まれたデータの読出要求を受けたときに、当該読出要求に基づいて、複写レジスタ群２４に複写されたデータを読み出すのか、或いは入出力制御レジスタ群３２に書込まれたデータを直接読み出すのかを選択して、読出処理を実行し、読み出したデータをＣＰＵ２０に供給する。

書込選択回路５２ｃは、ＣＰＵ２０から入出力制御レジスタ群３２に対する書込要求を受けたときに、当該書込要求に基づいて、入出力制御レジスタ群３２のみに対して書込むのか、或いは入出力制御レジスタ群３２に書込むだけでなく複写レジスタ群２４にも（複写による更新ではなく）直接書込むのかを選択して、書込処理を実行する。

図３は、機器制御部１４のＳｅｒＤｅｓ制御部３０の構成例を示す図である。ＳｅｒＤｅｓ制御部３０は、コントローラ８０、シリアルパラレル変換回路（デシリアライザ）８２、バッファ８４、パケットデコード回路８６、パケット生成回路８８、バッファ９０、パラレルシリアル変換回路（シリアライザ）９２、及びアドレスカウンタ９４を備えている。

コントローラ８０は、ＳｅｒＤｅｓ制御部３０を構成する他の構成要素と接続され、プロトコル制御や各構成要素の動作タイミング等を制御することで、ＳｅｒＤｅｓ制御部３０全体を制御する。

シリアルパラレル変換回路８２は、主制御部１２からシリアルバス４０を介して受信したシリアル形式のパケットをパラレル形式のパケットに変換する。バッファ８４は、シリアルパラレル変換回路８２で変換されたパラレル形式のパケットを一時的に記憶する。パケットデコード回路８６は、バッファ８４に一時的に記憶されたパラレル形式のパケットをデコードして、該パケットに含まれるデータを取り出す。

パケット生成回路８８は、パケットを生成する。バッファ９０は、パケット生成回路８８で生成されたパケットを一時的に記憶する。パラレルシリアル変換回路９２は、バッファ９０に一時的に記憶されたパラレル形式のパケットをシリアル形式のパケットに変換して、シリアルバス４０を介して主制御部１２に送信する。

アドレスカウンタ９４は、入出力制御レジスタ群３２からデータを読み出して複写レジスタ群２４に複写するときの、データの読出元のアドレスを生成してコントローラ８０に出力する。複写レジスタ群２４へのデータの複写は、予め定められたサイズのデータを入出力制御レジスタ群３２から読み出して順次主制御部１２に転送することにより行なわれるため、予め定められたサイズのデータが入出力制御レジスタ群３２から読み出される毎に、当該サイズ分インクリメントされたアドレスが出力される。アドレスカウンタ９４は、複写レジスタ群２４への複写のための入出力制御レジスタ群３２からのデータの読出しが終了したとき或いはデータの読出しを開始する際にリセットされる。

コントローラ８０には、レジスタデータ転送回路８０ａが、コントローラ８０の機能の１つとして設けられている。レジスタデータ転送回路８０ａは、入出力制御レジスタ群３２の各レジスタに書込まれているデータを複写レジスタ群２４に複写するため、入出力制御レジスタ群３２からデータを読み出して、パケット生成回路８８に出力し、複写レジスタ群２４に書込ませるためのパケット（以下、複写パケットという）を生成させる。複写パケットは、パラレルシリアル変換回路９２によりシリアル変換され、シリアルバス４０を介して主制御部１２に転送される。

また、コントローラ８０は、入出力制御レジスタ群３２の割込レジスタに割込の発生を示すデータが書込まれると、割込発生を通知する割込パケットをパケット生成回路８８に生成させる。該生成された割込パケットは、パラレルシリアル変換回路９２でシリアル形式のパケットに変換されて、主制御部１２に送信される。主制御部１２のコントローラ５２は、不図示の割込信号発生回路を備える。割込信号発生回路は、割込パケットを受信すると、割込信号を発生する。ＣＰＵ２０は割込信号を受け取ると、割込が発生したことを把握し、複写レジスタ群２４から割込要因を示すデータを読み出して割込要因に応じた処理を行なう。

なお、主制御部１２のＣＰＵ２０は、システムタイマを基準として動作する。システムタイマは、予め定められた時間間隔（周期）でカウントするものであって、カウント毎にＣＰＵ２０に対してタイマ割込みを発生させる。システムタイマの更新（時計のカウント）は、主制御部１２の基板上に設けられた不図示のタイマＩＣ(Integrated Circuit)から供給されるクロックを基準として行なわれる。システムタイマは、リアルタイムＯＳ（オペレーティングシステム）においては、一般的に知られている技術であるため、ここではこれ以上の説明を省略する。

また、機器制御部１４にも、タイマＩＣ（不図示）が設けられ、上記システムタイマのカウント周期と同じ長さの周期でクロックを出力する。

なお、ＳｅｒＤｅｓ制御部２２、複写レジスタ群２４、ＳｅｒＤｅｓ制御部３０、入出力制御レジスタ群３２、及び駆動・受信回路３４の各々は、ASIC(Application Specific Integrated Circuit)やFPGA(Field Programmable Gate Array)等のハードウェアにより構成される。

次に、本実施形態に係る制御装置１１の作用について説明する。

＜入出力制御レジスタ群３２の更新＞

ＣＰＵ２０は、機器を制御するための制御用のデータを書込むための書込要求をＣＰＵバス２６を介してＳｅｒＤｅｓ制御部２２に出力する。この書込要求には、書込むデータだけでなく、書込先となる入出力制御レジスタ群３２のレジスタのアドレスが指定されている。ＳｅｒＤｅｓ制御部２２のコントローラ５２は、ＣＰＵバスインタフェース５０を介して書込要求を受け取ると、パケット生成回路５４、バッファ５６、及びパラレルシリアル変換回路５８を制御して、ＣＰＵ２０から受け取った書込要求をパケット化して送信する。

機器制御部１４のコントローラ８０は、シリアルパラレル変換回路８２、バッファ８４、及びパケットデコード回路８６を制御して、書込要求のパケットをデコードして書込要求を取り出す。

コントローラ８０は、入出力制御レジスタ群３２に含まれる複数のレジスタのうち、上記デコードして得られた書込要求で指定されたアドレスのレジスタ（出力レジスタ）に、当該レジスタに対応する機器を制御するための制御用のデータを書込む。これにより、書込まれた制御用のデータに応じて該当の機器が駆動される。

また、駆動・受信回路３４は、接続された機器から当該機器の状態を示す信号が入力されると、その信号に応じたデータを当該機器の状態を示すデータ用の入力レジスタに書込む。

また、本実施形態において、機器制御部１４には、不図示の割込回路が設けられている。割込回路により割込（例えば、機器の動作異常など）が検出された場合には、機器制御部１４のＳｅｒＤｅｓ制御部３０に設けられたコントローラ８０は、入出力制御レジスタ群３２の割込レジスタに、割込発生を示すデータを書込むと共に、割込要因レジスタに割込要因のデータを書込む。また、コントローラ８０は、パケット生成回路８８に割込パケットを生成させ、パラレルシリアル変換回路９２でシリアル変換して主制御部１２に送信する。

＜複写レジスタ群２４への複写＞

本実施形態の制御装置１１では、システムタイマのカウント周期以下の周期で、入出力制御レジスタ群３２に記憶された全データを読出してシリアルバス４０を介して送信し複写レジスタ群２４に書込む複写処理が行なわれる。例えば、システムタイマのカウント周期が１ｍｓであれば、複写周期は、１ｍｓ以下の周期とされる。本実施形態では、入出力制御レジスタ群３２に記憶された各データを先頭アドレスから順に読出して、読出したデータから複写先のアドレスを指定せずに複数のパケットを生成して送信し、複写レジスタ群２４の先頭アドレスから該複数のパケットの転送順にデータを書込む。

以下、この複写処理を詳しく説明する。

機器制御部１４のＳｅｒＤｅｓ制御部３０のコントローラ８０は、機器制御部１４に設けられたタイマＩＣからクロックが出力されると、入出力制御レジスタ群３２から複写レジスタ群２４へのデータ複写のための読出処理を開始する。なお、ここでは、タイマＩＣのクロックが出力された時を読出開始タイミングとしたが、これは一例であって、読出開始タイミングはこれに限定されない。

具体的には、コントローラ８０のレジスタデータ転送回路８０ａは、アドレスカウンタ９４から出力されたアドレスに従って、入出力制御レジスタ群３２の先頭アドレスから予め定められた読出サイズ分の（例えば数ワードずつ）データを順次読み出して、パケット生成回路８８に該読み出したデータを順次入力する。アドレスカウンタ９４の初期値は、入出力制御レジスタ群３２の先頭アドレスとされる。そして、レジスタデータ転送回路８０ａがデータを読み出す毎に、アドレスカウンタ９４が上記読出サイズ分だけカウントアップする。レジスタデータ転送回路８０ａは、入出力制御レジスタ群３２から全データを読み出すまで、アドレスカウンタ９４のカウント値が示すアドレスから上記読出サイズ分のデータを読み出してパケット生成回路８８に入力することを繰り返す。

パケット生成回路８８は、複写対象のデータが入力される毎に、該データを複写レジスタ群２４に書込ませるための複写命令のパケット（以下、複写パケットという）を生成し、バッファ９０に記憶する。なお、複写パケットには、複写先（書込先）のアドレスの情報は含めない。これにより、転送データ量が削減される。

パラレルシリアル変換回路９２は、レジスタデータ転送回路８０ａの制御の下、バッファ９０に記憶された複写パケットをシリアル信号に変換して、シリアルバス４０の信号線Ｒｘに出力する。これにより、入出力制御レジスタ群３２に記憶されている全データから複数の複写パケットが生成されて主制御部１２に転送される。

主制御部１２に転送された複写パケットは、シリアルパラレル変換回路６０によりパラレル形式の複写パケットに変換されて、バッファ６２に記憶される。パケットデコード回路６４は、バッファ６２に記憶された複写パケットをデコードして複写すべきデータを取り出す。

複写レジスタ更新回路５２ａは、パケットデコード回路６４でデコードされて得られたデータを、複写レジスタ群２４の、アドレスカウンタ６６から出力されたアドレスが示すレジスタに書込む。１つの複写パケットにより書込まれるデータのサイズは、入出力制御レジスタ群３２からデータを読み出したときの読出しサイズに等しい。アドレスカウンタ６６の初期値は、複写レジスタ群２４の先頭アドレスとされる。そして、複写レジスタ更新回路５２ａが、複写パケットのデータを書込む毎に、アドレスカウンタ６６が上記読出サイズ分だけカウントアップする。複写レジスタ更新回路５２ａは、入出力制御レジスタ群３２から読み出され送信された全データを書込むまで、アドレスカウンタ６６のカウント値が示すアドレスにデータを書込む処理を繰り返す。

このように、入出力制御レジスタ群３２の先頭アドレスから順に同じサイズのデータを読み出して順次複写レジスタ群２４に書込むことを繰り返すことにより最終的に全データを複写レジスタ群２４に複写するため、複写パケットで複写先（書込先）のアドレスを指定しなくても、問題なく複写処理が実行される。これにより、複写処理が簡易化する。

また、本実施形態では、上記説明したように、システムタイマのカウント周期以下の周期で、複写レジスタ群２４へ全データが複写されるように、レジスタデータ転送回路８０ａ及び複写レジスタ更新回路５２ａが構成されている。すなわち、全データの複写開始から複写終了までの時間は、システムタイマのカウント周期以下の周期となる。ここで、複写開始とは、入出力制御レジスタ群３２から複写のためのデータの読出しを開始するタイミングをいい、複写終了とは、複写レジスタ群２４への全データの書込が終了するタイミングをいう。従って、あるカウント周期の途中で、入出力制御レジスタ群３２のデータが更新された場合、遅くとも次のカウント周期で、当該更新されたデータが複写レジスタ群２４に複写される。ＣＰＵ２０は、複写レジスタ群２４に複写されたデータを参照することで、システムタイマのカウント周期以下の周期で更新されたデータを参照できる。なお、複写周期は予め設定しておく。

更にまた、入出力制御レジスタ群３２のデータから生成された複数の複写パケットは、予め定められた時間以上の間隔をあけて（ただし、複写開始から複写終了までの時間がシステムタイマのカウント周期以下となるように）１つずつ送信される。従って、複写パケットの転送処理中に割込が発生した場合でも、当該複写パケットが送信された後、次の複写パケットが送信されるまでの間に、割込パケットを主制御部１２に送信することができる。もちろん、複写パケットの送信間隔は、割込パケットの送信がなければ、間隔を詰めて（すなわち、割込パケットを発行する場合に比べて送信間隔を短くして）送信するようにしてもよい。

＜ＣＰＵ２０によるデータ読出＞

ＣＰＵ２０は、入出力制御レジスタ群３２に書込まれたデータを参照する場合、入出力制御レジスタ群３２から直接データを取得するのではなく、複写レジスタ群２４からデータを読み出すことで、入出力制御レジスタ群３２に書込まれたデータを参照することができる。

従って、ＣＰＵ２０は、データ読出しの際には、複写レジスタ群２４のアドレスを指定した読出要求をＳｅｒＤｅｓ制御部２２に出力する。ＳｅｒＤｅｓ制御部２２のコントローラ５２の読出選択回路５２ｂは、ＣＰＵバスインタフェース５０を介してＣＰＵ２０から複写レジスタ群２４のデータの読出要求を取得した場合には、複写レジスタ群２４に複写されたデータ（読出要求で指定されたアドレスのデータ）を読み出して、ＣＰＵ２０に供給する。入出力制御レジスタ群３２に対する読出要求のパケットの発行はなされない。

＜従来の制御装置との比較＞

ここで、図１７に示す従来の制御装置の構成例と比較しながら、本実施形態の制御装置１１について説明する。

図１７（Ａ）に示すように、従来の制御装置は、入出力制御レジスタ群が、主制御部側に設けられていた。主制御部の入出力制御レジスタ群と、機器制御部の駆動・受信回路とはパラレル信号線により接続され、入出力制御レジスタ群から駆動・受信回路に対して、モータやスイッチなどの駆動を制御するデータがパラレル信号線を介して出力され、駆動・受信回路から入出力制御レジスタ群に対して、センサの検出結果等の状態を示すデータがパラレル信号線を介して入力されていた。すなわち、機器の数に比例した分のパラレル信号線で主制御部と機器制御部とを接続する必要があった。しかしながら、主制御部の基板の実装スペース等の問題により、多数のパラレル信号線を配設することは問題があった。

そこで、図１７（Ｂ）に示すように、主制御部及び機器制御部の各々にシリアルＩ／Ｏインタフェース（ＳＩＯ ＩＦ）を設け、複数のシリアル信号線で主制御部と機器制御部とを接続し、複数のパラレル信号線をいくつかのグループに分け、１つのグループに対して１つのシリアル信号線を対応させて配設し、同一グループに属する複数のパラレル信号をシリアル信号に変換して、対応するシリアル信号線を介して送受信させる構成も考えられる。この構成により、主制御部と機器制御部とを接続する信号線の数を減らすことができるが、駆動・受信回路に接続される機器が増加する等により、機器の変更があった場合には、シリアル信号線が増加してしまう。また、このように機器が増加する場合、グルーピングを新たに設定する必要があり、機器制御部だけでなく、主制御部の作り替えも必要となる。

これに対して、本実施形態の制御装置１１は、主制御部１２及び機器制御部１４を汎用的なシリアルバス４０により接続し、機器制御部１４に入出力制御レジスタ群３２を設けた。これにより、また、主制御部１２と機器制御部１４を接続する信号線の数が削減され、主制御部１２や機器制御部１４の基板面積も小さくでき、コスト削減につながる。また、機能変更（機器群１６の機器の増加や削減など）が生じても、主制御部１２及び機器制御部１４を接続する信号線に変化は生じない。また、主制御部１２の構成は、増加する機器に依存しないため、主制御部１２の作り替えの必要もない。

また、本実施形態では、シリアルバス４０を採用したため、パレラルバスのように、遠隔接続時の信号品質の劣化（スキュー、バラつき等)の問題は生じない。

また、シリアルバス４０は、汎用的な例えば数100Mbpsのシリアル伝送路であるため、当該伝送路のインタフェースとなるＳｅｒＤｅｓ制御部２２やＳｅｒＤｅｓ制御部３０等は、安価なデバイス（ASIC,FPGA）で実現される。また、パケット方式で通信するため、エラーチェックを容易にでき、伝送路の信頼性が向上する。

なお、入出力制御レジスタ群３２を機器制御部１４側に設け、入出力制御レジスタ群３２から常にデータを読出す構成とした場合、データを読み出す際の遅延が問題となる。すなわち、入出力制御レジスタ群３２に対する読出要求をシリアルバス４０を介して送信してからデータが読み出されてＣＰＵ２０に送信されるまでの時間がかかる。しかしながら、本実施形態では、主制御部１２に複写レジスタ群２４を設け、入出力制御レジスタ群３２のデータを複写レジスタ群２４に複写するようにしたため、ＣＰＵ２０は、シリアルバス４０を介さずとも、複写レジスタ群２４に複写されたデータを読み出せば、入出力制御レジスタ群３２に記憶されたデータを取得できる。

従って、データ読出しの遅延は生じず、必要以上に高速な伝送路を用いなくても従来と同等の読出性能が確保される。なお、書込については、ＣＰＵ２０からＳｅｒＤｅｓ制御部２２に対して書込要求を出力しさえすれば、その後は、ＳｅｒＤｅｓ制御部２２でパケットが生成され、機器制御部１４で書込処理されるため、ＣＰＵ２０が書込処理待ちとなることはない。

＜直接読出処理＞

なお、上記例では、ＣＰＵ２０が複写レジスタ群２４から複写されたデータを読み出す例について説明したが、これに限定されない。入出力制御レジスタ群３２から直接データを読み出す読出要求をＣＰＵ２０が出力した場合には、上述した読出選択回路５２ｂの機能により、入出力制御レジスタ群３２からデータを読み出してＣＰＵ２０に転送することができる。

読出選択回路５２ｂは、複写レジスタ群２４からデータを読み出す通常の読出要求を受け取った場合には、上記実施形態で説明したように、複写レジスタ群２４の指定アドレスのレジスタからデータを読み出して、ＣＰＵ２０に供給する。一方、読出選択回路５２ｂは、入出力制御レジスタ群３２から直接データを読み出す読出要求を受け取った場合には、複写レジスタ群２４からのデータの読出しは行なわず、入出力制御レジスタ群３２からデータの読出しを行なう読出処理（直接読出処理）を行なう。

具体的には、読出選択回路５２ｂは、入出力制御レジスタ群３２のアドレスが指定された読出要求をパケット生成回路５４によりパケット化して、バッファ５６に記憶させ、パラレルシリアル変換回路５８により当該バッファ５６に記憶した読出要求のパケットをシリアル信号のパケットに変換して、シリアルバス４０の信号線Ｔｘに出力する。

機器制御部１４のＳｅｒＤｅｓ制御部３０において、読出要求のパケットを受信すると、該受信したパケットをシリアルパラレル変換回路８２によりパラレル化して、バッファ８４に記憶し、パケットデコード回路８６により当該バッファ８４に記憶した読出要求のパケットをデコードして、読出要求のデータを取り出す。コントローラ８０は、該読出要求に基づき、当該読出要求の指定アドレスが示す入出力制御レジスタ群３２のレジスタからデータを読み出して、パケット生成回路８８により該読み出したデータをパケット化し、バッファ９０に記憶し、パラレルシリアル変換回路９２で、バッファ９０に記憶したパケットをシリアル信号に変換して、信号線Ｒｘに出力する。

主制御部１２の読出選択回路５２ｂは、機器制御部１４から送信された読出データのパケットを受け取ると、シリアルパラレル変換回路６０によりパラレル変換し、パケットデコード回路６４によりデコードしてデータを取り出して、ＣＰＵバスインタフェース５０を介してＣＰＵバス２６に伝送しＣＰＵ２０に供給する。

このように直接読出処理を可能に構成することで、ＣＰＵ２０が、入出力制御レジスタ群３２のデータを直接参照したい場合に対応可能となる。

＜直接書込処理＞

また、上記例では、ＣＰＵ２０から書込要求が出力されると、入出力制御レジスタ群３２にのみデータを書込むよう動作する例を説明したが、これに限定されない。例えば、ＣＰＵ２０から、入出力制御レジスタ群３２だけでなく、複写レジスタ群２４にも直接データを書込む書込要求があった場合には、書込選択回路５２ｃの機能により、複写レジスタ群２４に対しても指定されたアドレスにデータを書込む処理（直接書込処理）を行なうことができる。

具体的には、書込選択回路５２ｃは、上記例と同様に、書込要求のパケットを生成して、シリアル化し、シリアルバス４０を介して機器制御部１４に送信して、入出力制御レジスタ群３２のレジスタのうち、書込要求で指定されたアドレスのレジスタに、指定されたデータを書込ませる。

更にまた、書込選択回路５２ｃは、入出力制御レジスタ群３２にデータを書込んだレジスタに対応する複写レジスタ群２４のレジスタにも、ＣＰＵ２０から受け取った書込要求で指定されたデータを書込む。

このように、書込選択回路５２ｃは、ＣＰＵ２０から受け取った書込要求が、入出力制御レジスタ群３２にのみに書込む書込要求か、入出力制御レジスタ群３２及び複写レジスタ群２４の双方に書込む書込要求かに応じて、処理内容を選択して実行する。

なお、直接書込処理を行なった場合には、当該直接書込処理を行なった直後の複写周期で行なわれる複写処理において、当該直接書込を行なった複写レジスタ群２４のレジスタへの書込をマスク（書込を禁止）する。

＜その他＞

なお、本実施形態では、機器制御部１４が１つ設けられている場合を例に挙げて説明したが、複数設けられていても良い。複数の機器制御部１４の各々と、主制御部１２とがシリアルバス４０を介して接続されるよう構成し、上記のように、入出力制御レジスタ群３２の複写レジスタ群２４に対する複写をシステムタイマのカウント周期以下の周期で行なえばよい。

また、上記では説明を省略したが、パケットの送受信において、正常に受信された場合には、正常受信を示す応答パケット(ACK)を相手装置に送信し、受信エラーが生じた場合には、受信エラーを示す応答パケット(NACK)を相手装置に送信することで、相手装置に処理完了・異常が通知される。応答パケットNACK受信時には、パケットが再送される。

例えば、コントローラ５２は、機器制御部１４から複写パケットを受信した場合には、CRCチェック等のエラーチェックを行ない、正常に受信されたことが検出されれば応答パケットACKを返信し、複写レジスタ群２４の先頭アドレスから順番にデータを書込む。また、受信した複写パケットのエラーチェックにおいて、不正が検出されれば、応答パケットNACKを返信する。

また、例えば、入出力制御レジスタ群３２へのデータの書込要求のパケットを主制御部１２から機器制御部１４に送信した場合も同様に、コントローラ８０は、CRCチェック等を行ない、正常に受信されたことが検出されれば、指定アドレスにデータを書込み、応答パケットACKパケットを送信する。

また、入出力制御レジスタ群３２に対するデータの読出要求のパケットを主制御部１２から機器制御部１４に送信した場合も同様に、コントローラ８０は、CRCチェック等を行ない、正常に受信されたことが検出されれば、指定アドレスからデータを読み出して、読み出したデータをパケット化して送信し、不正が検出されれば、応答パケットNACKを返信する。なお、これら処理において、応答パケットACK/NACKパケットは、パリティチェックのみでCRCチェックは行なわなくてもよい。

こうした通信制御は一般的に採用されている技術であるため、ここでは詳細な説明を省略する。

なお、本実施形態では、予め定められた複写周期毎に、複数の複写パケットの送信、及び応答パケットACKの返信がなされるため、こうした定期的な通信により、シリアルバス４０のリンク断線エラーのチェックも可能である。例えば、予め定められた時間以上、パケットの送受信がなされなかった場合、シリアルバス４０のリンク断線エラーが発生したと判断してもよい。

また、本実施形態では、複写レジスタ更新回路５２ａ、読出選択回路５２ｂ、及び書込選択回路５２ｃをコントローラ５２の機能として説明したが、これに限定されず、例えば、コントローラ５２とは別の回路により構成し、コントローラ５２が各回路を制御することによって、各機能を実現するように構成してもよい。

また、本実施形態では、書込先のアドレスを指定しない複数の複写パケットを機器制御部１４から主制御部１２に送信して、複写レジスタ群２４にデータを書込ませる例について説明したが、アドレスを指定した複写パケットを生成して送信することも可能である。この場合には、当該指定されたアドレスにデータが書込まれる。

［第２実施形態］

第１実施形態で説明したように、機器制御部１４で割込が発生すると、割込パケットが生成されて主制御部１２に送信される。割込パケットは、ＳｅｒＤｅｓ制御部２２でデコードされ、割込信号としてＣＰＵ２０に伝達される。ＣＰＵ２０は、割込信号を受け取ると、複写レジスタ群２４から割込要因のデータを読み出して、当該読み出した割込要因のデータに応じた処理を行なう。しかしながら、複写レジスタ群２４は、システムタイマのカウント周期以下の周期で、個別にアドレスを指定することなく先頭データから順に更新（複写）されるため（すなわち、アドレスが管理されていない）、割込信号を複写レジスタ群２４の複写途中で受け取った場合、新規に更新された割込要因を確実に取得するには、その次の周期の複写が完了するまで待って割込要因のデータを読み出さなければならない。すなわち、割込信号を受け取ってから次の周期の複写が完了するまで、ＣＰＵ２０はアイドル状態（待機動作）となる。ＣＰＵ２０のアイドル状態が長いと、装置全体のパフォーマンスが落ちる。

そこで、第２実施形態では、ＳｅｒＤｅｓ制御部２２に、割込信号を遅延してＣＰＵ２０に出力するための割込信号遅延回路６８を設けた。

図４は、第２実施形態に係る主制御部１２側のＳｅｒＤｅｓ制御部２２の構成を示す図である。第２実施形態のＳｅｒＤｅｓ制御部２２には、第１実施形態で説明した（不図示の）割込信号発生回路の代わりに、割込信号遅延回路６８が設けられている。割込信号遅延回路６８が設けられている。割込信号遅延回路６８も、コントローラ５２の制御下にある。割込信号遅延回路６８以外の構成は、第１実施形態と同様であるため、説明を省略する。また、機器制御部１４の構成も第１実施形態と同様であるため、説明を省略する。

また、第２実施形態では、割込みフラグを記憶する記憶領域がコントローラ５２内部に設けられており、機器制御部１４から割込パケットを受信すると、コントローラ５２は、割込フラグに１をセットする。割込フラグは、ＣＰＵ２０による割込処理が終了するか、或いは複写レジスタ群２４から割込要因のデータが読み出されると、コントローラ５２により０にリセットされる。

更に又、第２実施形態では、スタートフラグを記憶する記憶領域及びエンドフラグを記憶する記憶領域もコントローラ５２内部に設けられている。コントローラ５２は、割込パケットを受信した後に、先頭データの複写パケットを受信して複写レジスタ群２４へのデータの書込を開始するとスタートフラグに１をセットし、スタートフラグを１にセットした後、複写レジスタ群２４への全データの書込が完了するとエンドフラグに１をセットする。例えば、コントローラ５２がアドレスカウンタ６６を参照して、書込の開始及び終了が把握されるようにしてもよい。また、コントローラ５２は、エンドフラグに１をセットしてから予め定められた期間が経過した後、次の複写周期が到来するまでの期間に、スタートフラグ及びエンドフラグを０にリセットする。

図５は、割込信号遅延回路６８の構成を示す図である。割込信号遅延回路６８は、２つの論理積回路６８ａ、６８ｂを備えている。論理積回路６８ａの２つの入力端子の一方には、割込フラグの値が入力される。論理積回路６８ａの他方の入力端子には、論理積回路６８ｂの出力端子が接続されている。論理積回路６８ｂの一方の入力端子には、スタートフラグの値が入力され、他方の入力端子には、エンドフラグの値が入力される。

論理積回路６８ｂは、スタートフラグの値及びエンドフラグの値が１になると、出力が１になる。また、２つの入力端子の少なくとも一方が０のときには、出力が０になる。論理積回路６８ａは、割込フラグの値が１になった後に、論理積回路６８ｂからの出力が１になると、その出力端子から割込信号を出力する。すなわち、割込信号は、割込パケットを受信しただけではＣＰＵ２０に出力されない。割込フラグが１になった後、スタートフラグが１になり、その後、エンドフラグが１になったときに出力される。

論理積回路６８ａから割込信号が発生すると、当該割込信号は、ＣＰＵバスインタフェース５０を介してＣＰＵバス２６に出力されＣＰＵ２０に伝送される。

図６及び図７を参照して、第２実施形態に係る割込処理の流れを説明する。

図６は、割込信号の発生タイミングを説明する説明図である。図７は、割込信号発生の流れをフローチャートで示した図である。ただし、図７は、割込信号の発生をソフトウェアで行なうことを示したものではない。割込信号の発生は、図５に示すように、あくまで、割込信号遅延回路６８及びコントローラ５２（ハードウェア）により行なわれる。

図７のステップ１００において、割込フラグが１になるまで待機する（図６（１）参照）。割込フラグが１にセットされると、次にステップ１０２において、スタートフラグが１になるまで待機する（図６（２）参照）。スタートフラグが１にセットされると、次にステップ１０４において、エンドフラグが１になるまで待機する（図６（３）参照）。

ステップ１０４においてエンドフラグが１になると、ステップ１０６において、割込信号遅延回路６８は、割込信号を発生させる（図６（４）参照）。

ステップ１０８において、割込信号を受信したＣＰＵ２０は、複写レジスタ群２４の割込要因レジスタから割込要因のデータを読み出す（図６（５）参照）。その後、ＣＰＵ２０は、読み出した割込要因のデータに応じた処理を行なう。

すなわち、割込パケットを受信した後に開始される複写周期において、複写レジスタ群２４への全データの複写が終了したときに割込信号を発生することで、ＣＰＵ２０は、時間をおかずに該更新された割込要因のデータを迅速に確認することができる。

ステップ１１０において、コントローラ５２は、スタートフラグ及びエンドフラグをクリアする（０をセットする）。ステップ１１２において、ＣＰＵ２０による割込処理が終了すると、割込フラグに０をセットする。そして、ステップ１００に戻る。

以上説明したように、制御装置１１が、アドレスを指定せずに複写レジスタ群２４への複写を行なうように構成されている場合であっても、割込パケットを受信してから書込の開始と終了の検出を行って、割込要因が新規に更新されている状態で、割込信号をＣＰＵ２０に送出するため、ＣＰＵ２０は割込信号を受け取ってから時間をおかずに割込要因のデータを複写レジスタ群２４から読み出すことができ、装置全体のパフォーマンスが落ちることはない。

［第３実施形態］

第１実施形態及び第２実施形態で説明したように、複写パケットには、アドレス情報が含まれていない。従って、複写パケットの転送が正常に行なわれなかった場合には、複写レジスタ群２４の間違ったアドレスにデータが格納されてしまい、システムエラーとなってしまう可能性がある。この状態から復旧するためには、システムリセットを行なう必要がある。

また、上記第１実施形態及び第２実施形態では、主制御部１２の複写レジスタ群２４及び機器制御部１４の入出力制御レジスタ群３２は、共に同じメモリサイズを有しており、互いに対応する領域のデータを転送することとなっているが、例えば、入出力制御レジスタ群３２のメモリサイズが複写レジスタ群２４のメモリサイズよりも小さい場合であっても、入出力制御レジスタ群３２と複写レジスタ群２４とで同じサイズを有しているものとして処理をすると、機器制御部１４から主制御部１２に対して無駄な複写パケットを送信しなくてはならなくなる。

そこで、第３実施形態では、複写レジスタ群２４へのデータの複写が正常且つ効率的に行なわれるように、予め定められた条件を満たすタイミングで、アドレスカウンタ６６及びアドレスカウンタ９４をリセットする手段を制御装置１１に設ける。ここで、リセットとは、アドレスカウンタ６６の場合には、複写レジスタ群２４の先頭アドレスのカウント値となるように初期化する処理をいい、アドレスカウンタ９４の場合には、入出力制御レジスタ群３２の先頭アドレスのカウント値となるように初期化する処理をいう。

図８は、第３実施形態に係る主制御部１２側のＳｅｒＤｅｓ制御部２２の構成を示す図である。第３実施形態のＳｅｒＤｅｓ制御部２２には、第１実施形態のＳｅｒＤｅｓ制御部２２の構成に追加して、タイマ７０、及び制御レジスタ７２が設けられている。タイマ７０は、制御レジスタ７２に予め記憶（設定）された時間が経過する毎にリセット信号をアドレスカウンタ６６に出力する。また、制御レジスタ７２は、タイマ７０の有効無効を設定する設定値や、タイマ７０がリセット信号を出力する時間間隔や、アドレスカウンタ６６のリセットを指示するリセットフラグ等のデータが記憶される。

図９は、第３実施形態に係る機器制御部１４側のＳｅｒＤｅｓ制御部３０の構成を示す図である。第３実施形態のＳｅｒＤｅｓ制御部３０には、第１実施形態のＳｅｒＤｅｓ制御部３０の構成に追加して、タイマ９６、及び制御レジスタ９８が設けられている。タイマ９６は、制御レジスタ９８に予め記憶（設定）された時間が経過する毎にリセット信号をアドレスカウンタ９４に出力する。また、制御レジスタ９８は、タイマ９６の有効無効を設定する設定値や、タイマ９６がリセット信号を出力する時間間隔や、アドレスカウンタ９４のリセットを指示するリセットフラグ等のデータが記憶される。
本実施形態では、アドレスカウンタ６６のカウント値は、入出力制御レジスタ群３２から複写レジスタ群２４への全データの書込が終了してから次の周期の先頭データの書込が開始されるまでの期間内の何れかのタイミング、及びデータの複写中にエラーが発生したタイミングの少なくとも一方において、リセットされる。また、アドレスカウンタ９４は、入出力制御レジスタ群３２からの全データの読出が終了してから次の周期の先頭データの読出が開始されるまでの期間内の何れかのタイミング、及びデータの複写中にエラーが発生したタイミングの少なくとも一方において、リセットされる。

以下、図１０〜図１５を参照しながら、第３実施形態におけるアドレスカウンタ６６、９４の様々なリセット手法の具体例を説明する。図１０〜図１５には、複写周期が１ｍｓの場合の主制御部１２のアドレスカウンタ６６のリセットタイミングを例示した。

（１）制御レジスタの設定によりアドレスカウンタをリセットする手法

ＣＰＵ２０が制御レジスタ７２の設定を行なう。ＣＰＵ２０は、複写中にエラーが生じた場合に、ＣＰＵバス２６を介して、制御レジスタ７２のリセットフラグに１をセットするリセット命令をＳｅｒＤｅｓ制御部２２に出力し、ＳｅｒＤｅｓ制御部２２のコントローラ５２は、当該リセット命令に従って、制御レジスタ７２のリセットフラグに１をセットする。アドレスカウンタ６６は、自らリセット可能に構成されており、予め定められたタイミングで（例えば、アドレスのカウントアップ時やシステムタイマのカウントアップ時などでもよい）制御レジスタ７２のリセットフラグを読み出し、読み出したリセットフラグの設定値が１であれば、自らリセットを実行する。リセット完了後は、制御レジスタ７２のリセットフラグは、コントローラ５２によって０に書き換えられる。

また、コントローラ５２は、ＣＰＵ２０からのリセット命令に従って、機器制御部１４側のアドレスカウンタ９４をリセットするためのリセットパケットをパケット生成回路５４、バッファ５６、及びパラレルシリアル変換回路５８を用いて生成し、リセットパケットを機器制御部１４に送信する。機器制御部１４側のＳｅｒＤｅｓ制御部３０のコントローラ８０は、リセットパケットを受け取ると、該リセットパケットに従って、リセット信号を出力しアドレスカウンタ９４をリセットする。

また、エラー発生時だけでなく、定期的にリセットされるようにしてもよい。例えば、入出力制御レジスタ群３２と複写レジスタ群２４のサイズが等しい場合には、複写レジスタ群２４の書込み回数が、入出力制御レジスタ群３２の読出し回数に等しくなったときに、アドレスカウンタ６６がリセットされるようにしてもよい。

具体的には、例えば、制御レジスタ７２に、入出力制御レジスタ群３２に対する通常の読出回数を記憶しておき、アドレスカウンタ６６のカウントアップ回数（書込回数）が当該読出回数に到達したときに、アドレスカウンタ６６自身でリセットを実行する。或いは、書込回数のカウントはコントローラ５２が行ない、コントローラ５２からアドレスカウンタ６６にリセット信号を送信するようにしてもよい。

なお、入出力制御レジスタ群３２側のアドレスカウンタ９４もリセットされるように、ＣＰＵ２０から読出回数を設定するための設定命令を出力し、該設定命令のパケットをＳｅｒＤｅｓ制御部２２により生成して出力する。アドレスカウンタ９４のコントローラ５２は、該設定命令のパケットに従って制御レジスタ９８に読出回数の値をセットし、アドレスカウンタ９４は、アドレスカウンタ９４のカウントアップ回数（読出回数）が、制御レジスタ９８に記憶した読出回数に到達したときにアドレスカウンタ９４自身でリセットを実行する。

また、複写周期毎に、コントローラ５２が制御レジスタ７２のリセットフラグに１をセットして、アドレスカウンタ６６をリセットするようにしてもよい（図１０参照）。また、ＣＰＵ２０が、複写周期毎に、リセットフラグに１をセットするリセット命令をＳｅｒＤｅｓ制御部２２に出力し、当該リセット命令に従ってコントローラ５２が制御レジスタ７２のリセットフラグを１に書き換えるようにしてもよい。これによっても、アドレスカウンタ６６は、リセットフラグに従って、自らリセット動作を行なう。例えば、システムタイマのカウント周期で複写が行なわれる場合には、当該周期の開始タイミング（入出力制御レジスタ群３２から複写レジスタ群２４への複写が開始されるタイミング）毎にリセットフラグが１にセットされるようにしてもよい。

なお、入出力制御レジスタ群３２側でも、アドレスカウンタ９４のタイマＩＣにより複写周期毎にリセット信号がコントローラ８０からアドレスカウンタ９４に出力されるように構成しておくようにしてもよい。また、ＣＰＵ２０から周期的に出力されたリセット命令に従ってＳｅｒＤｅｓ制御部２２でパケットを生成し、リセットパケットを機器制御部１４に送信して、制御レジスタ９８のリセットフラグを１にセットし、アドレスカウンタ９４がリセットフラグを参照して自らリセットするように構成してもよい。例えば、システムタイマのカウント周期毎に複写が行なわれる場合には、各カウント周期の開始タイミング毎にリセットフラグが１にセットされるようにしてもよい。

（２）タイマによりアドレスカウンタをリセットする手法

本手法ではタイマを用いてリセットを行なう。具体的には、制御レジスタ７２の、タイマ７０の有効無効の設定値を「有効」に設定し、タイマ７０がリセット信号を出力する時間間隔を複写周期と同じ値に設定する。タイマ７０は、制御レジスタ７２に設定された設定値に従って動作し、設定された時間間隔が経過する毎に（例えば、複写開始タイミング毎に）、アドレスカウンタ６６に対してリセット信号を出力する。アドレスカウンタ６６は、リセット信号を受け取ると、リセットを実行する。図１１に、（２）の手法を採用した場合のタイミングチャートの具体例を示す。図１１（Ａ）は、入出力制御レジスタ群３２と複写レジスタ群２４のサイズが等しいときのタイミングチャートの一例であり、図１１（Ｂ）は、入出力制御レジスタ群３２のサイズが複写レジスタ群２４のサイズよりも小さい場合のタイミングチャートの一例である。

なお、ＣＰＵ２０が、複写周期毎に、リセットフラグに１をセットするリセット命令をＳｅｒＤｅｓ制御部２２に出力し、当該リセット命令に従ってコントローラ５２がリセット信号を直接アドレスカウンタ６６に出力するようにしてもよい。

また、入出力制御レジスタ群３２側のアドレスカウンタ９４も定期的にリセットされるように、入出力制御レジスタ群３２側でも、上記と同様に制御レジスタ９８の、タイマ９６の有効無効の設定値を「有効」に設定し、タイマ９６がリセット信号を出力する時間間隔を複写周期と同じ値に設定する。タイマ９６は、制御レジスタ９８に設定された設定値に従って動作し、設定された時間間隔が経過する毎に（例えば、複写開始タイミング毎に）、アドレスカウンタ９４に対してリセット信号を出力する。アドレスカウンタ９４は、リセット信号を受け取ると、リセットを実行する。

（３）機器制御部１４から、主制御部１２のアドレスカウンタ６６をリセットするためのリセットパケットを送信する手法

機器制御部１４のコントローラ８０は、パケット生成回路８８、バッファ９０、及びパラレルシリアル変換回路９２を用いて、アドレスカウンタ６６をリセットするためのリセットパケットを生成して、主制御部１２に送信する。リセットパケットは、入出力制御レジスタ群３２から全データが読み出された後に生成されて送信されてもよいし、入出力制御レジスタ群３２から先頭データを読み出す直前に生成されて送信されてもよい。主制御部１２のコントローラ５２は、当該リセットパケットを受信したときに、アドレスカウンタ６６にリセット信号を出力する。

図１２に、（３）の手法を採用した場合のタイミングチャートの具体例を示す。図１２（Ａ）は、入出力制御レジスタ群３２と複写レジスタ群２４のサイズが等しいときのタイミングチャートの一例であり、図１２（Ｂ）は、入出力制御レジスタ群３２のサイズが複写レジスタ群２４のサイズよりも小さい場合のタイミングチャートの一例である。

なお、機器制御部１４側のアドレスカウンタ９４のリセットは、（１）、又は（２）で説明した手法を用いればよい。

（４）開始アドレスのデータ（先頭データ）を送信する複写パケットに、先頭の複写パケットであることを示すコードを埋め込み、主制御部１２にリセットを実行させる手法

本手法では、機器制御部１４から送信される複写パケットのうち、先頭データの複写パケットに、先頭データの複写パケットである旨を示すコードを埋め込み、コントローラ５２は当該複写パケットを受信したときに、当該複写パケットによる新たな複写周期の書込を開始する前にアドレスカウンタ６６にリセット信号を出力する。なお、コードは、複写パケットの余りビットを使って埋め込むことができる。

図１３に、（４）の手法を採用した場合のタイミングチャートの具体例を示す。図１３（Ａ）は、入出力制御レジスタ群３２と複写レジスタ群２４のサイズが等しいときのタイミングチャートの一例であり、図１３（Ｂ）は、入出力制御レジスタ群３２のサイズが複写レジスタ群２４のサイズよりも小さい場合のタイミングチャートの一例である。

なお、機器制御部１４側のアドレスカウンタ９４のリセットは、（１）、又は（２）で説明した手法を用いればよい。

（５）終了アドレスのデータ（最終データ）を送信する複写パケットに、最終の複写パケットであることを示すコードを埋め込み、主制御部１２にリセットを実行させる手法

本手法では、機器制御部１４から送信される複写パケットのうち、最終データの複写パケットに、最終データの複写パケットである旨を示すコードを埋め込み、コントローラ５２は当該複写パケットを受信して最終データを書込んだ後、次の複写周期の書込が開始される前にアドレスカウンタ６６にリセット信号を出力する。なお、コードは、複写パケットの余りビットを使って埋め込むことができる。

図１４に、（５）の手法を採用した場合のタイミングチャートの具体例を示す。図１４（Ａ）は、入出力制御レジスタ群３２と複写レジスタ群２４のサイズが等しいときのタイミングチャートの一例であり、図１４（Ｂ）は、入出力制御レジスタ群３２のサイズが複写レジスタ群２４のサイズよりも小さい場合のタイミングチャートの一例である。

なお、機器制御部１４側のアドレスカウンタ９４のリセットは、（１）、又は（２）で説明した手法を用いればよい。

（６）機器制御部１４から送信される複写パケットに、入出力制御レジスタ群３２のサイズを示すコードを埋め込み、当該サイズに従って主制御部１２にリセットを実行させる手法

本手法では、機器制御部１４から送信される複写パケットのうち、例えば先頭データの複写パケットに、入出力制御レジスタ群３２のサイズを示すコードを埋め込んで主制御部１２に送信する。なお、コードは、複写パケットの余りビットを使って埋め込むことができる。例えば、図１５（Ｃ）に示すように、入出力制御レジスタ群３２のメモリサイズに応じた、２つのビットからなるコードを複写パケットの余りビットに埋め込む。

主制御部１２のコントローラ５２は、当該複写パケットを受信したときに、当該複写パケットに埋め込まれたビットを参照して入出力制御レジスタ群３２のサイズを取得する。そして、コントローラ５２は、アドレスカウンタ６６から出力されるアドレス（カウント値）が、上記取得したサイズに対応する値に到達したときに、リセット信号を出力する。

図１５（Ａ）、（Ｂ）に、（６）の手法を採用した場合のタイミングチャートの具体例を示す。図１５（Ａ）は、入出力制御レジスタ群３２と複写レジスタ群２４のサイズが等しいときのタイミングチャートの一例であり、図１５（Ｂ）は、入出力制御レジスタ群３２のサイズが複写レジスタ群２４のサイズよりも小さい場合のタイミングチャートの一例である。

なお、機器制御部１４側のアドレスカウンタ９４のリセットは、（１）、又は（２）で説明した手法を用いればよい。

以上、（１）〜（６）の手法を説明したが、（１）〜（６）の少なくとも２つの手法を組み合わせて、アドレスカウンタ６６及びアドレスカウンタ９４のリセットを実行してもよい。また、主制御部１２側と機器制御部１４側とで異なるリセット手法を採用してもよい。

また、主制御部１２側でタイマ７０を用いない手法を採用した場合、図８に示すタイマ７０は不要であり、機器制御部１４側でタイマ９６を用いない手法を採用した場合、図９に示すタイマ９６は不要である。

更にまた、主制御部１２側で制御レジスタ７２を用いない手法を採用した場合、図８に示す制御レジスタ７２は不要であり、機器制御部１４側で制御レジスタ９８を用いない手法を採用した場合、図９に示す制御レジスタ９８は不要である。

このように、複写レジスタ群２４のアドレスカウンタ６６をリセットする機構、及び入出力制御レジスタ群３２のアドレスカウンタ９４をリセットする機構を設けたことにより、従来は書込の際にエラーが発生し書込順序が狂ってしまった（アドレスがずれた）際の復旧手段がシステムリセットしかなかったのに対して、システムリセットを行なわずに復帰できる。

また、主制御部１２の複写レジスタ群２４と機器制御部１４の入出力制御レジスタ群３２とが異なるサイズのメモリ領域であっても、データ通信量の増加は抑制され、機器制御部１４の回路規模が大きくなってしまうということが抑制される。

なお、図１６に示すように、第１実施形態で説明した制御装置１１に、第２実施形態で説明した割込信号を遅延させて発生させる構成、及び第３実施形態で説明したアドレスカウンタ６６をリセットさせる構成の各々を含めて構成してもよい。

また、上記各実施形態では、制御装置を画像形成装置に適用した例について説明したが、これに限定されず、画像形成のための機器以外の各種機器の駆動を制御する様々な装置にも適用可能である。

１０ 画像形成装置
１１ 制御装置
１２ 主制御部
１４ 機器制御部
１６ 機器群
２２ シリアライザ・デシリアライザ制御部
２４ 複写レジスタ群
２６ ＣＰＵバス
３０ シリアライザ・デシリアライザ制御部
３２ 入出力制御レジスタ群
３４ 駆動・受信回路
４０ シリアルバス
５０ ＣＰＵバスインタフェース
５２ コントローラ
５２ａ 複写レジスタ更新回路
５２ｂ 読出選択回路
５２ｃ 書込選択回路
５４ パケット生成回路
５８ パラレルシリアル変換回路
６０ シリアルパラレル変換回路
６４ パケットデコード回路
６６ アドレスカウンタ
６８ 割込信号遅延回路
７０ タイマ
７２ 制御レジスタ
８０ コントローラ
８０ａ レジスタデータ転送回路
８２ シリアルパラレル変換回路
８６ パケットデコード回路
８８ パケット生成回路
９２ パラレルシリアル変換回路
９４ アドレスカウンタ
９６ タイマ
９８ 制御レジスタ

Claims (8)

1. 少なくとも１つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第１記憶部を備えた第１制御部と、
   前記第１記憶部に記憶されるデータが複写される第２記憶部を備えた第２制御部と、
   前記第１制御部と前記第２制御部とを接続する全二重方式のシリアルバスとを有し、
   前記第２制御部は、
   前記第２記憶部に複写されるデータの前記第２記憶部に対する書込の開始及び終了を検出する検出手段と、
   前記第１制御部から割込用のパケットを受信した場合に、前記検出手段により前記書込の開始及び終了が検出されるまで待機した後に、中央処理装置に割込を通知する通知手段と、
   を備える制御装置。
2. 前記第１制御部は、前記第１記憶部に記憶されたデータを、先頭アドレスから順に読出し、読み出した同じサイズの各データから、各データの書込先のアドレスを指定せずに複数のパケットを生成して送信し、
   前記第２制御部は、前記第２記憶部に複写されるデータとして、前記第２記憶部の先頭アドレスから前記複数のパケットの送信順にデータを書込む、
   請求項１に記載の制御装置。
3. 前記第１制御部は、当該第１制御部での読出処理に用いられ、前記第１記憶部からデータを読み出すときの読出元のアドレスをカウントする第１アドレスカウンタと、前記第１記憶部からの全データの読出が終了してから当該データの読出周期における次の周期の先頭データの読出が開始されるまでの期間内の何れかのタイミング、及び読出エラーが発生したタイミングの少なくとも一方において、前記第１アドレスカウンタのカウント値が、前記第１記憶部の先頭アドレスを示すカウント値となるように初期化する第１初期化手段とを更に備え、
   前記第２制御部は、当該第２制御部での書込処理に用いられ、前記第１記憶部から読出されたデータを前記第２記憶部に書込むときの書込先のアドレスをカウントする第２アドレスカウンタと、前記第１記憶部から前記第２記憶部への全データの書込が終了してから当該データの書込周期における次の周期の先頭データの書込が開始されるまでの期間内の何れかのタイミング、及び書込エラーが発生したタイミングの少なくとも一方において、前記第２アドレスカウンタのカウント値が、前記第２記憶部の先頭アドレスを示すカウント値となるように初期化する第２初期化手段とを更に備えた、
   請求項１又は請求項２記載の制御装置。
4. 前記中央処理装置の読出命令に応じて、前記第２制御部では、前記全二重方式のシリアルバスを介して、前記第１制御部の前記第１記憶部に記憶されているデータを読出す第１の読出処理と、前記第２制御部に属する前記第２記憶部に記憶されているデータを読出す第２の読出処理とを選択可能にした
   請求項１〜請求項３の何れか１項記載の制御装置。
5. 前記中央処理装置の書込命令に応じて、第１制御部で生成され前記機器の駆動を制御するデータの書込を第１制御部に属する前記第１記憶部に対して行なう第１の書込処理と、前記書込を前記第１記憶部及び前記全二重方式のシリアルバスを介して、前記第２制御部の前記第２記憶部の双方に対して行なう第２の書込処理とを選択可能にした
   請求項１〜請求項４の何れか１項記載の制御装置。
6. 少なくとも１つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第１記憶部を備え、
   前記第１記憶部に記憶されるデータが複写される第２記憶部と、前記第２記憶部に複写されるデータの前記第２記憶部に対する書込の開始及び終了を検出する検出手段と、割込用のパケットを受信した場合に、前記検出手段により前記書込の開始及び終了が検出されるまで待機した後に、中央処理装置に割込を通知する通知手段と、備える第２制御装置に、全二重方式のシリアルデバイスを介して接続された第１制御装置。
7. 少なくとも１つの機器が接続され、前記機器の駆動を制御するデータ及び前記機器の状態を示すデータの各々が記憶される第１記憶部を備えた第１制御装置に、全二重方式のシリアルデバイスを介して接続されると共に、
   前記第１記憶部に記憶されるデータが複写される第２記憶部と、
   前記第２記憶部に複写されるデータの前記第２記憶部に対する書込の開始及び終了を検出する検出手段と、
   前記第１制御装置から割込用のパケットを受信した場合に、前記検出手段により前記書込の開始及び終了が検出されるまで待機した後に、中央処理装置に割込を通知する通知手段と、
   備えた第２制御装置。
8. 請求項１〜請求項５の何れか１項記載の制御装置と、
   前記第１制御部に接続される少なくとも１つの機器として、画像形成を行なうための画像形成部と、
   を備えた画像形成装置。