JP5779043B2 - Ｄｃ−ｄｃ変換器および情報処理装置 - Google Patents

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Description

本開示は、DC-DC変換に関する。
スイッチ、インダクタから構成されるパワー段を複数並列に接続し、負荷に対し電流を供給するマルチフェーズDC-DC変換器において、各パワー段に使用される素子にばらつきがあると、各々のパワー段が負荷に供給する電流は等しくならない。
このとき、特定のパワー段に大きな電流が集中し、スイッチやインダクタなどパワー段を構成する素子を破壊してしまう可能性がある。また、破壊に至らない場合でも、インダクタの直流重畳特性により電流の集中したインダクタにおいて、インダクタンス値が低下してしまう可能性もある。
これらの影響を除去するために各パワー段が負荷に供給する電流を観測し、各電流が全て等しくバランスするようにフィードバック制御する方法が知られている。
一方、変換効率の観点からは各パワー段のデューティ比を等しく制御すれば良いことが知られている。このとき、負荷に供給する電流は電流経路に存在する寄生抵抗に依存し、抵抗値が大きいほど電流値は小さくなる。すなわち最大効率時各パワー段が出力する電流は等しくはならない。
USP: RE38,846 (Intersil)
Peterchev, A.; Xiao, J. & Sanders, S. Architecture and IC implementation of a digital VRM controller,Power Electronics, IEEE Transactions on, 2003, 18, 356 - 364
このように従来のマルチフェーズDC-DC変換器では素子を保護するために各パワー段が出力する電流を等しくすると変換効率が低下してしまうという問題点があった。
本発明の一側面は、素子の保護と、変換効率の向上を両立させることを目的とする。
本発明の一態様としてのDC-DC変換器は、入力電圧をこれとは異なる出力電圧に変換して負荷に供給するDC-DC変換器であって、入力端子と、出力端子と、複数のパワー段と、制御部とを備える。
前記入力端子は、前記入力電圧を受ける。
前記出力端子は、前記出力電圧を出力する。
前記複数のパワー段は、それぞれハイサイドスイッチと、ローサイドスイッチと、インダクタとを含む。
前記ハイサイドスイッチは、一端が前記入力端子に接続され、オン・オフが切り換えられる。
前記ローサイドスイッチは、一端が接地端子に接続され、他端が前記ハイサイドスイッチの他端に接続され、オン・オフが切り換えられる。
前記インダクタは、一端が前記ハイサイドスイッチの他端に接続され、他端が前記出力端子に接続される。
前記制御部は、前記負荷の負荷電流に対する各前記パワー段のそれぞれの出力電流の割合が設定値になるように、各前記パワー段の前記ハイサイドスイッチおよび前記ローサイドスイッチを制御する第1モードと、各前記パワー段間で前記ハイサイドスイッチおよび前記ローサイドスイッチのデューティ比がそれぞれ同一となるように、前記各パワー段の前記ハイサイドスイッチおよび前記ローサイドスイッチを制御する第2モードとを実行する。
前記制御部は、前記負荷電流がしきい値より大きいときに、前記第1モードを実行し、前記負荷電流が前記しきい値以下のときに、前記第2モードを実行する。
DC-DC変換器は、前記負荷電流が前記しきい値以上か否かを示す信号を外部から受信する端子をさらに備え、前記制御部は、前記端子で受信された信号に基づいて、前記負荷電流が前記しきい値より大きいかを判断する。
前記制御部は、前記第1モードにおいて、前記複数のパワー段がそれぞれ同じ割合の電流を前記負荷に供給するように、制御を行う。
前記制御部は、前記第1モードにおいて、各前記パワー段が異なる割合で前記負荷に電流を供給するように、制御を行う。
前記制御部は、前記複数のパワー段の電流のうちの少なくとも1つがしきい値以上のときは、前記第1モードを実行し、前記複数のパワー段の電流のすべてがしきい値未満のときは、前記第2モードを実行する。
第1の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図。 第2の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図。 第3の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図。 第4の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図。 第5の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図。 第6の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図。 負荷電流と、可変利得アンプの利得との関係を示す図。
以下、図面を参照しながら本実施の形態について詳細に説明する。
(第1の実施形態)
図1に本発明の第1の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図を示す。
ハイサイドスイッチSWHi (i=1..N)、ローサイドスイッチSWLi (i=1..N)、インダクタLi (i=1..N)により、パワー段PWi (i=1..N)が構成される。各パワー段PWiは、入力DC電圧Vinを、これより低い出力DC電圧Voutに変換し、それぞれ電流Ii (i=1..N)を出力する。全てのパワー段は並列に接続されている。各パワー段は、それぞれに共通に接続された平滑容量Cおよびこれに並列に接続された負荷11に対し、合成電流I1+I2+...+IN（負荷電流Iload）を出力する。負荷11としてはCPU、メモリ、バッテリなどが考えられる。
ハイサイドスイッチSWHi (i=1..N)、ローサイドスイッチSWLi (i=1..N)はそれぞれハイサイドスイッチ制御信号VSWHi (i=1..N)、ローサイドスイッチ制御信号VSWLi (i=1..N)により制御される。VSWHi とVSWLiとは相補信号であり、SWHiがオンのときSWLiはオフ、SWHiがオフのときSWLiはオンである。VSWLiは、インバータによりVSWHiを反転させることで生成される。
制御部12は、負荷電流Iloadがしきい値以下のとき、すなわち、軽負荷のときは、Voutのみに応じてVSWHiを決定し出力する。Iloadがしきい値より大きいときにはVoutと、電流検出手段CSi (i=1..N)により検出されたIi (i=1..N)とからVSWHiを決定し出力する。
Iloadがしきい値以下であれば、各パワー段が出力する電流が等しくなくてもパワー段にあるスイッチ、インダクタなどの素子を破壊することはないから、電流をバランスさせる必要はない。このとき、VSWHi(i=1..N)のデューティ比はVoutによって決定されIi (i=1..N)とは無関係であり、全てのパワー段のデューティ比を等しくする。これは第2モードに相当する。これにより、変換効率を向上させる。
一方、Iloadがしきい値より大きいとき、すなわち重負荷のときは、Voutに加えIi (i=1..N)を観測し、負荷電流に対する各パワー段の出力電流Ii (i=1..N)の割合が設定値になるように、N個別々のVSWHi (i=1..N)を設定する。これは第1モードに相当する。
ここでは、同じデバイスを用いてマルチフェーズDC-DC変換器を構成する場合を想定し、Ii (i=1..N)が全て等しくなるように（負荷電流に対するIi(i=1..N)が同じ割合になるように）、N個別々のVSWHi (i=1..N)を設定して、全ての電流を等しく各々の定格以下とするようにする。これにより、素子の破壊やインダクタンス値の低下を防ぐことができる。
定格の異なる素子を並列に用いる場合、各々の定格に合わせてN個別々のVSWHi (i=1..N)を設定し、各電流を各々の定格以下とするようにすればよい。
このように制御部12は、各パワー段の出力電流と、出力電圧と、目標電圧に応じて、軽負荷時には第2モードを、重負荷時には第1モードを選択的に実行する。
なお本実施形態では、インバータによりハイサイドスイッチ制御信号を反転させることでローサイドスイッチ制御信号を生成しているが、制御部12で直接、ローサイドスイッチ制御信号を生成してもよい。
以上、本実施形態によれば、軽負荷時には効率を向上でき、重負荷時にはデバイス保護を図ることができる。
(第2の実施形態)
図2に本発明の第2の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図を示す。
出力電圧Voutを目標電圧Vrefに合わせるため、目標電圧Vrefと出力電圧Voutとの差電圧Veが、補償器Gcvを経由してデューティ信号とされる。得られたデューティ信号Dvが、PWMi(i=1..N)でパルス幅変調(Pulse Width Modulation: PWM)され、ハイサイドスイッチ制御信号VSWHi (i=1..N)としてフィードバックされる。以上の動作により出力電圧Voutは安定化される。
次に、各パワー段（図1参照）が出力する電流Ii (i=1..N)を平均化する手法について述べる。負荷電流Iloadは電流検出手段CSLにより検出され、コンパレータ13においてしきい値Irefと比較される。Iload>Irefであれば、コンパレータ13の出力である電流フィードバックループイネーブル信号CLENをHighとする。このとき、スイッチSWCLi (i=1..N)がオンとなり、電流フィードバックループが形成される。
各パワー段の出力電流Ii (i=1..N)は、電流検出手段CSi (i=1..N)により検出され、ゲイン14で、平均値Iaveを
Figure 0005779043
 により求める。
さらに、Ii (i=1..N)とIaveとの差Iei (i=1..N)を
Iei=Iave-Ii (i=1..N) (2)
として求める。これらIeiはそれぞれ補償器Gci(i=1..N)を通過したのち、デューティ信号Dvと加算される。
いま仮に、I1>IaveであったとするとIe1は負となり、補償器Gci1出力が減少するからPWM1への入力も減少し、スイッチSWH1を駆動する信号VSWH1のデューティが減少する。すなわち、I1が小さくなる方向にフィードバックが働く。同様にI1<IaveであればI1が大きくなる方向にフィードバックが働く。
このように、負荷電流Lloadが予め設定されたしきい値よりも大きな場合には、電流フィードバックループが働き、各パワー段が出力する電流は平均化されるから、各パワー段に使用される素子の特性にばらつきがあったとしても、特定のパワー段に電流が集中せず、大出力電流時にも素子を破壊することなく、安定に動作させることが可能である。
負荷電流のしきい値Irefは、例えば使用するインダクタの定格電流ILratedに設定すればよい。この場合、仮に素子ばらつきによりi番目のパワー段のみが負荷電流Iload全てを供給する状態となったとしてもインダクタに流れる電流値IiはILratedであるから、インダクタを破壊することはない。
また、素子ばらつきの範囲が設計時点である程度予想できる場合には、素子ばらつきの大きさに応じてIrefとしてILratedよりも小さな値を設定すればよい。
一方、負荷電流がしきい値よりも小さな場合には、素子ばらつきがあっても素子を破壊するほどの電流は流れないことから、電流フィードバックループイネーブル信号CLENをLowとし、全てのパワー段を同じデューティで駆動する。これにより、変換効率を高めることができる。
以上のように、負荷電流の大きさによって各パワー段の出力電流を平均化するか否か（すなわち第1モードと第2モードの選択）を制御することで、高負荷電流時の素子保護と低負荷電流時の効率改善を両立することが可能である。
(第3の実施形態)
図3に本発明の第3の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図を示す。
負荷電流を直接検出する代わりに、各パワー段の出力電流Ii (i=1..N)から制御信号生成手段15により、電流フィードバックループイネーブル信号CLENを生成する。
電流のDC成分に着目すれば平滑容量Cに流れる電流を無視でき、
Figure 0005779043
 となるから、
Figure 0005779043
 となった場合にCLENをHighとすれば図2において
Iref=ILrated
とした場合と同様の動作が可能となる。
あるいは、
max(Ii)>ILrated (5)
となった場合にCLENをHighとすれば、最大のインダクタ電流が定格に達するまで電流平均化を行わないから、(4)式を用いた場合に比べより大きな負荷電流となるまで電流フィードバックループは働かない。従って、より広い電流範囲でデューティ一定動作となり高効率な変換が実現できる。なお、max(Ii)は、出力電流Ii (i=1..N)のうちの最大値である。
以上、本実施形態によれば、負荷電流を直接観測しなくても、軽負荷・重負荷の判断が可能となる。
(第4の実施形態)
図4に本発明の第4の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図を示す。
本実施形態の場合、電流フィードバックループイネーブル信号CLENは、DC-DC変換器の外部から入力される。必要とする電流値を負荷がわかっている場合には、電流平均化を行う必要があるか否かが外部（負荷）で判断できるから、第2の実施形態のように負荷電流検出を行う必要が無くなる。また、第3の実施形態のような制御信号生成手段も必要ない。
なお、負荷としてCPUが接続された場合、多くのCPUでは消費電流の大きさを示す信号を出力する機能を有しているから、この信号をCLENとして用いることができる。
以上、本実施形態によれば、負荷側で負荷電流値がわかっている場合には、DC-DC変換器内部で電流検知をする必要をなくすことができる。
(第5の実施形態)
図5に本発明の第5の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図を示す。
第3の実施形態と比べ、電流検出器CSi (i=1..N)の後にゲインAi (i=1..N)が追加されている。
第3の実施形態では高負荷電流時、各パワー段の出力電流Ii (i=1..N)が互いに等しくなるように電流フィードバックループを動作させていたが、本実施形態では各出力電流をゲインAi (i=1..N)により重み付けすることができる。
例えば、A1=2, Ai=1 (i=2..N)とすると、高負荷電流時においてI1を他の出力電流Ii (i=2..N)に比べ半分となるように制御できる。従って、使用する素子の定格がそれぞれ異なるような場合にも各々の素子に流れる電流を定格以下に制御することが可能となる。
(第6の実施形態)
図6に本発明の第6の実施形態に係わるマルチフェーズDC-DC変換器と、負荷とを備えた情報処理装置のブロック図を示す。
本実施形態に係るマルチフェーズDC-DC変換器は、第2の実施形態におけるスイッチSWCLi (i=1..N)を可変利得アンプACLi (i=1..N)で置き換えた構成である。負荷電流Iloadに応じて制御電圧Vcontを生成する制御電圧生成手段16が追加されている。可変利得アンプは、制御電圧Vcontの値に応じて、利得を調整する。
いま、図7に示すように負荷電流Iload<Iload1のとき可変利得アンプの利得が0、Iload>Iload2のとき利得がA、Iload1≦Iload≦Iload2のときは利得がIloadに応じて変化すると仮定する。
Aが十分に大きければ、Iload>Iload2となる高負荷電流時に電流フィードバックループが働き、各パワー段の出力電流は等しく制御される。Iload<Iload1となる低負荷電流時、は電流フィードバックループは全く働かないから、各パワー段は等しいデューティにて制御され変換効率が最大となる。負荷電流がIload1≦Iload≦Iload2となる中間領域では、電流フィードバックループのループゲインはIloadに対し連続的に変化するから、Iloadが時間とともに変化している場合でも、電流フィードバックループの有無の遷移がスムーズに行われ、電流値が急激に変動することがない。このように、電流ループ利得の変動を抑えることにより出力電圧が動揺することを防ぐことができる。
なお上述した各実施形態では、入力電圧をこれより低い出力電圧に変換する場合を示したが、入力電圧をこれより高い出力電圧に変換する構成も可能である。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

Claims (2)

  1. 入力電圧をこれとは異なる出力電圧に変換して負荷に供給するDC-DC変換器であって、前記入力電圧を受ける入力端子と、
    前記出力電圧を出力する出力端子と、
    一端が前記入力端子に接続され、オン・オフが切り換えられるハイサイドスイッチと、
    一端が接地端子に接続され、他端が前記ハイサイドスイッチの他端に接続され、オン・オフが切り換えられるローサイドスイッチと、
    一端が前記ハイサイドスイッチの他端に接続され、他端が前記出力端子に接続されたインダクタと、
    をそれぞれ含む複数のパワー段と、
    前記負荷の負荷電流に対する、各前記パワー段のそれぞれの出力電流の割合が設定値になるように、各前記パワー段の前記ハイサイドスイッチおよび前記ローサイドスイッチを制御する第1モードと、
    各前記パワー段間で前記ハイサイドスイッチおよび前記ローサイドスイッチのデューティ比がそれぞれ同一となるように、各前記パワー段の前記ハイサイドスイッチおよび前記ローサイドスイッチを制御する第2モードと
    を実行する制御部と
    を備え、各前記パワー段の前記ハイサイドスイッチおよび前記ローサイドスイッチのデューティ比を同一にしても、各前記パワー段の出力電流は等しくならず、
    前記制御部は、
    各前記パワー段のそれぞれの出力電流と、各前記パワー段の出力電流の平均との差分に応じた信号を増幅する複数の可変利得アンプを含み、
    前記可変利得アンプによる増幅信号と、前記出力電圧と目標電圧の差分との加算信号に基づいて、前記各パワー段における前記ハイサイドスイッチおよび前記ローサイドスイッチを制御し、
    前記負荷電流に基づいて、各前記可変利得アンプの利得を制御する
    DC-DC変換器。
  2. 請求項1に従ったDC-DC変換器と、
    前記負荷である電子機器と
    を備えた情報処理装置。
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