JP4875719B2

JP4875719B2 - Ｄｃ／ｄｃコンバータおよび携帯式コンピュータ

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Publication number: JP4875719B2
Application number: JP2009021895A
Authority: JP
Inventors: 重文織田大原
Original assignee: Lenovo Singapore Pte Ltd
Current assignee: Lenovo Singapore Pte Ltd
Priority date: 2009-02-02
Filing date: 2009-02-02
Publication date: 2012-02-15
Anticipated expiration: 2029-02-02
Also published as: JP2010178605A; TW201034365A; US9337735B2; TWI484742B; US20100295521A1

Description

本発明は、ＤＣ／ＤＣコンバータの軽負荷時の効率を向上する技術に関する。

直流の安定化電源として、シリーズ・レギュレータおよびスイッチング・レギュレータが広く普及している。スイッチング・レギュレータはシリーズ・レギュレータに比べて効率が高く軽量であるため、ノート・ブック型コンピュータ（以下、ノートＰＣという。）に広く使用されている。スイッチング・レギュレータは、スイッチング素子をＰＷＭ（Pulse Width Modulation）またはＰＦＭ（Pulse Frequency Modulation）などの動作モードでスイッチング制御して一定の直流電圧を出力する。

ＰＷＭモードではスイッチング素子をオン／オフする周期に対応するスイッチング周波数を一定にしてオン期間を制御し、ＰＦＭモードではオン期間を一定にしてオフ期間を制御することで、一次電圧が変動したときに二次側の平均電圧を一定の範囲に制御している。ＰＷＭモードでもＰＦＭモードでも入力電圧と出力電圧が一定の状態ではオン期間およびオフ期間は一定になる。スイッチング周波数は、リップル電圧を抑制したり平滑回路の素子を小型化したりする必要があるため下限値には限界がある。そしてスイッチング素子にはスイッチング周波数に起因した損失が発生する。

特許文献１は、互いに直列に連結した一対のスイッチで構成されたアームが複数並列に接続され、負荷電流が大きくなるにしたがって動作させるアーム数を増やすことで、軽負荷時に動作するアームの数を減らして軽負荷時の効率を向上させたＤＣ／ＤＣコンバータを開示する。特許文献２は、負荷容量の１／２の定格容量のＤＣ／ＤＣコンバータを２台並列に接続して、軽負荷時は１台だけ動作させ重負荷時は２台動作させることで軽負荷時に動作するＤＣ／ＤＣコンバータの負荷率を２倍にして効率を向上する技術を開示する。

特許文献３は、メイン・バッテリに接続された大電力用のメインＤＣ／ＤＣコンバータとバックアップ・バッテリに接続された小電力用のバックアップＤＣ／ＤＣコンバータを備え、負荷の大きさに応じていずれか一方を動作させることで駆動損失を軽減した電源回路を開示する。バックアップＤＣ／ＤＣコンバータはメインＤＣ／ＤＣコンバータに比べて小さい負荷に対して駆動損失の割合が小さくなるように構成されている。特許文献４は、可変インダクタンスのインダクタを使用して、出力電圧が変化する過渡期には小さなインダクタンス値と高いスイッチング周波数を選択して応答速度を速め、出力電圧が安定しているときには高いインダクタンス値と低いスイッチング周波数を選択してスイッチング周波数を抑制するＰＷＭ方式のＤＣ／ＤＣコンバータを開示する。特許文献５は、軽負荷時と重負荷時でスイッチング周波数を切り換えて軽負荷時の効率を向上させるＰＷＭ制御方式のスイッチング・レギュレータを開示する。

特開２００５−２８７２９３号公報特開平４−３３５２２号公報特開２００１−１０３７４０号公報特開２００８−７２８７２号公報特開平１１−１５５２８１号公報

ノートＰＣに搭載するＤＣ／ＤＣコンバータは、ＣＰＵやサスペンド対象デバイスなどのような変動の大きい負荷に電力を供給する必要がある。たとえば、ノートＰＣがオフ状態またはハイバネーション状態のときは、レジュームに必要な最低限のデバイスにだけ電力を供給する。ユーザはノートＰＣがサスペンド状態やハイバネーション状態のときにはバッテリィの電力をほとんど消費しないことにより、レジュームしたときに十分な充電状態が確保されていることを期待している。また、ノートＰＣを構成する電子デバイスの中でＣＰＵは最も大きな電力を消費するが、ＣＰＵは動作周波数により消費電力が変化する。ノートＰＣでは負荷の軽いときにＣＰＵの動作周波数を低下させて消費電力を低下させるスピード・ステップ（登録商用）制御またはスロットリング制御が採用されており、ＤＣ／ＤＣコンバータが長時間の間軽負荷で動作することが頻繁に発生する。

軽負荷時は重負荷時に比べてＤＣ／ＤＣコンバータの損失の絶対値は少ないが、バッテリィの電力をできるだけ消費しないことが望ましい。また、多数のノートＰＣが商用電源から電力の供給を受けて軽負荷で動作する場合でも全体としての消費電力が多くなることは問題である。したがって、ノートＰＣに実装されるＤＣ／ＤＣコンバータは重負荷時の電力損失だけでなく軽負荷時の電力損失を軽減することが一層重要になってきている。ＤＣ／ＤＣコンバータは、主としてスイッチング素子と制御用ＩＣチップで構成されるが軽負荷時の電力損失を軽減するには、制御用ＩＣチップの消費電力だけでなくスイッチング素子で発生する損失も軽減する必要がある。

ＤＣ／ＤＣコンバータに使用するスイッチング素子であるＭＯＳ型のＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に発生する損失は、入力電圧、出力電圧、定格電力およびスイッチング周波数のような回路条件と、オン抵抗、ゲート充電電荷量およびスイッチング時間のようなＦＥＴの特性値の２種類の要因で決まる。オン抵抗が低く、ゲート充電電荷量が少なく、スイッチング時間が短いＦＥＴが製造可能であればどのような回路条件においても損失は最も小さくなるが現実には３つの特性値を同時に満たすＦＥＴを製作することはできない。また、重負荷時と軽負荷時では、ＦＥＴの各特性値が損失に与える影響の程度が異なる。

特許文献１に記載されたＤＣ／ＤＣコンバータは、重負荷時には並列に接続された複数のアームで負荷電流を１／３ずつ分担するため、各アームを構成するスイッチは同じ特性値のものを選択することになる。したがって、スイッチにＦＥＴを採用して軽負荷時に１つのアームだけを動作させたとしても１／３の定格のＦＥＴを使用することになるためにＦＥＴに発生する損失（以下、ＦＥＴ損失という。）を十分に軽減することができない。また、重負荷時にはアーム数に比例した数のスイッチが動作するためスイッチング損失およびゲート充電損失がスイッチの数に比例して上昇する。

特許文献２に記載されたＤＣ／ＤＣコンバータは、同一定格の２台のＤＣ／ＤＣコンバータを並列に接続しているため軽負荷時には特許文献１と同様にスイッチング損失およびゲート充電損失が大きくなる。さらに重負荷時には、２台のＤＣ／ＤＣコンバータを動作させるために制御用ＩＣチップで発生する損失が多くなる。さらに、ＤＣ／ＤＣコンバータを２組用意するために多くの部品が重複して経済性に欠けたり、大型化してノートＰＣへの収納に困難が伴ったりする。特許文献３には、大きな負荷を供給できる部品は駆動損失が大きく待機状態の小さな負荷に対して駆動損失の割合が大きいことが記載されているが、負荷の状態とＦＥＴの特性値の選択に関する事項やＦＥＴの接続形態に関しては開示していない。また、特許文献２のＤＣ／ＤＣコンバータと同様に多くの部品が重複するために経済性や小型化に欠ける。

そこで本発明の目的は、軽負荷時の効率を向上させたＤＣ／ＤＣコンバータを提供することにある。さらに本発明の目的は、電子スイッチの軽負荷時の損失を低減したＤＣ／ＤＣコンバータを提供することにある。さらに本発明の目的は小型化しながら軽負荷時の効率を向上させたＤＣ／ＤＣコンバータを提供することにある。さらに本発明の目的は、そのようなＤＣ／ＤＣコンバータに使用する半導体チップおよびそのようなＤＣ／ＤＣコンバータを搭載した携帯式コンピュータを提供することにある。

本発明の原理は、同期整流方式のＤＣ／ＤＣコンバータにおいて、軽負荷時には軽負荷用の電子スイッチの組を選択し、重負荷時には重負荷用の電子スイッチの組を選択してスイッチング動作させ軽負荷時の損失を低減する点にある。軽負荷時に動作する電子スイッチも重負荷時に動作する電子スイッチも共通の制御回路で制御されるため、軽負荷用のＤＣ／ＤＣコンバータと重負荷用のＤＣ／ＤＣコンバータを２台用意するよりも小型化できるとともに、制御回路の損失を軽減することができる。軽負荷用の電子スイッチは軽負荷に対するＦＥＴ損失が重負荷用の電子スイッチに比べて小さくなるものを選択する。

電子スイッチにはＭＯＳＦＥＴを使用することができる。重負荷時はハイサイドとローサイドの２個の電子スイッチだけが動作するため、重負荷時にさらに多くの電子スイッチを動作させる場合よりもＦＥＴ損失を軽減することができる。ＭＯＳＦＥＴでは、軽負荷時のＦＥＴ損失はゲート充電損失が支配的であるため、軽負荷時に重負荷用のＦＥＴを動作させるよりもゲート充電損失が小さくなるＭＯＳＦＥＴを軽負荷用に選択するとよい。軽負荷用のＭＯＳＦＥＴは、ハイサイドまたはローサイドとしてそれぞれ対応する重負荷用のＭＯＳＦＥＴよりもゲート充電電荷量を小さくすれば、オン抵抗が高くても軽負荷時のＦＥＴ損失を軽減することができる。スイッチング方式はＰＷＭ方式でもＰＦＭ方式でもよい。ＰＷＭ方式を採用する場合は、間欠モードのときに軽負荷用の電子スイッチを動作させてもよい。

さらに出力回路を構成するインダクタをインダクタンス値の変更が可能な可変インダクタにして、軽負荷時にはインダクタンス値を大きくし、かつ、スイッチング周波数を低下させることでリップル電圧を抑制しながら一層ＦＥＴ損失を軽減することができる。軽負荷用の電子スイッチは、ハイサイドまたはローサイドのいずれか一方にだけ使用し、他方は重負荷用の電子スイッチを共用するようにしても軽負荷時の損失を軽減することができる。このようなＤＣ／ＤＣコンバータは、軽負荷時の損失が小さいので携帯式コンピュータに搭載して、サスペンド時に動作する電子デバイスやＣＰＵに電力を供給するようにすると効果的である。

本発明により、軽負荷時の効率を向上させたＤＣ／ＤＣコンバータを提供することができた。さらに本発明により、電子スイッチの軽負荷時の損失を低減したＤＣ／ＤＣコンバータを提供することができた。さらに本発明により小型化しながら軽負荷時の効率を向上させたＤＣ／ＤＣコンバータを提供することができた。さらに本発明により、そのようなＤＣ／ＤＣコンバータに使用する半導体チップおよびそのようなＤＣ／ＤＣコンバータを搭載した携帯式コンピュータを提供することができた。

本実施の形態にかかるノートＰＣの構成を示す概略のブロック図である。本実施の形態にかかるＤＣ／ＤＣコンバータの構成を示す概略のブロック図である。ＦＥＴの特性値を示す図である。ＤＣ／ＤＣコンバータの構成要素の中でＦＥＴの接続形態だけを概略的に示すブロック図である。ＦＥＴ損失の計算例を示す図である。本実施の形態にかかるＤＣ／ＤＣコンバータの別の構成を示す概略のブロック図である。本実施の形態にかかるＤＣ／ＤＣコンバータの別の構成を示す概略のブロック図である。

［ノートＰＣの構成］
図１は、本実施の形態にかかるノートＰＣ１０の構成を示す概略のブロック図である。ＣＰＵ１１は、ノートＰＣ１０の中枢機能を担う演算処理装置で、ＯＳ、ＢＩＯＳ、デバイス・ドライバ、あるいはアプリケーション・プログラムなどを実行する。ＣＰＵ１１はノートＰＣ１０に実装されるデバイスの中で最も消費電力が大きいが、システムはアイドル中にＣＰＵ１１の周波数や電圧を低下させて消費電力を小さくすることができる。ＣＰＵ１１は、ノース・ブリッジ１３およびノース・ブリッジ１３にさまざまなバスを経由して接続された各デバイスを制御する。ノース・ブリッジ１３は、メイン・メモリ１５へのアクセス動作を制御するためのメモリ・コントローラ機能や、ＣＰＵ１１と他のデバイスとの間のデータ転送速度の差を吸収するためのデータ・バッファ機能などを含む。メイン・メモリ１５は、ＣＰＵ１１が実行するプログラムの読み込み領域、処理データを書き込む作業領域として利用される揮発性のＲＡＭである。ビデオ・コントローラ１７はノース・ブリッジ１３に接続され、ビデオ・チップおよびＶＲＡＭを備えており、ＣＰＵ１１からの命令を受けて描画すべき画像ファイルのイメージを生成してＶＲＡＭに書き込み、ＶＲＡＭから読み出したイメージを画像データとして液晶ディスプレイ装置（ＬＣＤ）１８に送る。

サウス・ブリッジ１９は、ノース・ブリッジ１３に接続され、ＵＳＢ（Universal Serial Bus）、シリアルＡＴＡ（AT Attachment）、ＳＰＩ (Serial Peripheral Interface)バス、ＰＣＩ（Peripheral Component Interconnect）バス、およびＰＣＩ−Ｅｘｐｒｅｓｓバス、ＬＰＣ（Low Pin Count）などのポートを備え、それらに対応したデバイスが接続される。サウス・ブリッジ１９のシリアルＡＴＡポートにはＨＤＤ２３が接続される。ＨＤＤ２３は、ＯＳ、デバイス・ドライバ、およびアプリケーション・プログラムなどを格納する。

さらにサウス・ブリッジ１９はＬＰＣバス２５を介して、従来からノートＰＣ１０に使用されているレガシー・デバイス、あるいは高速なデータ転送を要求しないデバイスに接続される。ＬＰＣバス２５に、エンベデッド・コントローラ（ＥＣ）２７、フラッシュＲＯＭ３９、およびＩ／Ｏコントローラ４１などが接続されている。ＥＣ２７は、８〜１６ビットのＣＰＵ、ＲＯＭ、ＲＡＭなどで構成されたマイクロ・コンピュータであり、さらに複数チャネルのＡ／Ｄ入力端子、Ｄ／Ａ出力端子、タイマー、およびディジタル入出力端子を備えている。

ＥＣ２７には、パワー・コントローラ２９が接続されている。パワー・コントローラ２９は、ノートＰＣ１０に実装されるデバイスに供給する電力を制御する半導体ロジック回路である。パワー・コントローラ２９には本発明の特徴を備えるスイッチング・レギュレータであるＤＣ／ＤＣコンバータ４５、４７が接続される。ＤＣ／ＤＣコンバータ４５は出力電圧がＤＣ１ＶでＣＰＵ１１に専用に電力を供給し、ＤＣ／ＤＣコンバータ４７は出力電圧がＤＣ５ＶでＣＰＵ１１以外のデバイスに電力を供給する。

ＤＣ／ＤＣコンバータ４５、４７には、ＡＣ／ＤＣアダプタ３７からＤＣ２０Ｖの電圧が印加され、停電時にはバッテリ３３からＤＣ１０．８Ｖ〜１６．８Ｖの電圧が印加される。ＡＣ／ＤＣアダプタ３７はノートＰＣ１０に接続され、交流電圧を２０Ｖの直流電圧に変換してＤＣ／ＤＣコンバータ４５、４７とバッテリィ３３を充電する充電器３５に電力を供給する。フラッシュＲＯＭ３９は不揮発性で記憶内容の電気的な書き替えが可能なメモリであり、Ｉ／Ｏデバイスを制御するためのデバイス・ドライバ、ＡＣＰＩ（Advanced Configuration and Power Interface）の規格に適合し電源および筐体内の温度などを管理するシステムＢＩＯＳ、およびノートＰＣ１０の起動時にハードウエアの試験や初期化を行うＰＯＳＴ（Power-On Self Test）などのプログラムを格納する。Ｉ／Ｏコントローラ４１にはキーボードやマウスなどの入力装置４３が接続される。

ノートＰＣ１０には電源オン状態の他に、サスペンド状態またはハイバネーション状態といった複数の電源供給モードが定義されている。サスペンド状態はＡＣＰＩのＳ３ステートに相当し、ハイバネーションはＡＣＰＩのＳ４ステートに相当する電源モードである。サスペンド状態は、ノートＰＣ１０の操作を終了する直前の状態をメイン・メモリ１５に保存し、次に操作を再開するときに保存された状態をメイン・メモリから復元（レジューム）して作業を短時間で再開させることが可能な機能である。この動作モードでは、メイン・メモリ１５に記憶を保持するのに必要であったり、ウェイク・オン・ランに対応する場合はそれを実行するのに必要であったりするＥＣ２７、サウス・ブリッジ１９、パワー・コントローラ２９およびＤＣ／ＤＣコンバータ４７などの必要最低限のデバイスだけに電力が供給される。

ハイバネーション状態では、ノートＰＣ１０の操作を終了する直前の状態をＨＤＤ２３に記憶し、メイン・メモリ１５を含むほとんどのデバイスの電源を停止する。ハイバネーション状態では、サスペンド状態よりも一層消費電力が低下する。サスペンド状態およびハイバネーション状態では、ＤＣ／ＤＣコンバータ４７の負荷が非常に小さくなる。ノートＰＣ１０が電源オン状態からサスペンド状態に移行する際には、筐体の開閉によるリッド・スイッチの動作、キーボード操作、またはタイマーによる所定のアイドル時間の経過などをオペレーティング・システムが検出してフラッシュＲＯＭ３９に格納されたＡＣＰＩＢＩＯＳに指示し、ＡＣＰＩＢＩＯＳがＥＣ２７を通じてパワー・コントローラ２９を制御する。パワー・コントローラ２９は、電源供給モードに定義されたデバイスだけに電力を供給するようにＤＣ／ＤＣコンバータ４７の出力回路を制御する。

サスペンド状態またはハイバネーション状態では、ノートＰＣ１０は実際の作業のためには動作しないためＤＣ／ＤＣコンバータ４５は停止し、ＤＣ／ＤＣコンバータ４７は軽負荷の状態になっているが、携帯使用の場合にはユーザは使用場所までバッテリィ３３から電力を供給しながらノートＰＣ１０を持ち運ぶ。そして軽負荷時の消費電力が大きいと、ユーザがノートＰＣ１０の使用を開始しようとしたときにバッテリィ３３の残量が少なくて、使用時間に不便を感じることがある。したがって、ノートＰＣ１０では特にサスペンド状態やハイバネーション状態のような軽負荷状態で消費電力の損失を軽減することが求められており、ＤＣ／ＤＣコンバータ４７も軽負荷時の効率を一層向上する必要がある。

［ＤＣ／ＤＣコンバータの構成］
図２は、本実施の形態にかかるＤＣ／ＤＣコンバータ４７の構成を示す概略のブロック図である。ＤＣ／ＤＣコンバータ４７は、同期整流方式、非絶縁型、および降圧型（ステップ・ダウン型）のスイッチング・レギュレータである。入力端子１０１にはＡＣ／ＤＣアダプタ３７またはバッテリ３３から入力電圧Ｖｉｎが印加される。入力端子１０１には、重負荷用のハイサイドのＦＥＴ１０３および軽負荷用のハイサイドのＦＥＴ１０７のドレインが接続されている。ＦＥＴ１０３のソースには出力部１０４で重負荷用のローサイドのＦＥＴ１０５のドレインが接続され、ＦＥＴ１０７のソースには出力部１０８で軽負荷用のローサイドのＦＥＴ１０９のドレインが接続されている。また、ローサイドのＦＥＴ１０５、１０９のソースはグラウンドに接続されている。

出力部１０４、１０８はともにリアクタ１１１の一方の端子に接続され、リアクタ１１１の他方の端子にはセンス抵抗１１３の一方の端子が接続され、センス抵抗１１３の他方の端子は出力端子１１７に接続されている。出力端子１１７には負荷が接続され出力電圧Ｖｏｕｔが出力される。センス抵抗１１３の他方の端子には、直列に接続されたブリーダ抵抗（または分圧抵抗）１１９、１２１および平滑コンデンサ１１５がそれぞれグラウンドとの間に接続されている。ＦＥＴ１０３、１０５、１０７、１０９はいずれもＭＯＳ型のＦＥＴからなるスイッチング素子である。また、リアクタ１１１、センス抵抗１１３、ブリーダ抵抗１１９、１２１および平滑コンデンサ１１５はＤＣ／ＤＣコンバータ４７の出力回路を構成する。

つぎに、ＦＥＴ１０３、１０５、１０７、１０９をスイッチング制御するＰＷＭコントローラ１５０の構成を説明する。ＰＷＭコントローラ１５０は、ハイサイドのＦＥＴ１０３およびローサイドのＦＥＴ１０５の組またはハイサイドのＦＥＴ１０７またはローサイドのＦＥＴ１０９の組のいずれか一方を選択して同期整流方式でＰＷＭ方式によりスイッチング制御する。ＰＷＭコントローラ１５０は、主として演算増幅器１５９、１６１、コンパレータ１６５、発振回路１６７、ドライバ制御回路１６９、ハイサイド・ドライバ１５５、ローサイド・ドライバ１５７、ハイサイド切換回路１５１、およびローサイド切換回路１５３などで構成されている。

演算増幅器１５９の非反転入力は、センス抵抗１１３の一方の端子に接続され、反転入力はセンス抵抗１１３の他方の端子に接続される。演算増幅器１５９の出力はドライバ制御回路１６９に接続される。演算増幅器１５９は出力電流に対応するセンス抵抗１１３の両端の電圧を増幅して出力する。演算増幅器１５９とセンス抵抗１１３は出力電流の測定回路を構成する。演算増幅器１６１の非反転入力は、ブリーダ抵抗１２１の電圧側に接続され反転入力は基準電圧源１６３を経由してグラウンドに接続される。演算増幅器１６１の出力はコンパレータ１６５の非反転入力に接続される。演算増幅器１６１は、ブリーダ抵抗１１９、１２１で分圧された出力電圧Ｖｏｕｔと基準電圧源１６３の電圧である基準電圧Ｖｒｅｆとの差を増幅して出力する。

コンパレータ１６５の反転入力は発振回路１６７に接続される。発振回路１６７はＤＣ／ＤＣコンバータ４７のスイッチング周波数を４００ＫＨｚに設定するために、４００ＫＨｚの三角波を出力する。コンパレータ１６５は、演算増幅器１６１の出力と発振回路１６７の出力を比較して出力電圧Ｖｏｕｔを所定の値に維持するためのディユーティ比を決定する信号をドライバ制御回路１６９に出力する。ハイサイド切換回路１５１はハイサイド・ドライバ１５５、ドライバ制御回路１６９、ハイサイドのＦＥＴ１０３、１０７のゲートに接続されている。ハイサイド切換回路１５１はドライバ制御回路１６９からの信号に基づいて、ハイサイド・ドライバ１５５の出力をＦＥＴ１０３またはＦＥＴ１０７のいずれかに切り換える。ローサイド切換回路１５３はローサイド・ドライバ１５７、ドライバ制御回路１６９、ローサイドのＦＥＴ１０５、１０９のゲートに接続されている。ローサイド切換回路１５３はドライバ制御回路１６９からの信号に基づいて、ローサイド・ドライバ１５７の出力をＦＥＴ１０５またはＦＥＴ１０９のいずれかに切り換える。

ハイサイド・ドライバ１５５はハイサイドのＦＥＴ１０３、１０７を、ローサイド・ドライバ１５７はローサイドのＦＥＴ１０５、１０９をそれぞれ高速でスイッチング動作させるための電圧を各ＦＥＴのゲートに印加する。ドライバ制御回路１６９は、ＰＷＭコントローラ１５０を構成する各デバイスに接続され、パワー・コントローラ２９からの指示を受けてＤＣ／ＤＣコンバータ４７を起動または停止する。ドライバ制御回路１６９は、演算増幅器１５９の出力に基づいて重負荷状態と軽負荷状態を判断し、重負荷時にはＦＥＴ１０３、１０５が動作するようにハイサイド切換回路１５１とローサイド切換回路１５３を制御し、軽負荷時にはＦＥＴ１０７、１０９が動作するようにハイサイド切換回路１５１とローサイド切換回路１５３を制御する。

ドライバ制御回路１６９は、ハイサイドのＦＥＴとローサイドのＦＥＴが同時にオンになることを防止するシュート・スルー（shoot through）防止回路を含む。ドライバ制御回路１６９はコンパレータ１６５の出力により定められたＰＷＭのデューティ比でハイサイド・ドライバ１５５とローサイド・ドライバ１５７をパルス制御して、重負荷時にＦＥＴ１０３、１０５を同期整流方式で動作させ、軽負荷時にはＦＥＴ１０７、１０９を同期整流方式で動作させる。このとき、インダクタ１１１と平滑コンデンサ１１５は、リップル電圧およびリップル電流を軽減する平滑回路またはフィルター回路として機能する。

このように構成されたＤＣ／ＤＣコンバータ４７は、軽負荷時にＦＥＴ１０７、１０９を動作させることで、軽負荷時にＦＥＴ１０３、１０５を動作させるよりもＦＥＴ損失が小さくなるので効率が向上する。ＦＥＴ損失を軽減するためには、ＤＣ／ＤＣコンバータ４７の軽負荷時の回路条件に合致した特性値のＦＥＴを選択する必要があるがそれについては後に説明する。同期整流方式では、ハイサイドのＦＥＴとローサイドのＦＥＴが交互にオン／オフ動作を行う。

ハイサイドのＦＥＴがオンでローサイドのＦＥＴがオフになっているオン期間またはデューティ期間は、入力端子１０１から流れ込んだ電流が出力部１０４または出力部１０８からインダクタ１１１を経由して出力端子１１７から負荷に流れ出る。オン期間にはインダクタ１１１にエネルギーが蓄積される。ハイサイドのＦＥＴがオフでローサイドのＦＥＴがオンになっているオフ期間または環流期間は、インダクタ１１１に蓄積されたエネルギーが出力端子１１７、負荷およびローサイドのＦＥＴを通じて環流電流として流れる。平滑コンデンサ１１５は、オン期間およびオフ期間に出力回路に流れる電流のリップル成分を流して電流を平滑化する。

［ＦＥＴ損失］
ＭＯＳＦＥＴがオン／オフするときに発生するＦＥＴ損失としては、主として導通損失、ゲート充電損失、およびスイッチング損失がある。導通損失はオンしているＦＥＴを流れる電流とオン抵抗により発生する損失である。ハイサイドのＦＥＴの導通損失をＰｃｈとし、ローサイドのＦＥＴの導通損失Ｐｃｌとすると、それぞれ式（１）、式（２）で計算することができる。
Ｐｃｈ＝Ｄ×Ｉｏ^２×Ｒｏｎ×α （１）
Ｐｃｌ＝（１−Ｄ）×Ｉｏ^２×Ｒｏｎ×α （２）
ここで、ＤはハイサイドのＦＥＴとローサイドのＦＥＴが交互にオン／オフする１周期の中でハイサイドのＦＥＴがオンになっている時間の割合を示すデューティ比で、Ｉｏは出力電流または負荷電流の実効値で、ＲｏｎはＦＥＴのオン抵抗でαは定数である。式（１）、（２）から明らかなように導通損失Ｐｃは電流が流れている時間、負荷電流の２乗およびオン抵抗に比例する。ゲート充電損失Ｐｇｃは、ＦＥＴのゲート容量を充電するときに発生する損失でハイサイドのＦＥＴおよびローサイドのＦＥＴについて式（３）で計算することができる。
Ｐｇｃ＝Ｖｇｓ×Ｑｇ×Ｆｓｗ（３）
ここで、Ｖｇｓはゲート・ソース間電圧で、Ｑｇはゲート充電電荷量で、Ｆｓｗはスイッチング周波数である。式（３）から明らかなようにゲート充電損失Ｐｇｃは、ゲート・ソース間電圧、ゲート充電電荷量およびスイッチング周波数に比例する。スイッチング損失Ｐｓｗは、ＦＥＴがターンオンまたはターンオフするときの過渡期間中に、ゲート・ソース間の電圧と過渡期間中に流れる電流により生ずる損失でハイサイドのＦＥＴにのみ発生し、式（４）で計算することができる。
Ｐｓｗ＝β×Ｖｉｎ×Ｉｏ×（ｔｒ＋ｔｆ）×Ｆｓｗ（４）
ここで、βは定数で、ＶｉｎはハイサードＦＥＴに印加する入力電圧で、Ｉｏは出力電流で、ｔｒはターンオン時間で、ｔｆはターンオフ時間で、Ｆｓｗはスイッチング周波数である。ターンオン時間とターンオフ時間の合計時間をスイッチング時間ということにする。式（４）から明らかなように、スイッチング損失Ｐｓｗは、入力電圧、出力電流、スイッチング時間、およびスイッチング周波数に比例する。

なお、ハイサイドのＦＥＴとローサイドのＦＥＴが切りかわる瞬間には、シュート・スルー防止回路がデッドタイムを形成してグラウンドに流れる電流を阻止するために一旦両方のＦＥＴがオフになる。したがって、ローサイドのＦＥＴがターンオンするタイミングでは入力電圧Ｖｉｎと出力電流Ｉｏがオーバーラップせず、また、環流電流が流れるタイミングではローサイドのＦＥＴの寄生ダイオードが作用するのでインダクタの電圧も印加されないためローサイドのＦＥＴにはスイッチング損失が発生しない。

なお、図２は本実施の形態を説明するために、本実施の形態に関連する主要なハードウエアの構成および接続関係を簡略化して記載したに過ぎないものである。図で記載した複数のブロックを１個の集積回路もしくは装置としたり、逆に１個のブロックを複数の集積回路もしくは装置に分割して構成したりすることも、当業者が任意に選択することができる範囲においては本発明の範囲に含まれる。

［ＦＥＴ特性値の選択］
つぎに、軽負荷時のＦＥＴ損失を軽減するためにＦＥＴの特性値を選択する方法を説明する。図３は、ＤＣ／ＤＣコンバータ４７に採用したＦＥＴ１０３、１０５、１０７、１０９の特性値を示す図である。図４は、ＤＣ／ＤＣコンバータの構成要素の中でＦＥＴの接続形態だけを概略的に示すブロック図である。図４に示したＦＥＴの参照番号は、図３に示したＦＥＴの番号に対応する。図３において、重負荷用のＦＥＴ１０３、１０５は、オン抵抗ができるだけ低くなるように選定している。さらにＤＣ／ＤＣコンバータ４７はＡＣ／ＤＣアダプタから電力の供給を受けるときには特にデューティ比が小さくオフ期間が長くなるため、導通損失を軽減するためにＦＥＴ１０５はＦＥＴ１０３よりもオン抵抗の低いものを採用している。ＦＥＴ１０７はＦＥＴ１０３よりもゲート充電電荷量が小さく、ＦＥＴ１０９はＦＥＴ１０５よりもゲート充電電荷量が小さくなるものを採用している。

図４（Ａ）は、従来のＦＥＴの接続形態で、ＰＷＭコントローラ１５０ａに重負荷用のハイサイドのＦＥＴ１０３とローサイドのＦＥＴ１０５が接続されている。この回路では軽負荷時も重負荷時もＰＷＭコントローラ１５０ａがＦＥＴ１０３とＦＥＴ１０５を同期整流方式でスイッチング制御する。図４（Ｂ）〜図４（Ｄ）は、本発明の実施の形態にかかる接続形態である。図４（Ｂ）は、図２に示したＤＣ／ＤＣコンバータ４７におけるＦＥＴの接続形態に対応する。図４（Ｃ）は、重負荷用のハイサイドのＦＥＴ１０３に軽負荷用のハイサイドのＦＥＴ１０７が並列に接続されている。この回路では、ＰＷＭコントローラ１５０ｂが重負荷時には、重負荷用のＦＥＴ１０３と重負荷用のＦＥＴ１０５を同期整流方式でスイッチング制御し、軽負荷時には、軽負荷用のＦＥＴ１０７と重負荷用のＦＥＴ１０５を同期整流方式でスイッチング制御する。

図４（Ｄ）は重負荷用のローサイドのＦＥＴ１０５に軽負荷用のローサイドのＦＥＴ１０９が並列に接続されている。この回路では、ＰＷＭコントローラ１５０ｃが重負荷時には、重負荷用のＦＥＴ１０３と重負荷用のＦＥＴ１０５を同期整流方式でスイッチング制御し、軽負荷時には、重負荷用のＦＥＴ１０３と軽負荷用のＦＥＴ１０９を同期整流方式でスイッチング制御する。

このようなさまざまなＦＥＴの接続形態についてＦＥＴ損失を計算した例を図５に示す。図５（Ａ）は軽負荷時のＦＥＴ損失を示し、図５（Ｂ）は重負荷時のＦＥＴ損失を示す。図５（Ａ）の表の中の記号（Ａ）〜（Ｄ）は、図４の各接続形態の参照記号に対応する。図５（Ａ）、図５（Ｂ）では、図３のＦＥＴ特性値に基づいて、スイッチング周波数を４００ＫＨｚ、入力電圧Ｖｉｎを１５Ｖ、出力電圧Ｖｏｕｔを５Ｖ、デューティ比Ｄを１／３、軽負荷時の出力電流Ｉｏを０．１Ａ、重負荷時の出力電流Ｉｏを１０Ａ、ゲート・ソース間電圧Ｖｇｓを５Ｖ、αを１．３、βを０．５として各接続形態でのＦＥＴ損失を計算している。図５（Ａ）において、図４（Ａ）の従来の接続形態のときの軽負荷時のハイサイドＦＥＴ１０３およびローサイドＦＥＴ１０５を合計したＦＥＴ損失を１００％としたときに、軽負荷用のＦＥＴを使用した図４（Ｂ）、図４（Ｃ）、図４（Ｄ）のＦＥＴの接続形態ではそれぞれ２９．３％、７４．２％、６７．６％までＦＥＴ損失が低下している。

図５（Ａ）からノートＰＣ１０に使用するＤＣ／ＤＣコンバータ４７の軽負荷時のＦＥＴ損失はゲート充電損失が支配的であることがわかる。ゲート充電損失は、ゲート・ソース間電圧、ゲート充電電荷量、およびスイッチング周波数に比例するが、ゲート・ソース間電圧およびスイッチング周波数は回路条件にもなるため、ＦＥＴの特性値としてゲート充電電荷量の小さいものを選択することが重要である。

重負荷時に動作する重負荷用のＦＥＴ１０３、１０５では、ローサイドのＦＥＴ１０５にはスイッチング損失が発生しないため、図５（Ｂ）から明らかなようにオン抵抗の小さなものを採用して導通損失を軽減することが重要である。さらに、デューティ比が小さいため、ローサイドのＦＥＴ１０５のオン抵抗はできるだけ小さくすることが望ましい。図４（Ａ）の接続形態に対して図４（Ｂ）〜（Ｄ）の接続形態により軽負荷時のＦＥＴ損失を軽減するには、軽負荷用のＦＥＴは重負荷用のＦＥＴに比べてゲート充電電荷量が小さければオン抵抗は大きくてもよいことがわかる。図４（Ｂ）の接続形態において図３のＦＥＴ１０７、１０９のゲート充電電荷量ＱｇをそれぞれＦＥＴ１０３、１０５の８０％にしたときの合計のＦＥＴ損失を計算すると６６．１（ｍＷ）となる。したがって、軽負荷用のそれぞれのＦＥＴ１０７、１０９のゲート充電電荷量はハイサイドまたはローサイドとして対応する重負荷用のそれぞれのＦＥＴ１０３、１０５のゲート充電電荷量の８０％以下にすることが望ましい。

［インダクタンス値を変更する例］
つぎに、軽負荷時の効率を向上させるために、図２のＤＣ／ＤＣコンバータ４７に新たな特徴を加えたＤＣ／ＤＣコンバータ２００について説明する。図６は、本発明の実施の形態にかかるＤＣ／ＤＣコンバータ２００の概略構成を示すブロック図である。図６では図２と同一の構成には同一の参照番号を付して説明を省略する。図６の構成で図２と異なる点は、インダクタ２５５が追加され、重負荷用のＦＥＴ１０３、１０５の出力部１０４はインダクタ１１１に接続され、軽負荷用のＦＥＴ１０７、１０９の出力部１０８はインダクタ２５５に接続されている点と、ドライバ制御回路２５１は発振回路２５３の発振周波数を変更できる点である。

インダクタ２５５のインダクタンス値は、インダクタ１１１のインダクタンス値に比べて２倍に設定しており、発振回路２５３は、４００ＫＨｚと２００ＫＨｚの２種類の周波数の三角波を出力することができる。ドライバ制御回路２５１は、演算増幅器１５９の出力に基づいてハイサイド切換回路１５１およびローサイド切換回路１５３を軽負荷用のＦＥＴ１０７、１０９に切り換える際には、発振回路２５３の周波数を同時に２００ＫＨｚに低減する。こうすることで、スイッチング周波数を低下させてもリップル電圧を周波数低下前の値に維持することができる。言い換えると、リップル電圧を上昇させないようにしながら、軽負荷用のＦＥＴを使用することに加えて周波数を低下させることで軽負荷時のＦＥＴ損失をさらに低減することができる。

図４（Ｂ）の接続形態の場合、４００ＫＨｚのスイッチング周波数では図５に示したようにＦＥＴ損失が２２．９ｍＷであったのが、図６の場合は１１．９ｍＷまで低下する。すなわち、インダクタ２５５を設けることでスイッチング周波数を半分にすることができるため、軽負荷時のＦＥＴ損失は４００ＫＨｚで動作する図４（Ａ）の接続形態に対して、１１．９％まで低下させることができる。

図７は、インダクタのインダクタンス値を可変にする他のＤＣ／ＤＣコンバータの例を示すブロック図である。図７では図２、図６と同一の構成には同一の参照番号を付して説明を省略する。ＤＣ／ＤＣコンバータ３００がＤＣ／ＤＣコンバータ２００と異なる点は、インダクタ１１１、２５５を取り除き、インダクタ３５５とインダクタ３５７を直列に接続して一方の端子を重負荷用のＦＥＴ１０３、１０５の出力部１０４および軽負荷用のＦＥＴ１０７、１０９の出力部１０８に接続し、他方の端子をセンス抵抗１１３の一方の端子に接続した点である。さらに、インダクタ３５５の両端にはバイパス回路用のＦＥＴ３５３を接続し、そのゲートをドライバ制御回路３５１に接続する。そして、インダクタ３５５、３５７のインダクタンス値はそれぞれ図２のインダクタ１１１のインダクタンス値と同じである。

ドライバ制御回路３５１は、演算増幅器１５９の出力に基づいてハイサイド切換回路１５１およびローサイド切換回路１５３を重負荷用のＦＥＴ１０３、１０５に切り換える際には、発振回路の周波数を４００ＫＨｚに設定し、ＦＥＴ３５３をオンにしてインダクタ３５７だけがリップル電圧の低減に寄与するように制御する。ドライバ制御回路３５１はハイサイド切換回路１５１およびローサイド切換回路１５３を軽負荷用のＦＥＴ１０７、１０９に切り換える際には、発振回路２５３の周波数を同時に２００ＫＨｚに低減し、かつＦＥＴ３５３をオフにする。こうすることで、スイッチング周波数を低下させたときにインダクタ３５５、３５７の合計のインダクタンス値をリップル電圧の低減に寄与させることができる。図６、図７に示したインダクタのインダクタンス値を変更する方法は、図４の（Ｃ）、（Ｄ）に示したＦＥＴの接続形態に対して適用することも可能である。インダクタ３５５、３５７およびＦＥＴ３５３は可変インダクタを構成する。

ＰＷＭ方式のスイッチング・レギュレータにおける軽負荷時の損失を軽減するために、間欠モードという周知の動作モードが採用されている。間欠モードは、スキップ・モード、バースト・モード、またはスリープ・モードなどとも呼ばれている。間欠モードは通常ＰＷＭモードと併用され、重負荷時にはＰＷＭモードが採用され軽負荷時には間欠モードが採用される。間欠モードでは、ＰＷＭモードのときにハイサイドのＦＥＴがオンする期間を一定にして、いくつかの制御パルスを無視することで、出力電圧が上限値と下限値との間に入るようにハイサイドのＦＥＴがオフする期間を制御する。

間欠モードを採用したスイッチング・レギュレータでは、ＰＷＭモードのときよりも実質的なスイッチング周波数を低下させることでスイッチング損失を軽減することができる。この場合、図２、図４に示したＦＥＴの切換および図６、図７に示したインダクタの切り換えにかかる本発明は、間欠モードに適用することもできる。これまでＰＷＭ方式のＤＣ／ＤＣコンバータを例にして説明してきたが、本発明はＰＦＭ方式のＤＣ／ＤＣコンバータに適用することもできる。また、昇圧型（ステップ・アップ型）、極性反転型、絶縁型のＤＣ／ＤＣコンバータに適用することもできる。図２から図７を参照して説明したＤＣ／ＤＣコンバータは、図１のＣＰＵ１１に電力を供給するＤＣ／ＤＣコンバータ４５に適用することもできる。

これまで本発明について図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることはいうまでもないことである。

１０４、１０８…出力部
１５５、１５７…ドライバ
１５９、１６１…演算増幅器
１６５…コンパレータ

Claims

ＡＣ／ＤＣアダプタまたは該ＡＣ／ＤＣアダプタが接続されていないときに該ＡＣ／ＤＣアダプタより低い電圧でバッテリィから電力の供給を受けて動作する同期整流方式のＤＣ／ＤＣコンバータであって、
入力端子とグラウンドとの間に第１の出力部で直列に接続された重負荷用の第１のＭＯＳ型ＦＥＴと該第１のＭＯＳ型ＦＥＴよりもオン抵抗が低い重負荷用の第２のＭＯＳ型ＦＥＴと、
前記入力端子と前記グラウンドとの間に第２の出力部で直列に接続され、前記第１のＭＯＳ型ＦＥＴに比べてオン抵抗が高くゲート充電電荷量が小さく軽負荷時に動作させたときにゲート充電損失が小さい軽負荷用の第３のＭＯＳ型ＦＥＴと、前記第２のＭＯＳ型ＦＥＴに比べてオン抵抗が高くゲート充電電荷量が小さく軽負荷時に動作させたときにゲート充電損失が小さい軽負荷用の第４のＭＯＳ型ＦＥＴと、
インダクタを含み前記第１の出力部と前記第２の出力部に接続された出力回路と、
出力電流の測定をする出力電流測定回路と、
前記第１のＭＯＳ型ＦＥＴおよび前記第３のＭＯＳ型ＦＥＴを駆動する第１のドライバと、
前記第１のドライバの出力を前記第１のＭＯＳ型ＦＥＴまたは前記第３のＭＯＳ型ＦＥＴに切り換える第１の切換回路と、
前記第２のＭＯＳ型ＦＥＴおよび前記第４のＭＯＳ型ＦＥＴを駆動する第２のドライバと、
前記第２のドライバの出力を前記第２のＭＯＳ型ＦＥＴまたは前記第４のＭＯＳ型ＦＥＴに切り換える第２の切換回路と
前記出力電流測定回路の出力に応答して前記第１の切換回路および前記第２の切換回路を制御することにより重負荷時には前記第１のＭＯＳ型ＦＥＴと前記第２のＭＯＳ型ＦＥＴの組を選択してパルス幅変調方式でスイッチング制御し、軽負荷時には前記第３のＭＯＳ型ＦＥＴと前記第４のＭＯＳ型ＦＥＴの組を選択して間欠動作モードでスイッチング制御をする制御回路と
を有するＤＣ／ＤＣコンバータ。
前記インダクタがインダクタンス値の変更が可能な可変インダクタであり、前記制御回路は前記出力電流測定回路の出力に応答して前記第３のＭＯＳ型ＦＥＴと前記第４のＭＯＳ型ＦＥＴの組を選択したときに前記可変インダクタのインダクタンス値を増加させかつスイッチング周波数を低下させてスイッチング制御をする請求項１に記載のＤＣ／ＤＣコンバータ。
請求項１または請求項２に記載のＤＣ／ＤＣコンバータを有する携帯式コンピュータ。
ＡＣ／ＤＣアダプタまたは該ＡＣ／ＤＣアダプタが接続されていないときに該ＡＣ／ＤＣアダプタより低い電圧でバッテリィから電力の供給を受けて動作する同期整流方式のＤＣ／ＤＣコンバータに使用するＭＯＳ型ＦＥＴを制御する半導体チップであって、
前記ＤＣ／ＤＣコンバータが、
入力端子とグラウンドとの間に第１の出力部で直列に接続された重負荷用の第１のＭＯＳ型ＦＥＴと該第１のＭＯＳ型ＦＥＴよりもオン抵抗が低い重負荷用の第２のＭＯＳ型ＦＥＴと、
前記入力端子と前記グラウンドとの間に第２の出力部で直列に接続され、前記第１のＭＯＳ型ＦＥＴに比べてオン抵抗が高くゲート充電電荷量が小さく軽負荷時に動作させたときにゲート充電損失が小さい軽負荷用の第３のＭＯＳ型ＦＥＴと、前記第２のＭＯＳ型ＦＥＴに比べてオン抵抗が高くゲート充電電荷量が小さく軽負荷時に動作させたときにゲート充電損失が小さい軽負荷用の第４のＭＯＳ型ＦＥＴと、
インダクタを含み前記第１の出力部と前記第２の出力部に接続された出力回路と
を有し、
前記半導体チップが、
出力電流の測定をする出力電流測定回路と、
前記第１のＭＯＳ型ＦＥＴおよび前記第３のＭＯＳ型ＦＥＴを駆動する第１のドライバと、
前記第１のドライバの出力を前記第１のＭＯＳ型ＦＥＴまたは前記第３のＭＯＳ型ＦＥＴに切り換える第１の切換回路と、
前記第２のＭＯＳ型ＦＥＴおよび前記第４のＭＯＳ型ＦＥＴを駆動する第２のドライバと、
前記第２のドライバの出力を前記第２のＭＯＳ型ＦＥＴまたは前記第４のＭＯＳ型ＦＥＴに切り換える第２の切換回路と
前記出力電流測定回路の出力に応答して前記第１の切換回路および前記第２の切換回路を制御することにより重負荷時には前記第１のＭＯＳ型ＦＥＴと前記第２のＭＯＳ型ＦＥＴの組を選択してパルス幅変調方式でスイッチング制御し、軽負荷時には前記第３のＭＯＳ型ＦＥＴと前記第４のＭＯＳ型ＦＥＴの組を選択して間欠動作モードでスイッチング制御をする制御回路と
を有する半導体チップ。