JP5777153B2 - Method for manufacturing array substrate motherboard - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 72
- 238000000034 method Methods 0.000 title claims description 59
- 238000004891 communication Methods 0.000 claims description 214
- 229920002120 photoresistant polymer Polymers 0.000 claims description 95
- 239000002184 metal Substances 0.000 claims description 89
- 239000010409 thin film Substances 0.000 claims description 62
- 238000005530 etching Methods 0.000 claims description 32
- 238000005520 cutting process Methods 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 5
- 238000002161 passivation Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 description 21
- 230000015556 catabolic process Effects 0.000 description 12
- 238000004380 ashing Methods 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
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Description
本発明は、マザーボード及びアレイ基板の製造方法に関する。 The present invention relates to a method for manufacturing a motherboard and an array substrate.
従来、液晶ディスプレー（ＬＣＤ）のＴＦＴアレイ基板の製造に採用される工程において、まず、ゲート金属層を堆積するとともにエッチングによりゲートパターンを形成し、次に、ゲートパターンを有する基板の表面にゲート絶縁層を堆積して、活性層と、ソース・ドレイン金属層とを順次形成する。このようなＴＦＴアレイ基板の製造工程は堆積、エッチングなどを含む。通常、堆積装置とエッチング装置は比較的高い作動電圧が必要となるため、ＴＦＴアレイ基板の製造工程において、このような比較的に高い作動電圧によって、その中の金属層に比較的多い電荷がこもられる。また、ＴＦＴアレイ基板の製造工程において、複数回の搬送が必要となり、この搬送によってＴＦＴアレイ基板におけるガラス基板に摩擦により電荷が生じられ、ガラス基板に生じられた電荷のすべてはガラス基板と直接に接触するゲート金属層にこもられてしまう。 2. Description of the Related Art Conventionally, in a process adopted for manufacturing a TFT array substrate of a liquid crystal display (LCD), a gate metal layer is first deposited and a gate pattern is formed by etching, and then a gate insulation is formed on the surface of the substrate having the gate pattern. The layers are deposited to sequentially form an active layer and source / drain metal layers. The manufacturing process of such a TFT array substrate includes deposition, etching and the like. In general, the deposition apparatus and the etching apparatus require a relatively high operating voltage. Therefore, in the TFT array substrate manufacturing process, such a relatively high operating voltage causes a relatively large amount of charge to be accumulated in the metal layer therein. It is done. In addition, in the TFT array substrate manufacturing process, it is necessary to carry it multiple times. Due to this conveyance, charges are generated on the glass substrate of the TFT array substrate by friction, and all the charges generated on the glass substrate are directly with the glass substrate. It will be trapped in the gate metal layer in contact.
従来のＴＦＴアレイ基板の製造工程において、少なくとも以下の問題が存在する。即ち、ＴＦＴアレイ基板の製造工程において、比較的多い電荷が金属層にこもられてしまい、従来技術によって製造されたＴＦＴアレイ基板上のゲート金属層とソース・ドレイン金属層との間はゲート絶縁層により完全に隔離され、両方の金属層間に電荷のこもりによって電位差が非常に発生しやすくなり、従って、ＴＦＴアレイ基板の製造工程において静電破壊現象（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｂｒｅａｋｄｏｗｎ）が容易に発生され、製品の合格率及び歩留まりが低減される。 In the manufacturing process of the conventional TFT array substrate, there are at least the following problems. That is, in the manufacturing process of the TFT array substrate, a relatively large amount of charge is trapped in the metal layer, and the gate insulating layer is formed between the gate metal layer and the source / drain metal layer on the TFT array substrate manufactured by the conventional technique. Is completely isolated from each other, and the potential difference between the two metal layers is very likely to occur. Therefore, electrostatic breakdown phenomenon is easily generated in the manufacturing process of the TFT array substrate, and the product passes. Rate and yield are reduced.
本発明に係る一実施形態は、少なくとも一つの表示領域及び上記表示領域の周辺のプレカッティング領域を有するマザーボードを提供し、上記表示領域はゲートスキャンライン及びデータスキャンラインを有し、上記プレカッティング領域は電気的に接続されているゲート連通線とデータ連通線を有し、上記ゲートライン連通線は上記表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は上記表示領域におけるデータスキャンラインごとと電気的に接続する。 An embodiment of the present invention provides a motherboard having at least one display area and a precutting area around the display area, the display area having a gate scan line and a data scan line, and the precutting area. Has a gate communication line and a data communication line that are electrically connected, and the gate line communication line is electrically connected to each gate scan line in the display area, and the data communication line is a data in the display area. Electrically connected to each scan line.
本発明に係る他の一つの実施形態はアレイ基板のマザーボードの製造方法を提供し、上記マザーボードは少なくとも一つの表示領域を有し、上記表示領域の周辺にプレカッティング領域が設けられ、上記製造方法は、上記表示領域にゲートスキャンライン及びデータスキャンラインを形成し、上記プレカッティング領域に電気的に接続されているゲートライン連通線とデータ連通線を形成する工程を備え、上記ゲートライン連通線は上記表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は上記表示領域におけるデータスキャンラインごとと電気的に接続している。 Another embodiment of the present invention provides a method for manufacturing a mother board of an array substrate, wherein the mother board has at least one display area, a pre-cutting area is provided around the display area, and the manufacturing method is provided. Forming a gate scan line and a data scan line in the display area, and forming a gate line communication line and a data communication line electrically connected to the pre-cutting area, wherein the gate line communication line includes: Each gate scan line in the display area is electrically connected, and the data communication line is electrically connected to each data scan line in the display area.
本発明の実施形態又は従来技術に係る技術案に対して、さらに明確的に説明するために、本発明の実施形態又は従来技術の記載に用いられる図面を以下のように簡単に説明し、以下に記載された図面は本発明の一部の実施形態にすぎなく、当業者が創造的労働をしなくてもこれらの図面によって他の図面を得ることができることはもちろんのことである。 In order to more clearly describe the technical plan according to the embodiment of the present invention or the prior art, the drawings used for describing the embodiment of the present invention or the prior art will be briefly described as follows. The drawings described in the above are only some embodiments of the present invention, and it is a matter of course that other drawings can be obtained by these drawings without creative efforts by those skilled in the art.
以下、図面を参照しながら本発明に係る実施形態に関する技術案に対して明確かつ完全に説明する。なお、以下に記載した実施形態は、本発明に係る実施形態の一部にすぎなく、本発明の全ての実施形態ではないことはもちろんのことである。本発明における実施形態に基づき、当業者が創造的労働をしなくても得られるすべての他の実施形態のいずれも本発明の保護の範囲に陥る。 The technical solutions relating to the embodiments of the present invention will be described clearly and completely below with reference to the drawings. Note that the embodiments described below are only a part of the embodiments according to the present invention, and are not all the embodiments of the present invention. Based on the embodiments of the present invention, any other embodiment obtained by those skilled in the art without creative labor falls within the protection scope of the present invention.
本発明の実施形態はマザーボード及びアレイ基板の製造方法を提供する。本発明の実施形態におけるマザーボードは、少なくとも一つの表示領域を有する基板を備えるとともに、カッティング工程で基板を少なくとも一つの表示パネルに切り分けるように、上記表示領域の周辺にプレカッティング領域が設けられている。アレイ基板の製造工程において発生する静電破壊現象を低減するために、本発明の実施形態に係るマザーボードの各表示領域の隣り合う両側のプレカッティング領域に、電気的に接続されているゲートライン連通線とデータ連通線がそれぞれ設けられている。上記ゲートライン連通線は対応する表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は対応する表示領域におけるデータスキャンラインごとと電気的に接続している。 Embodiments of the present invention provide a method for manufacturing a motherboard and an array substrate. A mother board in an embodiment of the present invention includes a substrate having at least one display area, and a pre-cutting area is provided around the display area so as to cut the substrate into at least one display panel in a cutting process. . In order to reduce the electrostatic breakdown phenomenon that occurs in the manufacturing process of the array substrate, the gate line communication that is electrically connected to the precutting areas on both sides of each display area of the motherboard according to the embodiment of the present invention. Lines and data communication lines are provided. The gate line communication line is electrically connected to each gate scan line in the corresponding display area, and the data communication line is electrically connected to each data scan line in the corresponding display area.
本発明の実施形態によれば、ゲート金属層又はソース・ドレイン金属層に電荷がこもられると、上述した電気的な接続関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られることができる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差が存在しなくなる。従って、本発明の実施形態によって提供されたマザーボード及びアレイ基板の製造方法を採用する場合、二つの金属層との間に電位差が存在しないため、アレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。 According to the embodiment of the present invention, when charges are accumulated in the gate metal layer or the source / drain metal layer, the accumulated charges are distributed to all the gate scan lines and the data scan lines according to the electrical connection described above. Can be balanced electrostatically. Since the potential between the two connected conductors is the same in a state where electrostatic balance is achieved, there is no potential difference between the two metal layers. Therefore, when the method for manufacturing the motherboard and the array substrate provided by the embodiment of the present invention is adopted, since there is no potential difference between the two metal layers, the electrostatic breakdown phenomenon that occurs in the array substrate manufacturing process may occur. It is effectively reduced and the pass rate and yield of the product are improved.
（第１の実施形態）
本発明の実施形態はマザーボード１００を提供する。図１に示すように、本実施形態におけるマザーボード１００は、少なくとも一つの表示領域２を有する基板１を備え、上記表示領域２の周辺にプレカッティング領域３が設けられている。基板１においてＴＦＴアレイの製作工程が終わった後、上記プレカッティング領域３に沿って各表示領域２を切り分ける。その後に、各表示領域２は最後に一つの完備のＴＦＴアレイ基板として形成され、カラーフィルタと一緒に液晶表示装置の液晶パネルの形成に用いられる。本発明の実施形態では、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象を低減させるために、マザーボードにおける各表示領域２の隣り合う両側のプレカッティング領域３に、電気的に接続されているゲートライン連通線とデータ連通線がそれぞれ設けられ、ゲートライン連通線は対応する表示領域におけるゲートスキャンラインごとと電気的に接続し、データ連通線は対応する表示領域におけるデータスキャンラインごとと電気的に接続している。
(First embodiment)
An embodiment of the present invention provides a motherboard 100. As shown in FIG. 1, the mother board 100 in this embodiment includes a substrate 1 having at least one display area 2, and a precutting area 3 is provided around the display area 2. After the manufacturing process of the TFT array on the substrate 1 is finished, each display region 2 is cut along the pre-cutting region 3. Thereafter, each display region 2 is finally formed as a complete TFT array substrate, and is used together with a color filter to form a liquid crystal panel of a liquid crystal display device. In the embodiment of the present invention, in order to reduce the electrostatic breakdown phenomenon that occurs in the manufacturing process of the TFT array substrate, it is electrically connected to the precutting areas 3 on both sides of each display area 2 on the motherboard. A gate line communication line and a data communication line are provided, and the gate line communication line is electrically connected to each gate scan line in the corresponding display area, and the data communication line is electrically connected to each data scan line in the corresponding display area. Connected to.
以下、一つの表示領域を例として詳しく説明する。図２は一つの表示領域の概略図であり、ゲート金属層及びソース・ドレイン金属層の構造のみ示している。 Hereinafter, one display area will be described in detail as an example. FIG. 2 is a schematic view of one display region, showing only the structure of the gate metal layer and the source / drain metal layer.
図２と図３に示すように、本発明の実施形態では、ゲートスキャンライン２１の同一層にゲートライン連通線２２及びデータ連通線２３を形成し、ゲートライン連通線２２及びデータ連通線２３は、同一のマスクプロセス（パターニングプロセス）によりゲートスキャンライン２１と同時に形成されてもよい。従来のゲートスキャンラインを形成するプロセスに対して、マスクにおけるパターンのみを変更すればよい。複数のゲートスキャンライン２１は表示領域において互に平行するとともに延び、ゲートライン連通線２２及びデータ連通線２３は表示領域の周辺に位置される。ゲートライン連通線２２、データ連通線２３及びゲートスキャンライン２１が同一層に位置するため、本実施形態におけるゲートライン連通線２２とデータ連通線２３とが直接電気的に接続されることができ、上記ゲートライン連通線２２は対応する表示領域におけるゲートスキャンライン２１とも直接電気的に接続されることができる。これに対して、パターンを形成するためのマスクに、ゲートライン連通線２２、データ連通線２３及びゲートスキャンライン２１に対応する領域を連通させるだけで、直接な電気的接続が実現できる。 As shown in FIGS. 2 and 3, in the embodiment of the present invention, the gate line communication line 22 and the data communication line 23 are formed in the same layer of the gate scan line 21. The gate scan line 21 may be formed simultaneously with the same mask process (patterning process). Only the pattern in the mask needs to be changed with respect to the conventional process of forming the gate scan line. The plurality of gate scan lines 21 extend in parallel with each other in the display area, and the gate line communication line 22 and the data communication line 23 are positioned around the display area. Since the gate line communication line 22, the data communication line 23, and the gate scan line 21 are located in the same layer, the gate line communication line 22 and the data communication line 23 in this embodiment can be directly electrically connected, The gate line communication line 22 can be directly electrically connected to the gate scan line 21 in the corresponding display area. On the other hand, a direct electrical connection can be realized simply by connecting the areas corresponding to the gate line communication line 22, the data communication line 23, and the gate scan line 21 to the mask for forming the pattern.
上層に位置するデータスキャンライン２４はビアーホールを介してデータ連通線２３に電気的に接続することができる。データ連通線２３はゲート金属層に位置されるため、本発明の実施形態では、後で形成されるデータスキャンライン２４を上記データ連通線２３と接続させるために、図３に示すように、ガラス基板３４にゲート金属層を形成する工程において、データ連通線２３のデータスキャンライン２４との交差部２５にフォトレジスト３１を予め残す。その後、フォトレジスト３１を予め残した基板にゲート絶縁薄膜３２を直接堆積し、そして、予め残されたフォトレジスト３１、それに対応する位置の予め残されたフォトレジスト３１の上のゲート絶縁薄膜３２及び活性薄膜３３をエッチングするように、活性薄膜パターンを形成する工程において上記予め残されたフォトレジスト３１を剥離（ｌｉｆｔ−ｏｆｆ）する。 The data scan line 24 located in the upper layer can be electrically connected to the data communication line 23 through a via hole. Since the data communication line 23 is located in the gate metal layer, in the embodiment of the present invention, in order to connect the data scan line 24 to be formed later to the data communication line 23, as shown in FIG. In the step of forming the gate metal layer on the substrate 34, the photoresist 31 is left in advance at the intersection 25 of the data communication line 23 with the data scan line 24. Thereafter, the gate insulating thin film 32 is directly deposited on the substrate on which the photoresist 31 has been left in advance, and then the photoresist 31 left in advance, the gate insulating thin film 32 on the previously left photoresist 31 in the corresponding position, and In order to etch the active thin film 33, the photoresist 31 left in advance is lifted off in the step of forming the active thin film pattern.
図４に示すように、上記剥離技術により、ゲート絶縁薄膜上の予め残されたフォトレジスト３１に対応する位置にビアーホール４１を形成し、そして、剥離により形成された上記ビアーホール４１を有する基板にソート・ドレイン金属層４２を堆積するとともに、ソート・ドレイン金属層４２においてエッチングにより薄膜トランジスタのソース・ドレインパターン（図示せず）及びデータスキャンライン２４を形成する。また、本発明の実施形態では、データ連通線２３をデータスキャンライン２４と電気的に接続させるために、データスキャンライン２４を上記予め残されたフォトレジスト３１の位置まで延びる。予め残されたフォトレジスト３１の位置にビアーホール４１が形成されているため、本発明の実施形態におけるデータスキャンライン２４は剥離によって形成されたビアーホール４１を介してデータ連通線２３と電気的に接続することができる。 As shown in FIG. 4, a via hole 41 is formed at a position corresponding to the photoresist 31 left in advance on the gate insulating thin film by the peeling technique, and the substrate having the via hole 41 formed by peeling. Then, the sort / drain metal layer 42 is deposited, and the source / drain pattern (not shown) of the thin film transistor and the data scan line 24 are formed in the sort / drain metal layer 42 by etching. In the embodiment of the present invention, in order to electrically connect the data communication line 23 to the data scan line 24, the data scan line 24 extends to the position of the previously left photoresist 31. Since the via hole 41 is formed at the position of the photoresist 31 left in advance, the data scan line 24 in the embodiment of the present invention is electrically connected to the data communication line 23 through the via hole 41 formed by peeling. Can be connected.
剥離技術によるビアーホールの形成に対して、従来技術に基づき直接に改善することができ、マスクプロセス（ＭＡＳＫプロセス）を追加することはない。これによって、ＴＦＴアレイ基板の製造工程において、マスクの回数を比較的に低減し、生産率を向上するとともに、既存の生産プロセスを通用することができる。 The formation of the via hole by the peeling technique can be directly improved based on the conventional technique, and a mask process (MASK process) is not added. Thereby, in the manufacturing process of the TFT array substrate, the number of masks can be relatively reduced, the production rate can be improved, and the existing production process can be applied.
なお、本発明の実施形態は以下の技術案によってデータスキャンラインとデータ連通線との電気的な接続を実現することができるが、これに限ることではない。即ち、ゲート絶縁薄膜の、データ連通線とデータスキャンラインとが交差する位置に対応して、エッチングプロセスによりビアーホールを形成し、これによって、上記データ連通線はエッチングによって形成されたビアーホールを介して対応する表示領域におけるデータスキャンラインと電気的に接続することができる。 In the embodiment of the present invention, the electrical connection between the data scan line and the data communication line can be realized by the following technical solution, but the present invention is not limited to this. That is, a via hole is formed by an etching process corresponding to the position of the gate insulating thin film where the data communication line and the data scan line intersect, and thereby the data communication line passes through the via hole formed by etching. Thus, it can be electrically connected to the data scan line in the corresponding display area.
上記ビアーホールをどのような方式で形成しても、データ連通線とデータスキャンラインとが電気的に接続され、同時に、ゲートライン連通線はデータ連通線及びゲートスキャンラインとそれぞれ直接電気的に接続される。ゲート金属層又はソース・ドレイン金属層に電荷がこもられた場合、上記電気的接続の関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差がなくなる。従って、本発明の実施形態によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。 Regardless of how the via hole is formed, the data communication line and the data scan line are electrically connected. At the same time, the gate line communication line is directly electrically connected to the data communication line and the gate scan line. Is done. When charges are stored in the gate metal layer or source / drain metal layer, the stored charges are distributed to all the gate scan lines and data scan lines due to the above electrical connection, and the electrostatic balance is achieved. . Since the potential between the two connected conductors becomes the same in a state where electrostatic balance is achieved, there is no potential difference between the two metal layers. Therefore, according to the mother board and the TFT array substrate manufacturing method provided by the embodiment of the present invention, since there is no potential difference between the two metal layers, the electrostatic breakdown phenomenon that occurs in the TFT array substrate manufacturing process. Is effectively reduced, and the pass rate and yield of the product are improved.
本発明の実施形態によって提供されたマザーボードにおいて、表示領域がＰＡＤ領域を介して外部の駆動回路と接続されるように、表示領域ごとにＰＡＤ領域（ゲートスキャンラインＰＡＤ領域とデータスキャンラインＰＡＤ領域を含む）が設けられている。本発明の実施形態では、従来のＰＡＤ領域の形成に影響しなくするため、上記ゲートライン連通線をゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成させ、上記データ連通線をデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成させる。 In the motherboard provided by the embodiment of the present invention, a PAD area (a gate scan line PAD area and a data scan line PAD area is provided for each display area so that the display area is connected to an external driving circuit via the PAD area. Including). In an embodiment of the present invention, in order not to affect the formation of the conventional PAD region, the gate line communication line is formed in a pre-cutting region on the side facing the gate scan line PAD region, and the data communication line is subjected to data scanning. The line PAD region is formed in the precutting region on the opposite side.
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングにより切断領域を形成し、上記ゲートライン連通線とゲートスキャンラインとの電気的な接続を切断し、データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングにより切断領域を形成し、上記データ連通線とデータスキャンラインとの電気的な接続を切断する。エッチングにより上記切断領域を形成することで、データスキャンラインとゲートスキャンラインとを互に独立させて、信号の干渉がなくなり、後の工程においてマザーボードに対するテストが便利になる。 Before the motherboard is cut, it is necessary to test the motherboard so that the electrical connection performance of the motherboard can be detected. In the embodiment of the present invention, in order to prevent the test process from being affected, Before testing, a cut region is formed by etching at one end of the gate scan line that is electrically connected to the gate line communication line, and the electrical connection between the gate line communication line and the gate scan line is disconnected. A cut region is formed by etching at one end of the data scan line that is electrically connected to the data communication line, and the electrical connection between the data communication line and the data scan line is cut. By forming the cut region by etching, the data scan line and the gate scan line are made independent from each other, signal interference is eliminated, and a test on the mother board becomes convenient in a later process.
上記データスキャンラインにおける切断領域として、以下の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置に位置する。他の一つは、上記データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置からデータスキャンラインへ所定距離を偏移した位置に位置する。 The following two types of positions can be selected as the cutting area in the data scan line, but the present invention is not limited to this. That is, one is that the cut region in the data scan line is located at a position where the data scan line and the data communication line are electrically connected. The other is that the cut region in the data scan line is located at a position shifted from the position where the data scan line and the data communication line are electrically connected to the data scan line by a predetermined distance.
上記ゲートスキャンラインにおける切断領域として、以下の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートタスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置する。他の一つは、ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。 The following two types of positions can be selected as the cutting region in the gate scan line, but the present invention is not limited to this. That is, one is that the cut region in the gate scan line is located at a position where the gate scan line and the gate line communication line are electrically connected. The other is that the cut region in the gate scan line is located at a position shifted from the position where the gate scan line and the gate line communication line are electrically connected to the gate scan line by a predetermined distance.
本発明の実施形態はＴＦＴアレイ基板の製造方法をさらに提供する。図５ａ〜図５ｇに示すように、上記製造方法は以下の工程を有する。 Embodiments of the present invention further provide a method for manufacturing a TFT array substrate. As shown in FIGS. 5a to 5g, the manufacturing method includes the following steps.
（１）図５ａに示すように、本発明の実施形態におけるＴＦＴ基板を形成するためのマザーボードは、少なくとも一つの表示領域を有し、上記ガラス基板３４にゲート金属層３５を堆積している。 (1) As shown in FIG. 5a, a mother board for forming a TFT substrate according to an embodiment of the present invention has at least one display area, and a gate metal layer 35 is deposited on the glass substrate.
（２）上記ゲート金属層３５に対してパターニングを行い、上記ゲート金属層３５よりゲートパターンを形成する。図５ｂに示すように、当該ゲートパターンは、ゲートスキャンライン２１と、ゲートスキャンラインと接続するゲート電極（図示せず）と、各表示領域の隣り合う両側に位置するゲートライン連通線２２と、データ連通線２３とを備え、上記ゲートライン連通線２２はデータ連通線２３及びゲートスキャンライン２１とそれぞれ直接電気的に接続する。 (2) The gate metal layer 35 is patterned and a gate pattern is formed from the gate metal layer 35. As shown in FIG. 5b, the gate pattern includes a gate scan line 21, a gate electrode (not shown) connected to the gate scan line, gate line communication lines 22 located on both sides adjacent to each display region, A data communication line 23 is provided, and the gate line communication line 22 is directly electrically connected to the data communication line 23 and the gate scan line 21.
本発明の実施形態では、データ連通線２３と後で形成されるデータスキャンラインとの電気的な接続を便利にさせるために、当該工程において、上記データ連通線の、後で形成されるデータスキャンラインとの交差部２５にフォトレジストを予め残す。具体的の予め残されたフォトレジスト３１について図５ｃに示す。 In the embodiment of the present invention, in order to make the electrical connection between the data communication line 23 and the data scan line to be formed later convenient, the data communication line to be formed later of the data communication line in the process is performed. Photoresist is left in advance at the intersection 25 with the line. A specific pre-retained photoresist 31 is shown in FIG. 5c.
なお、本出願に言及されているパターニング工程は、通常、フォトレジストの塗布と、フォトレジストの露光・現像と、エッチングと、フォトレジストの除去などの工程とを備え、フォトレジストの除去工程は剥離（ｌｉｆｔｉｎｇ−ｏｆｆ）又はアッシング（ａｓｈｉｎｇ）などをさらに備える。フォトレジストとして、ポジティブ・フォトレジストを例に説明する。 The patterning process referred to in the present application generally includes processes such as photoresist application, photoresist exposure / development, etching, and photoresist removal, and the photoresist removal process is a peeling process. (Lifting-off) or ashing. A positive photoresist will be described as an example of the photoresist.
実際に運用する場合、以下のようにフォトレジストを予め残すことができるが、これに限ることではない。即ち、ハーフトーンマスク又はグレートーンマスクにより、ゲート金属層に塗布されたフォトレジストから、フォトレジストの完全保留領域と、フォトレジストの一部保留領域と、フォトレジストの完全除去領域とを形成する。その中で、完全保留領域は予め残されたフォトレジストの位置に対応し、一部保留領域はゲートパターンの他の位置に対応し、完全除去領域は他のエッチングする必要があるゲート金属層の位置に対応する。露光・現像した後、完全除去領域に露出されたゲート金属に対してエッチングした後、一部保留領域のフォトレジストをアッシングにより除去する。一部保留領域のフォトレジストを除去するとともに、完全保留領域のフォトレジストも少々薄くなるが、若干のフォトレジストがやはり保留される。さらによく剥離されるために、予め残されたフォトレジストの面積を拡大し、或いは、アッシングした後、予め残されたフォトレジストのトップの側面を剥離しやすい形状、例えば逆台形に処理する。 In actual operation, the photoresist can be left in advance as follows, but is not limited thereto. That is, a photoresist full retention region, a partial photoresist retention region, and a photoresist complete removal region are formed from the photoresist applied to the gate metal layer by a halftone mask or a gray tone mask. Among them, the completely reserved region corresponds to the position of the photoresist left in advance, the partially reserved region corresponds to the other position of the gate pattern, and the completely removed region corresponds to the other of the gate metal layer that needs to be etched. Corresponds to the position. After the exposure / development, the gate metal exposed in the completely removed region is etched, and then the photoresist in the partially reserved region is removed by ashing. The photoresist in the partially reserved area is removed, and the photoresist in the completely reserved area is slightly thinned, but some of the photoresist is still reserved. In order to further peel off, the area of the photoresist left in advance is enlarged, or after ashing, the top side surface of the photoresist left in advance is processed into a shape that is easy to peel, for example, an inverted trapezoid.
（３）図５ｄに示すように、ゲートパターンを有する上記基板に、ゲート絶縁薄膜３２と、活性薄膜３３とを順次堆積する。 (3) As shown in FIG. 5d, a gate insulating thin film 32 and an active thin film 33 are sequentially deposited on the substrate having a gate pattern.
（４）上記活性薄膜に対してパターニングを行い、上記活性薄膜３３よりゲート電極に重なる活性薄膜パターンに形成する。上記予め残されたフォトレジストを剥離し、予め残されたフォトレジスト３１と、それに対応する位置のゲート絶縁薄膜３２と、活性薄膜３３とを除去することで、ビアーホール４４を形成し、データ連通線２３を予め残されたフォトレジストの位置で露出させる。図５ｅは、剥離された後の基板の予め残されたフォトレジストにおける断面図である。 (4) The active thin film is patterned to form an active thin film pattern that overlaps the gate electrode from the active thin film 33. The previously left photoresist is peeled off, and the photoresist 31 left in advance, the gate insulating thin film 32 at the corresponding position, and the active thin film 33 are removed, thereby forming a via hole 44 and data communication. Lines 23 are exposed at previously left photoresist locations. FIG. 5e is a cross-sectional view of the previously left photoresist of the substrate after stripping.
（５）活性薄膜パターンを有する基板にソース・ドレイン金属層を堆積するとともにパターニングを行って、上記ソース・ドレイン金属層によりソース・ドレインパターン形成さする。図２と図５ｆに示すように、当該ソース・ドレインパターンは、ゲートスキャンライン２１と交差するデータスキャンライン２４と、薄膜トランジスタのソース電極及びドレイン電極とを有する。上記データスキャンライン２４は上記予め残されたフォトレジスト２５の位置まで延び、データ連通線２３は予め残されたフォトレジストの位置で露出されるため、上記データスキャンライン２４は上記データ連通線２３と電気的に接続することができる。 (5) A source / drain metal layer is deposited on a substrate having an active thin film pattern and patterned to form a source / drain pattern with the source / drain metal layer. As shown in FIGS. 2 and 5f, the source / drain pattern includes a data scan line 24 intersecting with the gate scan line 21, and a source electrode and a drain electrode of the thin film transistor. Since the data scan line 24 extends to the position of the previously left photoresist 25 and the data communication line 23 is exposed at the position of the previously left photoresist, the data scan line 24 is connected to the data communication line 23. Can be electrically connected.
上述した方法によって製造されたＴＦＴアレイ基板を採用すれば、その製造工程において、データ連通ラインとデータスキャンラインとがビアーホールを介して電気的に接続され、ゲートライン連通線はデータ連通線及びゲートスキャンラインとそれぞれ直接電気的に接続される。二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。 If the TFT array substrate manufactured by the above-described method is adopted, in the manufacturing process, the data communication line and the data scan line are electrically connected via the via hole, and the gate line communication line is the data communication line and the gate. Each is directly electrically connected to the scan line. Since there is no potential difference between the two metal layers, the electrostatic breakdown phenomenon that occurs in the manufacturing process of the TFT array substrate is effectively reduced, and the pass rate and yield of the product are improved.
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、以下の工程をさらに有する。 Before the motherboard is cut, it is necessary to test the motherboard so that the electrical connection performance of the motherboard can be detected. In the embodiment of the present invention, in order to prevent the test process from being affected, Before testing against, it further comprises the following steps.
（６）パッシベーション層を堆積してからパターニングし、上記ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記ゲートスキャンラインを露出させ、上記データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記データスキャンラインを露出させる。 (6) A passivation layer is deposited and patterned, and a via hole is formed by etching at one end of the gate scan line that is electrically connected to the gate line communication line to expose the gate scan line. A via hole is formed by etching at one end electrically connected to the data communication line of the scan line to expose the data scan line.
（７）上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンライアンをエッチングにより除去されることで、切断領域２８、２９を形成する。具体的に形成された切断領域２８、２９を図５ｇに示す。 (7) The data scan line and the gate scan line exposed from the via hole are removed by etching to form the cut regions 28 and 29. Specifically formed cutting regions 28, 29 are shown in FIG. 5g.
本発明の実施形態において、ゲートスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置する。他の一つは、図５ｇに示すように、ゲートスキャンラインにおける切断領域２８は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。 In the embodiment of the present invention, the following two types of positions can be selected as the cutting region in the gate scan line, but the present invention is not limited to this. That is, one is that the cut region in the gate scan line is located at a position where the gate scan line and the gate line communication line are electrically connected. The other is that, as shown in FIG. 5g, the cut region 28 in the gate scan line is shifted a predetermined distance from the position where the gate scan line and the gate line communication line are electrically connected to the gate scan line. Located in position.
本発明の実施形態において、データスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記予め残されたフォトレジストの位置に重なるとともに、一般的に予め残されたフォトレジストの面積より大きい。他の一つは、図５ｇに示すように、データスキャンラインにおける切断領域２９は、上記予め残されたフォトレジストの位置からデータスキャンラインへ所定距離を偏移した位置に位置する。 In the embodiment of the present invention, the following two types of positions can be selected as the cutting area in the data scan line, but the present invention is not limited to this. That is, one is that the cut area in the data scan line overlaps the position of the previously left photoresist and is generally larger than the area of the previously left photoresist. In the other, as shown in FIG. 5g, the cut region 29 in the data scan line is located at a position shifted a predetermined distance from the previously left photoresist position to the data scan line.
（第２の実施形態）
本発明の実施形態はマザーボード２００を提供する。当該マザーボードの構造全体は第１の実施形態と同じであり、少なくとも一つの表示領域を有する基板を備え、上記基板における各表示領域の周り又は隣り合う二つの表示領域間にプレカッティング領域が設けられている。ＴＦＴアレイの製作プロセスが終わった後、上記プレカッティング領域に沿って各表示領域を切り分け、各表示領域のそれぞれは最後に一つの完備のＴＦＴアレイ基板として形成し、ＬＣＤ液晶パネルの形成に用いられる。
(Second Embodiment)
An embodiment of the present invention provides a motherboard 200. The entire structure of the motherboard is the same as that of the first embodiment, and includes a substrate having at least one display region, and a precutting region is provided around each display region on the substrate or between two adjacent display regions. ing. After the TFT array fabrication process is finished, each display area is cut along the pre-cutting area, and each display area is finally formed as one complete TFT array substrate, which is used to form an LCD liquid crystal panel. .
本発明の実施形態では、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象を低減させるために、第１の実施形態と類似する技術案を採用した。即ち、二つの金属層を電気的に接続させて、その電位の全体を同じにさせる。
以下、一つの表示領域を例として、具体的な電気的接続方式を詳しく説明する。図６は一つの表示領域の概略図であり、ゲート金属層とソース・ドレイン金属層との構造のみ示している。
In the embodiment of the present invention, in order to reduce the electrostatic breakdown phenomenon that occurs in the manufacturing process of the TFT array substrate, a technical solution similar to the first embodiment is adopted. That is, the two metal layers are electrically connected to make the entire potential the same.
Hereinafter, a specific electrical connection method will be described in detail by taking one display area as an example. FIG. 6 is a schematic view of one display region, and shows only the structure of a gate metal layer and source / drain metal layers.
図６と図７に示すように、本発明の実施形態では、データスキャンライン６１の同一層にゲートライン連通線６２及びデータ連通線６３を形成し、ゲートライン連通線６２及びデータ連通線６３は、同一のマスクプロセスによりデータスキャンライン６１と同時に形成されてもよい。従来のデータスキャンラインの形成プロセスに対して、マスクにおけるパターンのみを変更すればよい。複数のゲートスキャンライン６４は表示領域において互に平行するとともに延び、複数のデータスキャンライン６１も互に平行するとともに延びて、ゲートスキャンライン６４と交差し、ゲートライン連通線６２及びデータ連通線６３は表示領域の周辺に位置される。ゲートライン連通線６２、データ連通線６３及びデータスキャンライン６１が同一層に位置されるため、本実施形態におけるゲートライン連通線とデータ連通線とは直接電気的に接続されることができ、データ連通線も対応する表示領域におけるデータスキャンラインと直接電気的に接続されることができる。これに対して、マスクにゲートライン連通線、データ連通線及びデータスキャンラインに対応する領域を連通させるようにすれば直接電気的接続が実現できる。 As shown in FIGS. 6 and 7, in the embodiment of the present invention, the gate line communication line 62 and the data communication line 63 are formed in the same layer of the data scan line 61, and the gate line communication line 62 and the data communication line 63 are The data scan line 61 may be formed at the same time by the same mask process. Only the pattern in the mask needs to be changed with respect to the conventional process of forming the data scan line. The plurality of gate scan lines 64 extend in parallel with each other in the display region, and the plurality of data scan lines 61 also extend in parallel with each other, intersect the gate scan lines 64, the gate line communication line 62, and the data communication line 63. Is located around the display area. Since the gate line communication line 62, the data communication line 63, and the data scan line 61 are located in the same layer, the gate line communication line and the data communication line in this embodiment can be directly electrically connected, and the data The communication line can also be directly electrically connected to the data scan line in the corresponding display area. On the other hand, direct electrical connection can be realized by connecting the areas corresponding to the gate line communication line, the data communication line, and the data scan line to the mask.
上層に位置するゲートライン連通線６２はビアーホールを介してゲートスキャンライン６４と電気的に接続することができる。ゲートライン連通線６２はソース・ドレイン金属層上に位置されるため、本発明の実施形態では、ゲートスキャンライン６４を上記ゲートライン連通線６２と接続させるために、ゲート金属層の形成工程において、ゲートスキャンライン６４のゲートライン連通線６２との交差部６５にフォトレジスト７１を予め残す。そして、フォトレジスト７１を予め残した基板にゲート絶縁薄膜７２と、活性薄膜７３とを直接堆積する。 The gate line communication line 62 located in the upper layer can be electrically connected to the gate scan line 64 through a via hole. Since the gate line communication line 62 is positioned on the source / drain metal layer, in the embodiment of the present invention, in order to connect the gate scan line 64 to the gate line communication line 62, in the step of forming the gate metal layer, Photoresist 71 is left in advance at the intersection 65 of gate scan line 64 with gate line communication line 62. Then, the gate insulating thin film 72 and the active thin film 73 are directly deposited on the substrate where the photoresist 71 is left in advance.
そして、図８に示すように、活性薄膜パターンの形成工程において、上記予め残されたフォトレジスト７１を剥離して、予め残されたフォトレジスト７１と、それに対応する位置のゲート絶縁薄膜７２と、活性薄膜７３に対してエッチングする。上記剥離技術により、ゲート絶縁薄膜における予め残されたフォトレジストに対応する位置にビアーホール７４を形成し、そして、剥離により形成されたビアーホール７４を有する基板に、ソート・ドレイン金属層７５を堆積するとともに、ソート・ドレイン金属層７５に対してエッチングによりソース・ドレインパターンを形成する。当該ソース・ドレインパターンは、ゲートスキャンライン６４と交差するデータスキャンライン６１と、薄膜トランジスタのソース電極及びドレイン電極とを有する。本発明の実施形態において、ゲートライン連通線６２をゲートスキャンライン６４と電気的に接続させるために、ゲートライン連通線６２が剥離によって形成されたビアーホール７４を介してゲートスキャンライン６４と電気的に接続されるように、ゲートライン連通線６２を上記ビアーホール７４に対応する位置に直接形成する。 Then, as shown in FIG. 8, in the step of forming the active thin film pattern, the previously left photoresist 71 is peeled off, the previously left photoresist 71, and the gate insulating thin film 72 at the corresponding position, The active thin film 73 is etched. By the above peeling technique, via holes 74 are formed at positions corresponding to the previously left photoresist in the gate insulating thin film, and a sort / drain metal layer 75 is deposited on the substrate having the via holes 74 formed by peeling. At the same time, a source / drain pattern is formed on the sort / drain metal layer 75 by etching. The source / drain pattern includes a data scan line 61 intersecting with the gate scan line 64, and a source electrode and a drain electrode of the thin film transistor. In the embodiment of the present invention, in order to electrically connect the gate line communication line 62 to the gate scan line 64, the gate line communication line 62 is electrically connected to the gate scan line 64 through the via hole 74 formed by peeling. The gate line communication line 62 is directly formed at a position corresponding to the via hole 74 so as to be connected to the via hole.
なお、本発明の実施形態は、以下の技術案によってゲートスキャンラインとゲートライン連通線との電気的接続を実現することができるが、これに限ることではない。即ち、ゲート絶縁薄膜におけるゲートライン連通線とゲートスキャンラインとが交差する位置に対応する部位に、エッチングによりビアーホールを形成する。これによって、上記ゲートライン連通線はエッチングによって形成されたビアーホールを介して、対応する表示領域におけるゲートスキャンラインと電気的に接続する。 In the embodiment of the present invention, the electrical connection between the gate scan line and the gate line communication line can be realized by the following technical solution, but is not limited thereto. That is, a via hole is formed by etching in a portion corresponding to a position where the gate line communication line and the gate scan line intersect in the gate insulating thin film. Accordingly, the gate line communication line is electrically connected to the gate scan line in the corresponding display region via the via hole formed by etching.
上記ビアーホールをどのような方式で形成しても、ゲートライン連通線とゲートスキャンラインとが電気的に接続され、同時に、データ連通線はゲートライン連通線と、データスキャンラインとそれぞれ直接電気的に接続される。ゲート金属層又はソース・ドレイン金属層にた電荷がこもられた場合、上記電気的な接続関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差が存在しなくなる。従って、本発明の実施形態によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しなくなり、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。 Regardless of how the via hole is formed, the gate line communication line and the gate scan line are electrically connected. At the same time, the data communication line is directly connected to the gate line communication line and the data scan line, respectively. Connected to. When charges are accumulated in the gate metal layer or source / drain metal layer, the accumulated charges are distributed to all gate scan lines and data scan lines by the above electrical connection relation, and the electrostatic balance is achieved. It is done. Since the potential between the two connected conductors is the same in a state where electrostatic balance is achieved, there is no potential difference between the two metal layers. Therefore, according to the mother board and the TFT array substrate manufacturing method provided by the embodiment of the present invention, there is no potential difference between the two metal layers, and the electrostatic breakdown phenomenon occurs in the TFT array substrate manufacturing process. Is effectively reduced, and the pass rate and yield of the product are improved.
本発明の実施形態によって提供されたマザーボードにおいて、表示領域がＰＡＤ領域（ゲートスキャンラインＰＡＤ領域及びデータスキャンラインＰＡＤ領域を含む）を介して外部の駆動回路と接続されるように、表示領域ごとにＰＡＤ領域が設けられている。本発明の実施形態では、従来のＰＡＤ領域の形成に影響しなくするために、上記ゲートライン連通線をゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成し、上記データ連通線をデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成する。 In the motherboard provided by the embodiment of the present invention, for each display area, the display area is connected to an external driving circuit through the PAD area (including the gate scan line PAD area and the data scan line PAD area). A PAD region is provided. In an embodiment of the present invention, in order not to affect the formation of the conventional PAD region, the gate line communication line is formed in the precutting region on the side facing the gate scan line PAD region, and the data communication line is used as the data communication line. The scan line PAD area is formed in the precutting area on the opposite side.
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードをテストする前に、ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記ゲートライン連通線とゲートスキャンラインとの電気的な接続を切断し、データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記データ連通線とデータスキャンラインとの電気的な接続を切断する。エッチングにより上記切断領域を形成することで、データスキャンラインとゲートスキャンラインとを互に独立させ、信号の干渉がなくなり、後の工程でマザーボードに対するテストが便利になる。 Before the motherboard is cut, it is necessary to test the motherboard so that the electrical connection performance of the motherboard can be detected. In the embodiment of the present invention, the motherboard is not connected to the test process. Before testing, a cutting region is formed by etching at one end of the gate scan line that is electrically connected to the gate line communication line, and the electrical connection between the gate line communication line and the gate scan line is cut. A cut region is formed by etching at one end of the data scan line that is electrically connected to the data communication line, and the electrical connection between the data communication line and the data scan line is cut. By forming the cut region by etching, the data scan line and the gate scan line are made independent from each other, signal interference is eliminated, and a test for the mother board becomes convenient in a later process.
前述のように、上記データスキャンラインとゲートスキャンラインにおける切断領域として、２種類の位置を選択することができるが、それに限ることではない。 As described above, two types of positions can be selected as the cutting regions in the data scan line and the gate scan line, but the present invention is not limited to this.
本発明の実施形態はＴＦＴアレイ基板の製造法をさらに提供する。図９ａ〜図９ｇに示すように、上記製造方法は以下の工程を有する。 Embodiments of the present invention further provide a method for manufacturing a TFT array substrate. As shown in FIGS. 9a to 9g, the manufacturing method includes the following steps.
（１）図９ａに示すように、本発明の実施形態におけるＴＦＴ基板を形成するためのマザーボードは少なくとも一つの表示領域を有し、ガラス基板６７にゲート金属層６８を堆積する。 (1) As shown in FIG. 9 a, the motherboard for forming the TFT substrate in the embodiment of the present invention has at least one display area, and a gate metal layer 68 is deposited on the glass substrate 67.
（２）上記ゲート金属層６８に対してパターニングを行い、上記ゲート金属層６８よりゲートパターンを形成する。図７ｂに示すように、当該ゲートパターンは、ゲートスキャンライン６４と、ゲートスキャンラインと接続するゲート電極とを備える。本発明実施形態では、ゲートスキャンライン６４を後で形成されるゲートライン連通線との電気的接続を便利にさせるために、当該工程において、ゲートスキャンライン６４の後で形成されるゲートライン連通線との交差部６５にフォトレジスト７１を予め残す。具体的の予め残されたたフォトレジスト７１について図９ｃに示す。 (2) The gate metal layer 68 is patterned to form a gate pattern from the gate metal layer 68. As shown in FIG. 7b, the gate pattern includes a gate scan line 64 and a gate electrode connected to the gate scan line. In the embodiment of the present invention, in order to make the electrical connection between the gate scan line 64 and the gate line communication line to be formed later convenient, the gate line communication line formed after the gate scan line 64 in this process. The photoresist 71 is left in advance at the intersection 65 with the. A specific previously left photoresist 71 is shown in FIG. 9c.
実際に運用する場合、以下のようにしてフォトレジストを予め残すことができるが、これに限ることではない。ハーフトーンマスク又はグレートーンマスクにより、ゲート金属層に塗布されたフォトレジストから、フォトレジストの完全保留領域と、フォトレジストの一部保留領域と、フォトレジストの完全除去領域とを形成する。完全保留領域は予め残されたフォトレジストの位置に対応し、一部保留領域はゲートパターンの他の位置に対応し、完全除去領域は他のエッチングする必要があるゲート金属層の位置に対応する。露光・現像した後、完全除去領域に露出されたゲート金属を除去し、そして、一部保留領域のフォトレジストをアッシングにより除去する。一部保留領域のフォトレジストを除去するとともに、完全保留領域のフォトレジストも少々薄くなるが、若干のフォトレジストがやはり保留される。さらによく剥離するために、予め残されたフォトレジストの面積を拡大し、或いは、アッシングした後、予め残されたフォトレジストのトップの側面を剥離しやすい形状、例えば逆台形に処理する。 In actual operation, the photoresist can be left in advance as follows, but is not limited thereto. From the photoresist applied to the gate metal layer, a photoresist full retention region, a partial photoresist retention region, and a photoresist complete removal region are formed by a halftone mask or a gray tone mask. The fully reserved area corresponds to the position of the previously left photoresist, the partially reserved area corresponds to the other position of the gate pattern, and the completely removed area corresponds to the position of the other gate metal layer that needs to be etched. . After the exposure / development, the gate metal exposed in the completely removed region is removed, and the photoresist in the partially reserved region is removed by ashing. The photoresist in the partially reserved area is removed, and the photoresist in the completely reserved area is slightly thinned, but some of the photoresist is still reserved. In order to peel off better, the area of the photoresist left in advance is enlarged, or after ashing, the top side surface of the photoresist left in advance is processed into a shape that is easy to peel, for example, an inverted trapezoid.
（３）図９ｄに示すように、ゲートパターンを有する基板に、ゲート絶縁薄膜７２と、活性薄膜７３とを順次堆積する。 (3) As shown in FIG. 9d, a gate insulating thin film 72 and an active thin film 73 are sequentially deposited on a substrate having a gate pattern.
（４）上記活性薄膜に対してパターニングを行い、上記活性薄膜７３よりゲート電極に重なる活性薄膜パターンに形成する。上記予め残されたフォトレジスト７１を剥離し、予め残されたフォトレジスト７１と、それに対応する位置のゲート絶縁薄膜７２と、活性薄膜７３とを除去することで、ビアーホール７４を形成し、ゲートスキャンライン７６を予め残されたフォトレジストの位置で露出させる。図９ｅは、剥離された後の基板の予め残されたフォトレジストにおける断面図である。 (4) The active thin film is patterned to form an active thin film pattern that overlaps the gate electrode from the active thin film 73. The photoresist 71 left in advance is peeled off, and the photoresist 71 left in advance, the gate insulating thin film 72 at the position corresponding thereto, and the active thin film 73 are removed, thereby forming a via hole 74 and a gate. The scan line 76 is exposed at the position of the previously left photoresist. FIG. 9e is a cross-sectional view of the previously left photoresist on the substrate after stripping.
（５）図６と図９ｆに示すように、活性薄膜パターンを有する基板に、ソース・ドレイン金属層を堆積するとともにパターニングを行って、上記ソース・ドレイン金属層より薄膜トランジスタのソース・ドレインパターン（図示せず）と、データスキャンライン６１と、各表示領域の隣り合う両側に位置されるゲートライン連通線６２と、データ連通線６３とを形成する。その中で、データ連通線６３はゲートライン連通線６２と、データスキャンライン６１と直接電気的に接続されるが、ゲートスキャンライン６４は予め残されたフォトレジストの位置６５で露出されるため、データ連通線６３を上記予め残されたフォトレジストの位置６５に形成することだけで、上記ゲートライン連通線６３は剥離によって形成されたビアーホール７４を介してゲートスキャンライン６４と電気的に接続される。 (5) As shown in FIGS. 6 and 9f, a source / drain metal layer is deposited and patterned on a substrate having an active thin film pattern, and the source / drain pattern (see FIG. (Not shown), a data scan line 61, gate line communication lines 62 and data communication lines 63 located on opposite sides of each display area. Among them, the data communication line 63 is directly electrically connected to the gate line communication line 62 and the data scan line 61, but the gate scan line 64 is exposed at a previously left photoresist position 65. The gate line communication line 63 is electrically connected to the gate scan line 64 through the via hole 74 formed by peeling only by forming the data communication line 63 at the previously left photoresist position 65. The
上述した方法によって製造されたＴＦＴアレイ基板を採用すれば、製造工程において、ゲートライン連通線とゲートスキャンラインとはビアーホールを介して電気的に接続され、データ連通線はゲートライン連通線とデータスキャンラインとそれぞれ直接電気的に接続されることができる。従って、本発明によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。 If the TFT array substrate manufactured by the above-described method is adopted, in the manufacturing process, the gate line communication line and the gate scan line are electrically connected via via holes, and the data communication line is the gate line communication line and the data. Each can be directly electrically connected to the scan line. Therefore, according to the mother board and the TFT array substrate manufacturing method provided by the present invention, since there is no potential difference between the two metal layers, the electrostatic breakdown phenomenon generated in the TFT array substrate manufacturing process is effective. And the pass rate and yield of the product are improved.
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、以下の工程をさらに有する。 Before the motherboard is cut, it is necessary to test the motherboard so that the electrical connection performance of the motherboard can be detected. In the embodiment of the present invention, in order to prevent the test process from being affected, Before testing against, it further comprises the following steps.
（６）パッシベーション層を堆積してからパターニングし、上記ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記ゲートスキャンラインを露出させ、上記データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記データスキャンラインを露出させる。 (6) A passivation layer is deposited and patterned, and a via hole is formed by etching at one end of the gate scan line that is electrically connected to the gate line communication line to expose the gate scan line. A via hole is formed by etching at one end electrically connected to the data communication line of the scan line to expose the data scan line.
（７）上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンライアンはエッチングにより除去されることで、切断領域７６、７７を形成する。具体的に形成された切断領域７６、７７を図９ｇに示す。 (7) The data scan line and the gate scan line exposed from the via hole are removed by etching to form the cut regions 76 and 77. Specifically formed cutting regions 76, 77 are shown in FIG. 9g.
本発明の実施形態において、ゲートスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートスキャンラインにおける切断領域は、上記予め残されたフォトレジストに重なるとともに、かつ一般的に予め残されたフォトレジストの面積より大きい。他の一つは、図９ｇに示すように、ゲートスキャンラインにおける切断領域７７は、上記予め残されたフォトレジストの位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。 In the embodiment of the present invention, the following two types of positions can be selected as the cutting region in the gate scan line, but the present invention is not limited to this. That is, one is that the cut region in the gate scan line overlaps the previously left photoresist and is generally larger than the area of the previously left photoresist. In the other, as shown in FIG. 9g, the cut region 77 in the gate scan line is located at a position shifted a predetermined distance from the previously left photoresist position to the gate scan line.
本発明の実施形態において、データスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置に位置する。他の一つは、図９ｇに示すように、データスキャンラインにおける切断領域７６は、上記データスキャンラインとデータ連通線とが電気的に接続する位置からデータスキャンラインへ所定距離を偏移した位置に位置する。 In the embodiment of the present invention, the following two types of positions can be selected as the cutting area in the data scan line, but the present invention is not limited to this. That is, one is that the cut region in the data scan line is located at a position where the data scan line and the data communication line are electrically connected. The other one is that, as shown in FIG. 9g, the cutting area 76 in the data scan line is a position where a predetermined distance is shifted from the position where the data scan line and the data communication line are electrically connected to the data scan line. Located in.
（第３の実施形態）
本発明の実施形態はマザーボード３００を提供する。当該マザーボード３００の構造全体は第１の実施形態と同じであり、少なくとも一つの表示領域を有する基板を備え、上記基板における隣り合う二つの表示領域間にプレカッティング領域が設けられている。ＴＦＴアレイの製作プロセスが終わった後、上記プレカッティング領域に沿って各表示領域を切り分け、各表示領域のそれぞれは最後に一つの完備のＴＦＴアレイ基板として形成する。
(Third embodiment)
The embodiment of the present invention provides a motherboard 300. The entire structure of the mother board 300 is the same as that of the first embodiment, and includes a substrate having at least one display region, and a precutting region is provided between two adjacent display regions on the substrate. After the fabrication process of the TFT array is completed, each display area is cut along the precutting area, and each display area is finally formed as one complete TFT array substrate.
本発明の実施形態において、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象を低減させるために、第１の実施形態と類似する技術案を採用した。即ち、二つの金属層を電気的に接続し、その電位の全体を同じにさせる。以下、一つの表示領域を例として具体的な電気的接続方式に対して詳しく説明する。図１０は一つの表示領域の概略図であり、ゲート金属層とソース・ドレイン金属層との構造のみ示している。 In the embodiment of the present invention, in order to reduce the electrostatic breakdown phenomenon that occurs in the manufacturing process of the TFT array substrate, a technical solution similar to the first embodiment is adopted. That is, the two metal layers are electrically connected to make the entire potential the same. Hereinafter, a specific electrical connection method will be described in detail using one display region as an example. FIG. 10 is a schematic view of one display region, and shows only the structure of the gate metal layer and the source / drain metal layers.
図１０に示すように、本発明の実施形態において、ゲートスキャンライン１０１の同一層にゲートライン連通線１０２を形成し、ゲートライン連通線１０２は同一のマスクプロセスによりゲートスキャンライン１０１と同時に形成してもよい。ゲートライン連通線１０２とゲートスキャンライン１０１とが同一層に形成されるため、本実施形態におけるゲートライン連通線１０２とスキャンライン１０１とが直接電気的に接続されることができる。これに対して、マスクにゲートライン連通線及びゲートスキャンラインに対応する領域を連通させることで直接な電気的接続が実現できる。 As shown in FIG. 10, in the embodiment of the present invention, the gate line communication line 102 is formed in the same layer of the gate scan line 101, and the gate line communication line 102 is formed simultaneously with the gate scan line 101 by the same mask process. May be. Since the gate line communication line 102 and the gate scan line 101 are formed in the same layer, the gate line communication line 102 and the scan line 101 in this embodiment can be directly electrically connected. On the other hand, direct electrical connection can be realized by connecting the area corresponding to the gate line communication line and the gate scan line to the mask.
ゲート金属層の形成と類似に、図１０に示すように、本発明の実施形態において、データスキャンライン１０４の同一層にデータ連通線１０３を形成し、データ連通線１０３は同一のマスクプロセスによりゲートスキャンライン１０４と同時に形成してもよい。データ連通線１０３とデータスキャンライン１０４とが同一層に位置されるため、上記データ連通線１０３は対応する表示領域におけるデータスキャンライン１０４と直接電気的に接続することができる。これに対して、マスクにデータ連通線及びデータスキャンラインに対応する領域を連通させることで直接な電気接続が実現できる。 Similar to the formation of the gate metal layer, as shown in FIG. 10, in the embodiment of the present invention, the data communication line 103 is formed in the same layer of the data scan line 104, and the data communication line 103 is gated by the same mask process. It may be formed simultaneously with the scan line 104. Since the data communication line 103 and the data scan line 104 are located in the same layer, the data communication line 103 can be directly electrically connected to the data scan line 104 in the corresponding display area. On the other hand, direct electrical connection can be realized by connecting the area corresponding to the data communication line and the data scan line to the mask.
図１１に示すように、ゲートライン連通線１０２はゲート金属層上に位置され、データ連通線１０３はソース・ドレイン金属層上に位置されるため、本発明の実施形態では、ゲートライン連通線１０２をデータ連通線１０３と接続させるために、ゲート金属層の形成工程において、ゲートライン連通線１０２のデータ連通線との交差部１０５にフォトレジスト１１１を予め残す。そして、フォトレジストを予め残した基板に、ゲート絶縁薄膜１１２と、活性薄膜１１３とを直接堆積する。 As shown in FIG. 11, since the gate line communication line 102 is located on the gate metal layer and the data communication line 103 is located on the source / drain metal layer, in the embodiment of the present invention, the gate line communication line 102 is provided. In order to connect the data communication line 103 to the data communication line 103, the photoresist 111 is left in advance at the intersection 105 between the gate line communication line 102 and the data communication line in the gate metal layer forming step. Then, the gate insulating thin film 112 and the active thin film 113 are directly deposited on the substrate where the photoresist is left in advance.
図１２に示すように、活性薄膜パターンの形成工程において、予め残されたフォトレジスト１１１と、それに対応する位置のゲート絶縁薄膜１１２と、活性薄膜１１３とをエッチングするように、上記予め残されたフォトレジストを剥離する。上記剥離技術により、ゲート絶縁薄膜の予め残されたフォトレジストに対応する位置にビアーホール１１４を形成して、上記ゲートライン連通線１０２を露出させ、そして、剥離により形成されたビアーホールを有する基板に、ソート・ドレイン金属層１１５を堆積するとともに、ソート・ドレイン金属層に対してエッチングよりソース・ドレインパターンを形成する。図１０に示すように、当該ソース・ドレインパターンはゲートスキャンライン１０１と交差するデータスキャンライン１０４と、薄膜トランジスタのソース電極及びドレイン電極と、データ連通線１０３とを有する。本発明の実施形態において、ゲートライン連通線１０２をデータ連通線１０３と電気的に接続させるために、データ連通線１０３が剥離によって形成されたビアーホールを介してゲートライン連通線１０２と電気的に接続されるように、データ連通線１０３を上記ビアーホール１１４と対応する位置に直接形成する。 As shown in FIG. 12, in the step of forming the active thin film pattern, the photoresist 111 left in advance, the gate insulating thin film 112 at the position corresponding thereto, and the active thin film 113 are left to be etched. Strip the photoresist. A substrate having a via hole 114 formed by forming the via hole 114 at a position corresponding to the previously left photoresist of the gate insulating thin film by the peeling technique, exposing the gate line communication line 102, and forming the via hole by peeling. In addition, a sort / drain metal layer 115 is deposited, and a source / drain pattern is formed on the sort / drain metal layer by etching. As shown in FIG. 10, the source / drain pattern includes a data scan line 104 intersecting with the gate scan line 101, a source electrode and a drain electrode of a thin film transistor, and a data communication line 103. In the embodiment of the present invention, in order to electrically connect the gate line communication line 102 to the data communication line 103, the data communication line 103 is electrically connected to the gate line communication line 102 through a via hole formed by peeling. The data communication line 103 is directly formed at a position corresponding to the via hole 114 so as to be connected.
なお、本発明の実施形態は以下の技術案によりゲートライン連通線とデータ連通線との電気的接続を実現することができるが、これに限ることではない。即ち、ゲート絶縁薄膜におけるデータ連通線とゲートライン連通線とが交差する位置に対応してエッチングによりビアーホールを形成する。これによって、上記データ連通線はエッチングによって形成されたビアーホールを介してゲートライン連通線と電気的に接続できる。 The embodiment of the present invention can realize the electrical connection between the gate line communication line and the data communication line by the following technical solution, but is not limited thereto. That is, a via hole is formed by etching corresponding to the position where the data communication line and the gate line communication line intersect in the gate insulating thin film. Accordingly, the data communication line can be electrically connected to the gate line communication line through a via hole formed by etching.
上記ビアーホールをどのような方式で形成しても、データ連通線とゲートライン連通線とは電気的に接続することができ、同時に、ゲートライン連通線はゲートスキャンラインと直接電気的に接続され、データ連通線はデータスキャンラインと直接電気的に接続されることができる。ゲート金属層又はソース・ドレイン金属層に電荷がこもられた場合、上記電気的な接続関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差が存在しなくなる。従って、本発明の実施形態によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。 Regardless of how the via hole is formed, the data communication line and the gate line communication line can be electrically connected. At the same time, the gate line communication line is directly electrically connected to the gate scan line. The data communication line can be directly electrically connected to the data scan line. When charges are stored in the gate metal layer or source / drain metal layer, the stored charges are distributed to all the gate scan lines and data scan lines by the above electrical connection relation, and the electrostatic balance is taken. . Since the potential between the two connected conductors is the same in a state where electrostatic balance is achieved, there is no potential difference between the two metal layers. Therefore, according to the mother board and the TFT array substrate manufacturing method provided by the embodiment of the present invention, since there is no potential difference between the two metal layers, the electrostatic breakdown phenomenon that occurs in the TFT array substrate manufacturing process. Is effectively reduced, and the pass rate and yield of the product are improved.
図１に示すように、本発明の実施形態のマザーボードには、表示領域がＰＡＤ領域を介して外部の駆動回路に接続されるように、表示領域ごとにＰＡＤ領域（ゲートスキャンラインＰＡＤ領域及びデータスキャンラインＰＡＤ領域を含む）が設けられる。本発明の実施形態では、従来のＰＡＤ領域の形成に影響しなくするために、上記ゲートライン連通線をゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成し、上記データ連通線をデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成する。 As shown in FIG. 1, the motherboard according to the embodiment of the present invention has a PAD area (gate scan line PAD area and data) for each display area so that the display area is connected to an external driving circuit via the PAD area. A scan line PAD region is provided). In an embodiment of the present invention, in order not to affect the formation of the conventional PAD region, the gate line communication line is formed in the precutting region on the side facing the gate scan line PAD region, and the data communication line is used as the data communication line. The scan line PAD area is formed in the precutting area on the opposite side.
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記ゲートライン連通線とゲートスキャンラインとの電気的な接続を切断し、データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記データ連通線とデータスキャンラインとの電気的な接続を切断する。エッチングにより上記切断領域を形成することで、データスキャンラインとゲートスキャンラインとを互に独立にさせ、信号の干渉がなくなり、後の工程においてマザーボードに対するテストが便利になる。 Before the motherboard is cut, it is necessary to test the motherboard so that the electrical connection performance of the motherboard can be detected. In the embodiment of the present invention, in order to prevent the test process from being affected, Before testing, a cut region is formed by etching at one end of the gate scan line that is electrically connected to the gate line communication line, and the electrical connection between the gate line communication line and the gate scan line is cut. Then, a cutting region is formed by etching at one end of the data scan line that is electrically connected to the data communication line, and the electrical connection between the data communication line and the data scan line is cut. By forming the cut region by etching, the data scan line and the gate scan line are made independent of each other, signal interference is eliminated, and a test for the mother board becomes convenient in a later process.
前述のように、上記データスキャンラインとゲートスキャンラインにおける切断領域として、２種類の位置を選ぶことができるが、それにかぎることではない。 As described above, two types of positions can be selected as the cutting regions in the data scan line and the gate scan line, but this is not the only case.
本発明の実施形態はＴＦＴアレイ基板の製造方法をさらに提供する。図１３ａ〜図１３ｇに示すように、上記製造方法は以下の工程を有する。 Embodiments of the present invention further provide a method for manufacturing a TFT array substrate. As shown in FIGS. 13a to 13g, the manufacturing method includes the following steps.
（１）図１３ａに示すように、本発明の実施形態では、ＴＦＴ基板を形成するためのマザーボードは少なくとも一つの表示領域を有し、ガラス基板１０７にゲート金属層１０８を堆積する。 (1) As shown in FIG. 13 a, in the embodiment of the present invention, a motherboard for forming a TFT substrate has at least one display area, and a gate metal layer 108 is deposited on a glass substrate 107.
（２）上記ゲート金属層１０８に対してパターニングを行い、上記ゲート金属層１０８によりゲートパターンを形成する。図１３ｂに示すように、当該ゲートパターンはゲートスキャンライン１０１と、ゲートスキャンラインと接続するゲート電極と、各表示領域の一方の側に位置されるゲートライン連通線１０２とを備える。本実施形態において、ゲートライン連通線１０２はゲートスキャンライン１０１と同一層に位置されるため、ゲートライン連通線１０２をゲートスキャンライン１０１と直接電気的に接続させることができる。本発明の実施形態では、ゲートライン連通線と後で形成されるデータ連通線との電気的な接続を便利にさせるために、当該工程において、ゲートライン連通線１０２の後で形成されるデータ連通線との交差部１０５にフォトレジスト１１１を予め残す。具体的の予め残したフォトレジストについて図１３ｃに示す。 (2) The gate metal layer 108 is patterned, and a gate pattern is formed by the gate metal layer 108. As shown in FIG. 13b, the gate pattern includes a gate scan line 101, a gate electrode connected to the gate scan line, and a gate line communication line 102 located on one side of each display region. In this embodiment, since the gate line communication line 102 is located in the same layer as the gate scan line 101, the gate line communication line 102 can be directly electrically connected to the gate scan line 101. In the embodiment of the present invention, in order to facilitate the electrical connection between the gate line communication line and the data communication line to be formed later, the data communication formed after the gate line communication line 102 in the process is performed. Photoresist 111 is left in advance at the intersection 105 with the line. A specific pre-retained photoresist is shown in FIG. 13c.
実際に運用する場合、以下のようにしてフォトレジストを予め残すことができるが、これに限ることではない。即ち、ハーフトーンマスク又はグレートーンマスクにより、ゲート金属層に塗布されたフォトレジストから、フォトレジストの完全保留領域と、フォトレジストの一部保留領域と、フォトレジストの完全除去領域とを形成する。その中で、完全保留領域は予め残されたフォトレジストの位置に対応し、一部保留領域はゲートパターンの他の位置に対応し、完全除去領域は他のエッチングする必要があるゲート金属層の位置に対応する。露光・現像した後、完全除去領域に露出されたゲート金属を除去し、そして、一部保留領域のフォトレジストをアッシングにより除去する。一部保留領域のフォトレジストを除去るとともに、完全保留領域のフォトレジストも少々薄くなるが、若干のフォトレジストがやはり保留される。さらによく剥離するために、予め残されたフォトレジストの面積を拡大し、或いは、アッシングした後、予め残されたフォトレジストのトップの側面を剥離しやすい形状、例えば逆台形に処理する。 In actual operation, the photoresist can be left in advance as follows, but is not limited thereto. That is, a photoresist full retention region, a partial photoresist retention region, and a photoresist complete removal region are formed from the photoresist applied to the gate metal layer by a halftone mask or a gray tone mask. Among them, the completely reserved region corresponds to the position of the photoresist left in advance, the partially reserved region corresponds to the other position of the gate pattern, and the completely removed region corresponds to the other of the gate metal layer that needs to be etched. Corresponds to the position. After the exposure / development, the gate metal exposed in the completely removed region is removed, and the photoresist in the partially reserved region is removed by ashing. The photoresist in the partially reserved area is removed and the photoresist in the completely reserved area is slightly thinned, but some photoresist is still reserved. In order to peel off better, the area of the photoresist left in advance is enlarged, or after ashing, the top side surface of the photoresist left in advance is processed into a shape that is easy to peel, for example, an inverted trapezoid.
（３）図１３ｄに示すように、ゲートパターンを有する上記基板に、ゲート絶縁薄膜１１２と、活性薄膜１１３とを順次堆積する。 (3) As shown in FIG. 13d, a gate insulating thin film 112 and an active thin film 113 are sequentially deposited on the substrate having a gate pattern.
（４）上記活性薄膜に対してパターニングを行い、上記活性薄膜１１３よりゲート電極に重なる活性薄膜パターンを形成する。上記予め残されたフォトレジストを剥離し、予め残されたフォトレジスト１１１と、それに対応する位置のゲート絶縁薄膜１１２と、活性薄膜１１３とを除去することで、ビアーホール１１４を形成し、ゲートライン連通線１０２を予め残されたフォトレジストの位置１０５で露出させる。図１３ｅは、剥離された後の基板の予め残されたフォトレジストにおける断面図である。 (4) The active thin film is patterned to form an active thin film pattern that overlaps the gate electrode from the active thin film 113. The photoresist left in advance is peeled off, and the photoresist 111 left in advance, the gate insulating thin film 112 at the position corresponding thereto, and the active thin film 113 are removed, thereby forming a via hole 114 and a gate line. The communication line 102 is exposed at a photoresist position 105 left in advance. FIG. 13e is a cross-sectional view of the previously left photoresist on the substrate after stripping.
（５）活性薄膜パターンを有する基板にソース・ドレイン金属層１１５を堆積するとともにパターニングを行って、上記ソース・ドレイン金属層１１５よりソース・ドレインパターンを形成する。図１０及び図１３ｆに示すように、当該ソース・ドレインパターンは、ゲートスキャンライン１０１と交差するデータスキャンライン１０４と、薄膜トランジスタのソース電極及びドレイン電極と、各表示領域における上記ゲートライン連通線と隣り合う側に位置するデータ連通線１０３とを備える。その中で、データ連通線１０３とデータスキャンライン１０４とが同一層に位置され、直接電気的に接続することができる。また、予め残されたフォトレジストの位置でゲートライン連通線１０２が露出されるため、データ連通線１０３を上記予め残されたフォトレジストの位置１０５に形成することだけで、上記データ連通線１０３は剥離によって形成されたビアーホールを介してゲートライン連通線１０２と電気的に接続することができる。 (5) A source / drain metal layer 115 is deposited on a substrate having an active thin film pattern and patterned to form a source / drain pattern from the source / drain metal layer 115. 10 and 13f, the source / drain pattern is adjacent to the data scan line 104 intersecting the gate scan line 101, the source and drain electrodes of the thin film transistor, and the gate line communication line in each display region. And a data communication line 103 located on the matching side. Among them, the data communication line 103 and the data scan line 104 are located in the same layer and can be directly electrically connected. Further, since the gate line communication line 102 is exposed at the position of the photoresist left in advance, the data communication line 103 can be obtained only by forming the data communication line 103 at the position 105 of the previously left photoresist. The gate line communication line 102 can be electrically connected through a via hole formed by peeling.
上述した方法によって製造されたＴＦＴアレイ基板を採用すれば、製造工程において、ゲートライン連通線はゲートスキャンラインと直接電気的に接続され、データ連通線はデータスキャンラインと直接電気的に接続され、ゲートライン連通線とデータ連通線とはビアーホールを介して電気的に接続される。従って、本発明によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。 If the TFT array substrate manufactured by the above-described method is adopted, in the manufacturing process, the gate line communication line is directly electrically connected to the gate scan line, the data communication line is directly electrically connected to the data scan line, The gate line communication line and the data communication line are electrically connected via a via hole. Therefore, according to the mother board and the TFT array substrate manufacturing method provided by the present invention, since there is no potential difference between the two metal layers, the electrostatic breakdown phenomenon generated in the TFT array substrate manufacturing process is effective. And the pass rate and yield of the product are improved.
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明実施形態では、テストの過程に影響しなくするため、上記マザーボードに対してテストする前に、以下の工程をさらに有する。 Before the motherboard is cut, it is necessary to test the motherboard so that the electrical connection performance of the motherboard can be detected. In the embodiment of the present invention, the motherboard is not affected by the test process. Before testing, it further comprises the following steps.
（６）パッシベーション層を堆積してからパターニングし、上記ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記ゲートスキャンラインを露出させ、上記データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記データスキャンラインを露出させる。 (6) A passivation layer is deposited and patterned, and a via hole is formed by etching at one end of the gate scan line that is electrically connected to the gate line communication line to expose the gate scan line. A via hole is formed by etching at one end electrically connected to the data communication line of the scan line to expose the data scan line.
（７）上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンライアンをエッチングにより除去されることで、切断領域１１７、１１８を形成する。具体的における切断領域１１７、１１８を図１３ｇに示す。 (7) The data scan line and the gate scan line exposed from the via hole are removed by etching to form the cut regions 117 and 118. Specific cutting regions 117, 118 are shown in FIG. 13g.
本発明の実施形態において、ゲートスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置する。他の一つは、図１３ｇに示すように、ゲートスキャンラインにおける切断領域１１８は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。 In the embodiment of the present invention, the following two types of positions can be selected as the cutting region in the gate scan line, but the present invention is not limited to this. That is, one is that the cut region in the gate scan line is located at a position where the gate scan line and the gate line communication line are electrically connected. Another one is that, as shown in FIG. 13g, the cut region 118 in the gate scan line is shifted a predetermined distance from the position where the gate scan line and the gate line communication line are electrically connected to the gate scan line. Located in position.
本発明の実施形態において、データスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置に位置する。他の一つは、図１３ｇに示すように、データスキャンラインにおける切断領域１１７は、上記データスキャンラインとデータ連通線とが電気的に接続する位置からデータスキャンラインへ所定距離を偏移した位置に位置する。 In the embodiment of the present invention, the following two types of positions can be selected as the cutting area in the data scan line, but the present invention is not limited to this. That is, one is that the cut region in the data scan line is located at a position where the data scan line and the data communication line are electrically connected. The other one is that, as shown in FIG. 13g, the cut region 117 in the data scan line is a position shifted from the position where the data scan line and the data communication line are electrically connected to the data scan line by a predetermined distance. Located in.
本発明の第３の実施形態では、ゲートライン連通線とデータ連通線とが交差する一つの部位だけにおいて剥離すればよいため、第１の実施形態と第２の実施形態に対して、本発明の第３の実施形態は剥離する部位を低減させることができる。 In the third embodiment of the present invention, it is only necessary to peel off at one portion where the gate line communication line and the data communication line intersect. Therefore, the present invention is different from the first embodiment and the second embodiment. The third embodiment can reduce the site to be peeled off.
上記の実施形態では、ゲート金属層がソース・ドレイン金属層の下方に位置されたことを例に説明したが、実際に運用する場合、ゲート金属層をソース・ドレイン金属層の上方に形成することもできる。本発明は上述した実施形態に限られたものではない。表示領域の隣り合う両側にゲートライン連通線及びデータ連通線を形成し、かつ、ゲートライン連通線及びデータ連通線を介してゲート金属層とソース・ドレイン金属層とが電気的に接続されることができれば、本発明の実施形態に開示された方法である。また、上記ゲートライン連通線及びデータ連通線は、同じにゲート金属層に形成してもよく、同じにソース・ドレイン金属層に形成してもよい。さらに、上記ゲートライン連通線及びデータ連通線のそれぞれをゲート金属層とソース・ドレイン金属層に形成してもよい。 In the above embodiment, the gate metal layer has been described as being located below the source / drain metal layer. However, in actual operation, the gate metal layer is formed above the source / drain metal layer. You can also. The present invention is not limited to the embodiment described above. A gate line communication line and a data communication line are formed on both sides of the display area adjacent to each other, and the gate metal layer and the source / drain metal layer are electrically connected via the gate line communication line and the data communication line. If possible, the method is disclosed in the embodiment of the present invention. Further, the gate line communication line and the data communication line may be formed in the same gate metal layer or in the same source / drain metal layer. Further, each of the gate line communication line and the data communication line may be formed in the gate metal layer and the source / drain metal layer.
本発明の実施形態は主に液晶パネルの製造、特に、液晶パネルにおけるＴＦＴアレイ基板の製造工程に用いられる。 The embodiment of the present invention is mainly used in the manufacturing process of a liquid crystal panel, particularly in the manufacturing process of the TFT array substrate in the liquid crystal panel.
以上は本発明の具体的な実施形態にすぎない。本発明の保護範囲は上述内容に限らない。本発明に開示された技術範囲に基づき、当業者が容易に想到しうる変化や取替はいずれも本発明の保護範囲に陥る。従って、本発明の保護範囲は特許請求の範囲に記載の保護範囲を基準とする。 The above are only specific embodiments of the present invention. The protection scope of the present invention is not limited to the above description. Any change or replacement easily conceivable by those skilled in the art based on the technical scope disclosed in the present invention falls within the protection scope of the present invention. Therefore, the protection scope of the present invention is based on the protection scope described in the claims.
１ 基板
２ 表示領域
３ プレカッティング領域
２１、６４、１０１ ゲートスキャンライン
２２、６２、１０２ ゲートライン連通線
２３、６３、１０３ データ連通線
２４、６１、１０４ データスキャンライン
２５、６５、１０５ 交差部
２８、２９、７６、７７、１１７、１１８ 切断領域
３１、７１、１１１ フォトレジスト
３２、７２、１１２ 絶縁薄膜
３３、７３、１１３ 活性薄膜
３４、６７、１０７ ガラス基板
３５、６８、１０８ ゲート金属層
４１、７４、１１４ ビアーホール
４２、７５、１１５ ソート・ドレイン金属層
１００、２００、３００ マザーボード
DESCRIPTION OF SYMBOLS 1 Substrate 2 Display area 3 Precutting area 21, 64, 101 Gate scan line 22, 62, 102 Gate line communication line 23, 63, 103 Data communication line 24, 61, 104 Data scan line 25, 65, 105 Intersection 28 29, 76, 77, 117, 118 Cut region 31, 71, 111 Photoresist 32, 72, 112 Insulating thin film 33, 73, 113 Active thin film 34, 67, 107 Glass substrate 35, 68, 108 Gate metal layer 41, 74, 114 Via hole 42, 75, 115 Sort / drain metal layer 100, 200, 300 Motherboard
Claims (3)
上記製造方法は、
上記表示領域にゲートスキャンライン及びデータスキャンラインを形成し、上記プレカッティング領域に電気的に接続されているゲートライン連通線とデータ連通線を形成する工程を備え、
上記ゲートライン連通線は上記表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は上記表示領域におけるデータスキャンラインごとと電気的に接続し、
上記ゲートライン連通線はゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に位置し、当該プレカッティング領域で上記ゲートスキャンラインと電気的に接続し、
上記データ連通線はデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に位置し、当該プレカッティング領域で上記データスキャンラインと電気的に接続し、
上記表示領域にゲートスキャンライン及びデータスキャンラインを形成し、上記プレカッティング領域に電気的に接続されているゲートライン連通線とデータ連通線を形成する工程は、
（１）少なくとも一つの表示領域を有する基板にゲート金属層を堆積する工程と、
（２）上記ゲート金属層に対してパターニングを行って、ゲートスキャンラインと、ゲートスキャンラインに接続するゲート電極と、各表示領域の一方の側に位置するゲートライン連通線とを形成し、上記ゲートライン連通線の、後で形成されるデータ連通線との交差部にフォトレジストを予め残し、上記ゲートライン連通線をゲートスキャンラインと直接電気的に接続させる工程と、
（３）ゲートパターンを有する上記基板にゲート絶縁薄膜と、活性薄膜とを順次堆積する工程と、
（４）上記活性薄膜に対してパターニングを行って、ゲート電極に重なる活性薄膜パターンを形成するとともに、予め残された上記フォトレジストを剥離して、予め残されたフォトレジストに対応する位置にあるゲート絶縁薄膜及び活性薄膜を除去する工程と、
（５）活性薄膜パターンを有する基板に、ゲートスキャンラインと交差するデータスキャンラインと、薄膜トランジスタのソース電極及びドレイン電極と、各表示領域における上記ゲートライン連通線と隣接する側に位置するデータ連通線とを形成し、上記データスキャンラインを予め残された上記フォトレジストの位置まで延ばせて、上記ゲートライン連通線と電気的に接続させ、上記データ連通線をデータスキャンラインと直接電気的に接続させる工程と、
を備えることを特徴とするアレイ基板のマザーボードの製造方法。 A method for manufacturing a motherboard of an array substrate, wherein the motherboard has at least one display area, and a precutting area is provided around the display area,
The above manufacturing method is
Forming a gate scan line and a data scan line in the display area, and forming a gate line communication line and a data communication line electrically connected to the precutting area;
The gate line communication line is electrically connected to each gate scan line in the display area, and the data communication line is electrically connected to each data scan line in the display area,
The gate line communication line is located in a precutting region on the side facing the gate scan line PAD region, and is electrically connected to the gate scan line in the precutting region,
The data communication line is located in a precutting region on the side facing the data scan line PAD region, and is electrically connected to the data scan line in the precutting region,
Forming a gate scan line and a data scan line in the display area, and forming a gate line communication line and a data communication line electrically connected to the pre-cutting area;
(1) depositing a gate metal layer on a substrate having at least one display area;
(2) patterning the gate metal layer to form a gate scan line, a gate electrode connected to the gate scan line, and a gate line communication line located on one side of each display region; Leaving the photoresist in advance at the intersection of the gate line communication line and the data communication line to be formed later, and directly connecting the gate line communication line to the gate scan line;
(3) sequentially depositing a gate insulating thin film and an active thin film on the substrate having a gate pattern;
(4) The active thin film is patterned to form an active thin film pattern that overlaps with the gate electrode, and the photoresist that has been left in advance is peeled off to be in a position corresponding to the photoresist that has been left in advance. Removing the gate insulating thin film and the active thin film;
(5) A data scan line that crosses the gate scan line, a source electrode and a drain electrode of the thin film transistor, and a data communication line located on the side adjacent to the gate line communication line in each display region on the substrate having the active thin film pattern And the data scan line is extended to the position of the photoresist left in advance and electrically connected to the gate line communication line, and the data communication line is directly electrically connected to the data scan line. Process,
A method for manufacturing a mother board of an array substrate, comprising:
上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンラインをエッチングにより除去して切断領域を形成する工程と、
をさらに備えることを特徴とする請求項１に記載のアレイ基板のマザーボードの製造方法。 A passivation layer is deposited and a via hole is formed by patterning at one end of the gate scan line that is electrically connected to the gate line communication line to expose the gate scan line, and the data scan line is connected to the data communication line. Forming a via hole by patterning at one end electrically connected to the line to expose the data scan line;
Removing the data scan line and the gate scan line exposed from the via hole by etching to form a cut region; and
The method for manufacturing a motherboard for an array substrate according to claim 1 , further comprising:
上記ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置され、或は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続されている位置からゲートスキャンラインへ所定距離を偏移した位置に位置されることを特徴とする請求項２に記載のアレイ基板のマザーボードの製造方法。 The cutting area in the data scan line is located at a position where the data scan line and the data communication line are electrically connected, or a position where the data scan line and the data communication line are electrically connected. Is located at a position shifted from the data scan line by a predetermined distance,
The cutting region in the gate scan line is located at a position where the gate scan line and the gate line communication line are electrically connected, or the gate scan line and the gate line communication line are electrically connected. 3. The method of manufacturing a motherboard for an array substrate according to claim 2 , wherein the method is located at a position shifted by a predetermined distance from the existing position to the gate scan line.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010211521.3A CN102289115B (en) | 2010-06-21 | 2010-06-21 | Method for manufacturing master board and TFT (Thin Film Transistor) array substrate |
| CN201010211521.3 | 2010-06-21 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2012003266A JP2012003266A (en) | 2012-01-05 |
| JP2012003266A5 JP2012003266A5 (en) | 2012-10-11 |
| JP5777153B2 true JP5777153B2 (en) | 2015-09-09 |
Family
ID=45327870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011136190A Expired - Fee Related JP5777153B2 (en) | 2010-06-21 | 2011-06-20 | Method for manufacturing array substrate motherboard |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8482006B2 (en) |
| JP (1) | JP5777153B2 (en) |
| KR (1) | KR101266287B1 (en) |
| CN (1) | CN102289115B (en) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103021945B (en) * | 2012-12-31 | 2015-07-22 | 京东方科技集团股份有限公司 | Array substrate, manufacturing method of array substrate, and display device with array substrate |
| CN104570493B (en) * | 2015-01-22 | 2017-10-31 | 合肥京东方光电科技有限公司 | A kind of array base palte motherboard and preparation method thereof, static elimination equipment |
| CN104637957B (en) * | 2015-02-05 | 2018-04-06 | 厦门天马微电子有限公司 | A kind of array base palte and preparation method thereof, display panel and display device |
| CN104716146B (en) * | 2015-03-30 | 2018-06-15 | 京东方科技集团股份有限公司 | A kind of array substrate and preparation method thereof, display device |
| CN104900589B (en) * | 2015-06-16 | 2017-11-10 | 京东方科技集团股份有限公司 | Array base palte and preparation method thereof, display device |
| CN104865764B (en) * | 2015-06-16 | 2018-06-19 | 深圳市华星光电技术有限公司 | Wiring structure and array substrate |
| KR101796706B1 (en) * | 2016-03-08 | 2017-11-10 | 주식회사 토비스 | a stretched display panel and a manufacturing method of the same |
| CN106448611B (en) * | 2016-12-13 | 2022-08-16 | 深圳市国显科技有限公司 | Novel display capable of sharing mask and manufacturing process thereof |
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| CN113506518B (en) * | 2021-09-09 | 2021-12-24 | 惠科股份有限公司 | Display panel and display device |
| CN113724604B (en) * | 2021-09-14 | 2023-08-15 | 北京京东方技术开发有限公司 | Display substrate and electronic equipment |
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| KR20060077853A (en) | 2004-12-31 | 2006-07-05 | 엘지.필립스 엘시디 주식회사 | Method for fabricating liquid crystal display device having the same |
| KR20080044986A (en) | 2006-11-17 | 2008-05-22 | 삼성전자주식회사 | Array substrate and method of manufaturing the same |
| CN101285974B (en) * | 2007-04-11 | 2011-08-31 | 北京京东方光电科技有限公司 | TFT LCD panel electrostatic discharge protecting circuit and LCD device |
| CN101581839B (en) | 2008-05-12 | 2011-10-12 | 北京京东方光电科技有限公司 | Thin film transistor primitive plate testing line and manufacturing method thereof |
-
2010
- 2010-06-21 CN CN201010211521.3A patent/CN102289115B/en not_active Expired - Fee Related
-
2011
- 2011-06-15 US US13/160,700 patent/US8482006B2/en active Active
- 2011-06-20 KR KR1020110059567A patent/KR101266287B1/en active IP Right Grant
- 2011-06-20 JP JP2011136190A patent/JP5777153B2/en not_active Expired - Fee Related
-
2013
- 2013-06-04 US US13/909,465 patent/US8633065B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8633065B2 (en) | 2014-01-21 |
| KR101266287B1 (en) | 2013-05-22 |
| CN102289115B (en) | 2014-08-20 |
| JP2012003266A (en) | 2012-01-05 |
| KR20110139121A (en) | 2011-12-28 |
| US8482006B2 (en) | 2013-07-09 |
| US20110309380A1 (en) | 2011-12-22 |
| US20130267053A1 (en) | 2013-10-10 |
| CN102289115A (en) | 2011-12-21 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131029 |
|
| A131 | Notification of reasons for refusal |
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|
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
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|
| R150 | Certificate of patent or registration of utility model |
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|
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| R250 | Receipt of annual fees |
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